CN1725493A - 电荷注入系统、存储单元及其形成方法 - Google Patents

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Abstract

本发明提供一种电荷注入系统、存储单元及其形成方法。根据本发明的导体－过滤器系统为电荷载子流动提供带通过滤功能、电荷过滤功能、电压分割功能，及质量过滤功能。此导体－绝缘体系统提供影像力能垒降低效应以收集电荷载子。此电荷注入系统包括该导体－过滤器系统以及该导体－绝缘体系统。本发明为半导体装置与非易失性存储体装置提供电荷过滤与注入的方法及装置。此外，本发明提供利用压电弹道电荷注入机制以注入电荷的方法与装置以操作该电荷注入系统与装置。本发明更提供存储单元与阵列结构以及其形成方法。

Description

电荷注入系统、存储单元及其形成方法
技术领域
本发明是有关半导体装置与半导体存储装置，特别是有关利用影像力(Image Force)机制以于这些装置内传输电荷的方法与装置。
背景技术
影像力是众所周知的研究题材，如Sze所撰一名为“半导体元件物理”(“Physics of Semiconductor Devices”，Wiley，New York，1981，Chapter 5)的著作所描述的一样。影像力会导致能垒降低，因而造成所谓的影像力能垒降低效应(Image-Force barrier lowering effct)，并且是电荷载子发射所使用肖特基效应(Schottky Effect)的主要主导机制。
由Lenzlinger与Snow所发表一篇名为“富尔诺罕穿隧进入热长成的二氧化硅”(“Foweler-Nordheim Tunneling intoThermally Grown SiO2，”J.Appl.Phys.，40，pp.278-283(1969))的文章亦讨论到影像力。该文将影像力效应与常温载子(Thermal Carriers)穿隧通过二氧化硅(氧化物)时所利用的富尔诺罕穿隧(Fowler-Nordheim Tunneling；FN)机制相合并。
人们已尝试将影像力连同光电流-电压量测法一起使用以描绘氧化物电荷的分布(参见Nicollian与Brews所发表一名为“MOS物理与技术”的著作(“MOS Physics and Technology，”Wiley，New York，1982，Chapter 11，p.513))。影像力与这些方法亦被运用于研究金属和氧化物交界处的能垒高度及研究硅(Si)和氧化物交界处的能垒高度。
在2004年6月1日一由Wu发表的案号为6,744,111的美国专利中，一种具有一射极(Emitter)，一基极(Base)，以及一集极(Collector)的三端点半导体元件被加以描述。肖特基能垒接面(Schottky barrier junctions)形成于射极区和基极区的交界处，以及集极区和基极区的交界处。这类元件利用肖特基效应(通过影像力能垒降低机制)，并且经由控制基极区的电压来允许穿隧电流通过该等肖特基能垒接面。
然而，上述种种利用影像力机制的范例与尝试，皆为与非易失性存储体无关的应用。
具电荷储存能力的非易失性半导体存储单元在技术领域内众所皆知。电荷典型上储存于一浮动栅内，用以定义一存储单元的状态。典型上，存储单元的状态可具有两种位准，或可具有两种以上的位准(使用于多位准状态的储存)。诸如通道热电子(Channel Hot Electron；CHE)、源极侧注入(Source-SideInjection；SSI)、富尔诺罕穿隧(Fowler-Nordheim Tunneling；FN)，以及能带至能带穿隧(Band-to-Band Tunneling；BTBT)等引入热电子注入的机制皆可在编程和/或抹除操作中用来改变这类存储单元的状态。这些机制运用于存储单元操作的范例可参见案号为4,698,787，5,029,130，5792,670以及5,966,329的美国专利，其分别针对CHEI机制，SSI机制，FN机制以及BTBT机制来探讨。
然而，所有上述机制与尝试的注入效率(定义为所收集载子数与所供应载子数的比率)都相当低劣。此外，这些机制需要高电压以支持存储体的操作，而高达10V的电压往往可见。在这样的高电压下，势必得严格控制环绕浮动栅的绝缘体的品质。在以这些机制操作下的存储体因而容易遭受制造问题与可靠性问题。
鉴于上述问题，本发明的目的之一在于提供一绝缘能垒于一导体-绝缘体系统中，该导体-绝缘体系统可用来增加载子注入效率与减少操作电压。本发明的另一目的在于提供能以紧密能量分布与高注入效率来传输的电荷载子(电荷或空穴)。本发明的其余目的与对这些目的的更佳了解皆可参照说明书与图示来领略之。
发明内容
本发明的目的是为半导体装置与存储体内的电荷过滤与注入提供方法与装置。
简单言之，本发明提供一种导体-过滤器系统。此导体-过滤器系统包括一导体以供应常温电荷载子，以及一与该导体相接触的过滤器。此过滤器包括介电质，用以提供对某极性电荷载子的过滤功能，其中该过滤器包括可电性修改(ElectricallyAlterable)的电位能垒(Potential Barrier)，并用以控制沿某一方向来通过该过滤器的某极性电荷载子的流动。
除了对某极性的电荷载子进行控制外，此过滤器更包括另一组可电性修改的电位能垒，以控制沿另一与上述某一方向大体上相反的方向来通过该过滤器的相反极性电荷载子的流动。
简单言之，本发明还提供一种导体-绝缘体系统。该导体-绝缘体系统包括一具有高能电荷载子的导体，其中该等高能电荷载子具有一能量分布，以及一绝缘体，其与该导体相接于一交界。该绝缘体于该交界处附近具有一可电性修改的影像力电位能垒，其中该像力电位能垒可电性修改，以允许该等高能电荷载子能越过它来传输。在另一较佳实施例中，该等高能电荷载子具有一能谱(Energy Spectrum)范围约为30meV至300meV的能量分布。
简单言之，本发明还提供一电荷注入系统。该电荷注入系统包括一导体-过滤器系统，其具有一导体以提供常温电荷载子，以及一与该导体相接触的过滤器，其包含介电质以提供对某极性电荷载子的过滤功能。该过滤器包括一组可电性修改的电位能垒，以控制沿某一方向通过该过滤器的某极性电荷载子的流动，以及更包括另一组可电性修改的电位能垒，以控制沿另一与上述某一方向大体上相反的方向通过该过滤器的相反极性电荷载子的流动。该电荷注入系统更包括一导体-绝缘体系统。该导体-绝缘体系统包括一第二导体，其与该过滤器接触并具有来自该过滤器的高能电子，以及包括一绝缘体，其与该第二导体相接于一交界，并且该绝缘体于该交界附近具有一影像力电位能垒。该影像力电位能垒可电性修改，以允许该等高能电荷载子能越过它来传输。
简单言之，本发明还提供一种存储单元。该存储单元包括一导体一过滤器系统，其具有一导体以提供常温电荷载子，以及一与该导体相接触的过滤器，其包含介电质以提供对某极性电荷载子的过滤功能。该过滤器包括第一组可电性修改的电位能垒，以控制沿某一方向通过该过滤器的某极性电荷载子的流动，以及第二组可电性修改的电位能垒，以控制沿另一与上述某一方向大体上相反的方向通过该过滤器的具相反极性的电荷载子的流动。
简单言之，本发明还提供一种存储单元的形成方法。该方法包括以下步骤：形成一具第一导电型的主体于一半导体基板内，形成一第一绝缘层于该基板上，形成一电荷储存层于该第一绝缘层上，形成一具第二导电型的第一区域与一具第二导电型之第二区域于该主体内，形成一通道区域于该主体内于该第一区域与第二区域之间，其中该通道区域大体上与该电荷储存区域相邻且相绝缘，形成一第二绝缘层于该电荷绝缘层的邻近区域，形成一至少有一部分区域与该电荷储存区域相临且相绝缘的第一导电区域，形成一具有过滤功能且相邻于该第一导电区域的过滤器，以及形成一与该第一导电区域的至少一部分区域相邻且通过该过滤器相绝缘的第二导电区域。
简单言之，本发明还提供一种存储单元阵列的形成方法。该方法包括以下步骤：形成一具第一导电型的主体于一半导体基板内，形成一第一绝缘层于该基板上，形成彼此分离并以一第一方向延伸的位元线(bit lines)于一第一区域内，其中每一该位元线皆形成于该主体的至少一部分区域内，形成多个电荷储存区域于该第一绝缘层上，其中该等电荷储存区域安排为一阵列，其中该阵列的行以该第一方向延伸，而该阵列的列以一垂直于该第一方向之第二方向延伸，形成多个具有第二导电型的第一区域，形成多个具有第二导电型的第二区域，形成多个通道区域于该主体内，其中每一该通道区域皆延伸于该等第一区域当中之一与该等第二区域当中之一之间并大体上与该等电荷储存区域当中之一相邻且相绝缘，形成多个具有过滤功能的过滤器，其中每一该过滤器皆具有一部分区域与该等第一导电区域当中之一相邻；以及形成多个第二导电区域，其中每一该第二导电区域皆与该等第一导电区域当中之一的至少一部分区域相邻且通过该等过滤器当中之一相绝缘。
本发明的上述以及其他目的、特征与利益，将能通过以下详细说明连同附加图示而显而易见。
附图说明
图1显示一导体-绝缘体系统的能带图。图中显示该绝缘体能带于影像力效应与无影像力效应下导电带的部分；
图2显示一能带图，说明常温电子穿隧过图1的导体-绝缘体系统的电位能垒；
图3A显示一能带图，说明热电子穿隧过图1的导体-绝缘体系统的电位能垒；
图3B显示电位能垒的能垒高度与能垒顶峰位置与绝缘体之外加介电质电场间的函数关系；
图3C显示电位能垒的能垒高度与具不同介电常数的介电质内介电质电场间的函数关系；
图4显示一能带图，说明具宽能谱的热电子于传输过图1的导体-绝缘体系统的能带的电位能垒；
图5显示一能带图，说明具窄能谱的热电子于传输过图l的导体-绝缘体系统的能带的电位能垒；
图6显示一能带图，说明具窄能谱的热空穴于传输过图1的导体-绝缘体系统的价电带的电位能垒；
图7显示本发明的导体-过滤器系统的能带图；
图8以外加电压Va为绘示参数下，显示临限能量相对于费米能级的能级；
图9显示本发明一电荷注入系统的能带图实施例，说明弹道电子注入机制所使用是过滤效应与影像力能垒降低效应；
图10显示本发明另一电荷注入系统的能带图实施例，说明弹道电子注入机制所使用的过滤效应与影像力能垒降低效应；
图11显示本发明的一能带图，说明弹道电子注入机制所使用的能垒高度工程学；
图12A显示本发明的能垒高度工程学对于弹道电子注入的效应，其中可通过TG与BG间电压来使阻挡往前传输电子的能垒高度以及阻挡往后传输空穴的能垒高度以不同程度改变；
图12B显示本发明电压分割功能的效应；
图13显示显示本发明另一能带图实施例，说明弹道轻空穴注入机制所使用的过滤效应与影像力能垒降低效应；
图14显示本发明能垒高度工程学对于弹道空穴注入的效应，其中可以通过TG与BG间电压来使阻挡往前传输空穴的能垒高度以及阻挡往后传输电子的能垒高度以不同程度改变；
图15显示LH与HH的正规化穿隧机率与TD跨压的倒数间的函数关系；
图16为本发明另一电荷注入系统的能带结构实施例；
图17A为一无应变硅内能量E与冲量k间色散关系的示意图；
图17B为一于张应力下的硅内能量E与冲量k间色散关系的示意图；
图17C为一于压缩应力下的硅内能量E与冲量k间色散关系的示意图；
图18为说明压缩应变硅内正规化平均自由程与应力之间的关系图；
图19为以应力轴为绘示参数，说明压缩应变硅内效率提升率与应力之间的关系图；
图20为以无应变硅的平均自由程为绘示参数，说明压缩应变硅内效率提升率与应力之间的关系图；
图21A显示注入效率与BG厚度的关系图；
图21B显示于压电电子注入效率为1％时，BG的片电阻与平均自由程的关系图；
图22显示本发明一单元结构的实施例的剖面图；
图23显示本发明另一单元结构的实施例的剖面图；
图24显示本发明另一单元结构的实施例的剖面图；
图25显示本发明存储单元阵列结构的示意图；
图26A显示本发明内制造存储单元的第一步骤所使用的一半导体基板的俯视图；
图26B为显示沿图26A内单元结构沿直线C-C’的剖面图；
图27A至32A为依照本发明一阵列与存储单元随后形成步骤的顺序，显示阵列与存储单元结构沿图27E至32E的直线A-A’剖面图；
图27B至32B为依照本发明一阵列与存储单元随后形成步骤的顺序，显示阵列与存储单元结构沿图27E至32E的直线B-B’剖面图；
图27C至32C为依照本发明一阵列与存储单元随后形成步骤的顺序，显示阵列与存储单元结构沿图27E至32E的直线C-C’剖面图；
图27D至32D为依照本发明一阵列与存储单元随后形成步骤的顺序，显示阵列与存储单元结构沿图27E至32E的直线D-D’剖面图；
图27E至32E为依照本发明一阵列与存储单元随后形成步骤的顺序，显示阵列与存储单元结构剖面图。
具体实施方式
本说明书所使用的符号N+代表一重度掺杂的N型半导体材料，其所含N型杂质(比方是砷)的掺杂浓度典型上是1020(原子数/立方公分)的数量级。符号P+则代表一重度掺杂的P型半导体材料，其所含P型杂质(比方是硼)的掺杂浓度典型上是1020(原子数/立方公分)的数量级。在任何适当之处，所有图示及以下通篇说明将会使用同一参考指标以指示相同或相似部分。
图1是显示一导体-绝缘体系统于一电场施加下的能带图。该能带图显示一导体10与一绝缘体12相接触，并于其能带中具有一费米能级(Fermi Level)16。图中并显示出绝缘体12于影像力效应下的导电带18与不具影像力效应下的导电带18’。此外，绝缘体12于影像力效应下的电位能垒24与无影像力效应下的电位能垒24’分别具有能垒高度φb 20与φbo22。此图显示出，应力效应使电位能垒的形状由一能垒边缘处具有尖锐转角的三角形能垒24’改变为具有一圆滑转角的三角形能垒24(称为“影像力电位能垒”或“影像力能垒”)。此效应使电位能垒的能垒高度由能垒高度22降低为能垒高度20，两能垒高度的差距为Δφb26。一能垒顶峰28亦显示于影像力能垒24的最高点处，其与导体10与绝缘体12的交界处相距一距离Xm30。
在图1中，该导体可为半导体，比方是N+多晶型式的硅(即多晶硅(Polysiclicon))、P+多晶硅、重度掺杂的多晶型式硅锗(即多晶硅锗(Poly SiGe))，或可为金属，比方是铝(Aluminum；Al)、铂(Platinum；Pt)、Au、钨(Tungsten；W)、钼(Molybdenum；Mo)、钌(Ruthenium；Ru)、钽(Tantalum；Ta)、镍(Nickel；Ni)、氮化钽(Tantalum Nitride)、氮化钛(Titanium Nitride；TiN)等等，或为以上材料的合金，比方是铂-硅化物(Platinum-Silicide)、钨-硅化物(Tungsten-Silicide)、镍-硅化物(Nickel-Silicide)等等。该绝缘体可以是-介电质或是空气。当介电质被考虑用作该绝缘体的材料时，诸如氧化物、氮化物、氮氧化物(SiON)都可用作该介电质。此外，介电常数低于或高于氧化物的介电常数(或称电容率)的介电质(分别称为“低k介电质”和“高k介电质”)亦可考虑作为绝缘体的材料。这类低k介电质可为氟硅玻璃(Fluorinated Silicon Glass；FSG)、SiLK、多孔氧化层(Porous Oxide)，比方是纳米多孔碳掺杂氧化物(NanoporousCabon-Doped Oxed)等等。而这类高k介电质则可以为氧化铝(Aluminum Oxide；Al2O3)、氧化铪(Hafnium Oxide；HfO2)、氧化钛(Titanium Oxide；TiO2)、氧化锆(ZirconiumOxide；ZrO2)、氧化钽(Tantalum Pen-Oxide；Ta2O5)等等。更者，这些材料的混成物或其所形成的合金，比方是氧化铪-氧化物的合金(Hafnium Oxide-Oxide alloy；HfO2-SiO2)、铪-氧化铝的合金(Hafnium-Aluminum-Oxide Alloy；HfAlO)、铪-氮氧化物的合金(Hafnium-Oxynitride Alloy；HfSiON)等等，都可选作这类介电质之材料。此外，不须要求绝缘体为具有均匀化学元素的介电质材料，亦不须要求其仅包括单独一层而已，而可允许当中的元素能渐次变化，并可允许其可包括一层以上。
图2为显示电子31经由量子力学穿隧机制(例如富尔诺罕穿隧)以传输通过图1的电位能垒。导体10内的电子31在穿隧过电位能垒24与24’之前处于常温，因而相对费米能级16不具有动能。这种电子称为“常温电子(Thermal Electrons)”，以及这种电荷载子称为“常温电荷载子”或“常温载子”。当一大电场(典型上大于10MV/cm)施加于绝缘体12内时，常温电子31能够利用量子力学传输机制通过绝缘体12。在如此大的电场下，图中显示电子31穿隧过绝缘体12，并在具影像力效应与不具影像力效应的情况中分别进入导电带18与18’。当影像力使能垒高度降低时，人们已知这种穿隧机制会令电子31传输通过电位能垒24的穿隧机率高于传输通过电位能垒24’的穿隧机率。
图3A是显示一个高能电荷载子(热电子32)传输越过图1的导体-绝缘体系统的电位能垒时的能带图。某区域内的高能电荷载子定义为相对该区域的费米能级拥有动能的电荷载子。举例而言，在图3A中，位于导体10内的热电子32显示为相对导体10的费米能级16具有一动能33。这样的电子的传输机制不同于图2内常温电子31的传输机制。动能33所在位准在图中稍微高于影像力电位能垒24的能垒高度20，并低于能垒高度22。图中显示热电子32沿一朝前方向34(以箭头显示)由导体10移往绝缘体12。当考虑不具影像力效应的电位能垒时，动能33不足以支持热电子32越过电位能垒24’，因此热电子32被电位能垒24’阻挡而沿一返回路径34’移动。然而，在影像力效应影响下，降低的能垒高度20允许具有相同动能33的热电子32能沿该朝前方向34传输并掠过影像力电位能垒24而进入它的导电带18。此效应是受到希望的，因为在集成电路(IC)和存储体的相关应用中制造热电子时，其能使供给热电子32能量的所需供应的电压降低。
图3B为显示影像力于改变能垒高度与电位能垒的能垒顶峰位置上的效果。能垒高度与能垒顶峰位置描绘为绝缘体12的外加电场ED的函数。图3B显示当约5MV/cm的电场ED施加于绝缘体12上时，能垒高度20会从3.1V降低至约3.5V。典型上，是通过施加一横跨绝缘体12的电压来施加这样的电场。举例而言，以一厚度为6纳米的氧化物绝缘体为例，若需制造5MV/cm的电场，需要约3.0V的电压横跨于该氧化物。在施加此电场下，影像力效应能节省电子动能，原因是影像力效应与电位能垒必须被克服至一距离Xm而已，而非被克服至无限长的距离。
图3B更显示能垒顶峰至导体/绝缘体交界处的距离Xm 30可由无限长的范围(ED＝0MV/cm)缩减至小于1纳米的范围(于ED＝5MV/cm时)。在固态物理领域内，当一移动电荷的传输时间(Transit Time)较一介质(Medium)(例如图1的绝缘体12)的介电质极化时间(Dielectric Polarization Time)为短时，人们已知该介电质的极性无法紧随该移动电荷来变化。如图3所示，减短能垒顶峰距离Xm的长度会缩减电荷传输时间，并且此效应是受到希望的，因为它可提供令影像力电位能垒24的介电常数(像力介电常数)降低的手段，从而增进能垒降低的效应。其他手段，譬如增加电荷移动速率(比方是增加电荷动能)，亦可考虑用来减少传输时间以在本发明中达到相同的效果。典型上，在采用这类手段下，介电常数可由它的静态值(例如，氧化物是约3.9)降至接近光介电常数的值(OpticalDielectric Constant)(例如，氧化物是2.2)，并因而使影像力电位能垒24更降低了约0.14eV(就氧化物而言)。注意到，此效应是载子(电子)于穿越距离Xm 30时传输时间短暂的结果，并且此效应是当载子传输时间较绝缘体12的介电质极化时间为短而载子与其他粒子之间无交互作用时发生。注意到，在某些情况中，载子可能于距离30内与量子力学粒子(例如声子(Phonons))交互作用。这样的交互作用会造成电位能垒24的影像力介电常数稍微大于它的光介电常数，从而当采用以上提供的手段时，能垒降低的效应会稍微减弱。
图3C显示在利用影像力理论下，根据不同的介电常数K所计算而得的电位能垒的能垒高度与施加于电位能垒的电场间的函数关系。图中显示，最小K(＝1.4)所对应的能垒高度φb与电场ED间的关系最为强烈。对约5MV/cm的电场ED的情况而言，图中显示当K＝3.1时，能垒高度可能会降低至约2.6eV，并可能当K＝1.4时，更降低约0.2eV至2.4eV。结果显示出，可通过选用具较低介电常数的绝缘体，和/或借如图3B相关描述中使影像力电位能垒的借电常数降低的手段，以放大影像力降低能垒的效应。
图4显示本发明所提供关于导体-绝缘体系统的能带图的一个实施例，说明一群热电子32传输通过图1的导体-绝缘体系统32的电位能垒24。此导体-绝缘体系统包括一导体10，其包含了具有能量分布36的高能电荷载子32，以及一绝缘体12，其与该导体10相接于一交界14，并且该绝缘体12于该交界14的邻近区域内具有一影像力电位能垒24，其中该影像力电位能垒24可电性修改，以容许高能电荷载子32能越过它来传输。
图中显示关于电子32具有能量分布36，其为电子32于不同能级(Energy level)的分布型态，并且此能量分布36显示为一具有宽能谱Δ36的高斯形状(Gaussian-Shape)。此能量分布36在动能33的能级处具有一顶峰分布36p，该动能33与图3A相关描述中的动能能级相同。图4更显示出，约有一半(上半部)的电子32的能量高于能垒高度20，而另一半(下半部)的电子32的能量则低于能垒高度20。在不具影像力能垒降低的效应下，图中显示所有的电子32皆被导电带18所形成的电位能垒24’挡住。而在具有影像力能垒降低的效应下，图中显示能谱上部分内的电子32有能力克服导电带18所形成的影像力电位能垒24并沿朝前方向34(以箭头显示)来传输。这些电子32进入导电带18内并变成具有一能量分布36’的电子32’。电子32的下半部因为不具有足够的动能所以被影像力电位能垒24挡住。因此尤其重要的事是，如图所示，电子32’的能量分布36’仅仅反映电子32的上部分的能量分布。
在图4中，有另一值得注意并在此提供的影像力效应。注意到电子32的下部分具有比上部分较低的动能。因此，电子32于穿越距离Xm 30而尚未到达顶峰能垒时，其下部分的传输时间会高于其上部分的传输时间。在一些情况中，传输时间会较绝缘体12的介电质松弛时间(Dielectric Relaxation Time)长，并因而容许绝缘体12能完全屏蔽(screen)与这些电子间的影像力交互作用。由于这类电子所见的介电常数较大，因此这会导致影像力能垒降低效应微弱。这类效应导致较低能量的电子必须穿隧较高的能垒高度20，从而阻挡这些电子以使其无法克服电位能垒24的效应会较为强烈。
在图4内描述的影像力效应更提供一种过滤作用，即能容许高能量电荷载子通过并将低能量电荷载子挡住。欲通过载子的能级(临限能量(Threshold Energy))可通过控制能垒高度20来加以选取，而能垒高度20则可依据图3B相关描述内能垒高度φb与电场ED间的关系，通过选择绝缘体12的电场来加以选取。以图3B为例，当电场于0至5MV/cm之间变动时，临限能量的调整范围可在3.1eV至约2.5eV之间(或等价上，当假定氧化物厚度为6纳米时，通过施加0至3V的电压横跨于氧化物介电质上)。
在图4中，具有宽能谱的电子通过如CHEI、SSI、BTBI等等在本领域为人熟知的机制来制造。这类供给电子能量的机制典型上牵涉到与晶格原子作球面及非方向性碰撞，因而能谱Δ36可能约为0.5eV至3eV的范围。
图5呈现本发明所提供另一关于导体-绝缘体系统的能带图的一个实施例，其显示高能电子37传输通过图1的导体-绝缘体系统32的电位能垒24。此导体-绝缘体系统包括一导体10，其包含了具有能量分布38的高能电荷载子37，以及一绝缘体12，其与该导体10相接于一交界14，并且该绝缘体12于该交界14的邻近区域具有一影像力电位能垒24，其中该影像力电位能垒24可电性修改，以容许高能电荷载子37能越过它来传输。
在图5中，当高能电荷载子(热电子37)越过导体-绝缘体系统的影像力电位能垒24来传输时，图中显示其具有一能量分布38而分布于一窄能谱Δ38中。此能带图除了一点外其余方面皆与图4的能带图相同。此差异点在于热电子不再具有能量分布36的宽能谱Δ36，而改为具有能量分布38的较窄能谱Δ38。由于热电子37的顶峰分布和图4描述中电子32的顶峰分布的能级33相同，因而图中显示全部的热电子37均有能力克服导电带18所形成的影像力电位能垒24，而变成电子37’，其中电子37’的能量分布38’与能量分布38相似。典型上，能谱Δ38为介于约30meV至300meV的范围。
此实施例独特之处在于电子37挤于一紧密能量分布内，并且影像力电位能垒24用作一“全通过滤器(Full-Pass Filter)”，即其允许全部的热电子皆能以一较低的动能来穿越它。此独特之处因而能为此实施例带来较高注入效率与较低操作电压的利益。
尽管以上关于图2至图5的说明皆针对高能电荷载子为电子以及能垒为导电带的情况而描述，然而对其余种类的高能电荷载子，譬如空穴，以及对其他种能带，譬如价电带，皆可轻易地作同样的说明。
图6为呈现本发明另一举空穴为例的能带图的实施例。在图6中，此导体-绝缘体系统包括一导体10，其包含了具有能量分布48的高能电荷载子40，以及一绝缘体12，其与该导体10相接于一交界14，并且该绝缘体12于该交界的邻近区域具有一影像力电位能垒42，其中该影像力电位能垒42可电性修改，以容许高能电荷载子40能越过它来传输。
图6的能带图与图5仅有几点差异，其余方面皆相同。差异点之一在于图6并非以热电子37作为传输电荷载子，而以高能空穴40(即“热空穴”40)作为传输电荷载子。此外，绝缘体所形成的电位能垒现在是与绝缘体的价电带有关。图中亦显示图1的导体-绝缘体系统内的一电位能垒42’的能垒高度41’，其与不具影像力效应的情况下的价电带44有关，以及显示一影像力电位能垒42的能垒高度41。与图1、3B与3C相关描述中的能垒高度20类似，此能垒高度41于一电场施加至绝缘体12时，会受影像力降低效应的影响而降低。
在图6中，热空穴40显示为具有一能量分布48，而总体分布于一具有窄能谱Δ48中的高斯形状分布图中。能量分布48显示为具有一顶峰分布48p以及一尾端分布48t。图中显示顶峰分布48p具有相对导体10的费米能级16的动能46。动能46显示为稍微高于影像力能垒高度41而低于能垒高度41’。在无影像力能垒降低效应时，图中显示具有能量分布48的空穴40的能量低于能垒高度41并因而无法克服电位能垒42’。然而，当有影像力效应时，图中显示大部分的空穴40(除了尾端分布48t的部分)能够克服影像力电位能垒42并沿一朝前方向34传输，而变为具有能量分布48’的空穴40’。这些空穴40’的能量高过价电带44，因此在绝缘体12的范围内能沿相同方向传输而到达绝缘体另一侧的相邻材料(图中未显示)。针对空穴而描绘的图6另显示出高通过滤效应(high-pass filtering effect)，其与针对电子描绘的图4相关描述中的效应相似。如图所示，尾端分布48t范围内的空穴40的动能稍微低于能垒高度41。这些空穴被阻挡而无法克服影像力电位能垒42，因此不包含在能量分布48’之内。然而，由于空穴40具有紧密能谱Δ48，因此若通过施加一额外的小电压(比方约100mV)以提升这空穴的能量，阻挡尾端分布48t范围内空穴40的情况即能加以避免。
现可明白得知，本发明在采用影像力能垒降低效应下，热载子(电子或空穴)能够以较低的动能传输通过绝缘体的能垒，并且当在存储单元操作中利用这样的效应时，操作电压可以降低。为了达到高注入效率，希望于能量分布具有紧密能谱的载子能用作热载子并于存储单元操作中能与影像力能垒降低效应共同使用。
要了解到本发明并不受限于此处所描述者以及以上实施例而已，而涵盖任何落于附加申请专利范围内的任何所有变化型式。举例来说，虽然本发明载子的能量分布36、38与48依说明为高斯形状，然具本领域的通常技术者当明白可知，此能量分布可延伸为任何形状，并且不需要在能量上为对称。
图7提供本发明另一导体-过滤器系统的能带图的实施例。在图7所示的导体-过滤器系统中，包括一过滤器52，其与一导体50相接触。此导体50用来供应用作常温电荷载子的电子56。过滤器52与导体50相接触，并包含介电质53与54以提供对具某极性的电荷载子56(负电荷载子，电子56)的过滤功能，其中过滤器包括可电性修改的能垒高度2453与2454，以控制沿某一方向(朝前方向34)通过过滤器52的某极性电荷载子56的流动。
图7显示过滤功能的一范例。导体50具有费米能级1650，并可以是一半导体，比方是N+多晶硅、P+多晶硅、重度掺杂的多晶硅结构的硅锗(多晶硅锗(Poly SiGe))、或者可以是一金属，比方是铝(Al)、铂(Pt)、金(Au)、钨(W)、钼(Mo)、钌(Ru)、钽(Ta)、镍(Ni)、氮化镍(TaN)、氮化钛(TiN)等等，或者可以是以上材料构成之合金，比方是铂-硅化物、钨-硅化物、镍-硅化物等等。图中显示过滤器52包括一穿隧介电质(以下简称TD)53以及一阻挡介电质(以下简称BD 54)。穿隧介电质TD 53的导电带1853内有一能垒2453形成。阻挡介电质BD 54的导电带1854内有一能垒2454形成，并且此导电带1854与TD 53的导电带1853间有一偏移量55。TD 53为设置于导体50的邻近区域，以及BD 54为设置于TD 53的邻近地区。典型上，BD 54的能带间隙(Energy Band Gap)窄于TD53的能带间隙。当外加电压横跨在过滤器52上时，过滤器52的导电带的能带弯曲可互不相同。图中显示BD 54的导电带1854比TD 53的导电带1853具有比较轻微的能带弯曲。导体50供应具有能量分布57的常温电子56。电子56的能量分布57显示为低于费米能级1650，并于能量分布图上具有一顶峰分布57p与一尾端分布57t。导体50提供能量低于费米能级1650的电荷载子，并因而用作一“低通(Low-Pass)”载子供应器。图中显示，当过滤器52被施加电场时，顶峰分布57p内的电子56能以量子力学传输机制(例如直接穿隧)来传输通过TD 53，并进入BD 54之导电带1854而成为在一能量分布57’上具有紧密能谱Δ57’的电子56’。相对而言，尾端分布57t内的电子56显示出无法穿隧通过能垒2453与2454。过滤器52内BD 54的能垒2454形成一额外的穿隧能垒以阻挡位于尾端分布57t内的电子56，并且通过将能垒2454维持于一高于这些电子56的能量之能级(“临限能量”58)，能垒2454可对这些电子56产生阻挡作用。过滤器52的能垒结构因而能提供一种过滤机制，即产生对穿隧电荷载子56的高通过滤效应。此过滤效应是独特的，因其与图4的相关描述中影响高能电子(例如热电子32)的过滤效应稍微不同。尽管图7显示过滤器52具有TD 53与BD 54，然而此图仅用作一范例，任何额外层，只要具有适合控制电荷流的能垒，都可加以采用。这类额外加入的层可以是半导体或介电质，并可以设置于TD 53与BD 54之间，或可设置于TD 53或BD 54仅仅其中之一的邻近区域。
图7的导体-过滤器系统独特之处在于其能够供应具紧密能量分布的传输电荷载子。这种能力是导体50的“低通”载子供应功能以及过滤器52的高通过滤功能所造成的结果。图7的导体-过滤器系统将这两种功能相结合，而提供一种“带通(Band-Pass)”过滤功能，即容许于能量分布上具有窄能谱的电荷载子能传输通过。此带通过滤功能是过滤器52所提供过滤功能的另一实施例。典型上，能谱介于30meV至300meV的范围。
过滤器52提供容许能量高于临限能量58的电子通过的过滤效应。这导致顶峰分布57p内的电子被允许通过而尾端分布57t内的电子被阻挡住。电子56’的能量分布57’用作一范例，用以说明图7的导体-过滤器所提供的“带通”过滤功能，而能量分布57’与能量分布57的顶峰分布57p相似，用以说明此效应。为了达到最佳的“带通”过滤效应，典型上可通过调整临限能量58的能级为高或低于图7所示的能级，以分别使能量分布57’的能谱Δ57’变窄或变宽来达成。调整能谱Δ57’的能力是受到希望的，因其能调变(Modulate)带通过滤器的“带宽(Bandwidth)以形成任何实际应用中的过滤效应。这可通过调整横跨于过滤器52的外加电压或其他将于以下段落描述的参数来实施。
在建造图7的过滤器52的过程中，基于以下几点原因，往往希望BD 54的介电常数较TD 53的介电常数为大。第一，这能减少BD 54内的电场，而BD 54内的电场减少会降低尾端分布57t内电子的穿隧机率，从而提升对于这些电子的阻挡效应。再者，当施加一电压横跨于过滤器52上以产生过滤效应时，若BD 54有较大的介电常数，会容许大部分的外加电压横跨于TD53。这能提升外加电压至TD 53的跨压之间的电压转换，因而拥有降低过滤效应所需的外加电场、增加外加电压对此效应的敏感度，以及增加对所阻挡的尾端分布内电子的能谱范围的几项优点。
除此之外，在建造图7的过滤器52的过程中，其他参数亦可用来调整能谱Δ57’。这些参数之一是BD 54与TD 53间的导电带偏移55。导电带偏移55可以修改为不同数值以控制临限能量58，而能量分布57内超出此临限能量58的电子即可穿隧通过过滤器52。这可通过适当地选取BD 54与TD 53的材料来达成。在一特定范例内，当选择氧化物为TD 53的材料时，一氮氧化物系统(SiOxN1-x)的介电质薄膜将会是BD 54的优良候选材料，因其具有广泛受到证实及值得制造的薄膜品质与制程控制。在SiOxN1-x的化学表示式中，“x”代表该氮氧化物薄膜中氧化物的比例或氧化物的等价百分比。举例来说，x＝1是代表薄膜是单纯氧化物；类似地，x＝0则代表薄膜是单纯的氮化物。当氧化物所占的部分x由0变为1时，导电带偏移量55会由约1eV变为0eV。因此，修改SiOxN1-x内氧化物的所占的比例x即能允许过滤器52的导电带偏移量55修改为所欲数值，从而提供调整能谱Δ57’(亦即带通过滤器的“带宽(Bandwidth)”)至实际应用中所欲使用范围的方法。
诸如TD 53与BD 54以及导体50的费米能级1650等其他参数亦可用来提供临限能量58的调整方法，以及提供临限能量58相对于费米能级1650的能级的调整方法，以及因而提供带宽过滤器的“带宽”的调整方法。在此将于图7的导体-过滤器的建造过程中考虑这些参数。为了说明的目的，在此假定多晶硅、氧化物、以及氮化物分别用作导体50、TD 53以及BD 54的材料。并假定TD 53所使用的氧化物厚度为30埃()。图8显示两种情况中临限能量58相对于费米能级1650的能级。临限能量相对费米能级为负值对应至临限能量的能级低于费米能级的情况，而临限能量与费米能级间的差距对应至带通过滤器的“带宽”。这两个情况的差异在于多晶硅的费米能级(N+多晶硅相对P+多晶硅)与在于横跨于过滤器52的外加电压Va。外加电压Va能决定电子56于穿隧过过滤器52后的动能大小。参考图8，对P+多晶硅与Va为-4V的情况而言，当将BD 54的厚度(TBD)由30埃降至20埃时，临限能量58在费米能级1650下的变动范围约为0eV至0.4eV。而就N+多晶硅与Va为-3V的情况而言，图中显示，当BD 54的厚度(TBD)介于50埃至20埃之间时，临限能量58在费米能级1650下具有较大的变动范围(约为0.8eV)。
现在应能了解，临限能量相对导体的费米能级的调整方式，可经由过滤器内TD厚度与BD厚度的调整方法来加以调整，和/或可经由导体费米能级的调整方法来加以调整。这种方法可用来修改传输电荷的带宽至一实际应用的所欲范围。传输电荷载子的动能可通过此方法来控制并瞄准于一应用。
图7的导体-过滤器系统可以用来提供对其他种类的电荷载子的带通过滤功能，这些电荷载子比方是空穴(例如轻空穴(Light Holes；LH)或重空穴(Heavy Holes；HH))。通过考虑形成于能带图价电带中过滤器52的穿隧能垒，与图7与图8针相关描述内对电子所作的类似考虑可轻易地应用至这些空穴上。由于空穴相对电子具有相反的电荷极性，因此通过反转图7内横跨于过滤器52上的电压极性，可实施空穴的带通过滤功能。
具本领域的通常技术者亦应能明白，于应用本揭露的教导内容时，可改变过滤器的介电质，以藉此修改电荷的能量分布而达到过滤效果。举例来说，虽然依说明BD 54的介电常数大于TD 53的介电常数，但当可明白，于应用本揭漏的教导内容时，可将BD 54的材料改变为与TD 53具有相似的介电常数，以在穿隧传输的过程中，有效地允许顶峰分布内的电荷载子通过。此外，不需要求TD 53与BD 54为具有均匀化学元素的材料，而可允许当中元素渐次变化。并且，任何适当的介电质材料，比方是氧化铝(Al2O3)、氧化铪(HfO2)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化钽(Ta2O5)等等，都可以用来取代氧化物、氮化物或氮氧化物。更者，这些材料的任何混成物或其所形成的合金，比方是氧化铪-氧化物的合金(HfO2-SiO2)、铪-氧化铝的合金(HfAlO)、铪-氮氧化物的合金(HfSiON)等等，都可用来取代氧化物或氮化物。
图9显示本发明所提供一种电荷注入系统的能带图的实施例，该电荷注入系统用以注入具有紧密能量分布的电荷。此电荷注入系统的能带结构以注入电子来作说明。参考图9，图中显示有一导体-过滤器系统59，其属于图7所描述的型式，一导体-绝缘体系统60，其属于图1与图5所描述的型式，一电荷储存区域(以下简称CSR)66，一通道介电质(以下简称CD)68，以及一主体70。图9显示的是完整的能带结构。举例来说，在导体-过滤器系统59中，除了图7所示的导电带1853与1854之外，还有价电带4453与4454。导体-过滤器系统59包括一穿隧栅(以下简称TG)61，以及一电荷过滤器52。电荷过滤器52包含电位能垒2453与2454，其中电位能垒2454具有一临限能量58以控制其过滤效果，如同图7的相关描述。电荷过滤器52还包括穿隧介电质(TD)53与阻挡介电质(BD)54，如同图7的相关描述。导体-绝缘体系统60包括一弹道栅(以下简称BG)62与一保留栅(以下简称RD)64分别作为系统内的导体与绝缘体。此电荷注入系统的能带图内由TG 61延伸至RD64的区域的建造方式是将导体-过滤器系统59内的过滤器52与导体-绝缘体系统60内的导体(BG 62)相“接触”。TG 61与BG 62是具有功函数的金属，并且其功函数分别具有费米能级1661与1662。图中显示CSR 66分别利用介电质RD 64与CD 68以与BG 62与主体70相绝缘，以及包括N导电型的半导体，并且此半导体具有一导电带1866与一价电带4466。CSR 66可包括另一导电型的半导体(比方是P型)，并可包括金属或其他适合用于储存电荷的材料(比方是纳米颗粒(nano-particles)或位于介电质内的阱(Traps))。主体70包括导电带1870与价电带4470，以及可通过将电压经由CD 68耦合至CSR 66，而用来调变一位于导体-绝缘体系统60内的影像力能垒2464。介电质RD 64与CD 68分别显示为单独一层，然一般而言可包括一层以上而形成一种混合层。
图9更提供具有紧密能量分布的电荷的形成与注入过程的相关说明。图中显示，具有紧密能量分布57的常温电子56是由TG 61供应而作为供应载子。这些电子56于利用图7描述的机制以穿隧通过过滤器52的期间，会被过滤器52过滤。在接受过滤后，常温电子56变成电子56’，而电子56’的能量分布57比过滤前常温电子56的能量分布57还要紧密。这些电子56’注入导体-绝缘体系统60。在一情况中，电子56’当中一部分能以高于BG 62的费米能级1662的动能33传输通过BG 62而不发生散射(Scattering)(意即是作“弹道传输(BallisticTransport)”)，继而于BG 62与RD 64的交界处变成电子37。这类电子37(称作“弹道电子(Ballistic Electrons)”)不经历与其他粒子(例如电子、声子(Phonons)等等)的散射事件，因而能保留动能及沿原本行进方向的冲量(Momentum)。在另一情况中，电子56’可于传输通过BG 62时与其他粒子发生部分散射(意即是作“部分弹道传输”)并且其动能33仍能维持够高，以及能维持往BG 62与RD 64的交界的方向行进，继而变成电子37。在所有情况中，这类电子37均利用图3B与图5相关描述的机制以克服影像力电位能垒2464的能垒高度20，以及进入RD 64的导电带1864并一路前进而变成具有能量分布38’的电子37’，最后被CSR 66加以收集并成为导电带1866内的电子71。这种形成和注入电荷的过程(不论是利用弹道传输或部分弹道传输)乃称作弹道电荷注入机制(Ballistic-Charge Injection Mechanism)。当电子选作电荷载子时，这种机制称为弹道电子注入。这类电子的注入效率(定义为所收集载子数相对所供应载子数的比率)典型上介于10-4至10-1的范围。此注入机制能通过注入压电电子(Piezo-Electrons)来获得进一步的提升(参见图17B相关描述中的压电弹道电子注入机制)。
图9所示的弹道电荷注入说明弹道电子注入，而实行方式是通过施加一电压于TG 61与BG 62之间，以令电子37的动能33高于导体-绝缘体系统60的影像力能垒高度20来达成。这样的电压可如图3A、3B与3C的相关描述，通过降低影像力电位能垒41的方式来降低。而实行方式，比方来说，可通过耦合一正电压(比方是由约+1V至约+3V)至CSR 66来达成。选择性地，可通过选取CSR 66的材料的功函数大于BG 62的功函数(或费米能级低于BG 62的费米能级)，来使影像力电位能垒降低。
图10提供另一电荷注入系统的能带图的实施例，其中该电荷注入系统用以注入具紧密能量分布的电子。在图10的导体-过滤器系统59中，导体61供应常温电荷载子56。过滤器52与导体61相接触，并且包括介电质53与54以提供对于某极性的电荷载子56(负电荷载子)的过滤功能，其中过滤器52具有可电性修改的电位能垒2453与2454，以控制沿某一方向(朝前方向34)通过过滤器52的某极性电荷载子56的流动。除了对某极性电荷载子(负电荷载子，电子56)进行控制之外，过滤器52还包括可电性修改的电位能垒4253与4254，以控制沿另一与上述某一方向大体上相反的方向来通过过滤器52的相反极性电荷载子(正电荷载子，LH 72与HH 73)的流动。
这种过滤功能允许具某极性的电荷载子沿一朝前方向34(意即由TG 61往BG 62)传输，并阻挡沿一朝后方向74(意即由BG 62往TG 61)的相反极性的电荷载子。因此，过滤器52提供一种可“纯化”电荷流动的电荷过滤功能。此电荷过滤功能是过滤器52所提供过滤功能的另一实施例。
图10的能带图与图9的能带图除了少数几点有差异外，其余各方面皆相同。这些差异点之一在于图10并非使用金属作为导体-过滤器系统59与导体-绝缘体系统60内导体区域的材料，这些导体区域(即TG 61与BG 62)现在是以半导体为材料，其中TG 61的半导体具有导电带1861与价电带4461，以及BG62的半导体具有导电带1862与价电带4462。显示于图中的TG61是一P型半导体，并在其价电带4461内具有电子56为供应载子。这类电子56以及其能量分布57经历与图9相关描述相同的传输过程，因此电子56当中有一部分能够进入CSR 66而变成了具有能量分布38’的电子37’，并且最后以与图9相关描述类似的方法来被收集和储存在CSR 66上。
对图10所显示的范例而言，当施加极性可使TG 61的电子56以朝前方向34来注入的电压的时候，同时也会致使BG 62内的LH 72与HH 73沿朝后方向74传输。往后传输的LH 72与HH 73可能导致不希望产生的问题。举例来说，当LH 72与HH 73往后传输进入TG 61内时，可能会因为能量高于价电带1661的能量而在该处触发撞击游离(Impact-Ionization)。此外，当采用弹道电子注入以对存储单元进行编程操作时，这些空穴对存储操作不具贡献。因此，这可能浪费电流并因而耗费功率。因而，乃希望阻挡LH 72与HH 73，使其无法往后传输进入TG 61。
图10的能带结构显示出往后传输的载子(即LH 72与HH73)必须比往前传输的载子(即电子56)穿越过较多数量的能垒，并因而能提供阻挡往后穿隧载子的过滤效应。此过滤效应是以过滤器52内电位能垒所构成的能带结构为基础。第一个阻挡往后传输空穴72与73的电位能垒4254于进入侧与离开侧分别具有能垒高度4154与41’54。这两个能垒高度4154与41’54是以BD 54的价电带4454作为参考点。第二个空穴能垒4253于进入侧具有一能垒高度4153，其形成另一个阻挡空穴72与73的能垒。能垒高度4153以TD 53与BD 54交界处的TD 53的价电带4453来作为参考点。
此过滤器52建立在能垒高度工程学观念的基础上。一个用以说明此能垒高度工程学观念的导体-过滤器59以及导体-绝缘体系统60的本发明特定实施例包括一构成TG 61的P+多晶硅，一构成TD 53的氧化物层，一构成BD 54的氮化物层，一构成BG 62的N+多晶硅，以及一构成RD 64的氧化物层。使用N+多晶硅为BG 62的材料来自几点考虑。其中最重要的考虑因素是由于N型杂质(比方是砷、磷等等)的固溶度(Solidsolubility)比P型杂质(比方是硼)来得高。希望杂质能拥有较高的固溶度的原因是如此能以较高的浓度来为硅作掺杂，因此掺杂硅的片电阻降低，从而可较适合应用于集成电路中。在此实施例内，使用多晶硅为TG 61与BG 62的材料的原因是因其拥有广泛证实的收益、量产力，以及与现今IC技术的相容性。使用厚度约为7纳米至10纳米的氧化物为RD 64的材料亦是来自相同缘由。构成TD 63的氧化层厚度可约在1.5纳米至4纳米之间，并较佳上约在2纳米至3.5纳米之间。TD 53的厚度范围选取为能令传输过它的电荷载子(电子，LH或HH)主要是以直接穿隧机制来传输。BD 54的厚度选取为，当一介于约1V至约2.5V范围的适中电压施加于TG 61与BG 62之间时，能够阻挡电荷载子穿隧通过BD 54与TD 53两层。BD 54的厚度更选取为，在一较高的电压(3V以上)下，能够容许某型的电荷载子(比方是电子56)往前传输，并且阻挡另一型的电荷载子(比方是LH 72)往后传输。在下述的能垒高度工程学观念内，BD 54的厚度亦依据其所具有的介电质常数而定。一般来说，倘若过滤器52能确实符合上述要求，则BD 54的厚度可较TD 53厚或薄都可以。举例来说，在此特定实施例内，如果选择TD 53为厚度3纳米(即30埃)的氧化物，则BD 54的最小厚度可约为2纳米(即20埃)或着更厚。就此特定实施例而言，构成TD 53的氧化物可以是利用传统沉积(Deposion)技术所制成的高温氧化物(High Temperature oxide；HTO)或TEOS层，或是利用本领域为人熟知的热氧化(ThermalOxidation)技术所制成的热氧化物(Thermal Oxide)。而构成BD 54的氮化物则可为一能带间隙内不具电荷捕捉中心(trapping center)的优质氮化物。此优质氮化物的制造方式，举例来说，可在含氨(Ammonia；NH3)的环境中以高温(比方是1050℃)进行本领域为人熟知的快速热氮化(RapidThermal Nitridation；RTN)技术来制造。
弹道电荷注入的能垒高度工程学
现欲提供能垒高度工程学的相关细节。图11系显示与图10相似的能带图，但在过滤器62内的能带弯曲较轻微，这是为了揭示能垒高度的更多细节。除了显示具有图10所示的区域与参考符号外，图11还显示价电带4462与4453间价电带偏移量的能垒高度41’53。此能垒高度41’53是位于阻挡LH 72与HH 73往后传输的第二空穴电位能垒4253的离开侧。此外，图中亦显示一由TD 53形成的第一电子电位能垒2453，其于阻挡电子56往前传输的电位能垒2453的进入侧和离开侧处，分别具有能垒高度2053与20’53。图中还显示一由BD 54形成的第二电子能垒2454，其进入侧和离开侧分别具有能垒高度2054与20’54。此第二空穴能垒2454亦具有阻挡往前注入的电子56的效果。
由本发明所提供的这个能带结构可明白看出，有两个电子电位能垒2453和2454与往前传输的电子56有关。同样地，有两个空穴能垒4254与4253与BG 62内往后传输的空穴72与73有关。为了产生高效率的弹道电荷注入，乃希望第一与第二电子能垒2453与2454的能垒高度为可电性修改，以能协助沿往前方向34的传输的进行。反之，为了阻挡BG 62内的空穴72与73往后传输至TG 61，乃希望在整个压电弹道电荷注入的电压范围内，第一空穴能垒4254的能垒高度以及第二空穴能垒4253的能垒高度，都能维持得够高。
参考图11，第二电子能垒2454的能垒高度2054(ΔΦVE_TB)的主要项展开可利用下式表示：
ΔΦVE_TB＝ΔΦCB_TB-|VTD|               -(1)
其中：
ΔΦCB_TB是平能带条件下TG 61与BD 54间的导电带偏移量，
VTD是压电弹道电子注入期间横跨于TD 53的压降，并可表示为：
VTD＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]；
Va是横跨于TG 61与BG 62间的外加电压(即横跨于过滤器52的压降)；
Vfb是平能带电压；
Eg是TG 61的能带间隙；
εTD和εBE分别是TD 53和BD 54的介电常数；以及
TTD与TBD分别是TD 53和BD 54的厚度；
类似地，阻挡往后传输空穴的第二空穴能垒4253的能垒高度4153(ΔΦVH_GT)可利用下式表示：
ΔΦVH_GT＝ΔΦVB_GT-|VBD|           -(2)
其中：
ΔΦVB_GT是平能带条件下BG 62与TD 53间的价电带偏移量
VBD是压电弹道电子注入期间横跨于BD 54的压降，并可表示为：
VBD＝(VΦ-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
由上述公式(1)与(2)可明白得知，能垒高度2054(ΔφVE_TB)与能垒高度4153(ΔΦVH_GT)两者与Va之间的关系乃有所差异。这种与电压间的关系为非对称，并且主要取决于介电质常数与介电质厚度的结合效应(即“εT效应”)。
图12A显示一个运用上述原理以实行弹道电子注入的能垒高度工程学观念范例。可明白看出，当降低TG 61与BG 62间的外加电压时，阻挡TG 61内电子的能垒高度2054(ΔΦVE_TB)会比阻挡BG 62内的LH 72与HH 73的能垒高度4153(ΔΦVH_GT)降低得快。事实上，当外加电压约为-3.5V时，能垒高度2054(ΔΦVE_TB)转移至费米能级1661之下(即能垒高度等于零)，然而此时能垒高度4153(ΔΦVH_GT)却仍维持在约3.4eV的足够能垒高度。图10显示外加电压降低至超越此电压位准的情况下的能带图。如图10所示，当外加电压降至超越此电压位准时，图11中阻挡电子56的第二电子电位能垒2454现在位于费米能级1661以下。因此，TG 61内能量高于临限能量58的电子56可直接传输通过过滤器52而不被BD 54层阻挡。这容许导体-过滤器系统59的带通过滤功能注入沿朝前方向34移动且具有紧密能量分布57’的电子。于此电压范围内，在能垒高度4153(ΔΦVH_GT)与外加电压间微弱得多的关系下，避免空穴往后传输的第二空穴电位能垒4153(ΔΦVH_GT)因此维持住。因此，此处描述的能垒工程学概念实际上能为弹道电子注入提供可电性修改过滤器的构建方法。此过滤器独特之处在于能过滤掉不想要的载子(比方是往后传输的LH 72与HH 73)却不影响到想要载子的传输(比方是往前传输的电子56)。
上述关于公式(1)与(2)的说明与图12A所示的结果作为一范例，以呈现能垒高度2054和4154与电压之间的关系。可轻易地对图11内过滤器52的其他的能垒高度(例如能垒2453与2454分别具有的能垒高度20’53与20’54，以及第二空穴电位能垒4253具有的能垒高度41’43与4153)进行同样的说明。因此可明白到，控制往后传输电荷载子的电位能垒的能垒高度与过滤器跨压之间的关系，比起控制往前传输电荷载子的电位能垒的能垒高度，会较为微弱。
在弹道电子注入一般使用的电压范围内，乃希望BD 54的跨压(VBD)能较能垒高度4154来得小。希望使VBD小于能垒高度4154是因为如此可使BD 54地区的第一空穴电位能垒4254维持为一种梯形能带结构，以能更有效地阻挡往后注入的LH 72与HH 73。参考图10即可更明了此种能垒结构。图中显示能垒高度4154形成第一空穴电位能垒4254其中一侧(空穴72与73的进入侧)的能垒高度，而能垒高度41’54形成第一空穴电位能垒的另一侧(空穴72与73的离开侧)的能垒高度。此梯形第一空穴电位能垒能垒4254的离开侧的能垒高度41’54的主要项等于ΔΦVB_GB-VBD，其中ΔΦVB_GB是能垒高度4154。在图10所显示的此能带结构的特定实施例中，当TG 61和BG 62间的外加电压为-4V时，能垒高度41’54约为0.7eV，因而第一空穴电位能垒4254的梯形结构仍然保持住。承上述原理所授，通过使TD 53和BD 54的介电常数和厚度最佳化以使VBD降低，能使能垒高度41’54提高。
对此特定实施例而言，TG 61的电压范围选取成相对BG 62的电压为介于-3.5V至约-4.5V以实行弹道电子注入。可如图3A、3B与3C的相关描述，通过降低导体-绝缘体系统60的影像力能垒高度20，这样的电压可进一步降低。这可通过将一介于约1V至约3V的电压耦合至CSR 66来达成。选择性地，可通过选取CSR 66的材料的功函数低于BG 62的功函数(或费米能级高于BG 62的费米能级)，来使影像力电位能垒降低。
通过降低影像力能垒以降低TG 61与BG 62间的电压为本发明带来值得向往的效应。主要优点之一在于能降低TG 61与BG 62间介电质内的电场，从而可避免介电质内发生与高电场相关的问题(比方是介电质击穿，其会造成介电质的永久损害)。
依据本发明的另一实施例，过滤器52更提供一种电压分割功能。电压分割功能降低过滤器52内介电质的压降。
图12B显示利用上述的能垒高度工程学观念以实行弹道电子注入的电压分割功能的范例。参考图12B，图中显示不同介电质跨压与过滤器52的跨压间的关系。明显可知，过滤器52的跨压，即TG 61与BG 62间的外加电压，由过滤器52内的数个区域分割且分享。此由过滤器52所提供的电压分割功能因而允许TG 61与BG 62间的外加电压能被BD 54与TD 53分割并分享，而不须与弹道电荷注入相妥协。此电压分割功能减少这些介电质当中每一介电质所须抑制的电压，从而能够避免介电质击穿的问题。
本发明的特点之一在于能垒高度工程学观念所提供的效应以及该等效应于注入过滤器内的实践。这些效应提供了电压分割功能，并且避免了可能发生于电荷注入期间的介电质击穿问题。此外，由往后传输电荷载子所触发而发生在TG 60内的撞击游离问题，亦通过运用过滤效应以抑制这些载子往后注入而有效地避免。
因此可明白到，于本发明内所说明的过滤器与能带结构可在弹道电荷注入期间，有效地阻挡某极性电荷载子往后传输，然而却允许相反极性的电荷载子往前传输。因此，过滤器52提供一种将电荷流“纯化”的电荷过滤机制。虽非必要，但普遍上乃希望BG 62的费米能级于平能带条件下位于过滤器52内BD 54的能带间隙的中央，以于使用此种能带结构与注入机制来构建单元时，能够最充分地利用电荷过滤机制。
以上对弹道电荷注入与能垒高度工程学观念所作的说明是针对电子而言。可对轻空穴与重空穴于电荷过滤和注入所达成的类似效应作类似的说明。
图13提供一能带图，其说明图10内该种电荷注入系统内空穴的弹道电荷注入与过滤效应。在图13所示的导体-过滤器系统59中，导体61供应常温电荷载子75与76。过滤器52与导体61相接触，并且包括介电质53与54以提供对于某极性的电荷载子75与76(正电荷载子)的过滤功能，其中过滤器52具有可电性修改的电位能垒4253b与4254b，以控制沿某一方向(朝前方向34)通过过滤器52的某极性电荷载子75与76的流动。除了对某极性电荷载子(正电荷载子75与76)进行控制之外，过滤器52还包括可电性修改的电位能垒2453b与2454b，以控制沿另一与上述某一方向大体上相反的方向(朝后方向74)来通过过滤器52的相反极性电荷载子(负电荷载子，电子84)的流动。
这种过滤功能允许具某极性的电荷载子沿该朝前方向34传输，并阻挡具相反极性的电荷载子沿该朝后方向74传输。因此，过滤器52提供一种“纯化”电荷流动的电荷过滤功能。此电荷过滤功能是过滤器52所提供过滤功能的另一实施例，并与图10相关描述中的电荷过滤功能相似。
参见图13，图中显示LH 75与HH 76位于TG 61的价电带4461中，以用作注入的供应电荷。LH 75与HH 76显示为具有能量分布77并沿该朝前方向34来传输。虽然LH 75与HH 76于图中具有相同的能量分布77，然而注意到，由于它们具有不同的有效质量，因而可以具有不同的能量分布。
在图13中，LH 75与HH 76两者皆利用量子力学传输机制以传输通过过滤器52的能垒而变成LH 75’与HH 76’。LH 75’与HH 76’相对BG 62的价电带具有动能46，并且此动能46稍微高于一影像力能垒4264的能垒高度41。当这些载子再继续沿该朝前方向传输时，由于其在有效质量上有所差异之故，因而在BG 62内的传输行为大不相同。就HH 76’而言，由于其有效质量较重，所以平均自由程可以非常短。因此，HH 76’易于和其他粒子(比方是声子)发生散射事件，从而具有低的弹道传输效率(弹道性(Ballisticity))。图13中，HH 76’正在经历散射事件并因此丧失能量而变成HH 79。此外，图中还显示这些被散射的HH 79由于散射所以具有比原先能量分布77还宽的能量分布81。这些空穴79在图中以低于一位于RD 64的价电带4464内影像力能垒4264的能垒高度40的能量来传输，并因此被阻挡而无法越过能垒4264也无法进入CSR 66。反之，LH 75’具有较轻的有效质量，因此其平均自由程较HH 76’的平均自由程为长(举例来说，在硅内，LH的平均自由程约为HH平均自由程的三倍)。在一情况中，这些空穴LH 75’当中一部分能以动能46传输通过BG 62而不发生散射(意即是作弹道传输)，继而于BG 62与RD 64的交界处变成LH 78。这类LH 78(称作“弹道LH”)不经历与其他粒子(例如声子)的散射事件，因而能保留动能以及沿原本行进方向的冲量(Momentum)，并且其能量分布80与原先的能量分布77相似。在另一情况中，LH 75’能以部份弹道传输来通过BG 62，并且其动能46仍能维持够高，以及能维持往BG 62与RD 64的交界的方向行进，继而变成LH 78。在所有情况中，这类LH 78均利用图6相关描述的机制来克服影像力电位能垒4264的能垒高度41，以及进入RD 64的价电带4464并一路前进而变成具有能量分布80’的LH78’，最后被CSR 66加以收集并成为价电带4466内的空穴82。这种形成和注入空穴的过程(不论是利用弹道传输或部分弹道传输)乃称作弹道空穴注入机制(Ballistic-Holes InjectionMechanism)。这类空穴的注入效率(定义为所收集载子数相对所供应载子数的比率)典型上介于10-6至10-3之间。此注入机制能通过注入压电空穴(Piezo-Holes)以获得进一步的提升(参见图17B与图17C相关描述中的压电弹道空穴注入机制)。
就系统59与60使用图10相关描述的材料的特定实施例而言，TG 61的电压范围选取成相对BG 62的电压为介于+5V至约+6.0V之间以实行弹道空穴注入。这样的电压可如图6的相关描述，通过降低导体-绝缘体系统60的影像力能垒高度41来进一步降低。举例而言，这可通过将一介于约-3V至约-1V的电压耦合至CSR 66来达成。选择性地，此影像力能垒可通过选取CSR 66为具有比BG 62还小的功函数(或较高的费米能级)的材料来降低。
通过使用具有相似费米能级的材料来构成TG 61与BG 62，TG 61与BG 62间的外加电压可进一步降低。这构成另一个用作弹道空穴注入的导体-过滤器系统59与导体-绝缘体系统60所使用的材料的实施例。举例来说，此过滤器52可以包括一构成TG 61的P+多晶硅，一构成TD 53的氧化物层，一构成BD54的氮化物层，一构成BG 62的P+多晶硅层，以及一构成RD64的氧化物层。这样的实施例允许TG 61的电压相对于BG 62的电压于实行弹道空穴注入时可选取在一较小的电压范围内(譬如约为+4.5V至约+5.5V)。
图13更显示在将能带结构作偏压以使LH 75与HH 76沿该朝前方向34来传输的同时，BG 62的导电带1862内的电子84可沿该朝后方向74来传输。此往后传输的电子84可导致诸如TG 61内的撞击游离、电流与功率浪费等等问题，这些问题与图10的相关描述中往后传输空穴所导致问题类似。因此乃希望能利用过滤器52阻挡电子84，使其无法往后传输进入TG61。
图13的能带结构显示往后传输的载子(即电子84)必须比往前传输的载子(即LH 75与HH 76)穿越过较多数量的能垒。第一个阻挡往后传输电子84为电位能垒2454b，其进入侧与离开侧分别具有能垒高度2054b与20’54b。这两个能垒高度2054b与20’54b分别是以BD 54与BG 62交界处的导电带1854以及TD 53与BD 54交界处的导电带1854作为参考点。图中显示第二个电子能垒2453b的进入侧具有一能垒高度2053b，并且形成另一个阻挡空穴84的能垒。能垒高度2053b以TD 53与BD 54交界处TD 53的导电带1853作为参考点。一能垒高度20’53b(图中并未显示)存在于能垒2453b的离开侧，并以TG 61与TD 53交界处的TD 53的导电带1853作为参考点。在此处所说明的范例中，能垒高度20’53b位于电子84的能级以下，并因而未显示于图13中。能垒2454b与2453b两者在过滤器52的导电带内形成一能带结构以阻挡往后传输的电子84。
空穴75与76沿朝前方向34的传输路径上存在着两个类似能垒。一第一电位能垒4253b是由TD 53形成，并且其进入侧和离开侧分别具有能垒高度4153b与41’53b。一第二电位能垒4254b是由BD 54形成，并且其进入侧和离开侧分别具有能垒高度4154b与41’54b(图中未显示)。这两个能垒4253b与4254b两者在过滤器52的价电带内形成一能带结构，并且具有阻挡往前传输空穴75与76的效应。在图13中，能带结构以注入空穴的目的来作偏压。两能垒高度4154b与41’54b皆位于往前传输空穴的能级以下，因而并未显示于图13中。
图14显示本发明的能垒高度工程学的于弹道空穴注入的效应，其显示阻挡往后传输电子的能垒高度20’54b与过滤器52的压降(即TG 61与BG 62间的电压)间的关系，比起阻挡往前传输能垒高度4154b与过滤器52压降间的关系，乃较微弱。因此可通过过滤器52的跨压，以不同程度改变两个能垒高度20’54b与4154b。如能垒高度工程学内所作的说明，此能垒高度与电压间的关系是非对称，并主要由介电常数与介电质厚度的合并效应(即“εT”效应)主导。可明白看出，当增加TG 61与BG 62间的外加电压时，阻挡TG 61内的空穴75与76的能垒高度4154b会比可阻挡BG 62内的电子84的能垒高度20’54b降低得快。事实上，当外加电压为+3.5V时，能垒高度4154b转移至空穴能量之下(即能垒高度等于零)，然而此时能垒高度20’54b却仍维持在约+2.5eV的足够能垒高度。图13显示外加电压增加至超越此电压位准的情况下的能带图。如图13所示，当外加电压增至超越此电压位准时，阻挡空穴75与76的第二能垒4254b现在位于空穴能量之下。因此，TG 61内空穴75与76可直接传输通过过滤器52而不被BD 54层阻挡。在此电压范围内能垒高度20’54b与外加电压间微弱得多的关系将控制电子84的能垒2454b与2453b维持住，因而能避免电子往后传输。
以上图14所作的说明用作一范例，以呈现两能垒高度20’54b与4154b与电压间的关系。可轻易地对图13内过滤器52的其他的能垒高度(例如能垒2453b与4253b分别具有的能垒高度2053b与41’53b)进行同样的说明。因此可明白了解，控制往后传输电荷载子的电位能垒的能垒高度与过滤器跨压之间的关系，比起控制往前传输电荷载子的电位能垒的能垒高度与过滤器跨压之间的关系，会较为微弱。
虽然图中并未显示，当TG 61与BG 62间的电压极性设定于作弹道空穴注入时，过滤器52亦提供电压分割功能。此供弹道空穴注入使用的电压分割功能减少过滤器52内介电质的压降，并且主要是由与图12B针对弹道电子注入的相关描述相似的效应来主导。就弹道空穴注入而言，由于电压在说明中较高，因此电压分割功能通过减少过滤器内介电质的电压而能减少介电质的压降，从而避免介电质击穿问题。
因此，此处描述的能垒工程学观念实际上能为弹道电荷注入提供可电性修改过滤器的构建方法。此过滤器独特之处在于能过滤掉不想要的载子(比方是往后传输的载子)却不影响到想要载子的传输(比方是往前传输的载子)。
依据本发明，过滤器52更提供另一种过滤功能。这样的过滤功能允许具某极性且质量较轻的电荷载子(例如LH)能通过过滤器，以及阻挡具相反极性且质量较重的电荷载子(例如HH)穿过。因此，过滤器52提供一种质量过滤功能，即能根据过滤载子的质量以对电荷载子的流动进行过滤。
图15用以说明过滤器52的质量过滤功能的基础。可参考图13以对此质量过滤功能作更佳掌握。在图13所示的导体-过滤器系统59中，导体61供应常温电荷载子(LH 75与HH76)。过滤器52与导体61相接触，并包括介电质53与54以提供对某极性电荷载子75与76(正电荷载子)的过滤功能，其中过滤器52包括可电性修改的电位能垒4253b与4254b，以控制沿某一方向(朝前方向34)通过过滤器52的某极性电荷载子75与76的流动。
人们已知，在量子力学理论内，电荷载子的穿隧机率为其质量的函数，并且较重载子(例如HH 76)的穿隧机率低于较轻载子(例如LH 75)的穿隧机率。图15显示计算而得的LH与HH的正规化穿隧机率(Normalized TunnelingProbability)，并且绘示为VTD倒数的函数，以说明过滤器52的质量过滤功能。在此说明中，过滤器52假定为包括由厚度为3纳米的氧化物构成的TD 53，以及由厚度为2纳米的氮化物构成的BD 54。就弹道空穴注入所使用的TG 61与BG 62间的电压范围(+5V至+6V)而言，图中显示，HH的穿隧机率为低于LH的穿隧机率约4到8个数量级。这种因载子质量所导致的穿隧机率差异允许过滤器52能施行质量过滤功能。虽然在此是以空穴载子来作说明，类似的说明可轻易地推衍至其他具有相同极性但相异质量的载子(举例来说，如图17B与17C的相关描述中的压电电子)。此质量过滤功能是过滤器52所提供过滤功能的另一实施例。
过滤器52的质量过滤功能以及其于LH传输上的应用为本发明带来几项受到希望的利益。举例来说，这种质量过滤功能可以避免TG 61内用作弹道注入的供应载子被浪费掉。原因是TG 61内大部分的空穴载子是HH，而HH由于具有较短的平均自由程，因此在传输通过BG 62期间容易经历散射事件。这样的HH无法有效率地对弹道注入作出贡献，从而当用作供应载子时会被浪费掉。由于利用过滤器52所提供的质量过滤功能来滤除掉HH，主要的供应电荷现在限定为LH载子而已。LH载子具有较长的平均自由程，因此当经由图13相关描述的机制来传输通过BG 62时，能够较有效率地对弹道注入作贡献。结果，过滤器52的质量过滤功能所提供的特征在于其能选取具有高弹道性(Ballisticity)的电荷载子作为供应载子，从而避免低弹道性载子于供应电流上的浪费。
导体-过滤器系统59的过滤器52提供数种独特的过滤特征。此过滤器52提供如图7的相关描述中的带通过滤功能，图10、12A、13，以及14的相关描述中的电荷过滤功能，以及图15的相关描述中的质量过滤功能。除了提供过滤功能之外，如图12B的相关描述所言，过滤器52更提供一种电压分割功能。具本领域的通常技术者当可明白，当应用本揭露的教导时，若对过滤器的介电质和/或结构加以修改，以藉其来个别地或统合地修改上述的功能，仍属于本发明的范畴。举例来说，过滤器可包含两个以上的介电质以提升其电压分割功能。此外，不须要求过滤器的介电质具有均匀的化学元素，而可允许当中的化学元素在有效支持这些功能下作渐次变化。因此能了解到，本发明并不受限于此处所描述者以及上述实施例而已，而涵盖任何落于附加申请专利范围的所有变化。
现在，请转向参考图16。图16提供本发明电荷注入系统的能带结构于平能带条件下的能带图的另一实施例。此能带结构除了一点外其余皆与图11的能带结构相同。此差异点在于此能带图当中的BG 62并非以半导体为材料，而以具有功函数且功函数具有一费米能级1662的金属为材料，比方是图1相关描述中用作导体的材料。图16还显示TG 61的价电带4461内的电荷载子，即电子56，LH 75，以及HH 76，如同图7、12A与10的相关描述，通过施加适当大小与极性的电压至TG 61与BG 62，这些电子56被过滤器52过滤并注射在CSR 66上。类似地，如同图14、15与13的描述，通过施加适当大小与极性的电压至TG 61与BG 62，LH 75与HH 76被过滤器52过滤并注射在CSR 66上。
在上述关于弹道电荷注入所使用能带结构的实施例中，BG62形成弹道电荷传输的主动层，并且为了让这类电荷载子能以良好速率穿越它，BG 62的厚度普遍上需要低于电荷载子的平均自由程(典型上约为10纳米至20纳米)的几倍。在要求BG62层的厚度如此低下，不可避免地导致BG 62具有较高的片电阻，并因而导致IC应用的基本问题。举例来说，在大R与大C两效应结合下，这可导致大的讯号延迟(即所谓的RC延迟)。这在单元操作中尤其成为主要的问题，原因是RC延迟可能限制一大型存储阵列中存储单元的存取速率。第二，为了避免未选取的存储单元受到干扰，通常需要一组理想的外加电压施加到那些未选取的单元上。然而，由于受到RC延迟的影响，未选取单元上的电压可能和欲达成的电压值不同，结果单元干扰较容易发生。此外，大R值可能与一大电流I结合而产生IR效应。当一电压在一讯号线中传送时，此IR效应会导致电压下降，从而使一存储单元中所指定的电极无法到达所欲达成的位准，结果是对单元操作产生负面影响。举例来说，IR效应对一未选取的单元的影响可能是产生干扰，因此未选取的单元会非刻意地从一逻辑态(比方是“0”)转换为另一状态(比方是“1”)。而IR效应对受选取单元的影响则可能是减缓单元的操作(比方是编程、抹除，以及读取操作)速率。
然而，上述问题，皆可利用以下所述的压电效应来获得克服。
压电效应于弹道电荷注入上的应用
压电效应(Piezo-effect)是固态物理内广为人知的物理现象。在一机械应例施加于一半导体材料时，压电效应可改变该半导体材料的电性(参见Pikus和Bir所著的Symmetry andStrain-Induced Effects in Semiconductors，New York：Wiley，1974)。此机械应力可能起源于该半导体材料内部或外部的一个应变源(亦称作“应力供应者(stressor)”)。这种机械应力可能是以压缩(Compressive)型式出现(Compression)，也可能是以张力的型式出现(tension)，并能在材料内导致一种应变(Strain)。它破坏晶格内的对称性，因此使晶格内的电位变形。一些压电效应于半导体(比方是硅)内的著名应用包括电阻内的压电电阻效应、双极电晶体(Bipolar transistors)和二极体内的压电接面效应(Piezo-Junction Effect)，感测器内的压电霍尔效应(Piezo-Hall Effect)，以及MOS电晶体(“MOSFETS”)内的压电场效电晶体(Piezo-FETs)。
本发明更提供压电效应于弹道电荷载子注入与传输上的应用。以下将利用许多不同的存储单元与半导体装置的实施例以提出一种新的压电弹道电荷注入机制。
压电弹道电荷注入机制
人们已知当一应变出现在一半导体内时，它可能会使导电带的能谷与存在于HH和LH价次电带的简并(Degeneracy)分离(请参考Hensel et a1.，“Cyclotron ResonanceExperiments in Uniaxially Stressed Silicon：Valence BandInverse Mass Parameters and Deformation Potentials，Phys.Rev.129，pp.1141-1062”，1963)。图17A、17B和17C分别提供一半导体无应变时、在张应力(Tensile Stress)下，以及在压缩应力(Compressive Stress)下，能量E与冲量向量(momentum veetor)k之间的色散关系(DispersionRelationship)示意图。
图17A显示一无应变半导体的色散关系。图中显示电子85填在一左能谷86与一右能谷87两个导电带能谷中，而导电带能谷86与87分别具有最小值86m与87m。图中显示最小值86m与87m位于相同的能级。由于图中显示出能谷的色散曲线具有不同的曲率，左能谷86m内电子的有效质量较右能谷87m内电子的有效质量重。图中亦显示LH次能带88与HH次能带89两色散曲线，两者皆填满了空穴90。LH次能带88与HH次能带89在图中一价电带最大值52上具有能量简并现象。导电带最小值86m或87m与价电带最大值91之间以一能带间隙92来隔开。
图17B显示与图17A类似的色散关系，然而半导体因受到张应力而发生应变。导电带能谷发生最小值一个往上(左能谷86)或一个往下(右能谷87)的偏移现象，结果这两个能谷内的电子总数会重新分布。其中右能谷87会聚集较多电子85，因其导电带最小值87m的能级较低。电子85重新分布而大多聚居于能谷42是受到希望的现象，原因有二。第一，由于导电能谷87内的电子的有效质量较轻，因此能在半导体内产生对电子传输有益的效应。第二，已知能谷分离能够减少能谷间电子散射现象。这些效应可利用硅来作具体说明。发生于硅内的应变通常会导致具有六折(Fold)简并的导电带分解为两折简并与四折简并的能谷，其中大部分电子(将近百分之百的总电子数)聚居于电子传输方向的有效质量较轻的两折简并能谷内。已知此应变效应在应变硅MOSFET(一种压电场效电晶体，可参见Vogelsang et al.，“Electron Mobilities and High-FieldDrift Velocity in Strained Silicon on Silicon-GermaniumSubstrate”，IEEE Trans.on Electron Devices，pp.2641-2642，1992)内会增加50％的电子迁移率(Mobility)以及约16％的飘移速率(Drift Velocity)。可运用类似的应变效应来使弹道电荷载子传输提升。因此，硅内的弹道电子注入效率可能因电子重新聚居于两折简并能谷内而有所提升。这可通过施加应力于硅上以引起沿电子传输方向的应变来达成。因此可明白得知，压电效应可导致紧密聚居的“压电”电子(即受机械应力的材料内的电子)，而此压电电子具有较轻的质量与较低的散射比率。依据本发明的一个实施例，在将这些效应与弹道电子传输结合时，能提供一种压电弹道电子注入机制。
虽然图中并未显示，然这样的压电电子可以用作图9与图10所示能带结构的供应电子而经历其中描述的传输过程。
图17B亦显示出半导体内张应力所产生的应力效应亦可解除次价能带88与89的简并性，当中LH次能带88显示为往上偏移，而HH次能带89则显示为往下偏移。LH次能带88的最大值88p的能级显示为高于图17A内价电带的最大值91的能级。而HH次能带89的最大值89p的能级则显示为低于17A图内价电带的最大值91的能级。在具有此效应与导电带能谷87往下偏移而连带其最小值87m往下偏移的这两个效应下，能带间隙93可能比图17A无应变情况的能带间隙92窄。以硅为例，对受张力而应变的硅层(比方是在一Si1-xGex层上形成一硅层)而言，若锗的莫耳比例x约为30％时，硅内具两折简并度的能级可能会往下偏移约O.18eV，而LH简并则可能会往上偏移约0.12eV。如此会产生约为0.8eV的能带间隙93。更者，图中显示一LH与HH能带分离现象发生于LH次能带88的最大值88p与HH次能带89的最大值89p之间。此能带分离现象是移除LH与HH简并性所造成的效果，并具有减少LH与HH次能带间散射作用的效果。此外，次价能带的形状改变能减少轻空穴的有效质量。结果，一应变半导体内弹道轻空穴的平均自由程可能较一无应变半导体内弹道轻空穴的平均自由程来得长。
图17B亦显示出，在LH次能带88与HH次能带89的简并性解除下，空穴90可能会从HH次能带89重新聚居于LH次能带88。事实上，当硅受到张应力而作应变时，LH次能带内的空穴总数可能会增加20％至90％(参见Fischetti et al.，Journal of Appl.Physics，vol.94，pp.1079-1095，2003)。此外，LH的散射比率已知远比HH的散射比例低得多(参见Hinckley et al.，“Hole Transport theory In PseudomorphicSi1-xGex Alloys Grown on Si(001)Substrates，”Phys.Rev.B，41，pp.2912-2926，1990)。本发明的注入机制进一步考虑到这些效应(譬如图13相关描述中的LH注入)。通过将空穴由HH次能带重新分配至LH次能带以注入“压电”空穴(即受到机械应力的材料内的空穴)下，空穴注入效率能有所提升。这可通过施加张应力至空穴注入的源起区域来达成。在LH大量聚居并其具有较高弹道性下，当通过这样的方法而将这些结合效应运用于弹道电荷注入上时，它能提供一种将压电效应运用于弹道电荷注入的方法，而成为本发明另一压电弹道电荷注入机制的实施例。此方法通过注入压电弹道空穴(比方是LH)来提升弹道空穴注入效率。
图17C显示与图17B类似的色散关系，然此时导体因受到一压缩应力而发生应变。与上述的张应力类似，此压缩应力可解除次价能带88与89的简并性，然而方式与图17B相反。图中显示LH次能带88往下偏移而HH次能带89乃往上偏移。HH与LH简并的解除仍减少LH与HH电荷之间的能带间散射事件(inter-band scattering)。由于次价能带发生偏移，图中显示大部分的空穴聚居于HH次能带内。此外，图中亦显示，若与图17A无应变的范例相比，次价能带的曲率形状改变。图17C中变形的HH次能带会降低重空穴的有效质量而使其变成较轻的空穴。结果，在一应变半导体内，空穴(即压电空穴)的平均自由程较无应变半导体内空穴的平均自由程为长。此效应为提供本发明另一压电弹道电荷注入机制的实施例。
人们已知，对一简并性被解除的次价能带内的电荷而言，其有效质量的主要项(First order)能随应力作线性偏移(参见Hensel et al.，“Cyclotron Resonance Experiments inUniaxiallv Stressed Silicon：Valence Band Inverse MassParameters and Deformation Potentials”，Phys.Rev.129，pp.1141-1062，1963，并参见Hinckely et al.，“HoleTransport Theory in Pseudomorphic Si1-xGex AlloysGrown on Si(001)Substates，”Phys.Rev.B，41，pp.2912-2926，1990)。通过运用此线性关系以及有效质量与平均自由程间的关系，本发明提供一种改变压电弹道电荷的平均自由程的方法。此方法代表另一压电弹道电荷注入机制的实施例，并且是以调整平行于电荷传输方向的应力等级来作说明。图18显示应力对于平均路径的效应的一个范例。应变硅上的压缩应力用作一个范例，以说明施加于HH的效应。参见图18，垂直轴代表正规化(Normalized)平均自由程，即应变硅的平均自由程相对无应变硅的平均自由程的比率。由此图可清楚得知，正规化平均自由程随增加的应力作线性变化。此外，平均自由程沿硅晶轴[111]的平行方向与沿硅晶轴[001]的平行方向相比，长得多。
图19显示压电弹道空穴注入的效率提升率与压缩应力的对应关系。此效率提升率是应变硅效率相对无应变硅效率的比值。可由图中看出，当在适中的机械应力下，比方是约200MegaPascal(“MPa”)或较低，效率提升率会随应力超线性地(super-linearly)增加，并且当应力介于较高范围时(比方是约400MPa或更高)，效率提升率与应力间近乎成线性正比关系。此外，效率提升率沿硅晶轴[111]的平行方向与沿硅晶轴[001]的平行方向相比，显著得多。图中显示，在沿硅晶轴[001]与[111]的平行方向，效率分别约提升了二十倍以及五十倍。
图20显示无应变硅内效率提升度对于平均自由程(以后简称为“mfp*”)的敏感度。应注意到，mfp*的差异可能来自，举例言之，半导体内不同浓度的杂质。此图选取沿硅晶轴方向[001]平行方向的应力。参见图20，可注意到，当应力皆保持相同时，较短mfp*(比方是4纳米)与较长mfp*(比方是10纳米)相比，效率提升率显著地增加。举例来说，当一1000MPa的应力施加在一具有4纳米mfp*的硅时，效率提升率能高到1000倍，然而当同样的应力施加在一具有10纳米mfp*的硅时，效率可能仅提升了10倍。此处呈现的效应对先进技术下缩小的存储单元有所助益，因为可预料到硅内的高杂质浓度会导致较短的mfp*。这是由于硅内的高浓度杂质可协助单元按比例缩减至一较小尺寸(譬如，其可避免当缩减存储单元尺寸时，供弹道电荷穿越的区域的电阻过度增加)。
现在当可明白，通过利用压电弹道电荷注入，能改变弹道载子(LH、HH，或是电子)的传输机制。具本领域的通常技术者也应当清楚，当应用本揭露所教授的技术时，可挑选不同种类的应力(比方是张应力或压缩应力)并可改变应力轴，用以藉此改变空穴分布和平均自由程而提升这些情况中的注入效率。
虽然上述讨论是针对压电空穴而言，然具本领域的通常技术者将会明白，在类似的考虑下，压电空穴的效应与优点皆可适用于压电弹道电子注入。此外，虽然上述讨论把焦点集中在半导体(比方是硅)上，针对半导体的效应与优点皆可适用于其他种类的导体(比方是TiN、TaN、Si1-xGex合金等等)。此外，虽然上述关于电荷注入系统的说明集中在存储体相关应用上，然对具本领域的通常技术者在以类似的思量下，上述说明内的效应与优势皆适用于其他种类的半导体装置(比方是电晶体以及放大器等等)。
图21A显示注入效率与弹道传输用的主动层(BG 62)厚度之间的关系，以比较应变硅与无应变硅的差异。如图所示，通过压电弹道电子注入机制，电子能以相较注入无应变硅的正常电子所能达到效率还高得多的效率注入至CSR 66上。这是由于弹道电子具有较低的散射比率以及较长的平均自由程，正如之前所述(比方是可参见图17B与其相关说明)。此效应提供出解决习知技术内大电阻的手段而成为本发明特征之一。图21B显示当注入效率固定为百分之一时，BG 62的片电阻与平均自由程间的关系。通过采用压电弹道电子注入机制，片电阻能够降低。举例来说，片电阻在无应变硅内约为250Ohms/square，而在具类似平均自由程的应变硅内，则降至约220Ohms/square。图21B亦显示，在利用此机制下，通过将平均自由程由10纳米增至约28纳米，在不须与注入效率相妥协下，即可使片电阻降得更低。
此压电弹道电荷注入机制可轻易地应用至本发明的电荷注入的能带结构。在此将提供一使用图13所示能带结构的范例。参考图13，由于TG 61作应变，因而空穴大多由LH 75组成。TG 61内LH总数较高是受到希望的现象，原因是其能提供具高弹道性的电荷形成的供应电流于电荷注入。而实施方法，举例来说，可依据压电弹道电荷注入机制的一个实施例，通过施加一张应力至TG 61来达成。在受应力效应影响下，HH 76，其可与LH 75共存在TG 61内，会比LH 75少(举例来说，约占了总空穴数的5％至20％)。
注意到，尽管在此TG 61按照上述的机制作应变，但BG 62可依据另一种压电弹道电荷注入机制实施例的条件来作应变，以使穿越BG 62的空穴的平均自由程较其所在区域的mfp*为长。而其实施方式，举例来说，可如图17B与17C的相关描述，通过施加一机械应力于BG 62上以移除能带的简并性来程成，如此可减少LH电荷于穿过BG 62时的能带间散射事件，从而提升空穴的注入效率。
本发明的存储单元
实施例100
图22显示本发明一存储单元100结构的实施例的剖面图。参考图22，图中显示单元100包括一导体-过滤器系统59，其属于图7、9、11，以及13所描述的种类，一导体-绝缘体系统60，其属于图1、5、以及6所描述的种类，一电荷储存区域(以下简称CSR)66，其为一浮动栅(以下简称FG)66100的型式，以及一通道介电质(以下简称CD)68。该导体-过滤器系统59包括一穿隧栅(以下简称TG)61，以及一过滤器52，其中TG61对应导体-过滤器系统59的导体。过滤器52提供图7相关描述中的带通过滤功能，图10、12A、13、以及14相关描述中的电荷过滤功能，图12B相关描述中的电压分割功能，以及图15相关描述中的质量过滤功能。在一较佳实施例中，过滤器52包括如图7相关描述中的一穿隧介电质(以下简称TD)53以及一阻挡介电质(以下简称BD)54。导体-绝缘体系统60包括一弹道栅(以下简称BG)62以及一保留介电质(以下简称RD)64，其分别作为系统的导体与绝缘体。此单元结构内由TG 61至RD 64的区域通过将导体-过滤器系统59的过滤器52与导体-绝缘体系统60的导体(BG 62)相接触来建造而成。如此形成的结构具有夹于TG 61与BD 54两区域间的TD 53，以及具有夹于TD 53与BG 62两区域间的BD 54。BG 62设置于FG 66100的邻近区域，并与FG 66100之间以保留介电质(RD 64)相绝缘。FG 66100设置于主体70的邻近区域，并与主体70之间以CD 68相绝缘。FG 66100典型上通过诸如RD 64、CD 68，或其他与其相邻的介电质来包覆并作绝缘，这些介电质必须具有适当厚度与良好绝缘性质，以使电荷能保留其上而不泄漏。典型上，RD 64与CD 68的厚度约在5纳米至20纳米的范围。TD 53与BD 54可包括具有均匀化学元素或当中元素渐次变化的介电质。TD 53与BD 54可以自一包括氧化物、氮化物、氮氧化物、氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钽(Ta2O5)的群组中选取出。更者，任何以上材料的复合物或所构成的合金，比方是氧化铪-氧化物的合金(HfO2-SiO2)、铪-氧化铝的合金(HfAlO)、铪-氮氧化物(HfSiON)的合金等等，都可用作TD 53与BD 54的材料。在该较佳实施例中，一厚度为2纳米至4纳米的氧化物介电质以及一厚度为2纳米至5纳米的氮化物介电质分别选作TD 53与BD 54的材料。
图22的单元100更提供一源极95、一通道96、一汲极97以及一位于一半导体基板98(比方是一硅基板或一硅于绝缘体上(silicon-on-insulator)的基板)内的主体70。主体70包括一具第一导电型(比方是P型)且掺杂浓度约在1×1015原子数/立方公分至1×1018原子数/立方公分的半导体。源极95与汲极97形成于该主体70内并具有通道96于主体内于两者之间，并且典型上利用第二导电型(比方是N型)的杂质以1×1018原子数/立方公分至5×1021原子数/立方公分的掺杂浓度来作掺杂。这些掺杂区域可利用热扩散(Thermal Diffusion)或通过离子布植(Ion Implantion)来形成。
在图22中，TG 61显示为与BG 62相重迭而在两者之间形成一重迭区域，其中FG 66100至少有一部分位于此重达区域之下。此重迭区域在此单元结构内具有不可或缺的地位，原因是供应电荷载子通过此重迭区域来接受过滤以传输通过BG62、RD 64、并最后进入FG 66100。FG 66100是用来收集与储存这些电荷载子，并且可为多晶硅、多晶硅锗、或任何其他种能有效储存电荷的半导体材料。FG 66100的导电型可为N型或P型。TG 61与BG 62的材料可以选为半导体，比方是N型多晶硅、P型多晶硅、重度掺杂的多晶硅锗等等，或选为一金属、比方是铝(Al)、铂(Pt)、金(Au)、钨(W)、钼(Mo)、钌(Ru)、钽(Ta)、镍(Ni)、氮化钽(TaN)、氮化钛(TiN)等等，或是选为以上材料构成的合金，比方是钨硅化物、镍硅化物等等。虽然TG 61与BG 62在单元100内分别显示为单独一层，但是BG 62与TG 61的结构各别可包括一层以上。举例而言，TG 61可包括一形成于一多晶硅层上的镍硅化物层，因此TG 61为一复合层。TG 61的厚度范围可约为80纳米至500纳米，而BG 62的厚度范围可约为20纳米至200纳米。
沿直线AA’的能带结构可以属于图9所示种类、图10所示种类，或是图16所示种类。
单元100的编程操作可以利用如图9和10相关描述中的弹道电子注入结构机制来达成，或是利用图17B、9以及10相关描述中的压电弹道电子注入机制来达成。就此特定实施例而言，TG 61的电压选为相对BG 62的电压为-3.3V至-4.5V，以使两者之间形成一能够注入具有紧密能量分布的电子的压降。而实施方式，举例来说，可通过施加-3.3V的电压至TG 61以及0V的电压至BG 62来达成，从而TG 61与BG 62间会产生-3.3V的压降。选择性地，亦可通过其他种电压组合来实施，比方施加-1.8V的电压至TG 61以及+1.5V的电压至BG 62。如图3A、3B，和3C的描述，通过降低影像力能垒高度可使TG61与BG 62间的压降更为降低。实施方式可通过施加约1V至3.3V的电压至源极95、汲极97以及主体70，以藉此将一约1V至3V范围的电压耦合至CSR 66。举例来说，假设RD 64的厚度为8纳米，这样的影像力降低效应可使TG 61与BG 62间的压降由-3.3V降至约-2.8V至-3.0V。
在单元100接受编程而至一编程状态之后，CSR 66的FG66100因具有电子载子而带负电。单元100的此编程状态可通过实行一抹除操作而抹除。抹除操作可运用图13相关描述中的弹道空穴注入机制来达成，或是运用图17B、17C以及13相关描述中的压电弹道空穴注入机制来达成。就此特定实施例而言，TG 61的电压选为相对BG 62的电压为+5V至+6V，以使两者之间形成一能够注入具有紧密能量分布的轻空穴的压降。而实施方式，举例来说，可通过施加+3V的电压至TG 61以及-2V的电压至BG 62来达成，从而使TG 61与BG 62间产生+5V的压降。选择性地，亦可通过其他种电压组合来实施，比方施加+2.5V的电压至TG 61以及-2.5V的电压至BG 62。如图6的描述，通过降低影像力能垒高度可使TG 61与BG 62间的压降更为降低。影像力能垒于FG 66100带负电时会稍微降低，并且一般而言可通过将一约为-1V至-3V的电压耦合至CSR 66来降低更多，而实施方式可通过施加约-1V至-3V的电压至源极95、汲极97以及主体70来达成。举例而言，假设RD 64的厚度为8纳米，这样的影像力降低效应可使TG 61与BG 62间的压降由+5V降至约+4.5V至+4.7V。
最后，为了读取此存储单元，一约+1V的读取电压施加于此存储单元的汲极57上，以及一约+2.5V的电压(取决于装置的电源电压)施加此存储单元的BG 62上。而其他区域(即源极95与主体70)则位于地位准。如果FG 66100是带正电(即CSR 66经过电子放电)，则通道区96导通。结果，一电流将由源极95流向汲极97。这会是状态“1”。另一方面，若FG 66100带负电，则通道区96要不是轻微地导通或就是完全关闭。因此即使BG 62与汲极97都拉抬为读取电压，极少电流或完全没有电流能流经通道96。如此，存储单元在感测下乃是编程为状态“0”。
本发明的存储单元100，乃以将电荷储存于一个与周围电极电性上相绝缘、但电容上相耦合的导电材料或半导体材料所形成的CSR(即“浮动栅”)的情况来作说明。在这样的储存方案中，电荷均匀分布于整个CSR 66中。然而，具本领域通常技术者当可明白，本发明并非限制于此处所说明者以及上述实施例而已，而包括任何其他种类的电荷储存方案。举例来说，本发明的存储单元可将电荷储存于包括多个离散储存座(Discrete Storage Sites)的CSR内，比方是一介电质层内的纳米颗粒(Nano-Particles)或阱(Traps)，如图23与图24所示。
实施例200
现转向参考图23，其显示一存储单元200，该存储单元200是图22的单元100的轻微变化型式。单元200除一点外其余所有方面皆与图22的单元100相同。此差异点在于单元200并非使用FG 66100的导电区域作为CSR 66，而以多个具有纳米尺寸的纳米颗粒66200来作为CSR 66。这些纳米颗粒66200典型上为椭圆形，其直径介于2纳米至10纳米的范围，并在图中显示为与CD 68相接触以及形成于RD 64内。RD 64在图中为一单一层，然可为不同介电质组成的堆迭层，比方是氧化物/氮化物/氧化物的堆迭层。作为储存座的纳米颗粒可为硅纳米颗粒，其中每一纳米颗粒为椭圆形并且具有2纳米至10纳米范围的直径，以及可利用为人熟知的CVD技术来制造。此纳米颗粒的材质可为任何其他种属于纳米颗粒型式并可有效储存电荷的半导体材料(比方是Ge、SiGe合金等等)，介电质颗粒(比方是HfO2)，或是金属(比方是Au、Ag、Pt等等)。
具本领域的通常技术者当能明白，纳米颗粒66200不需要在剖面观上为椭圆形，亦不需要与基板表面在同一平面上，而可以位于基板表面上方或下方的任何高度，以及可具有其他可有效储存电荷载子的形状。此外，纳米颗粒66200不需要与RD 64相接触，亦不需要完全位于RD 64之内，而可部分位于RD 64之内而部分位于CD 68之内，或可完全位于CD 68之内。
实施例300
图24为显示本发明另一存储单元300的实施例的剖面图。单元300除一点外其余所有方面皆与图22的单元100相同。此差异点在于单元200并非使用FG 66100的导电区域作为CSR66，而以一具有多个捕捉中心(trapping centers)(阱66300)的捕捉介电质(trapping dielectric)作为CSR 66。此介电质CSR 66利用阱66300作为电荷储存座并可为一本领域内为人熟知的低压化学气相沉积(Low-Pressure-Chemical-Vapor-Deposition；LPCVD)技术所形成的氮化物层。
单元200与300两者的电荷储存方案皆是将电荷储存于局部电荷储存座内，其中单元200的局部储存座是纳米颗粒66200的型式，而单元300的局部储存座则为阱66300的型式。这些单元可以与图22相关描述内单元100相似的操作方式来操作。这两种单元结构的优点在于能降低制程的复杂度，并且当这类单元排置于一存储阵列内，两相邻单元间的干扰可予以忽略。此外，这些储存座当中若有一个储存座周围的绝缘层发生局部击穿事件时，其他储存座所储存的电荷仍可维持住。
本发明的存储单元的尺寸与所给定制程技术世代(Generation)的设计规则(Design rules)密切相关。因此，以上定义单元与区域的尺寸仅为说明性的范例而已。然而，一般而言，存储单元的尺寸必须能令供应电荷于TG与BG间电压在一较高绝对值时(比方是3V至6V)能被过滤器过滤并能通过过滤器，而能令供应电荷于TG与BG间电压在一较低绝对值时(比方是2.5V以下)能被过滤器阻挡而无法通过过滤器。此外，BG与RD的尺寸必须能允许绝大部分的过滤电荷典型上以约10-6至10-1的注入效率来穿过它们以被CSR收集。
应注意到本发明并不受限于此处所说明者以及上述实施例而已，而涵盖任何所有落于所附加申请专利范围的所有变化。举例来说，单元100于单元结构和操作上，不需要导体-过滤器系统与导体-绝缘体系统两者兼具，而可以具有能有效过滤和传输电荷载子至CSR的导体-过滤器系统或导体-绝缘体系统的单元结构。
本发明的存储单元可形成于一具有周边电路的阵列内，而该阵列的周边电路可包含本领域内皆为人熟知的传统列位址解码电路、行位址解码电路、感测放大器电路、输出缓冲电路，以及输入缓冲电路。
上述实施例的存储单元典型上安排于一具有列与行的长方形阵列内，在该阵列内多个存储单元构成本领域为人熟知的NOR结构或NAND结构。图25以存储单元100为例，显示其所构成的一NOR阵列结构的示意图。参考图25，当中显示有字元线(word lines)110，其包含字元线M-1、M，和M+1，并且每一字元线是沿一第一方向(列方向)设置。此外，图中亦显示有穿隧线(tunneling lines)120，其包括穿隧线L-1、L，和L+1，以及位元线(bit-lines)130，其包括N-1、N、N+1，和N+2，所有穿隧线120和位元线130皆沿一第二方向(行方向)设置。同一列内每一存储单元100的BG 62通过字元线110当中的一来彼此相连。藉此，字元线M+1与最低列内每一存储单元的BG 62相连接。每一穿隧线120与同一行中所有存储单元的TG 61相连。藉此，图25中穿隧线L-1与最左行内每一存储单元的TG 61相连。同样地，每一位元线130与同一行中所有存储单元的汲极97相连。藉此，位元线N与图25中最左行内每一存储单元的汲极97相连。由于此范例所呈现的阵列使用虚接地(Virtual Ground)的阵列结构，因此最左行内存储单元所使用的位元线N亦用作一相邻行(即图25的中心行)内存储单元的源极线(source-line)N。具本领域的技术者将能领略到，源极与汲极可互换名称，并且源极线和汲极线(drain-lines)或是源极线与位元线可以互换名称。此外，字元线110连接至存储单元的BG 62。因此，BG，及BG线，亦可与字元线互换名称。
图25所示的NOR阵列是一众所周知的阵列结构，其用作一范例以说明本发明存储单元所形成的阵列型态。应能领略到，虽然图中仅显示阵列的一小段而已，图25的范例说明上述区域所组成的任何尺寸的阵列。除此之外，本发明的存储单元可应用至其余种类的NOR阵列结构。举例而言，虽然每一位元线130安排为与相邻行的源极线共享存储单元，然而，可安排一存储阵列每一行上的存储单元具有自有专属的源极线。更者，虽然本发明是以单独一存储单元以及一NOR阵列来作说明，对具本领域的通常技术者当明显可知，多个本发明存储单元可以安排为一具有列与行的长方形阵列，其中该多个单元构成本领域为人熟知的NAND阵列结构，或是构成由一NAND阵列与一NOR阵列相组合的混合结构。
依此构建而得的阵列的抹除操作可对一小群单元(例如储存一数位字元用的单元，其具有8个单元)作位元抹除来实施。此外，此抹除操作亦可于一大群单元内实施(比方是储存软体程式码的单元，其可包含2048个配置为页面的单元，或包含多个组成阵列结构的大量页面)。
制造方法
本发明更提供形成存储单元与存储阵列的自对准技术(Self-alignment Techniques)及制造方法，并以图22所示的单元种类(单元100)以及图25所示的阵列种类来作说明。虽然在此是以单元100来作解说，然这样的说明仅用作范例而已，因此可以轻易地修改并应用至本发明的其余单元。
参考图26A，其显示一半导体基板98的俯视图，该半导体基板98用作形成存储单元与阵列的起始材料。此材料的剖面图显示于图26B，其中半导体基板98较佳上为一第一导电型(例如P型)的硅。一主体70利用为人熟知的技术，比方是离子布植，而形成于该半导体基板98之内，并假定为具有第一导电型。此主体70可以选择性地利用具有第二导电型的半导体区域(比方是N型)以与该半导体基板98相绝缘。
图26B所示的结构进一步依照下述步骤进行处理。一第一绝缘体68形成于该半导体基板98上，该第一绝缘体68的厚度较佳上约介于5纳米至50纳米之间。此绝缘体68举例来说，可以是氧化物，并且此氧化物可利用传统热氧化(ThermalOxidation)技术、HTO、TEOS、或通过现场蒸气硅生成(In-situSteam Generation；ISSG)的沉积(Depostion)制程来沉积而得。接下来，一层电荷储存材料66a，比方是多晶硅，沉积在该结构之上，而方法比方是利用传统LPCVD技术，其掺杂的方式为当场(in-situ)掺杂或通过随后进行一离子布植程序于多晶硅薄膜来达成。依此形成的多晶硅层66a用来形成图22所示存储单元种类(单元100)的CSR 66，并可利用第二导电型的杂质以1×1018原子数/立方公分至5×1021原子数/立方公分的掺杂浓度来作掺杂。此多晶硅层66a所具厚度，举例而言，可介于50纳米至约500纳米之间。较佳上，由此形成的多晶硅的起伏形貌大体上为平面。应注意到，此例选多晶硅作电荷储存层66a的材料以说明单元100。一般而言，其他具有电荷储存能力的适合材料(譬如纳米颗粒，捕捉介电质)都可供本发明其他种单元使用。
接下来，一光阻性(photo-resistant)材料(以下称作光阻(photo-resist))适当地涂于此结构表面上，并随后利用传统光微影技术(photo-lithography technique)进行一光罩(masking)步骤，用以选择性地移除光阻，而于电荷储存层66a上留下多个以该第二方向(行方向)延伸的光阻直线轨迹。接下来的程序是蚀刻该曝露的电荷储存层66a，直到观察到绝缘体68为止，而此绝缘体68用作一蚀刻阻止层。电荷储存层当中仍位于剩余光阻层下的部分不受此蚀刻程序影响。此步骤形成多个以该第二方向(即“行方向”)延伸的多晶硅直线66b，并且每两条多晶硅直线66b以一第一沟槽142分离。多晶硅直线66b的线宽以及两相邻多晶硅线66b之间距可以小到等于所使用制程的最小光微影尺寸。接下来执行一离子布植步骤以对该曝露的硅区域作第二导电型的掺杂，用以形成与该第一沟槽142自对准的扩散区域。这样的扩散区域形成位元线130。剩余的光阻继而利用传统方法加以移除。
接下来的程序是形成一第二绝缘层64a于该曝露的电荷储存层66a上，该第二绝缘层64a的厚度较佳上约介于5纳米至约50纳米之间。该绝缘体可以是运用传统热氧化、HTO、TEOS或ISSG沉积技术来沉积的氧化物。此绝缘体可以是单独一层的型式，或是与其他种绝缘体相组合而为复合层的型式(比方是氧化物与FSG构成的复合层)。此第二绝缘体64a主要是用来形成本发明存储单元的RD 64。
接下来，一比方是多晶硅的导电层62a沉积于该结构上，沉积方法，举例而言，可利用传统LPCVD技术，其掺杂的方式为当场(in-situ)掺杂或通过随后进行一离子布植程序于多晶硅薄膜来达成。此导电材料62a用来形成存储单元以及存储阵列的字元线110的BG 62。典型上，导电层62a厚到足以填满第一沟槽142，并且厚度约介于20纳米至200纳米的范围。较佳上，依此形成的导电材料62a的起伏形貌大体上是平面，并且一选择性的平坦化制程(即CMP)可用来达成此平面起伏形貌。结果形成的字元线110的结构大体上具有一较薄区域(用作每一存储单元的BG 62)于CSR 66上，以及具有一较厚区域于位元线扩散区域130上以连接不同单元的BG 62。应注意到，多晶硅是为了说明之用而选作导电层62a(以使制程简化)。一般而言，其余具有低片电阻、良好沟槽间隙填充能力以及于高温下(例如900C)性质稳定的导电材料皆可加以利用。举例来说，一金属化的多晶硅层，比方是一其上具有钨-多晶硅硅化物(Tungsten-polyside)的多晶硅，亦可利用为人熟知的CVD技术来作为导电材料62a。钨-多晶硅硅化物的片电阻典型上约为5至10欧姆/平方，此明显低于未金属化的重度掺杂多晶硅的片电阻值，后者典型上约为100至300欧姆/平方。其他可于半导体制造过程中轻易取得的材料，如TiN、TaN等等，皆亦可考虑作为导电层61a的材料。
接下来的程序是形成一介电质143于该导电层62a上，其厚度较佳上约为10纳米至40纳米。介电质143可以是一利用本领域为人熟知的LPCVD技术沉积的氮化物。
接下来，一光阻适当地涂于此结构表面上，并随后利用传统光微影技术进行一光罩步骤，用以选择性地移除光阻并于介电质143上留下多个以该第一方向(列方向)延伸的光阻直线轨迹140。接下来的程序是蚀刻该曝露介电质143并接着蚀刻该曝露导电层62a，直到观察到绝缘体64a为止，而此绝缘体64a用作一蚀刻阻止层。电荷储存层143与62a当中仍位于剩余光阻层140下的部分不受此蚀刻程序影响。此步骤形成多个以该第一方向(即“列方向”)延伸的字元线110，并且每两条字元线110以一第二沟槽144分离。字元线110的线宽以及两相邻字元线110之间距可以小到等于所使用制程的最小光微影尺寸。结果产生的结构的俯视图显示于图27E中，并且此结构中沿直线AA’、BB’、CC’、以及DD’的剖面图分别显示于图27A、27B、27C以及27D。
接下的程序是蚀刻该曝露的第二层64a并接着蚀刻该曝露的电荷储存层66a，直到观察到该第一绝缘体68为止，而此第一绝缘体68用作一蚀刻阻止层。此电荷储存层66a当中位于剩余光阻下的部分不受此蚀刻程序影响。此步骤形成多个CSR66。剩余的光阻继而利用传统方法来移除。结果产生的结构的俯视图显示于图28E中，其中字元线110与第二沟槽144的直线交错排列。此结构中沿直线AA’、BB’、CC’、以及DD’的剖面图分别显示于图28A、28B、28C以及28D。
接下来的程序是选择性地形成一如氧化物的绝缘层(图中未显示)于字元线110的侧壁上以及曝露于第二沟槽144的CSR66的侧壁上。此氧化物的形成方式，举例而言，可通过利用快速热氧化(Rapid Thermal-Oxidation；RTO)来实行一热氧化程序而形成，并且其厚度约为2纳米至8纳米。接下来，一相对上为厚的介电质层(比方是氧化物)通过比方是传统LPCVD的为人熟知的技术而形成，用以充填第二沟槽144。此氧化物介电质继而选择性地被移除，以形成氧化物块146于沟槽144内的区域上。此结构较佳上为氧化物块146的上表面大体上与氮化物介电质143的上表面共面。这可通过，比方是运用一化学机械研磨处理(Chemical-mechanical Polishing；CMP)以使该厚氧化物平面化，并随后利用氮介电质143为研磨阻止层和/或蚀刻阻止层来实行反应式离子蚀刻法(Reactive ion etch；RIE)来达成。如果需要清洁残存于氮化物介电质143上的氧化物，则随后进行一选择性氧化物的过度蚀刻(Over-Etching)步骤。从而，此程序仅留下第二沟槽144内的氧化物以形成自对准于沟槽144的氧化物块146。结果产生的结构的俯视图显示于图29E，其中字元线110与氧化物块146的直线交错排列。此结构中沿直线AA’、BB’、CC’、以及DD’的剖面图分别显示于图29A、29B、29C以及29D。
接下来的程序是进行一移除氮化物介电质143的蚀刻步骤(比方是利用热磷酸(Phosphoric acid))。接下来，一具多层结构的过滤器52形成于字元线110之上。在一特定实施例中，一第三绝缘体54a与一第四绝缘体53a考虑作为过滤器52的多层介电质。第三绝缘层54a，比方是氮化物，于温度为1050℃的含氨(NH3)环境中通过快速热氮化(Rapid-Thermal-Nitridation)程序而形成于字元线110之上。此第三绝缘体54a的厚度较佳上约为2纳米至5纳米。接下来的程序是形成一层如氧化物的第四绝缘体53a于该第三绝缘层54a上。第四绝缘层53a可借着利用如热氧化、HTO、TEOS、或ISSG等为人熟知的技术来形成。第四绝缘层53a的厚度较佳上约为2纳米至4纳米。第三绝缘层54a与第四绝缘层53a分别用作本发明存储单元的BD 54与TD 53。结果产生的结构的俯视图显示于图30E中，并且此结构中沿直线AA’、BB’、CC’、以及DD’的剖面图分别显示于图30A、30B、30C以及30D。
接下来的程序是形成一层如多晶硅的导电材料61a于该结构之上，形成方法可为传统LPCVD制程，其掺杂的方式为当场(in-situ)掺杂或通过随后进行一离子布植程序于多晶硅薄膜来达成。此导电材料61a用来形成存储阵列的穿隧线120或存储单元的TG 61。典型上，此导电材料61a的厚度约为50纳米至500纳米。较佳上，依此形成的导电材料61a的起伏形貌大体上为平面，并且一平坦化程序(比方是CMP)可用来达成此平面的起伏形态。应注意到，多晶硅为了说明的用选作导电材料61a的材料。一般而言，如图27E的相关描述所言，其他具有低片电阻、良好沟槽间隙填充能力以及于高温下(例如900℃)性质稳定的导电材料皆可加以利用。其他可于半导体制造过程中轻易取得的材料，比方是硅化铂、硅化镍、硅化钴、硅化钛、TiN、TaN等等，皆亦可考虑作为导电层61a的材料。更者，这类材料还可以形成于多晶硅之上以形成一复合导体来作为导电材料61a。
接下来，一光阻材料(以下称作光阻)适当地涂于此结构表面上，并随后利用传统光微影技术进行一光罩步骤，用以选择性地移除光阻，而于导电层61a上留下多个以第二方向(行方向)延伸的光阻直线轨迹。接下来的程序是蚀刻该曝露导电层61a，直到观察到绝缘体53a为止，而此绝缘体53a用作一蚀刻阻止层。导电层61a当中仍位于剩余光阻层下的部分不受此蚀刻程序影响。此步骤形成多个以该第二方向(即“行方向”)延伸的穿隧线120，并且每两条直线以一第三沟槽147分离。穿隧线120的线宽以及两相邻穿隧线120的间距可以小到等于所使用制程的最小光微影尺寸。结果产生的结构的俯视图显示于图31E，其中穿隧线120与第三沟槽147交错排列。此结构中沿直线AA’、BB’、CC’、以及DD’的剖面图分别显示于图31A、31B、31C以及31D。
图31E亦显示图22的存储单元种类(单元100)内的不同区域。位元线1301以及字元线1302对应到单元100的源极95与汲极97。图中亦显示出CD 68、CSR 66、RD 64、BG 62、BD 54、TD 53以及TG 61，这些区域分别与图22相关描述中单元内所对应的区域完全相同。
此存储单元与阵列的结构随后沉积一具机械应力的应变材料150(比方是张应力或压缩应力)来进行处理。此应变材料150用作一应变源(strain source)，以提供如图17B与17C相关描述内的压电弹道电荷注入机制，并可如图31E所示般，将应变材料150沉积于该结构之上，或可通过如RIE的传统蚀刻技术，在移除该曝露于第三沟槽147之内的绝缘体53a与54b之后，才沉积应变材料150。在前者的情况中，应变材料150主要提供应力至TG 61。而在后者的情况中，由于应变材料亦与字元线110相接触，因此提供应力至每一存储单元中TG 61与BG 62。应变材料150可为一提供不同种应力的介电质，因而可用来在TG 61和/或BG 62内产生压电效应而实现压电弹道电荷注入。此应力可为一单轴(uniaxial)应力，其应力轴一大体上平行于TG 61的表面并以该第一方向(列方向)延伸。应变材料65的一个较佳实施例包括氮化物。氮化物的应力级(Stress level)与物理特性可在其形成期间以厚度与制程条件来加以控制。举例来说，通过在氮化物的形成期间改变化学元素(比方是硅烷(Silane))的压力，可达到约五千万帕斯卡(50MPa)至约十亿帕斯卡(1Giga Pascal；1GPa)大小的应力。具有张应力或压缩应力的氮化物可利用广为人知的化学汽相沉积(Chemical Vapor Deposiotion；CVD)技术来形成，比方是热-CVD(Thermal-CVD)(以形成张应力氮化物)或电浆-CVD(Plasma-CVD)(以形成压缩应力氮化物)。此外，氮化物的应力级可修改，甚至在有需要时，可利用熟知技术来松弛(Relax)，比方是利用剂量高于一门槛浓度(比方是1×1014分子数/平方公分)的锗来离子植入氮化物。在前者的情况中所产生的结构的俯视图显示于图32E中，其中应变材料150沉积于整个阵列之上。此结构中沿直线AA’、BB’、CC’、以及DD’的剖面图分别显示于图32A、32B、32C以及32D。
具涵盖本揭露优点的本领域的技术者应能明白，在本发明中，于BG 62与TG 61上造成压电效应的应变源不需要源自应变材料150，亦不需要源自图中所显示的位置，而可来自任何其他装置(means)以及来自存储单元内的任何其他区域。此外，此应力不需要为单轴型，而可以为任何其他型(比方是双轴型(biaxial))。举例来说，当采用多晶硅为BG 62的材料时，应变源可来自BG 62。原因是多晶硅典型上可提供约200MPa至500Mpa范围的张应力。另一个可作为应变源材料的是钨硅化物(Tungsten-Silicide)，它是广泛运用于半导体IC制造的材料。钨硅化物能提供约1.5GPa至2GPa范围的应力，并且可单独作为BG 62的材料，或是可形成于一多晶硅层上而与该多晶硅层共同形成BG 62。其他材料，如非晶硅(AmorphourSilicon)、多晶硅锗(Poly SiGe)、氮化钽(TaN)、氮化钛(TiN)等等，亦可考虑作为支持压电弹道电荷注入的材料。此外，引入应变的装置不需要通过使用应变材料来达成，而可以经由其他种途径，比方是离子植入重原子(比方是硅、锗、砷等等)至晶体内欲作应变的区域。由于高于门槛剂量的重原子(比方是硅、锗、砷等等)的植入干扰晶格的周期性，而产生移位环路(Dislocation Loops)，因此会在该区域内造成应变。该区域内的应变可进一步提供应力至其邻近区域。接受植入区域内的应力可以由该区域内如氮之类的植入原子来保留，以避免在单元后续制造步骤的期间被松驰(Relaxed)。这种离子植入方法拥有简化制程的优点，因其不需要沉积或蚀刻应变材料。此外，它是在受植入的区域造成应变，因此应变仅局限于最希望存在应变效应的区域。以上罗列的所有方法，皆能为本发明的压电弹道电荷注入提供受到向往的压电效应。此外，虽然本发明存储单元内仅显示有一个应变源而已，然对具本领域的通常技术者当可明白，两个以上的应变源可同时存在于同一单元内，用以提供任何型式的应力(张应力或压缩应力)而皆落于所附加申请专利范围内的存储单元内种种不同区域。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：导体-绝缘体系统的导体    12：绝缘体
14：导体与绝缘体的交界       16：费米能阶
1650：50内的费米能阶         1661：61内的费米能阶
1662：62内的费米能阶         18：具影像力效应的导电带
1853：具影像力效应的53的     1854：具影像力效应的54的
      导电带                        导电带
1861：具影像力效应的61的     1862：具影像力效应的62的
      导电带                        导电带
1864：具影像力效应的64的     1866：具影像力效应的66的
      导电带                        导电带
1870：具影像力效应的70的     18’：不具影像力效应的导电
      导电带                        带
20：具影像力效应的能垒高      2053b：能垒高度
      度φb
22：不具影像力效应的能垒      24：绝缘体的影像力电位能垒
      高度φbo。
2453：能垒高度               2453b：电位能垒
2454：能垒高度               2454b：电位能垒
2464：影像力电位能垒         24’：不具影像力效应的绝缘
                                     体的电位能垒
26：能垒偏移量Δφb          28：能垒顶峰
30：能量顶峰与导体/绝缘体     31：作富尔诺罕穿隧的常温
      交界的间距                     电子
32：热电子                    33：电子动能
34：朝前方向的箭头            34’：朝后方向的箭头
36：电子能量分布的宽能谱      36’：电子能量分布的宽能谱
      (能垒之前)                     (能垒之后)
37：单能量的热电子            38：电子能量分布的窄能谱
                                        (能垒之前)
38’：电子能量分布的窄能谱              40：单能量的热空穴
      (能垒之后)
40’：单能量的热空穴(通过               41：空穴能垒高度(具有影
      能垒后)                           像力效应)
4153，4153b，4154，4154b：           41’：空穴能垒高度(不具影
能垒高度                                  像力效应)
41’53，41’53b，41’54，41’54b：   42：影像力空穴能垒
能垒高度
4253：第二空穴电位能垒                 4253b：第一电位能垒
4254：第一空穴电位能垒                 4254b：第二电位能垒
4264：64内的影像力能垒                 42’：不具影像力的空穴能垒
44：价电带                              4453：53的价电带
4454：54的价电带                       4461：61的价电带
4462：62的价电带                       4464：64的价电带
4466：66的价电带                       4470：70的价电带
44’：不具影像力的价电带                46：空穴动能
48：电子能量分布(能垒之                 48p：48的顶峰分布
    前)
48t：48的尾端分布                       Δ48：48的窄能谱
48’：电子能量分布(能垒之               50：导体
      后)
52：过滤器                              53：穿隧介电质
53a：第四绝缘体                         54：阻挡介电质
54a：第三绝缘体                         55：导电带偏移量
56：作直接穿隧的常温电子                56’：穿隧后的电子
57：穿隧电子能量分布(能          57p：57的顶峰分布
    垒之前)
57t：57的尾端分布                Δ57：57的能谱
57’：穿隧电子能量分布(能        Δ57’：57’的能量分布
      垒之后)
58：临限能量                     59：导体-过滤器系统
60：导体-绝缘体系统              61：穿隧栅
62：弹道栅                       64：保留介电质
64a：第二绝缘体                  66：电荷储存区域
66100：浮动栅                   66200：纳米颗粒
66300：阱                       68：通道介电质/制造程序中
                                     的第一绝缘体
70：主体                         71：电荷储存区域上的电子
72：轻空穴(往后穿隧)             73：重空穴(往前穿隧)
74：朝后方向的箭头               75：轻空穴(于穿隧栅内往
                                     前注入)
76：重空穴(于穿隧栅内往          75’：轻空穴(于阻挡介电质
    前注入)                            内往前注入)
76’：重空穴(于阻挡介电质        77：空穴的能量分布
    内往前注入)
78：弹道轻空穴(于弹道栅          79：散射的重空穴(于弹道
    内往前注入)                       栅内往前穿隧)
80：弹道轻空穴的能量分布         82：电荷储存区域内的空穴
84：弹道栅内往后穿隧的电         85：导电带能谷内的电子
    子
86：导电带能谷-电子质量重        87：导电带能谷-电子质量轻
86m：42的最小值            87m：44的最小值
88：LH次能带               89：HH次能带
90：空穴                   91：价电带简并
92：无应变情况的能带间隙   93：张力应变情况的能带间
                           隙
94：压缩应变情况的能带间   95：源极
    隙
96：汲极                   97：通道
98：基板                   110：字元线
120：穿隧线                130：位元线
140：光阻                  142：第一沟槽
143：阻挡介电质上的氮化物  146：沟槽氧化物过滤器
     介电质
147：第三沟槽              150：应变材料
ED：绝缘体12的外加电场     HH：重空穴
LH：轻空穴                 mfp*：无应变硅内的平均自
                                 由程
TBD：阻挡介电质的厚度     TTD：穿隧介电质的厚度
Va：横跨于过滤器52的外加   VBD：阻挡介电质的跨压
    电压
VTD：穿隧介电质的跨压

Claims (27)

1、一种导体-过滤器系统，包括：
一导体，用以供应常温电荷载子；以及
一过滤器，其与该导体相接触并包括介电质以提供一种对某极性电荷载子的过滤功能，其中该过滤器包括可电性修改的电位能垒，用以控制沿某一方向通过该过滤器的某极性电荷载子的流动。
2、根据权利要求1所述的导体-过滤器系统，其特征在于，该过滤器更提供：
一电压分割功能，用以降低该介电质内的压降。
3、根据权利要求1所述的导体-过滤器系统，其特征在于：该过滤功能为一种带通过滤功能。
4、根据权利要求1所述的导体-过滤器系统，其特征在于：该过滤功能为一种质量过滤功能。
5、根据权利要求1所述的导体-过滤器系统，其特征在于：该过滤功能为一种电荷过滤功能。
6、根据权利要求5所述的导体-过滤器系统，其特征在于：该电位能垒为一第一组能垒，以及该过滤器更包括一第二组可电性修改的电位能垒，用以控制沿另一与该某一方向大体上相反的方向通过该过滤器的相反极性电荷载子的流动。
7、根据权利要求6所述的导体-过滤器系统，其特征在于：该第二组电位能垒的能垒高度与横跨于过滤器的压降间的关系比该第一组电位能垒的能垒高度与横跨于过滤器的压降间的关系微弱。
8、根据权利要求1所述的导体-过滤器系统，其特征在于，该过滤器包括：
一第一介电质，其设置于该导体的邻近区域；以及
一第二介电质，其设置于该第一介电质的邻近区域，其中该第二介电质的能带间隙比该第一介电质的能带间隙窄。
9、根据权利要求1所述的导体-过滤器系统，其特征在于：该第二介电质的介电常数与该第一介电质厚度的乘积大体上大于该第一介电质的介电常数与该第二介电质厚度的乘积。
10、根据权利要求1所述的导体-过滤器系统，其特征在于：其中该第一介电质包括氧化物，以及该第二介电质包括由氮化物、氮氧化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5，以及以上化合物构成的合金所组成群组中选择出的材料。
11、一种导体-绝缘体系统，包括：
一导体，其具有高能电荷载子，其中该高能电荷载子具有一能量分布；以及
一绝缘体，其与该导体相接触于一交界并具有一影像力电位能垒于该交界的邻近地区，
其中该影像力电位能垒可电性修改，以允许该高能电荷载子能越过它来传输。
12、根据权利要求11所述的导体-绝缘体系统，其特征在于：该高能电荷载子具有一能量分布，其中该能量分布具有一介于约30meV至约300meV的能谱。
13、一种电荷注入系统，包括：
一导体，用以供应常温电荷载子；以及
一过滤器，其与该导体相接触，并包括介电质以提供对某极性电荷载子的过滤功能，
其中该过滤器包括：
一第一组可电性修改的电位能垒，用以控制沿某一方向通过该过滤器的某极性电荷载子的流动，以及；
一第二组可电性修改的电位能垒，用以控制沿另一与该某一方向大体上相反的方向通过该过滤器的相反极性电荷载子的流动。
14、根据权利要求13所述的电荷注入系统，其特征在于：该导体为一第一导体，以及该电荷注入系统更包括一导体-绝缘体系统，其中该导体-绝缘体系统包括：
一第二导体，其与该过滤器相接触并具有来自该过滤器的高能电荷载子；以及
一绝缘体，其与该第二导体相接触于一交界，并且具有一影像力电位能垒于该交界的邻近地区，
其中该影像力电位能垒可电性修改，以允许该高能电荷载子能越过它来传输。
15、根据权利要求14所述的电荷注入系统，其特征在于：该高能电荷载子具有一能量分布，其中该能量分布具有一介于约30meV至约300meV的能谱。
16、根据权利要求14所述的电荷注入系统，其特征在于：该高能电荷载子包括由轻空穴、电子、压电空穴，以及压电电子所组成群组中的载子之一。
17、一种存储单元，包括：
一导体-过滤器系统；以及
一导体-绝缘体系统；
其中该导体-过滤器系统包括：
一第一导体，用以供应常温电荷载子；以及
一过滤器，其与该第一导体相接触，并包括介电质以提供一种对某极性电荷载子的过滤功能，
其中该过滤器包括：
一第一组可电性修改电位能垒，用以控制沿某一方向通过该过滤器的某极性电荷载子的流动；以及
一第二组可电性修改电位能垒，用以控制沿另一与该某一方向大体上相反的方向通过该过滤器的相反极性电荷载子的流动；
其中该导体-绝缘体系统包括：
一第二导体，其与该过滤器相接触并具有来自该过滤器的高能电荷载子；以及
一绝缘体，其与该第二导体相接触于一交界并具有一影像力电位能垒于该交界的邻近地区，
其中该影像力电位能垒系可电性修改，以允许该等高能电荷载子能越过它来传输。
18、根据权利要求17所述的存储单元，其特征在于：该高能电荷载子具有一能量分布，其中该能量分布具有一介于约30meV至约300meV的能谱。
19、一种形成一存储单元的方法，包括以下步骤：
形成一具第一导电型的主体于一半导体基板内；
形成一第一绝缘层于该半导体基板上；
形成一电荷储存区域于该第一绝缘层上；
形成一具第二导电型的第一区域和一具第二导电型的第二区域于该主体内；
形成一通道区域于该主体内于该第一区域与该第二区域之间，并且该通道区域与该电荷储存区域相邻且相绝缘；
形成一第二绝缘层于该电荷储存区域的邻近区域；
形成一第一导电区域，其中该第一导电区域具有至少一部分区域与该电荷储存区域相邻且相绝缘；
形成一具有过滤功能的过滤器于该第一导电区域的邻近区域；以及
形成一第二导电区域，其中该第二导电区域与该第一导电区域的至少一部分区域相邻且利用该过滤器相绝缘。
20、根据权利要求19所述的形成一存储单元的方法，其特征在于，该过滤器包括：
一第一介电质，其设置于该导体的邻近区域；以及
一第二介电质，其设置于该第一介电质的邻近区域，其中该第二介电质的能带间隙比该第一介电质的能带间隙窄。
21、根据权利要求19所述的形成一存储单元的方法，其特征在于：该电荷储存区域包括多个相分离的纳米颗粒。
22、根据权利要求19所述的形成一存储单元的方法，其特征在于：该电荷储存区域包括一具有多个捕捉中心的捕捉介电质。
23、一种形成一存储单元阵列的方法，包括以下步骤：
形成一具第一导电型的主体于一半导体基板内；
形成一第一绝缘层于该半导体基板上；
形成彼此分离且以一第一方向沿伸的位元线，其中每一该位元线形成于该主体的至少一部分区域内；
形成多个电荷储存区域于该第一绝缘层上并安排于一阵列中，其中该阵列由沿该第一方向延伸的行以及沿一垂直于该第一方向的第二方向延伸的列构成；
形成多个具第二导电型的第一区域于该主体内；
形成多个具第二导电型的第二区域于该主体内；
形成多个通道区域于该主体内，其中每一该通道区域延伸于该多个第一区域当中之一与该多个第二区域当中之一之间，并且每一该通道区域大体上与该多个电荷储存区域当中之一相邻且相绝缘；
形成多个第一导电区域，其中每一该第一导电区域具有至少一部分区域与该多个电荷储存区域当中之一相邻且相绝缘；
形成多个具有一过滤功能的过滤器，其中每一该过滤器具有至少一部分区域与该多个第一导电区域当中之一相邻；以及
形成多个第二导电区域，其中每一该第二导电区域与该多个第一导电区域当中之一的至少一部分区域相邻且利用该多个过滤器当中之一相绝缘。
24、根据权利要求23所述的形成一存储单元阵列的方法，其特征在于：更包括形成多个相平行并相分离且由导电材料构成的字元线的步骤，其中每一该字元线沿一大体上垂直于该第一方向的第二方向延伸横越该位元线，并且每一该字元线与该存储单元当中一些的第一导电区域电性相接。
25、根据权利要求23所述的形成一存储单元阵列的方法，其特征在于：更包括形成多个相平行并相分离且由导电材料构成的穿隧线的步骤，其中每一该穿隧线沿该第一方向延伸并与该存储单元当中一些的第二导电区域电性相接。
26、根据权利要求23所述的形成一存储单元阵列的方法，其特征在于：每一该第一导电区域与每一该第二导电区域彼此重迭于一重迭区域，其中每一该电荷储存区域设置于该重迭区域当中之一的邻近区域。
27、根据权利要求23所述的形成一存储单元阵列的方法，其特征在于：每一该位元线与该存储单元当中一些的第二区域电性相接于一行上，以及与该存储单元当中一些的第一区域电性相接于一相邻行上。
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