CN1763950A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，具有能够抑制短沟道效应的结构、可以控制阈值电压、电流驱动力优异、能够高速动作的多翅片FET，包括：在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；设置在所述半导体衬底上方，设置在所述各翅片一个侧面侧的第一栅电极；设置在所述半导体衬底上方，相对于所述翅片与所述第一栅电极对置，设置在所述各翅片另一个侧面侧，与所述第一栅电极分离的第二栅电极；与所述各个第一栅电极连接的多个第一焊盘电极；与所述多个第一焊盘电极连接的第一布线；与所述各个第二栅电极连接的多个第二焊盘电极；与所述多个第二焊盘电极连接的第二布线。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及装备具有长方形翅片的场效应晶体管的半导体器件及其制造方法。
背景技术
近年来，集成电路中，构成半导体器件的元件的细微化带来的高性能非常显著。例如逻辑电路、存储器件这些半导体器件中采用的场效应晶体管(MISFET：金属绝缘体半导体场效应晶体管)，根据所谓的比例定律，通过缩小栅长度和/或使栅绝缘膜薄膜化，可以实现上述高性能。
对于具有例如30nm以下的沟道长度的MISFET，栅长度是解决短沟道效应的重要课题。作为一种解决方法，例如象日本公开特许公报第2003-298051号公开的那样，把硅衬底精细加工成长方形，形成突起的区域(以下称为翅片(fin))，形成三维结构的MISFET的翅片FET(finFET)。这个例子称为双栅型翅片FET，是在一个翅片形成倒U字型的栅电极。双栅型翅片FET，向翅片两侧形成的栅电极施加等电位，在翅片侧面向两侧形成沟道区。从沟道区延伸的耗尽层扩展到翅片全部厚度的完全耗尽型(fully depleted)翅片FET，存在在栅电极采用通常所用的多晶硅时，把FET的阈值电压控制在期望值是比较困难的问题。由于栅电极材料的功函数所致，可以使用具有硅的能带间隙中央(mid gap：中间间隙)附近的功函数的材料，可以解决上述问题。但是，探求具有这种特性的适合材料是困难的。
为此，通过控制沟道区的电位，获得期望的阈值电压的半导体器件，有背栅型翅片FET(例如参见Y.X.Liu，M.Masahara，K.Ishii，T.Tsutsumi，T.Sekigawa，H.Takashima，H.Yamauchi and E.Suzuki：“Flexible Threshold Voltage FinFETs with IndependentDouble Gates and an Ideal Rectangular Cross-Section Si-FinChannel”，IEDM Tech.Dig.，pp.986-988，2003)。背栅型翅片FET，具有翅片对向设置、各自独立的一组栅电极，即前栅和背栅。可以向这种前栅和背栅分别施加不同的电位。例如，利用前栅控制翅片侧面形成的沟道，利用背栅控制沟道区的电位。已有报道这种背栅型翅片FET能够良好地控制阈值电压。
上述两种翅片FET是在任一个翅片中形成两个栅电极，是单一翅片结构。因此存在沟道宽度狭窄，即翅片高度降低，不适于驱动大电流的半导体器件的问题。由于不容易增高翅片高度，增大有效的沟道宽度，所以具有接近于平行配置的多个翅片多翅片FET，例如可见于Yang-Kyu Choi，Nick Lindert，Peiqi Xuan，Stephen Tang，DaewonHa，Erick Anderson，Tsu-Jae King，Jeffrey Bokor，and ChenmingHu发表的“Sub-20nm CMOS FinFET Technologoes”，IEDM Tech.Dig.，pp.421-424，2001。这里所示的结构是双栅型多翅片FET，不是论述背栅型多翅片FET。双栅型多翅片FET对与翅片垂直形成的细长栅电极施加预定的一个电位。
但是，为了实现背栅型多翅片FET，必须对两个独立的栅电极分别施加电位。进一步就翅片FET而言，由于在极狭窄的翅片形成源/漏和沟道，所以减小了寄生电阻，减小了寄生电容，但是电流驱动力增大，开关动作高速化，成为重要课题。Yang Kyu Choi为了减小寄生电阻，提供了在形成于翅片的源/漏上选择生长锗层的方法。但是，这种方法存在处理工序数量增多的问题。
因此，具有能够抑制短沟道效应的结构，可以控制阈值电压，电流驱动力优异，能够高速动作的多翅片FET的半导体器件及其制造方法是必要的。
发明内容
根据以下的本发明的半导体衬底及其制造方法以及使用该半导体衬底的半导体器件解决了上述问题。
根据本发明的一个方案，提供一种半导体器件，包括；
在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；设置在所述半导体衬底上方，设置在所述各翅片一个侧面侧的第一栅电极；设置在所述半导体衬底上方，相对于所述翅片与所述第一栅电极对置，设置在所述各翅片另一个侧面侧，与所述第一栅电极分离的第二栅电极；与所述各个第一栅电极连接的多个第一焊盘电极；与所述多个第一焊盘电极连接的第一布线；与所述各个第二栅电极连接的多个第二焊盘电极；与所述多个第二焊盘电极连接的第二布线。
根据本发明的另一个方案，提供一种半导体器件，包括；
在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；设置在所述半导体衬底上方，覆盖所述各翅片设置的栅电极；从所述源区或者漏区向所述栅电极伸出，与邻接的翅片连接而形成的伸出区；与所述栅电极连接的多个焊盘电极；与所述多个焊盘电极连接的布线。
根据本发明的又一个方案，提供一种半导体器件的制造方法，包括以下步骤；
在半导体衬底的表面的有源层上形成绝缘膜；在所述有源层和绝缘膜上形成含有翅片的有源区的图形；在所述有源区的图形上淀积栅电极材料；加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的多个第一和第二栅电极；在所述有源区的所述第一和第二栅电极所夹部分除外的区域导入具有第一导电类型的杂质；形成与所述各个第一栅电极连接的多个第一焊盘电极；形成与所述多个第一焊盘电极连接的第一布线；形成与所述各个第二栅电极连接的多个第二焊盘电极；形成与所述多个第二焊盘电极连接的第二布线。
根据本发明的再一个方案，提供一种半导体器件的制造方法，包括以下步骤；
在半导体衬底上形成第一绝缘膜；在所述半导体衬底的表面区域和第一绝缘膜上形成含有多个翅片的有源区的图形；在所述半导体衬底的表面导入具有第一导电类型的杂质；在所述半导体衬底上淀积第二绝缘膜，填埋所述翅片的下部；在所述有源区的图形上淀积栅电极材料；加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的第一和第二栅电极；在所述有源区的所述第一和第二栅电极所夹部分除外的区域导入具有第二导电类型的杂质；形成与所述各个第一栅电极连接的多个第一焊盘电极；形成与所述多个第一焊盘电极连接的第一布线；形成与所述各个第二栅电极连接的多个第二焊盘电极；形成与所述多个第二焊盘电极连接的第二布线。
根据本发明的再一个方案，提供一种半导体器件的制造方法，包括以下步骤；
在半导体衬底的表面上设置的有源层上形成绝缘膜；在所述有源层和绝缘膜上形成有源区的图形，所述有源区的图形含有源区、漏区、多个翅片、与从该源区或漏区伸出邻接的翅片连接而形成的伸出区；在所述有源区的图形上淀积栅电极材料；加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的栅电极；在所述有源区的所述栅电极所夹部分除外的区域导入具有第一导电类型的杂质；形成与所述栅电极连接的多个焊盘电极；形成与所述多个焊盘电极连接的布线。
附图说明
图1A到1C是说明根据本发明第一实施例的背栅型多翅片FET的一个例子的示意图。图1A是平面布图(layout)，图1B是沿图1A中的剖切线1B-1B所示栅电极的剖面图，图1C是图1A中的点划线1C-1C所示栅电极的垂直方向的剖面图。
图2A到图2C是说明根据本发明第一实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图2A是平面图(俯视图)，图2B是图2A中剖切线2B-2B所示图的纵向剖面图，图2C是图2A中剖切线2C-2C所示图的横向剖面图。
图3A到图3C是接着图2A到图2C，说明根据第一实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图3A是平面图，图3B是图3A中剖切线3B-3B所示图的纵向剖面图，图3C是图3A中剖切线3C-3C所示图的横向剖面图。
图4A到图4C是接着图3A到图3C，说明根据第一实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图4A是平面图，图4B是沿图4A中剖切线4B-4B所示栅电极的剖面图，图4C是图4A中剖切线4C-4C所示栅电极的垂直方向的剖面图。
图5A到图5C是接着图4A到图4C，说明根据第一实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图5A是平面图，图5B是沿图5A中剖切线5B-5B所示栅电极的剖面图，图5C是图5A中剖切线5C-4C所示栅电极的垂直方向的剖面图。
图6A到图6C是接着图5A到图5C，说明根据第一实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图6A是平面图，图6B是沿图6A中剖切线6B-6B所示栅电极的剖面图，图6C是图6A中剖切线6C-6C所示栅电极的垂直方向的剖面图。
图7A到图7C是说明根据本发明第二实施例的背栅型多翅片FET的一个例子的示意图。图7A是平面布图，图7B是沿图7A中剖切线7B-7B所示栅电极的剖面图，图7C是图7A中剖切线7C-4C所示栅电极的垂直方向的剖面图。
图8A到图8C是说明根据本发明第二实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图8A是平面图，图8B是图8A中剖切线8B-8B所示图的纵向剖面图，图8C是图8A中剖切线8C-8C所示图的横向剖面图。
图9A到图9C是接着图8A到图8C，说明根据第二实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图9A是平面图，图9B是图9A中剖切线9B-9B所示图的纵向剖面图，图9C是图9A中剖切线9C-9C所示图的横向剖面图。
图10A到图10C是接着图9A到图9C，说明根据第二实施例的背栅型多翅片FET的制造工艺一个例子的示意图。图10A是平面图，图10B是沿图10A中剖切线10B-10B所示栅电极的剖面图，图10C是图10A中剖切线10C-10C所示栅电极的垂直方向剖面图。
图11A到图11C是说明根据本发明第三实施例的背栅型多翅片FET的一个例子的示意图。图11A是平面布图，图11B是沿图11A中剖切线11B-11B所示栅电极的剖面图，图11C是图11A中剖切线11C-11C所示栅电极的垂直方向剖面图。
图12A到图12C是说明根据本发明的变形例一的背栅型多翅片FET的一个例子的示意图。图12A是平面布图，图12B是沿图12A中剖切线12B-12B所示栅电极的剖面图，图12C是图12A中剖切线12C-12C所示栅电极的垂直方向剖面图。
图13A到图13C是说明根据本发明的变形例二的背栅型多翅片FET的一个例子的示意图。图13A是平面布图，图13B是沿图13A中剖切线13B-13B所示栅电极的剖面图，图13C是图13A中剖切线13C-13C所示栅电极的垂直方向剖面图。
图14A到图14C是说明根据本发明的变形例三的背栅型多翅片FET的一个例子的示意图。图14A是平面布图，图14B是沿图14A中剖切线14B-14B所示栅电极的剖面图，图14C是图14A中剖切线14C-14C所示栅电极的垂直方向剖面图。
图15A到图15C是说明根据本发明的变形例四的背栅型多翅片FET的一个例子的示意图。图15A是平面布图，图15B是沿图15A中剖切线15B-15B所示栅电极的剖面图，图15C是图15A中剖切线15C-15C所示栅电极的垂直方向剖面图。
图16A到图16C是说明根据本发明的变形例五的背栅型多翅片FET的一个例子的示意图。图16A是平面布图，图16B是沿图16A中剖切线16B-16B所示栅电极的剖面图，图16C是图16A中剖切线16C-16C所示栅电极的垂直方向剖面图。
图17A到图17C是说明根据本发明的变形例六的背栅型多翅片FET的一个例子的示意图。图17A是平面布图，图17B是沿图17A中剖切线17B-17B所示栅电极的剖面图，图17C是图17A中剖切线17C-17C所示栅电极的垂直方向剖面图。
具体实施方式
以下参照附图详细说明本发明的实施例。
与说明书结合并构成说明书一部分的附图示出了本发明的实施例，与以上给出的概括说明和以下给出的实施例详细说明一起用于解释本发明的原理。图中，对应的部分示以对应的附图标记。以下的实施例仅作为一种例子示出，在不脱离本发明的精神的范围内，可以做出各种变形，进行实施。
(第一实施例)
本发明的第一实施例是采用SOI(silicon on insulator：绝缘体上的硅)衬底形成背栅型多翅片FET的半导体器件。如图1B、1C所示，SOI衬底10是在支撑衬底12上间隔着在支撑衬底12上形成的BOX(buried oxide：埋置氧化层)14形成SOI层16而成的半导体衬底。
本实施例的背栅型多翅片FET 100的一个例子如图1A到图1C所示。图1A是平面布图，图1B是沿图1A中的剖切线1B-1B所示栅电极22的剖面图，图1C是图1A中的剖切线1C-1C所示栅电极22的垂直方向的剖面图。
如图1A所示，本实施例的背栅型多翅片FET 100具有有源区110、栅电极22、布线36。有源区110形成在SOI层16上，具有接触区112、翅片114和伸出区116。接触区112是具有在图两侧配置的宽面积的区域，形成源/漏24的接触CN。就此例而言，是形成与两侧的接触区112连接的宽度狭窄的六个翅片114。但是，翅片114的个数并不限于此。在各翅片114的中央与翅片正交地配置栅电极22。在各翅片114中央形成夹持栅电极22的沟道区26(参见图1B)，其两侧构成源/漏24。
伸出区116从两侧的接触区112朝向中央的栅电极22，与邻接的翅片部分形成一体。即，夹持两侧的翅片114的伸出区116与那两个翅片114连接地形成。并且，伸出区116形成为在各个翅片114上下从左右交替伸出。通过这样形成伸出区116，可以缩短翅片114的长度，能够减小源/漏24的寄生电阻。而且，通过设置伸出区116，即使到与翅片114之间的伸出区116对置的接触区112的距离增大，也不会增加寄生电阻。
如图1B所示，栅电极22被翅片114分割。被分割的多个栅电极22，间隔着各自独立设置的焊盘电极30设置一个，与各不相同的两个栅布线36-1、36-2连接。与第一布线36-1连接的第一栅电极22-1，例如用做前栅，控制沟道。与第二布线36-2连接的第二栅电极22-2，例如用做背栅，控制沟道区的电位。如果考虑栅电极22的寄生电阻，由于栅电极22通过焊盘电极30与栅布线36-1、36-2连接，所以即使与在原有布线使用以往的栅电极的双栅型多翅片FET相比，也可以减小寄生电阻。如图1A、1C所示，与各栅电极22连接的焊盘电极30形成在第一层间绝缘膜28上，最好不与有源区110重叠。这样可以减小FET的寄生电容。为了如此配置焊盘电极30，翅片114之间的距离应该比以往的双栅型多翅片FET的翅片间距更大。并且，由于栅布线36-1、36-2可以独立于栅电极22形成，所以尺寸的制约较小。
使用图2A到图6C，说明根据上述本实施例的背栅型多翅片FET100的制造工艺的一个例子。这里，以n沟道MOSFET为例予以说明，但是采用类似的工艺也可以制造p沟道MOSFET、CMOS(互补MOS)FET。
(1)开始，如图2A到2C所示，在SOI衬底10的SOI层16上形成有源区110的图形。图2A是平面图，图2B是图2A中的剖切线2B-2B所示图的纵向剖面图，图2C是图2A中的剖切线2C-2C所示图的横向剖面图。
首先，在设置于SOI衬底10的p型SOI层16上的整个面形成第一绝缘膜20。第一绝缘膜20用做在SOI层16上形成图形时的硬掩模以及之后进行的CMP(化学机械抛光)的腐蚀阻挡层等。作为第一绝缘膜20，例如可以使用通过CVD(化学汽相淀积)形成的氮化硅膜(SiN膜)、氧化硅膜(SiO2)。本实施例使用SiN膜。
通过平版印刷术和蚀刻，在该SiN膜20上形成有源区110的图形。并且，以SiN膜20作为阻挡层，利用各向异性RIE(反应离子蚀刻)加工SOI层16，通过这样的加工，如图2A到2C所示，在SOI层16上形成有源区110，有源区110包含两个接触区112、多个翅片114和多个伸出区116。如上所述，伸出区116在各个翅片114的上下从左右交替伸出地形成。并且，被两个翅片夹持的伸出区116与该两个翅片的根部连接，形成埋在翅片之间。通过这样形成伸出区116，可以缩短宽度狭窄的翅片114的长度。即可以减小寄生电阻。
(2)之后，如图3A到3C所示，形成栅电极22。图3A是平面图，图3B是沿图3A中剖切线3B-3B所示栅电极22的剖面图，图3C是图3A中剖切线3C-3C所示栅电极22的垂直方向剖面图。
在包含有源区110的侧面的整个面形成栅绝缘膜(图中未示出)。作为栅绝缘膜，例如可以使用将通过热氧化形成的SiO2膜、SiN膜氧化后的氧氮化硅膜(SiON膜)、或者介电常数比这些膜高的、例如硅酸铪(HfSiO)、氧氮硅铪(HfSiON)这样的高介电常数绝缘膜。
在栅绝缘膜上整个面淀积作为栅电极材料的第一多晶硅膜22。以SiN膜20作为阻挡层，通过CMP磨削第一多晶硅膜22，使其平坦化。通过这样的CMP，第一多晶硅膜22被翅片114分断。这种CMP平坦化，也可以置换为以下方法：通过CMP进行磨削直至SiN膜20即将露出，通过干法腐蚀或者湿法腐蚀，蚀刻到SiN膜20的表面，露出SiN膜20。
随后，通过平版印刷术和蚀刻，加工第一多晶硅膜22，形成如图3A、3B所示的分断的栅电极22。再整面离子注入高浓度的n型杂质例如砷(As)，对覆盖在栅电极22上的翅片114区域之外的有源区110和栅电极22进行掺杂。有源区110的掺杂As的区域成为源/漏24。翅片114中央的掺杂As的区域成为沟道区26。
虽然说明的是使用多晶硅作为栅电极材料的例子，但也可以使用含金属的材料，例如氮化钽(TaN、)氮化钛(TiN)、硅化钨(WSi)、硅化镍(NiSi)、镍硅锗(NiSiGe)、或者镍锗(NiGe)等。
(3)然后，如图4A到4C所示，在有源区110和栅电极22以外的区域形成第一层间绝缘膜28。图4A是平面图，图4B是沿图4A中剖切线4B-4B所示栅电极的剖面图，图4C是图4A中剖切线4C-4C所示栅电极的垂直方向的剖面图。
在形成了有源区110和栅电极22的全部SOI衬底上，淀积第一层间绝缘膜28。第一层间绝缘膜28最好使用介电常数低的绝缘膜，例如甲基聚硅氧烷(MSX)、氢硅倍半环氧乙烷(HSQ：hydrogen.silsesquioxane)，也可以使用SiO2膜。
之后，以SiN膜20和栅电极22为阻挡层，利用CMP磨削第一层间绝缘膜28，使其平坦化。此平坦化与上述第一多晶硅膜22的平坦化一样，可以置换为CMP和干法腐蚀或湿法腐蚀的组合。通过施加这种蚀刻，可以避免给栅电极22带来的不必要的CMP加工损伤。
通过这种处理，如图4A到4C所示，实现了整体平坦化。
(4)随后，如图5A到5C所示，在栅电极22形成与布线36连接的焊盘电极30。图5A是平面图，图5B是沿图5A中剖切线5B-5B所示栅电极22的剖面图，图5C是图5A中剖切线5C-4C所示栅电极22的垂直方向的剖面图。
首先，去除栅电极22上表面形成的自然氧化膜。再整面淀积例如高浓度掺杂磷(P)的第二多晶硅膜30。通过平版印刷术和蚀刻加工第二多晶硅膜30，形成焊盘电极30。通过这样处理，如图5所示，形成焊盘电极30，与分离形成的栅电极22分别连接。如图5A所示，焊盘电极30被形成为交替地从左右与被翅片114分离的栅电极22连接。通过这样形成焊盘电极30，例如将与用做前栅的第一栅电极22-1连接的第一焊盘电极30-1配置在栅电极22的左侧，将与用做背栅的第二栅电极22-2连接的第二焊盘电极30-2配置在栅电极22的右侧，可以把两者分开配置在栅电极22的左右。再有，焊盘电极30最好形成在第一层间绝缘膜28上，不与有源区110上重叠。通过这样形成焊盘电极30，可以减小寄生电容。
第二多晶硅膜30最好使用淀积时添加n型杂质的掺杂多晶硅，但是也可以使用不添加杂质的多晶硅。此时，第二多晶硅膜30淀积后掺杂n型杂质。而且，也可以使用例如由栅电极材料所说明的含金属的材料，代替多晶硅。
(5)然后，如图6A到6C所示，形成与焊盘电极30和接触区112连接的布线36。图6A是平面图，图6B是沿图6A中剖切线6B-6B所示栅电极22的剖面图，图6C是图6A中剖切线6C-6C所示栅电极22的垂直方向的剖面图。
在包含焊盘30上的整个面形成第二层间绝缘膜32。第二层间绝缘膜32最好是与第一层间绝缘膜28相同的低介电常数绝缘膜，但是也可以使用其它绝缘膜。可以根据需要对第二层间绝缘膜32进行平坦化处理。在焊盘电极30上的第二层间绝缘膜32和接触区112上的预定位置，通过平版印刷术和蚀刻，形成贯通第二层间绝缘膜32和SiN膜20的接触孔34h。
在包括接触孔34h中的整个面淀积布线材料，填埋接触孔34h。作为布线材料，可以使用高熔点金属，例如钨(W)、或铜(Cu)。并且，对表面布线材料构图，形成与第一栅电极22连接的布线36-1、与第二栅电极22连接的布线36-2、和与源/漏24连接的布线36-3、36-4。通过这样处理，可以形成接触栓塞34和布线36。由于该栅布线36-1、36-2可以独立于栅电极22形成，所以尺寸的制约小。而且，由于栅电极22通过焊盘电极30连接到栅布线36-1、36-2，所以与在原有布线使用以往的栅电极的双栅型多翅片FET相比，可以减小栅电极22的寄生电阻。
接着，进行多层布线等半导体器件所必需的工序，完成包含背栅型多翅片FET 100的半导体器件。
正如工序(3)和(4)说明的，在栅电极22和第一层间绝缘膜28的形成中，可以使用称为侧壁转移工艺(sidewall transferprocess)的手段。虽然未图示，但是栅电极22的形成，首先要在形成有源区110的图形的衬底整个面淀积绝缘膜。对该绝缘膜进行构图，形成岛状绝缘膜，以使形成栅电极22的翅片中央部与该绝缘膜端部一致。由于这种构图的图形较大，所以具有图形端部的凹凸减少、可以进行直线加工的优点。按预定的厚度、即栅电极22的宽度在整个面淀积栅电极材料。之后，通过各向异性RIE，去除平面部分的栅电极材料，仅在绝缘膜图形周围的侧面形成栅电极22。接着，整个面淀积第一层间绝缘膜28，如果进一步做平坦化处理，则可以形成如图4B、4C所示的栅电极22和第一层间绝缘膜28。但是，栅电极22形成为与环形连接的形状，但采用其原来的形状在本实施例适用方面也不会产生问题。
如以上说明的，采用根据本实施例的背栅型多翅片FET 100，可以减小翅片FET的寄生电阻和寄生电容以及栅电极22的寄生电阻。
这样，根据本实施例，可以提供具备使用SOI衬底10、具有可以抑制短沟道效应的结构、可以控制阈值电压、优化电流驱动力、可以高速工作的背栅型多翅片FET 100的半导体器件及其制造方法。
(第二实施例)
如图7A到7C所示，第二实施例是使用体硅衬底18，代替第一实施例中使用的SOI衬底10，形成背栅型多翅片FET 200的例子。在使用体硅衬底18的情形，由于翅片114区域和硅衬底18是不绝缘的，所以必须在翅片114的基底部形成具有与沟道相反导电类型的半导体区40，沟道不能伸向硅衬底18。
图7展示了本实施例的背栅型多翅片FET 200的一个例子。图7A是平面布图，图7B是沿图7A中剖切线7B-7B所示栅电极22的剖面图，图7C是图7A中剖切线7C-4C所示栅电极22的垂直方向的剖面图。这里与实施例1一样，是以n沟道MOSFET为例进行说明，但是对于p沟道MOSFET、CMOSFET也可以同样考虑。
本实施例的背栅型多翅片FET 200的平面布图，如图7A所示，是与第一实施例的平面布图相同的。背栅型多翅片FET 200具有在硅衬底18形成的有源区110、栅电极22、和布线36，省略对其的详细说明。如图7B、7C所示，在翅片114的基底部的硅衬底18中，形成高浓度掺杂p型杂质、例如硼B的p型半导体区40，防止在翅片114形成的沟道向硅衬底18伸出。进一步，有源区110的基底部埋入绝缘膜42，防止栅电极22与硅衬底18接触。
采用图8A到图10C，说明根据上述本实施例的背栅型多翅片FET200的制造工艺的一个例子。上述的平面布图与第一实施例相同。
(1)从图8A到8C，是利用与第一实施例的工序(1)相同的手段，在硅衬底18形成有源区110的图形的图。图8A是平面图，图8B是图8A中剖切线8B-8B所示图的纵向剖面图，图8C是图8A中剖切线8C-8C所示图的横向剖面图。
如图8A到8C所示，通过平版印刷术和蚀刻，形成从硅衬底18突出的有源区110。有源区110包含接触区112、翅片114、和伸出区116，以第一绝缘膜20，例如SiN20作为硬掩模，进行构图。使从有源区110的硅衬底18的底部开始的高度形成得比第一实施例的SOI层16的厚度更大。
(2)然后，如图9A到9C所示，在翅片114和有源区110的基底部形成p型半导体区40，用第二绝缘膜42填埋有源区110的基底部。图9A是平面图，图9B是图9A中剖切线9B-9B所示图的纵向剖面图，图9C是图9A中剖切线9C-9C所示图的横向剖面图。
在硅衬底18整个面地离子注入p型杂质例如硼B，在硅衬底18的底部形成p型半导体区40。之后，整个面地厚淀积第二绝缘膜42，填埋硅衬底18中形成的有源区110之间的沟。接着，以SiN膜20作为阻挡层，通过CMP对第二绝缘膜42进行平坦化处理，去除SiN膜20之上形成的第二绝缘膜42。进一步，通过干法腐蚀或者湿法腐蚀，蚀刻第二绝缘膜42，仅在沟的底部的硅衬底18上形成第二绝缘膜42。这样可以形成如图9A到9C所示的结构。
以下，进行从第一实施例的工序(2)的栅电极22的形成到(5)的布线36的形成，形成图10A到10C所示的结构。图10A是平面图，图10B是沿图10A中剖切线10B-10B所示栅电极22的剖面图，图10C是图10A中剖切线10C-10C所示栅电极22的垂直方向剖面图。
也就是说，形成栅电极22、焊盘电极30、布线36。这样，可以使用硅衬底18形成背栅型多翅片FET 200。该背栅型多翅片FET 200，在硅衬底18中形成的翅片114的基底部，形成p型半导体区40和绝缘膜42，具有夹持翅片114对置形成的第一和第二栅电极22，具备从接触区112朝向栅电极22形成的伸出区116。由于栅布线36-1、36-2可以独立于栅电极22地形成，所以尺寸制约小。而且，由于栅电极22通过焊盘电极30与栅布线36-1、36-2连接，所以与在原有布线使用以往的栅电极的双栅型多翅片FET相比，也可以减小栅电极22的寄生电阻。结果，本实施例的背栅型多翅片FET 200可以减小翅片FET的寄生电阻和寄生电容以及栅电极22的寄生电阻。
接着，进行多层布线等半导体器件所必需的工序，完成包含背栅型多翅片FET 200的半导体器件。
这样，根据本实施例，可以提供具备使用体硅称底18、具有可以抑制短沟道效应的结构、可以控制阈值电压、优化电流驱动力、可以高速工作的背栅型多翅片FET 200的半导体器件及其制造方法。
(第三实施例)
形成了具有第一实施例的伸出区116的有源区110的翅片FET，也可以适用于双栅型翅片FET 300。
图11A到11C是使用SOT衬底10形成双栅型多翅片FET 300的一个例子。图11A是平面布图，图11B是沿图11A中剖切线11B-11B所示栅电极22的剖面图，图11C是图11A中剖切线11C-11C所示栅电极22的垂直方向剖面图。
如图11B所示，双栅型多翅片FET 300的栅电极22不被翅片114切断，连续形成为覆盖翅片114。为此，栅电极22的高度比第一和第二实施例说明的背栅型多翅片FET的情况更高。而且，焊盘电极30并不在每个翅片114之间都形成，如图11A所示，可以每隔一个形成。通过这样形成焊盘电极30，可以仅在栅电极22的单侧形成栅布线36。通过利用该栅布线36对栅电极22进行分流(shunt)，可以防止因栅电极22的寄生电阻而使在偏离焊盘电极30的位置的栅电极施加的栅极电位降低。
如上所述，与第一实施例相比，仅改变栅电极22的形成工序、和焊盘电极30、栅布线36的图形，就可以采用SOI衬底10，形成双栅型多翅片FET 300。
本实施例的双栅型多翅片FET 300，可以减小翅片114的寄生电阻，可以减小因焊盘电极30和有源区110的重叠产生的寄生电容，所以能够优化电流驱动力，高速工作。
正如到此为止说明的，第一到第三实施例可以做出各种变更进行实施。以下将说明几个例子。但是，并不限于这些例子。
(变形例1)
变形例1的情形是在使用第一实施例的SOI衬底10的背栅型多翅片FET中，仅在单侧形成伸出区116。其一例如图12A到12C所示。图12A是平面布图，图12B是沿图12A中剖切线12B-12B所示栅电极22的剖面图，图12C是图12A中剖切线12C-12C所示栅电极22的垂直方向剖面图。
在仅从单侧形成伸出区116的情形，优选在翅片FET的源侧配置伸出区116。通过这样配置，可使因翅片114的寄生电阻而导致在沟道区26施加的电位的降低得以减小。图12中，图的左侧固定为源，仅从左侧的接触区112形成伸出区116。这样，在仅从源侧形成伸出区116的情形，从沟道区26到漏侧的接触区112的翅片114的长度，在焊盘电极30和有源区110不重叠的范围可以限制得较短。通过这样，可以减小寄生电阻，可以减小电流驱动力的降低，可以高速工作。
(变形例2)
变形例2的情形是在使用第二实施例的体硅衬底18的背栅型多翅片FET中，仅在单侧形成伸出区116。其一例如图13A到13C所示。图13A是平面布图，图13B是沿图13A中剖切线13B-13B所示栅电极22的剖面图，图13C是图13A中剖切线13C-13C所示栅电极22的垂直方向剖面图。
与变形例1同样，通过仅从源侧形成伸出区116，可以减小寄生电阻，可以减小电流驱动力的降低，可以高速工作。
(变形例3)
变形例3的情形是在使用第一实施例的SOI衬底10的背栅型多翅片FET中，不形成伸出区116。其一例如图14A到14C所示。图14A是平面布图，图14B是沿图14A中剖切线14B-14B所示栅电极22的剖面图，图14C是图14A中剖切线14C-14C所示栅电极22的垂直方向剖面图。
在不形成伸出区116的情形，源侧和漏侧的接触区112之间的翅片114的长度，在焊盘电极30和有源区110不重叠的范围可以限制得较短。通过这样，可以减小寄生电阻的影响，可以抑制电流驱动力的降低，可以高速工作。
(变形例4)
变形例4的情形是在使用第二实施例的体硅衬底18的背栅型多翅片FET中，不形成伸出区116。其一例如图15A到15C所示。图15A是平面布图，图15B是沿图15A中剖切线15B-15B所示栅电极22的剖面图，图15C是图15A中剖切线15C-15C所示栅电极22的垂直方向剖面图。
本变形例的情形与变形例3相同，源侧和漏侧的接触区112之间的翅片114的长度，在焊盘电极30和有源区110不重叠的范围可以限制得较短。通过这样，可以减小寄生电阻的影响，可以抑制电流驱动力的降低，可以高速工作。
(变形例5)
第三实施例的双栅型多翅片FET，可以与第二实施例一样，变形为使用体硅衬底18，代替SOI衬底10。变形例5的双栅型多翅片FET的一例如图16A到16C所示。图16A是平面布图，图16B是沿图16A中剖切线16B-16B所示栅电极22的剖面图，图16C是图16A中剖切线16C-16C所示栅电极22的垂直方向剖面图。
本变形例与第三实施例从第一实施例的变更同样地，从第二实施例变更而来。亦即，通过比第二实施例仅改变栅电极22的形成工序、和焊盘电极30、栅布线36的图形，就可以采用体硅衬底18，形成双栅型多翅片FET。
(变形例6)
变形例6的情形是在使用第三实施例的S0I衬底10的双栅型多翅片FET中，仅在单侧形成伸出区116。其一例如图17A到17C所示。图17A是平面布图，图17B是沿图17A中剖切线17B-17B所示栅电极22的剖面图，图17C是图17A中剖切线17C-17C所示栅电极22的垂直方向剖面图。
与变形例1同样地，通过仅从源侧形成伸出区116，可以减小寄生电阻，可以减小电流驱动力的降低。
本变形例虽未图示，但也可以使用体硅衬底18。
如上所述，根据本发明，可以提供具有能够抑制短沟道效应的结构，可以控制阈值电压，电流驱动力优异，能够高速动作的半导体器件及其制造方法。
其它优点和改进对于本领域技术人员来说是显而易见的。因而，本发明在其上位概念方面并不限于在此展示和说明的具体细节和代表性实施例。因此，在不偏离权利要求书及其等同物所限定的发明概述的精髓或范围的条件下，可以做出各种改进。
本申请基于2004年9月30日提交的在先日本专利申请2004-287702号并要求其优先权，在此引证该在先申请的全部内容。

Claims (20)

1.一种半导体器件，包括；
在半导体衬底上设置的源区和漏区；
与所述源区和漏区连接的多个翅片；
第一栅电极，设置在所述半导体衬底上方，设置在所述各翅片一个侧面侧；
第二栅电极，设置在所述半导体衬底上方，相对于所述翅片与所述第一栅电极对置，设置在所述各翅片另一个侧面侧，与所述第一栅电极分离；
与所述各个第一栅电极连接的多个第一焊盘电极；
与所述多个第一焊盘电极连接的第一布线；
与所述各个第二栅电极连接的多个第二焊盘电极；
与所述多个第二焊盘电极连接的第二布线。
2.根据权利要求1的半导体器件，其特征在于，所述第一和第二栅电极分别独立地控制电位。
3.根据权利要求1的半导体器件，其特征在于，具有从所述源区或漏区向所述第一或第二栅电极伸出、与邻接的翅片连接而形成的伸出区。
4.根据权利要求3的半导体器件，其特征在于，来自所述源区的所述伸出区和来自所述漏区的所述伸出区彼此交替地配置。
5.根据权利要求3的半导体器件，其特征在于，仅从所述源区形成所述伸出区。
6.根据权利要求3的半导体器件，其特征在于，所述第一和第二焊盘电极配置成不与所述伸出区重叠。
7.根据权利要求2的半导体器件，其特征在于，具有从所述源区或漏区向所述第一或第二栅电极伸出、与邻接的翅片连接而形成的伸出区。
8.根据权利要求7的半导体器件，其特征在于，来自所述源区的所述伸出区和来自所述漏区的所述伸出区彼此交替地配置。
9.根据权利要求7的半导体器件，其特征在于，仅从所述源区形成所述伸出区。
10.根据权利要求7的半导体器件，其特征在于，所述第一和第二焊盘电极配置成不与所述伸出区重叠。
11.根据权利要求1的半导体器件，其特征在于，仅在所述翅片内的一个侧面侧形成沟道。
12.根据权利要求1的半导体器件，其特征在于，所述第一和第二栅电极彼此交替地配置。
13.一种半导体器件，包括；
在半导体衬底上设置的源区和漏区；
与所述源区和漏区连接的多个翅片；
设置在所述半导体衬底上方，覆盖所述各翅片设置的栅电极；
从所述源区或者漏区向所述栅电极伸出，与邻接的翅片连接而形成的伸出区；
与所述栅电极连接的多个焊盘电极；
与所述多个焊盘电极连接的布线。
14.一种半导体器件的制造方法，包括以下步骤；
在半导体衬底的表面的有源层上形成绝缘膜；
在所述有源层和绝缘膜上形成含有多个翅片的有源区的图形；
在所述有源区的图形上淀积栅电极材料；
加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的多个第一和第二栅电极；
在所述有源区的所述第一和第二栅电极所夹部分除外的区域导入具有第一导电类型的杂质；
形成与所述各个第一栅电极连接的多个第一焊盘电极；
形成与所述多个第一焊盘电极连接的第一布线；
形成与所述各个第二栅电极连接的多个第二焊盘电极；
形成与所述多个第二焊盘电极连接的第二布线。
15.根据权利要求14的半导体器件制造方法，其特征在于，所述有源区包括源区、漏区、沟道区、从所述源区或漏区向所述第一或第二栅电极伸出、与邻接的翅片连接而形成的伸出区。
16.根据权利要求15的半导体器件制造方法，其特征在于，来自所述源区的所述伸出区和来自所述漏区的所述伸出区彼此交替地配置。
17.根据权利要求15的半导体器件制造方法，其特征在于，仅从所述源区形成所述伸出区。
18.根据权利要求14的半导体器件制造方法，其特征在于，所述第一和第二栅电极彼此交替地配置。
19.一种半导体器件的制造方法，包括以下步骤；
在半导体衬底上形成第一绝缘膜；
在所述半导体衬底的表面区域和第一绝缘膜上形成含有多个翅片的有源区的图形；
在所述半导体衬底的表面导入具有第一导电类型的杂质；
在所述半导体衬底上淀积第二绝缘膜，填埋所述翅片的下部；
在所述有源区的图形上淀积栅电极材料；
加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的第一和第二栅电极；
在所述有源区的所述第一和第二栅电极所夹部分除外的区域导入具有第二导电类型的杂质；
形成与所述各个第一栅电极连接的多个第一焊盘电极；
形成与所述多个第一焊盘电极连接的第一布线；
形成与所述各个第二栅电极连接的多个第二焊盘电极；
形成与所述多个第二焊盘电极连接的第二布线。
20.一种半导体器件的制造方法，包括以下步骤；
在半导体衬底的表面上设置的有源层上形成绝缘膜；
在所述有源层和绝缘膜上形成有源区的图形，所述有源区含有源区、漏区、多个翅片、与从该源区或漏区伸出邻接的翅片连接而形成的伸出区；
在所述有源区的图形上淀积栅电极材料；
加工所述栅电极材料，形成与所述各翅片的侧面侧对置、并且相互分离的栅电极；
在所述有源区的所述栅电极所夹部分除外的区域导入具有第一导电类型的杂质；
形成与所述栅电极连接的多个焊盘电极；
形成与所述多个焊盘电极连接的布线。
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