CN1802755B - 通过离子注入进行隔离的led制造方法 - Google Patents

通过离子注入进行隔离的led制造方法 Download PDF

Info

Publication number
CN1802755B
CN1802755B CN2004800125618A CN200480012561A CN1802755B CN 1802755 B CN1802755 B CN 1802755B CN 2004800125618 A CN2004800125618 A CN 2004800125618A CN 200480012561 A CN200480012561 A CN 200480012561A CN 1802755 B CN1802755 B CN 1802755B
Authority
CN
China
Prior art keywords
epitaxial region
layer
substrate
light
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2004800125618A
Other languages
English (en)
Other versions
CN1802755A (zh
Inventor
吴毅锋
杰拉尔德·H.·尼格利
小戴维·B.·斯赖特
瓦莱瑞·F.·特斯维特科夫
亚历山大·苏沃拉夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kerui Led Co
Original Assignee
Cree Research Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Research Inc filed Critical Cree Research Inc
Publication of CN1802755A publication Critical patent/CN1802755A/zh
Application granted granted Critical
Publication of CN1802755B publication Critical patent/CN1802755B/zh
Anticipated expiration legal-status Critical
Active legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Abstract

提供一种通过离子注入进行隔离的LED制造方法。半导体发光二极管包括：半导体衬底、衬底上的n型III族氮化物的外延层、位于n型外延层上并与n型层形成p-n结的III族氮化物的p型外延层、和位于n型外延层上并与p型外延层相邻的用于在电气上隔离p-n结的部分的电阻性氮化镓区。在p型外延层上形成金属触点层。在公开的方法实施方式中，通过在p型外延区上形成注入掩模并将离子注入p型外延区的部分中以使得p型外延区的部分具有半绝缘性，形成电阻性氮化镓边界。可以使用光刻胶掩模或足够厚的金属层作为注入掩模。

Description

通过离子注入进行隔离的LED制造方法
技术领域
本发明涉及半导体发光二极管(“LED”)的制造和组装(packaging)。
背景技术
LED是当电流在其中通过时发光的半导体器件。形式最简单的发光二极管包括形成p-n结二极管的p型部分和n型部分。当被安装在引线框架上并被封入封装剂(一般是聚合物)中时，整个LED组件(package)也被称为“灯”。
由于LED可靠性高、寿命长且一般成本较低，因此在许多应用领域中的各种发光应用中得到广泛认可。
LED灯极其牢固。它们一般不包含玻璃并完全避免使用灯丝。结果，LED灯可以承受程度远高于白炽灯的不当使用，且它们的较高的可靠性可以大大降低或消除许多维护因素和成本。
LED灯可以具有极高的效率，例如，其在发光与白炽灯相同时仅消耗10％的电力。许多LED具有100000小时的使用寿命，即相当于连续使用超过11年。因此，从统计的观点，大多数LED只要通过了首次测试(一般作为生产过程的一部分)就不会失效。在用于诸如接近爆炸性气体或液体的异常或困难环境中时，LED灯性能更显优异。虽然对于各特定的应用仍然必须对单个光源的选择(固态光源对白炽灯或荧光灯)进行设计和测试，但作为一般规则，LED在许多应用中都是一种安全的选择。
LED灯能效高、对环境友好。它们将电力和电池的使用减少到最低，并且相对较低的电流需求意味着它们可更容易实现由太阳能供电。
LED的性质、结构和动作一般容易理解。例如在诸如Sze的“半导体器件物理(PHYSICS OF SEMICONDUCTOR DEVICES)”第二版(1981)和Sze的“现代半导体器件物理(MODERNSEMICONDUCTOR DEVICE PHYSICS)”(1998)的教课书中，可以找到发光二极管的性质和动作的理论上的讨论和认识以及它们的动作所基于的物理和化学原理。
许多共同受让的专利和共同未决的专利申请，包含而不限于：美国专利No.6582986、No.6459100、No.6373077、No.6201262、No.6187606、No.5912477、No.5416342和No.5838706以及公开的美国申请No.20020093020和No.20020123164，同样讨论了发光二极管的理论和性质。在此引入它们的全部内容作为参考。
如所有这些资料证明的那样，由发光二极管发射的光的颜色取决于形成它的半导体材料的性质。如共同受让的专利和申请中特别阐明的那样，与红光或黄光相比，电磁光谱的绿、蓝、紫、紫外部分中的光具有更高的能量。一般只能通过使用具有宽带隙即足以产生具有所需能量的光子的带隙的材料，产生这种高能光。(“带隙”是半导体材料的固有性质，决定当材料中产生光子时所释放的能量。)碳化硅、氮化镓和其它III族氮化物以及诸如ZnSe和ZnS的某些II-VI化合物是可以产生蓝、绿和/或UV光的宽带隙半导体材料的例子。如引入的参考专利文献中进一步阐明的那样，在这些材料中，氮化镓和其它III族氮化物开始成为用于LED制造的优选材料。
对于大量的组装和使用的应用情况，发光二极管的优选设计是“垂直”方向。术语“垂直”不是说明整个器件的最终位置，而是说明器件内的这样一种方向，即，在器件内，用于引导电流穿过器件及其p-n结的电触点位于相反面(轴向)上。因此，最基本的形式的垂直器件包括：导电衬底；衬底的一个面上的金属触点；位于衬底的相反的面上以形成p-n发光结的两个或更多个外延层；位于顶部外延层上以提供穿过各个层、它们的结和衬底到达衬底触点的电流通路的顶部触点。
在由例如公开的美国申请No.20020123164的本发明的受让人制造的最新一代LED中，基本的LED结构包括：碳化硅衬底；衬底上的n型氮化镓外延层、n型层上的p型氮化镓层，这两个层由此形成p-n结；和p型层上的金属叠层，该p型层还形成与器件接触的顶部触点。已发现，通过基于发射光的期望波长和碳化硅衬底的折射率，并也可能基于组装材料的折射率，仔细选择衬底的透明度和几何尺寸以使光的发射最大化，可以改善来自这种器件的光的发射。因此，在最新的工业用实施方式中，发光二极管位于引线框架上面，使得二极管的各外延层邻近引线框架，碳化硅衬底在它们之上。这种方向有时被称为“倒装芯片”或“结朝下”，并将被参照附图详细讨论。引线框架是金属框架，其上固定和键合有裸片(die)。引线框架的部分可变成电路的外部接头(connection)。
虽然“倒装芯片”的设计是有利的，但它可能导致引线框架、裸片固定金属、器件的金属触点层和外延层的端子边缘之间的非常小的容限或间隔。由于外延层包含和限定p-n结，金属和结之间的容限可小至1～5微米。因此，当在引线框架上以衬底朝上、结朝下的方向安装LED、并使用金属(或其它功能性导电材料)以在引线框架和与二极管的p型部分接触的欧姆触点之间提供电接触时，用于将LED固定到引线框架上的金属可能会无意地与n型层接触并形成作为肖特基接触(Schottky contact)为本领域技术人员公知的寄生(即，不希望有的)金属半导体连接。
另外，在受到热应力或机械应力后，常被添加以保护二极管的钝化层(一般是氮化硅)会出现裂纹，并因此还会产生出现与器件的外延层接触的不希望有的触点的可能性。
通过比较和解释，当二极管位于引线框架上使得衬底而不是外延层邻近引线框架时，所述问题基本上是不存在的。在这种情况下，为了提供穿过衬底和结的电流，裸片固定金属和(一般情况下)n型碳化硅衬底之间的直接电接触理所当然是优选的。
在典型的LED制造方法中，在半导体衬底晶片上生长一种或更多多种半导体材料的外延层。根据使用的半导体材料的不同，这些晶片的直径一般为2～4英寸。由于单个LED裸片一般十分小(例如，300×300微米)，因此可以以几何网格图案在衬底晶片及其外延层上形成大量的LED裸片。为了成功地制造单个器件，必须使网格中的LED裸片在物理上和电气上相互分离。一旦在晶片上形成了多个LED，那么就可以通过使用诸如锯切、划断(scribe-and-break)等的公知的分离技术将它们分离为单个裸片或裸片的多个组。
裸片分离的过程可能对暴露的p-n结区域有害。因此，在分离之前，众所周知要在单个裸片保持在晶片上的状态下隔离单个裸片。同样用于清楚地限定器件和它们的欧姆触点的位置的最典型的隔离方法是，实施一个或更多个光刻步骤并蚀刻外延层，以为各器件或器件前体(precursor)形成包含结的台面(mesa)。
虽然光刻法在半导体设计和制造中是有用的技术，但它需要特定的设备和材料，并且增加加工步骤。例如，典型的光刻法可包含以下步骤：将光刻胶(一般是光敏性聚合树脂)的层添加到半导体结构上；在光刻胶之上定位掩模；将光刻胶曝光到其响应(通过经历化学变化；一般情况下是其在特定溶剂中的溶度)的频率的光中；蚀刻光刻胶，以去除曝光或未曝光的图案(根据选择的光刻胶)；然后在剩余的图案上实施下面的希望的步骤。特别是，当构图步骤的目的是为了在基于GaN的层中限定蚀刻图案时，如果蚀刻剂在完全去除材料的希望的图案之前去除光刻胶，那么GaN的化学、物理和热稳定性(在最终的器件中是有利的特性)会导致额外的困难。
因此，形成包含顶部触点金属层的台面型LED将一般需要这些步骤中的至少两组：一组用于对台面进行构图和蚀刻，另一组用于对金属触点层进行构图和淀积。
因此，在使各器件相互隔离这方面的改进可以在各LED和各LED层的结构和性能方面提供相应的改进。
附图说明
图1是以倒装芯片的方向安装在引线框架上的现有LED的断面图。
图2是在形成台面和添加金属触点前后的LED的基本元件的断面图。
图3是LED的断面图，示意性地说明根据本发明的实施方式的注入。
图4是以倒装芯片的方向安装在引线框架上的根据本发明的LED的断面图。
图5(A)～5(D)是本发明的实施方式的方法步骤的进展示意断面图。
图6(A)～6(D)是本发明的其它实施方式的方法步骤的进展示意断面图。
图7是以灯的形式组装的本发明的实施方式的断面图。
具体实施方式
以下参照示出本发明的优选实施方式的附图更全面地说明本发明。但是，可以以许多不同的形式体现本发明，且不应将其解释为限于这里阐明的实施方式，而是，提供这些实施方式使得本公开彻底完整并全面地将本发明的范围传达给本领域技术人员。在附图中，为了清楚起见，夸大各层和各区域的厚度。应当理解，当称诸如层、区域或衬底的元件在另一元件“上”时，它可以直接在其它元件上，或者也可以存在插入元件。相反，当称元件“直接在”其它元件“上”时，则不存在插入元件。并且，应当理解，当说明第一元件或层与第二元件或层“电接触”时，该第一和第二元件或层无须相互直接的物理接触，而可以通过允许电流在第一和第二元件或层之间流过的插入导电元件或层将它们连接。
图1是总称为20并以说明当以一定的方向安装发光二极管可能出现的潜在问题的方式示出的发光二极管的断面示意图。虽然以相当简化的方式表示发光二极管20，但本领域技术人员理解器件20可以比这里示出的更复杂(即，包含更多的元件)。但在这种情况下，可以用基本的说明清楚地理解本发明。在共同受让且共同未决的申请公开No.20020123164中也说明了20表示的类型的示例性二极管及其一些变更方式，在此引入其全部内容作为参考。
二极管20包含可以是n型碳化硅的衬底21，该n型碳化硅具有选自包含碳化硅的2H、4H、6H、8H、15R和3C多型(polytype)的组的多型。由共同形成p-n结24的n型氮化镓区域22和p型氮化镓区域23表示器件20的二极管部分。区域22和区域23可以分别包含单个层或具有不同的成分、厚度、掺杂剂浓度或其它品质的相关多个层的组。二极管20还可以包含与p型氮化镓外延区域23接触的欧姆触点25和与欧姆触点电接触的裸片固定金属26。如在此引入作为参考的美国专利申请No.10/200244说明的那样，裸片固定金属26可以与诸如金或银层的键合焊盘(未示出)物理接触。并且，可以在裸片固定金属26和欧姆触点25之间形成反射体(reflector)、阻挡层或其它金属层(未示出)。可以在衬底21上形成欧姆触点15，以形成上述垂直器件，并且引线29可以与触点15连接，以将器件连接到外部电路。并且，在图1中所示的器件中，包含诸如氮化硅或二氧化硅的绝缘材料的钝化层5覆盖或诸如聚酰胺的绝缘聚合物并且保护外延区域22、23的暴露表面。
一般在在二极管20和外部电路之间提供电接触的金属或金属化引线框架27上安装二极管20。如背景技术中阐明的那样，在典型的情况下，由在相对较低的温度下熔化的金属形成裸片固定金属26，该温度例如低于欧姆触点25且低至使得在裸片固定的过程中其它组装部件不会受损。因此，裸片固定金属26可以包含诸如锡的焊料或诸如金/锡的合金。裸片固定金属使得可以通过焊接或热声键合迅速方便地在引线框架上安装二极管20。在这点上，图1还示出，如果不精确地形成裸片固定金属(如果如大多数器件那样具有非常小的规模和尺寸，则常存在这种可能性)，那么裸片固定金属26的部分30会延伸出具有欧姆触点25的希望的触点，并会与p型氮化镓区域23或n型氮化镓区域22接触。在这种情况下，裸片固定金属的不精确或不希望有的部分30会与n型氮化镓层22接触，并会与n型层22，或者，如果它延伸得足够远，则会与n型碳化硅衬底21，形成不希望有的和寄生的肖特基二极管。
图2示出形成或隔离发光二极管中的结的常规方式。如图1的情况那样，示出二极管(总称为32)的最基本的方面，并可以包含为了清楚起见没有在图2中示出的其它元件。如图1中的二极管20的情况那样，二极管32包含n型碳化硅衬底33、和形成p-n结36的衬底33上的氮化镓的n型外延层34和n型层上的氮化镓的p型层35。为了形成和隔离该结，外延层34和35一般被蚀刻为形成图2的右手边部分中示出的台面(mesa)结构，该右手边部分还示出了与p型外延层35接触的欧姆触点37。在许多情况下，用二氧化硅或一些其它适当的绝缘或介电材料覆盖通过蚀刻层34和35形成的台面内的结36，以在裸片分离、组装或其它加工步骤中或在操作过程中，帮助保护结36不受外部污染和/或损伤。
本领域技术人员可以认识到，为了将层35和36形成到台面内，必须实施大量的附加步骤。这些步骤一般包含以下步骤：用来形成用于蚀刻的图案的掩蔽步骤，该步骤反过来又包含卸下掩模(一般是光刻胶)的步骤；在光刻胶之上放置光学图案；曝光；使光刻胶显影；去除掩模的被显影部分(或者，视情况而定，也可以是未被显影部分)并蚀刻下面的外延层；然后去除光刻胶。虽然现在在半导体工业中这些步骤是相同的，且可以以高精度实施它们，但这会为整个制造过程增加附加的工程和成本因素，并且，由于公知的原因，各附加的制造步骤会在最终的器件中产生较小的公差或精度损失。
图3是本发明的实施方式的结形成方法的概略(broad)示意图。该方法包含将由箭头40示意性地表示的离子注入总称为42的二极管中的邻近p-n结43的外延层41中。外延层41具有第一导电类型(图3中示为p型)。注入的离子的类型和数量增加注入区域44的电阻率并可使注入区域44具有高电阻性和/或半绝缘性。在本文中，“高电阻性”的意思是材料的电阻足够高，使得当向晶片上的邻近裸片的阳极施加偏压时，产生可忽略不计的电流。即，如果注入区域44中的材料基本上将邻近裸片在电气上隔离，则认为它具有用于本发明的高电阻性。在一些实施方式中，注入区域44的电阻率是至少2000Ω-cm。如果材料的电阻率足够高，可以认为材料是p型或n型半导体材料以外的半绝缘性(或“i型”)材料。一般而言，可以认为室温下具有超过1×105Ω-cm的电阻率的材料具有用于本发明的半绝缘性。
如图3A中更清楚地说明的那样，可以向限定注入周边44的图案注入离子40。可以用注入的离子40对周边44充分掺杂，使其具有高电阻性，以由此用注入周边44隔离或限定结43。图3还示出n型层45、衬底46和金属触点47。外延层41中的虚线也帮助说明图3的视图中的周边的位置。
在一些实施方式中，衬底46可以包含n型碳化硅，该n型碳化硅具有选自包含碳化硅的2H、4H、6H、8H、15R和3C多型的组的多型。但本领域技术人员可以理解，衬底46可以包含诸如蓝宝石、氮化镓、氮化铝的其它材料或诸如MgO、尖晶石、硅或ZnO的其它适当材料。并且，衬底46可以具有导电性，以使得形成垂直器件，或者，衬底46可以具有绝缘性或半绝缘性。
在本发明的一些实施方式中，金属触点47可以用作将离子40注入器件的注入掩模。例如，如果金属触点47包含具有足够的厚度以防止离子40到达层41的金属叠层，那么可以避免淀积分离的注入掩模。
如图3示意性示出的那样，在一个实施方式中，该方法包含将诸如氮或磷的离子注入氮化镓的p型层中。可以使用包含氢、氦、铝和N2的其它离子，以通过注入增加区域的电阻率。将参照图5说明该方法的其它方面。
可以以常规方式在室温下进行注入。如目前广泛了解的那样(不限于特定的理论)，注入的离子在GaN内产生损伤，以在带隙内产生深能级(deep level)。它们反过来捕获GaN中的自由载流子，由此使得材料具有高电阻性。
诸如GaN的III族氮化物的发光二极管不限于使用n型衬底和p型顶层。但是，关于为什么更常使用n型SiC衬底，有许多本领域技术人员公知的原因。因此，本发明还可以包含注入n型层，以增加其电阻率。但是，由于使用n型衬底更加常见，因此这里的说明主要指的是这种结构。
虽然示出了包含两层氮化镓(n型和p型)的发光二极管，但本领域技术人员可以认识到，二极管42可包含一个或更多个量子阱或超晶格结构或同时包含这两者，以及活性层或多个活性层可以包含更大范围的III族氮化物化合物，而不是固定地只包含氮化镓。但是，为了清楚地理解本发明，无须详细阐述这些变化，因此，这里不对它们进行详述。因此，在不背离本发明的范围的情况下，也可将更精细的器件的相关部分称为“活性层”、“二极管部分”、“二极管区”或“二极管结构”。
图4是与图1类似的示意性断面图，它示出添加了本发明的注入周边区54的总称为50的二极管。二极管50包含衬底51，该衬底51在一些实施方式中是n型碳化硅。
n型氮化镓外延层在衬底51上，在图4中所示的“倒装芯片”的方向中，看起来在衬底51的下面。p型层53邻近n型层52，且该两个层限定其间的p-n结58。二极管还包含欧姆触点55和裸片固定金属部分56。
由于已以图3说明的方式对二极管进行了注入，因此它包含以邻近图4中的虚线示出的高电阻性周边部分54。在引线框架57上，对位置不理想的裸片固定金属的局部60也示出54。如由此说明的那样，本发明提供几个方面的进步。首先，由于二极管50的注入区域54不需要形成台面所需要的多个步骤，因此金属部分60可得到的几何空间区域现在更有限。因此，p型层及其绝缘部分54提供对过量金属60的附加的几何、空间阻挡。另外，由于注入部分54具有高电阻性，因此在过量的金属60和注入周边部分54之间有极少或没有电交互作用。最后，达到n型外延层52需要的过量的不希望有的金属60的量更大。换句话说，当使用标准或规定量的裸片固定金属56、60时，本发明提供更大的误差裕量。如上面关于图1说明的那样，在操作和实践中，二极管50会同时具有连接到引线框架的阳极和阴极接头，但为了清楚地说明本发明，已略去了这些接头的细节。
进一步说明本发明的一些其它细节，图4中示出的衬底51由导电性碳化硅形成，但也可以包含半绝缘性碳化硅或蓝宝石(具有绝缘性)，这是因为本发明的优点基于外延层提供的优点。因此，虽然为了组装的需要，绝缘性或半绝缘性衬底需要与导电性SiC衬底稍微不同的几何尺寸，但关于本发明的原理和外延层保持相同。并且，对于发光二极管，衬底51优选是对当向器件施加电位差时由结58发射的光基本上透明。因为碳化硅在可见光谱的较高能量部分中发光，因此衬底优选是对波长为约390～550纳米的光基本上透明，且更优选是对485～550纳米的光基本上透明。美国专利No.5718760及其同族专利No.6025289和No.6200917说明了用于制造无色SiC的技术。这些专利与本发明共同受让，并在此全部被引入作为参考。
如上所述，半绝缘性边界部分54具有足够的电阻率，以防止边界54与金属56、60接触时出现的肖特基行为，否则如果边界54是n型，则产生肖特基行为。
如图7所示，可以在包含端板73、电引线72和可以以透镜75的形状成型的封装剂74(诸如环氧树脂)的组件中安装本发明的和图3或图4中示出的类型的发光二极管78。可以以常规的衬底朝下方向或外延层邻近端板73的“倒装芯片”方向安装LED78。可以作为显示器的一部分加入得到的LED灯79，或可以将其用作指示器光源、背光源或其它应用。
与p型层连接的欧姆触点一般选自包含铂、镍、金、钛、铝、银和它们的组合的组，并且，当使得欧姆触点与碳化硅衬底接触时，它一般选自包含镍、铂、钯、铝、钛和它们的组合的组。由于与衬底(图4中未示出)连接的欧姆触点可见地位于以希望的方式发射的光的方向，并且由于较大的触点具有展宽电流的优点，因此优选是欧姆触点被选择和形成为尽可能接近透明，它一般具有为促进电流向适当的电路流动而添加的附加的较小的键合焊盘。
以类似的方式，欧姆触点55和裸片固定金属56可被选择为用作镜面或反射体，以增强当组装时和使用时的最终的输出或二极管50。作为替代方案，可以为此目的包含附加的金属层(或多个层)。并且，可以为其它目的在金属叠层中包含其它金属层，诸如用于防止污染物扩散的阻挡层和用于将外部触点键合到器件上的键合层。
如上面关于器件的基本说明和关于本方法说明的那样，本发明的结构不限于图4的示意性说明。出于许多方面的原因，在碳化硅衬底和第一氮化镓(或其它III族氮化物)层之间，常包含缓冲层作为结构的一部分。在许多情况下，缓冲层可以包含氮化铝或从近碳化硅衬底的高铝浓度到其与氮化镓外延层的界面上的高氮化镓浓度渐变的氮化铝镓(AlGaN)的梯度层。可被加入这种类型的二极管且特别适于本发明的其它结构部分包含：用于增强整个器件的晶体稳定性的超晶格结构、用于增强光的输出或将其变成特定频率的量子阱、或用于通过提供更多的活性层和改善它们之间的关系来增强器件的亮度的多量子阱。另外，可能希望钝化器件50的外延层52、53的暴露表面，用于环境保护。如上所述，这种钝化可包含通过PECVD、溅射或其它适当的钝化技术淀积的二氧化硅或氮化硅。
图5示出本发明的方法的一些方面。广义上讲，本方法在二极管中，最优选在III族氮化物或氮化镓系二极管中，电气地形成或隔离p-n结，以当为使用安装二极管时最小化或避免不希望有的电触点和通路并/或防止在裸片分离的过程中对p-n结造成损伤。在这点上，本方法包含以下步骤：在作为p-n结的一部分的氮化镓的p型外延层的中心部分上，淀积欧姆金属触点层；通过在金属层上施加蚀刻掩模并去除部分蚀刻掩模和金属层，对金属层进行构图；然后将离子注入未被蚀刻掩模覆盖的p型外延层的周边部分中。
在稍微更详细的方面中，本方法可以包含以下步骤：掩蔽欧姆金属层的一部分(并可能会掩蔽欧姆触点上的键合焊盘)；从外延层去除保留的暴露的欧姆金属触点层；用足以增加暴露部分的电阻率(并可能会使暴露部分具有半绝缘性)的原子注入外延层的暴露部分中；并从欧姆触点(以及键合焊盘)去除掩模，由此制成p型层的高电阻率部分。在这一点上，本方法可以包含以下步骤：在掩蔽的步骤之前淀积欧姆触点和键合焊盘，并用光刻胶掩蔽欧姆触点金属。
回到图5，更详细地，该图还示出总称为60的器件前体(precursor)。二极管前体60包含衬底61(在一些实施方式中包含n型SiC)、衬底61上的n型氮化镓外延层62、n型层62上的p型氮化镓外延层63、p型层63上的欧姆触点层65、欧姆触点层65上的金属键合焊盘66。形成衬底和各外延层以及淀积欧姆触点和键合焊盘的各步骤一般在本领域中是公知的，这里不再详述。在包含但不限于共同受让的美国专利No.6297522、No.6217662、No.6063186、No.5679153、No.5393993和No.5119540的发布的授权的专利中包含了代表性的说明。
图5(B)示出在光刻胶被淀积、掩蔽和构图以在图5(B)中所示的整个键合焊盘和欧姆触点65的一些但非全部区域上形成光刻胶部分67之后的二极管前体60。然后，蚀刻图5(B)中的前体，以去除未被光刻胶67覆盖的欧姆触点层65的部分。可以以任意适当的方式进行这种蚀刻，使用氯系等离子体的反应离子蚀刻(RIE)是一种可能的方法。蚀刻得到图5(C)中所示的结构，其中，欧姆触点的尺寸已被减小到由65(a)表示的区域。图5(C)还示出，在去除欧姆触点层65的一部分后，露出p型外延氮化镓层的部分。
由此图5(D)示出离子70的注入(示意性)，以在限定和隔离结64的p型氮化镓层63中形成高电阻性区71。在一些实施方式中，高电阻性注入区71具有半绝缘性。
作为替代方案，如果欧姆触点层65足够薄，从而基本上不妨碍注入步骤，那么可以在蚀刻欧姆触点层65的步骤之前进行图5(D)中所示的注入步骤。
在去除光刻胶67时，得到图5(E)中所示的前体结构。然后，可以将该前体结构分成为单个的裸片。
由于光刻胶67用作两个步骤的掩模(蚀刻欧姆触点层65和注入离子70)，因此本发明的方法减少了制造周期、晶片操作和化学消耗，同样减少了与掩蔽和蚀刻过程相关的生产率下降。
图6(A)～(D)中示出本发明的另一实施方式。在该实施方式中，提供包含衬底81和外延区82和83的晶片80。如图6(A)所示，在外延区83上形成金属叠层86。如上所述，外延区83具有第一导电类型，外延区82具有与第一导电类型相反的第二导电类型。外延区82和83可分别包含一个或更多个具有相同的导电类型的层。金属叠层86可以包含多个金属层，这些金属层的每一个具有特定的功能。例如，金属叠层86可以包含用于与外延区83形成欧姆触点的金属层。金属叠层86还可以包含反射体、阻挡层、粘接层、键合层和/或其它层。
如图6(B)所示，在金属叠层86上淀积蚀刻掩模85，并通过光刻法对其进行构图，以形成选择性地露出金属叠层86的表面部分86A的开口。作为替代方案，可以通过本领域公知的光刻、淀积和提离(liftoff)技术形成金属叠层86。即，可以通过以下步骤形成金属叠层86：将表层(blanket)光刻胶施加到外延区83的表面上；通过使光刻胶曝光和显影，对其进行构图；淀积金属作为表层并提离不希望有的金属。
现在参照图6(C)，选择性地蚀刻金属叠层86，以露出外延区83的表面部分83A。然后通过常规方法去除蚀刻掩模85。然后将离子87注入外延区83的暴露部分中，以上述方式使注入区84具有高电阻性，并在该结构内形成p-n结区域88。在该实施方式中，构图的金属层86用作注入掩模。
最后，如图6(D)所示，通过使用常规技术，去除蚀刻/注入掩模85并使单个的裸片89分离，使得被限定的p-n结区域88被裸片的侧壁90隔离，并由此在物理上和电气上被隔离。
实验：
在评估本发明时，进行以下注入工序：
在以下评估的每一个中，提供包含n型碳化硅衬底、n型外延区和p型外延区的LED前体。p型外延区包含掺杂载流子浓度为约1～5×1017cm-3的Mg的GaN/AlGaN层且总厚度为约210nm。在第一评估中，实施以下连续剂量：20keV的剂量为1013每平方厘米(cm-2)的一价氮(N+1)、125keV的剂量为1.4×1013cm-2的N+1和125keV的剂量为2×1013cm-2的二价氮(N+2)。
在第二评估中，以1013cm-2的剂量在20keV下注入N+1氮，然后是125keV的剂量为1.4×1013cm-2的一价氮。
在第三评估中，通过使用剂量为1013cm-2的N+1，在20keV下实施第一剂量，然后是125keV的1.4×1013cm-2的剂量，然后是190keV的剂量为1.7×1013cm-2的N+1。
在这三种条件下，都进行结隔离和形成。通过探测邻近的金属叠层并执行连续测量，对结隔离进行验证。在p-n结的击穿之前，没有观察到可测的电流。注入的氦和氢也产生得到在室温下将几乎任何离子注入p型氮化镓中将导致材料电阻大大增加的可能结论的电阻率条件。
但本发明人不希望受任何特定理论的束缚。因此，为了说明而非限定，提供这里讨论的可能的结论。
这些注入步骤使得结的边缘具有绝缘性和不活泼性(是所希望的)。由于p型氮化镓表现出的低空穴浓度(约1×1017cm-3)，因此注入步骤对于p型氮化镓也是有利的。由本发明的注入产生的不活泼特性在直到接近900℃的温度是稳定的。因此，由本技术得到的结隔离可用于包含p型层的任何氮化物器件中。从而，蓝宝石上以及碳化硅和其它衬底上的基于氮化物的发光二极管同样可从用于结隔离的注入的使用中受益。
在从Cree公司得到的商业裸片上，进行以下评估。
标准注入条件(1)如下。还检测了其它条件(2)～(5)。条件(2)目的在于评估每个注入离子消除的载流子的数量。条件(3)和条件(5)目的在于评估仅在器件的p侧上的注入效果。条件(4)评估与(1)和(2)比较类似的捕获载流子的效率。在进行注入的过程中，已确定，与Cree的蓝色LED相比，Cree的绿色LED需要更高的能量注入。
对蓝色采取的注入条件(表示连续剂量)：
(1)20keV时为1×1013、125keV时为1.4×1013、190keV时为1.7×1013(标准三剂量条件)
(2)20keV时为1×1012、125keV时为1×1012、190keV时为1.7×1012(1/10剂量上的标准条件)
(3)125keV时为1.4×1013(来自#1的标准条件的单剂量)
(4)125keV时为1.4×1012(#4的1/10剂量)
(5)30keV时为1×1013、100keV时为1.4×1013
对于Cree的蓝色发光二极管，并基于TRIM模拟，(1)和(2)的190keV注入比在n侧放置190keV注入氮的大多数的p-n结深得多。对(3)和(4)的125keV时为单剂量和(5)的双剂量进行考虑。100和125keV能量使氮浓度的峰值位于或大致位于表面之下1500～1800A的p-n结上。100和125keV注入的模拟峰值分别为约1600A和2000A。GaN材料被从低电阻率转变成高电阻率。
P型GaN的厚度为约1200～1500A，自由空穴浓度为约2～5×1017/cm3。
P型AlGaN的厚度为约300A，空穴浓度为约5～20×1016/cm3。
条件(1)对于蓝色LED总是有效(即，希望的隔离和静电放电(ESD)产量)。
条件(2)成功地隔离器件，但ESD产量较差。
条件(3)隔离器件，ESD产量良好。
条件(4)没有很好地隔离器件且没有提供良好的ESD产量。
条件(5)隔离器件，ESD产量良好。
对于Cree的绿色发光二极管，条件(1)～(5)的每一个都产生高电阻率p型材料并隔离相邻的器件，但没有一个条件能产生良好的ESD产量。但是，添加2×1013/cm2的剂量的230keV氮注入对于隔离和ESD产量都十分有效。
生产恢复过程：用后期制作对其它器件进行钝化，在这些情况下，器件具有约1600A厚的氮化硅覆盖层。对于蓝色的最佳条件仍然是条件(1)，但是需要额外的30keV的能量，以渗透钝化层。通过将额外的30keV添加到以2E13/cm2添加的230keV注入上，对于绿色LED得到类似的结果。剂量不变。
电阻率的估计：电阻率被估计为大于2×103欧姆-cm。通过评估具有2伏特的施加电压的两个相邻焊盘之间的电流流动，完成上述估计。得到的电流是测量不到的(＜50nA)。这对应于大于40×106欧姆的电阻。焊盘之间的距离是70微米，宽度是230微米。从而在它们之间平方数是约0.3。忽略边缘效应(fringing)，以给出电阻率的最差情况下限，作为估计。这给出表面电阻的下限：133×106欧姆/□。如果取厚度为0.15×10-4cm，则产生大于2000欧姆-cm的电阻率。
已在附图和说明书中阐明了本发明的实施方式，并且，虽然使用了特定的术语，但对于它们的使用仅是一般性和说明性的，其目的不在于限定，本发明的范围是在权利要求书中被限定的。

Claims (21)

1.一种发光二极管，包括：
在引线框架上的发光二极管；
上述二极管包含：
衬底；
所述衬底上的III族氮化物的第一外延区，所述第一外延区具有第一导电类型；
所述第一外延区上的III族氮化物的第二外延区，所述第二外延区具有与所述第一导电类型相反的第二导电类型并与所述第一外延区之间形成p-n结；
与所述III族氮化物的第二外延区接触的欧姆触点，位于所述III族氮化物的第二外延区和所述引线框架之间，用来提供从所述引线框架到所述III族氮化物的第二外延区的电接触；以及
在所述第一外延区上并围绕所述第二外延区的III族氮化物隔离区，与所述第二外延区相比，所述III族氮化物的隔离区具有更高的电阻率，以用于把所述p-n结与过量的不希望有的金属半导体连接隔离开来。
2.根据权利要求1的发光二极管，其特征在于，所述隔离区具有大于2000Ω-cm的电阻率。
3.根据权利要求1的发光二极管，其特征在于，所述隔离区具有半绝缘性，即在室温下具有超过1×105Ω-cm的电阻率。
4.根据权利要求1的发光二极管，其特征在于，所述衬底包含选自包含碳化硅、蓝宝石、ZnO、MgO、尖晶石、硅、氮化镓和氮化铝的组的材料。
5.根据权利要求1的发光二极管，其特征在于，所述衬底选自包含导电性衬底和半绝缘性衬底的组，其中所述半绝缘性衬底在室温下具有超过1×105Ω-cm的电阻率。
6.根据权利要求1的发光二极管，还包括位于所述第一和第二外延区上并选自包含氮化硅、二氧化硅和绝缘性聚合物的组的钝化层。
7.根据权利要求1的发光二极管，包括：
在所述衬底和所述第一外延区之间、位于所述衬底上的缓冲层；
所述第一外延区和所述第二外延区在所述缓冲层上形成用于当在其中施加电流时提供光发射的半导体活性结构的至少一部分；
所述隔离区包含位于所述活性结构上并包围所述第二外延区的高电阻性氮化镓边界，用于在电气上隔离所述活性结构的部分；和
与所述二极管接触的第二欧姆触点，用于向所述二极管和所述活性结构施加电流并从中产生所希望的光发射。
8.根据权利要求7的发光二极管，其特征在于，所述高电阻性氮化镓边界具有足够大的电阻率，以防止在所述高电阻性氮化镓边界与金属接触时出现肖特基行为。
9.根据权利要求1的发光二极管，其特征在于：
所述衬底是n型导电性碳化硅衬底；
所述III族氮化物的第一外延区是n型；
所述III族氮化物的第二外延区是p型。
10.根据权利要求7的发光二极管，其特征在于，与所述第二外延区接触的所述欧姆触点选自包含铂、镍、金、钛、铝、银和其组合的组。
11.一种发光二极管的制造方法，包括以下步骤：
在衬底上形成具有第一导电类型的第一外延区；
在所述第一外延区上形成具有第二导电类型的第二外延区，所述第一外延区和所述第二外延区形成p-n结；
在所述第二外延区的中心部分上淀积欧姆金属触点层，所述金属触点层使所述第二外延区的表面的周边部分露出；和
将离子注入所述第二外延区的所述周边部分中，以限定充分掺杂了被注入离子而具有高电阻的被注入的周边，从而把p-n结隔离在被注入的周边内；以及
把所述二极管放置在引线框架上，与引线框架欧姆接触，使得所述第二外延区的高电阻部分把p-n结与过量的不希望有的金属半导体连接隔离开来。
12.根据权利要求11的方法，还包括以下步骤：
将光刻胶施加到所述欧姆金属触点层上；
对所述光刻胶进行构图；
选择性地蚀刻所述欧姆金属触点层的部分，以露出所述第二外延区的表面的部分。
13.根据权利要求12的方法，还包括以下步骤：在将离子注入所述第二外延区中之前，去除光刻胶。
14.根据权利要求12的方法，还包括以下步骤：在去除所述光刻胶之前，将离子注入所述第二外延区中。
15.根据权利要求12的方法，还包括以下步骤：在所述第二外延区的露出的部分上，淀积选自包含二氧化硅、氮化硅、绝缘性聚合物和它们的组合的组的钝化层。
16.根据权利要求11的方法，包括以下步骤：注入选自包含氮、磷、铝、氦和氢的组的离子。
17.根据权利要求11的方法，其特征在于，所述将离子注入所述第二外延区的所述周边部分中以限定充分掺杂了被注入离子而具有高电阻的被注入的周边的步骤包含根据选自包含离子能量、离子剂量和它们的组合的组的因素相互不同的至少两个注入步骤。
18.根据权利要求11的方法，包括以下步骤：将能量为100～200keV、剂量为1～2×1013cm-2的离子注入p型载流子浓度为1×1017cm-3的第二外延区中。
19.根据权利要求11的方法，其中所述发光二极管进一步包括：所述欧姆金属触点层上的键合焊盘，以及其中所述将离子注入所述第二外延区的所述周边部分中以限定充分掺杂了被注入离子而具有高电阻的被注入的周边的步骤包括：：
使用掩模掩蔽所述欧姆金属触点层的部分或整个所述键合焊盘；
从所述第二外延区去除剩余的暴露的欧姆金属触点层；
将足以使所述暴露的部分具有高电阻性的离子注入所述第二外延区的所述暴露的部分中；以及
从所述欧姆金属触点层和所述键合焊盘去除所述掩模，以由此制成所述第二外延区的钝化部分。
20.根据权利要求19的方法，包括以下步骤：在所述掩蔽步骤之前，淀积所述欧姆金属触点层和所述键合焊盘。
21.根据权利要求19的方法，包括以下步骤：用光刻胶作为掩模掩蔽所述欧姆金属触点层。
CN2004800125618A 2003-05-09 2004-05-06 通过离子注入进行隔离的led制造方法 Active CN1802755B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US32018203P 2003-05-09 2003-05-09
US60/320,182 2003-05-09
PCT/US2004/014023 WO2004102686A1 (en) 2003-05-09 2004-05-06 Led fabrication via ion implant isolation

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2009102088552A Division CN101697366B (zh) 2003-05-09 2004-05-06 通过离子注入进行隔离的发光二极管

Publications (2)

Publication Number Publication Date
CN1802755A CN1802755A (zh) 2006-07-12
CN1802755B true CN1802755B (zh) 2012-05-16

Family

ID=33449503

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2004800125618A Active CN1802755B (zh) 2003-05-09 2004-05-06 通过离子注入进行隔离的led制造方法
CN2009102088552A Active CN101697366B (zh) 2003-05-09 2004-05-06 通过离子注入进行隔离的发光二极管

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2009102088552A Active CN101697366B (zh) 2003-05-09 2004-05-06 通过离子注入进行隔离的发光二极管

Country Status (6)

Country Link
US (1) US7338822B2 (zh)
EP (1) EP1623467B1 (zh)
JP (2) JP5122817B2 (zh)
CN (2) CN1802755B (zh)
TW (1) TWI347683B (zh)
WO (1) WO2004102686A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227801B2 (en) 2020-03-19 2022-01-18 International Business Machines Corporation Formation of contacts for semiconductor devices

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5122817B2 (ja) * 2003-05-09 2013-01-16 クリー インコーポレイテッド イオン・インプラント・アイソレーションによるｌｅｄ製作
JP4766845B2 (ja) * 2003-07-25 2011-09-07 シャープ株式会社 窒化物系化合物半導体発光素子およびその製造方法
US8034643B2 (en) * 2003-09-19 2011-10-11 Tinggi Technologies Private Limited Method for fabrication of a semiconductor device
WO2005029572A1 (en) * 2003-09-19 2005-03-31 Tinggi Technologies Private Limited Fabrication of conductive metal layer on semiconductor devices
US20050194584A1 (en) * 2003-11-12 2005-09-08 Slater David B.Jr. LED fabrication via ion implant isolation
JP2007535804A (ja) * 2004-03-15 2007-12-06 ティンギ テクノロジーズ プライベート リミテッド 半導体デバイスの製造
EP1756875A4 (en) * 2004-04-07 2010-12-29 Tinggi Technologies Private Ltd FABRICATION OF A RETROFLECTIVE LAYER ON SEMICONDUCTOR ELECTROLUMINESCENT DIODES
US7592634B2 (en) * 2004-05-06 2009-09-22 Cree, Inc. LED fabrication via ion implant isolation
US8174037B2 (en) 2004-09-22 2012-05-08 Cree, Inc. High efficiency group III nitride LED with lenticular surface
SG130975A1 (en) 2005-09-29 2007-04-26 Tinggi Tech Private Ltd Fabrication of semiconductor devices for light emission
SG131803A1 (en) * 2005-10-19 2007-05-28 Tinggi Tech Private Ltd Fabrication of transistors
SG133432A1 (en) 2005-12-20 2007-07-30 Tinggi Tech Private Ltd Localized annealing during semiconductor device fabrication
KR20080106402A (ko) 2006-01-05 2008-12-05 일루미텍스, 인크. Ｌｅｄ로부터 광을 유도하기 위한 개별 광학 디바이스
JP2008041811A (ja) * 2006-08-03 2008-02-21 Ngk Spark Plug Co Ltd 配線基板および多数個取り配線基板ならびにその製造方法
SG140473A1 (en) 2006-08-16 2008-03-28 Tinggi Tech Private Ltd Improvements in external light efficiency of light emitting diodes
US7646024B2 (en) * 2006-08-18 2010-01-12 Cree, Inc. Structure and method for reducing forward voltage across a silicon carbide-group III nitride interface
SG140512A1 (en) * 2006-09-04 2008-03-28 Tinggi Tech Private Ltd Electrical current distribution in light emitting devices
WO2008042351A2 (en) 2006-10-02 2008-04-10 Illumitex, Inc. Led system and method
US8674593B2 (en) * 2007-05-31 2014-03-18 Nthdegree Technologies Worldwide Inc Diode for a printable composition
EP2240968A1 (en) 2008-02-08 2010-10-20 Illumitex, Inc. System and method for emitter layer shaping
US20090261346A1 (en) * 2008-04-16 2009-10-22 Ding-Yuan Chen Integrating CMOS and Optical Devices on a Same Chip
TW201034256A (en) 2008-12-11 2010-09-16 Illumitex Inc Systems and methods for packaging light-emitting diode devices
JP2010199558A (ja) * 2009-01-27 2010-09-09 Panasonic Corp 半導体装置およびその製造方法
US8096671B1 (en) 2009-04-06 2012-01-17 Nmera, Llc Light emitting diode illumination system
US8585253B2 (en) 2009-08-20 2013-11-19 Illumitex, Inc. System and method for color mixing lens array
US8449128B2 (en) 2009-08-20 2013-05-28 Illumitex, Inc. System and method for a lens and phosphor layer
US8263422B2 (en) * 2010-04-26 2012-09-11 Varian Semiconductor Equipment Associates, Inc. Bond pad isolation and current confinement in an LED using ion implantation
DE102010026518A1 (de) * 2010-07-08 2012-01-12 Osram Opto Semiconductors Gmbh Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips
KR101782081B1 (ko) * 2010-08-30 2017-09-26 엘지이노텍 주식회사 발광 소자
US20120097918A1 (en) * 2010-10-20 2012-04-26 Varian Semiconductor Equipment Associates, Inc. Implanted current confinement structure to improve current spreading
US8664027B2 (en) 2011-02-11 2014-03-04 Varian Semiconductor Associates, Inc. LED mesa sidewall isolation by ion implantation
US8927999B2 (en) * 2011-11-21 2015-01-06 Avogy, Inc. Edge termination by ion implantation in GaN
DE102012108883A1 (de) * 2012-09-20 2014-03-20 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung von optoelektronischen Halbleiterchips
TWI495154B (zh) * 2012-12-06 2015-08-01 Genesis Photonics Inc 半導體結構
US9985190B2 (en) * 2016-05-18 2018-05-29 eLux Inc. Formation and structure of post enhanced diodes for orientation control
CN106711301B (zh) * 2015-11-12 2020-10-27 美科米尚技术有限公司 发光二极管与其制作方法
CN106024623B (zh) * 2016-06-29 2019-03-01 江苏能华微电子科技发展有限公司 一种氮化镓肖特基二极管及其制作方法
TWI703726B (zh) 2016-09-19 2020-09-01 新世紀光電股份有限公司 含氮半導體元件
US10892137B2 (en) * 2018-09-12 2021-01-12 Entegris, Inc. Ion implantation processes and apparatus using gallium
DE102019129619A1 (de) * 2019-11-04 2021-05-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches halbleiterbauteil
GB2590450B (en) * 2019-12-18 2022-01-05 Plessey Semiconductors Ltd Light emitting diode precursor
CN111653565B (zh) * 2020-03-11 2023-03-17 厦门市三安集成电路有限公司 一种高阻抗半导体电阻器结构及其制备方法
CN114141916B (zh) * 2021-11-24 2023-08-01 福州大学 纳米尺寸led芯片阵列及其制备方法
CN114628432B (zh) * 2022-02-28 2023-03-10 诺视科技(苏州)有限公司 一种半导体装置的制作方法及半导体装置

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE791929A (fr) 1971-12-02 1973-03-16 Western Electric Co Procede de fabrication de regions isolantes dans un corps de semi-conducteur
US4968582A (en) * 1988-06-28 1990-11-06 Mcnc And University Of Nc At Charlotte Photoresists resistant to oxygen plasmas
US5114827A (en) * 1988-06-28 1992-05-19 Microelectronics Center Of N.C. Photoresists resistant to oxygen plasmas
US5119540A (en) * 1990-07-24 1992-06-09 Cree Research, Inc. Apparatus for eliminating residual nitrogen contamination in epitaxial layers of silicon carbide and resulting product
JPH0394481A (ja) * 1989-09-07 1991-04-19 Ricoh Co Ltd アレイ状半導体発光装置
US5210051A (en) * 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5248760A (en) * 1991-01-25 1993-09-28 Unc At Charlotte Chemically cured low temperature polyimides
JPH0546052U (ja) * 1991-11-19 1993-06-18 三洋電機株式会社 発光ダイオード装置
JPH0697498A (ja) * 1992-09-17 1994-04-08 Toshiba Corp 半導体発光素子
US5393642A (en) * 1992-12-31 1995-02-28 The University Of North Carolina At Charlotte Ionic modification of organic resins and photoresists to produce photoactive etch resistant compositions
US5416342A (en) * 1993-06-23 1995-05-16 Cree Research, Inc. Blue light-emitting diode with high external quantum efficiency
US5393993A (en) * 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5449925A (en) 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
US5592501A (en) * 1994-09-20 1997-01-07 Cree Research, Inc. Low-strain laser structures with group III nitride active layers
US5631190A (en) * 1994-10-07 1997-05-20 Cree Research, Inc. Method for producing high efficiency light-emitting diodes and resulting diode structures
US5679153A (en) * 1994-11-30 1997-10-21 Cree Research, Inc. Method for reducing micropipe formation in the epitaxial growth of silicon carbide and resulting silicon carbide structures
SE9500146D0 (sv) 1995-01-18 1995-01-18 Abb Research Ltd Halvledarkomponent i kiselkarbid
US5718760A (en) * 1996-02-05 1998-02-17 Cree Research, Inc. Growth of colorless silicon carbide crystals
JP3688843B2 (ja) * 1996-09-06 2005-08-31 株式会社東芝 窒化物系半導体素子の製造方法
US5866925A (en) * 1997-01-09 1999-02-02 Sandia Corporation Gallium nitride junction field-effect transistor
US6217662B1 (en) * 1997-03-24 2001-04-17 Cree, Inc. Susceptor designs for silicon carbide thin films
JPH10294491A (ja) * 1997-04-22 1998-11-04 Toshiba Corp 半導体発光素子およびその製造方法ならびに発光装置
US6201262B1 (en) * 1997-10-07 2001-03-13 Cree, Inc. Group III nitride photonic devices on silicon carbide substrates with conductive buffer interlay structure
US6063186A (en) * 1997-12-17 2000-05-16 Cree, Inc. Growth of very uniform silicon carbide epitaxial layers
JP3516433B2 (ja) * 1997-12-19 2004-04-05 昭和電工株式会社 化合物半導体発光素子
US5998232A (en) * 1998-01-16 1999-12-07 Implant Sciences Corporation Planar technology for producing light-emitting devices
JPH11214800A (ja) * 1998-01-28 1999-08-06 Sony Corp 半導体装置およびその製造方法
US6090300A (en) * 1998-05-26 2000-07-18 Xerox Corporation Ion-implantation assisted wet chemical etching of III-V nitrides and alloys
JP2000077713A (ja) * 1998-08-27 2000-03-14 Sanyo Electric Co Ltd 半導体発光素子
US6459100B1 (en) * 1998-09-16 2002-10-01 Cree, Inc. Vertical geometry ingan LED
US6331450B1 (en) 1998-12-22 2001-12-18 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device using group III nitride compound
US6432788B1 (en) * 1999-07-22 2002-08-13 Implant Sciences Corporation Method for fabricating an emitter-base junction for a gallium nitride bipolar transistor
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
JP3424634B2 (ja) * 2000-01-27 2003-07-07 日亜化学工業株式会社 窒化物半導体レーザ素子
JP2001237499A (ja) * 2000-02-22 2001-08-31 Sony Corp 半導体発光素子の製造方法
TW493284B (en) * 2000-09-06 2002-07-01 Highlink Technology Corp LED device and the manufacturing method thereof
US6255129B1 (en) * 2000-09-07 2001-07-03 Highlink Technology Corporation Light-emitting diode device and method of manufacturing the same
US20020096496A1 (en) * 2000-11-29 2002-07-25 Bela Molnar Patterning of GaN crystal films with ion beams and subsequent wet etching
US6800876B2 (en) * 2001-01-16 2004-10-05 Cree, Inc. Group III nitride LED with undoped cladding layer (5000.137)
US6791119B2 (en) * 2001-02-01 2004-09-14 Cree, Inc. Light emitting diodes including modifications for light extraction
US6547249B2 (en) * 2001-03-29 2003-04-15 Lumileds Lighting U.S., Llc Monolithic series/parallel led arrays formed on highly resistive substrates
JP3765246B2 (ja) * 2001-06-06 2006-04-12 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子の製造方法
US6740906B2 (en) * 2001-07-23 2004-05-25 Cree, Inc. Light emitting diodes including modifications for submount bonding
JP5122817B2 (ja) * 2003-05-09 2013-01-16 クリー インコーポレイテッド イオン・インプラント・アイソレーションによるｌｅｄ製作

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227801B2 (en) 2020-03-19 2022-01-18 International Business Machines Corporation Formation of contacts for semiconductor devices

Also Published As

Publication number Publication date
JP2006528435A (ja) 2006-12-14
WO2004102686A1 (en) 2004-11-25
EP1623467A1 (en) 2006-02-08
US20050029533A1 (en) 2005-02-10
JP5122817B2 (ja) 2013-01-16
JP2011187966A (ja) 2011-09-22
US7338822B2 (en) 2008-03-04
CN101697366B (zh) 2012-12-19
CN101697366A (zh) 2010-04-21
JP5491439B2 (ja) 2014-05-14
TW200501459A (en) 2005-01-01
TWI347683B (en) 2011-08-21
EP1623467B1 (en) 2016-12-07
US20060108595A9 (en) 2006-05-25
CN1802755A (zh) 2006-07-12

Similar Documents

Publication Publication Date Title
CN1802755B (zh) 通过离子注入进行隔离的led制造方法
US7943406B2 (en) LED fabrication via ion implant isolation
US7592634B2 (en) LED fabrication via ion implant isolation
US6998642B2 (en) Series connection of two light emitting diodes through semiconductor manufacture process
CN102484920B (zh) 用于串联连接的led的基板中的齐纳二极管保护网络
US20060202225A1 (en) Submount for use in flipchip-structured light emitting device including transistor
CN100435368C (zh) 倒装芯片发光二极管及其制造方法
CN101714606A (zh) 具有电流阻挡结构的发光器件及制造具有电流阻挡结构的发光器件的方法
KR20110086724A (ko) 성장 기판을 제거한 직렬 연결 플립칩 ｌｅｄ
WO2012091311A2 (en) High efficiency light emitting diode
KR101158071B1 (ko) 다수의 셀이 결합된 발광 소자 및 이의 제조 방법
CN104465647A (zh) 堆叠的保护装置及相关制造方法
CN106025017B (zh) 具有静电保护的发光二极管及其制作方法
KR101171356B1 (ko) 다수의 셀이 결합된 발광 소자 및 이의 제조 방법
JP5543514B2 (ja) 半導体発光素子及びその製造方法
EP1605518A2 (en) Zener diode and method for fabricating the same
KR100715456B1 (ko) 다수의 셀이 결합된 발광 소자의 제조 방법
KR100663907B1 (ko) 다수의 셀이 결합된 발광 소자 및 이의 제조 방법
JP2006186354A (ja) ジェナーダイオード、その製造方法及びパッケージング方法
CN113690297B (zh) 氮化物器件及其制备方法
CN116504893A (zh) 一种抗静电的垂直结构led芯片及其制作方法
TW202347828A (zh) 微型ｌｅｄ結構和微型顯示面板
KR100617866B1 (ko) 제너 다이오드 제조 및 패키징 방법
KR20130127113A (ko) 발광 다이오드 패키지용 제너 다이오드 칩 및 그의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20211018

Address after: California, USA

Patentee after: Kerui led Co.

Address before: North Carolina USA

Patentee before: CREE, Inc.

TR01 Transfer of patent right