CN1808905A - 用低压摆动减小可编程逻辑器件中路由信号的功率的方法 - Google Patents

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CN1808905A CN200610005002.5A CN200610005002A CN1808905A CN 1808905 A CN1808905 A CN 1808905A CN 200610005002 A CN200610005002 A CN 200610005002A CN 1808905 A CN1808905 A CN 1808905A
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Abstract

提供了减小电压摆动的信号路径电路，其降低了可编程逻辑器件的互连资源的内部信令功率消耗。所述减小电压摆动的信号路径电路包括倒置的路由驱动器电路，用来限制驱动器电路的输出信号的电压范围。

Description

用低压摆动减小可编程 逻辑器件中路由信号的功率的方法
技术领域
本发明一般地涉及可编程逻辑器件(PLD)，并更具体地涉及减小这样的器件中的功率消耗。
背景技术
应该注意，这里所用的术语PLD是为了覆盖可编程逻辑的广泛范围的。这包括这样的器件，所述器件通常称为CPLD(复杂可编程逻辑器件)，诸如来自San Jose，California的Altera公司的MAX7000；FPGA(现场可编程门阵列)，诸如来自Altera的Stratix；或结构化ASIC(金属可编程逻辑)，诸如来自Altera的Hardcopy。
在Cliff等人的美国专利5,909,126和5,963,049中示出了已知的可编程逻辑器件的示例，在此将上述专利全部引入作为参考。PLD典型地包括大量的可编程逻辑区域和其他操作资源，诸如存储器、输入/输出电路等，其可选择地经由所述器件上的可编程互连资源进行互连。例如，PLD上的可编程逻辑的每个区域可编程用来对施加于该区域上的若干输入信号执行若干相对简单的逻辑功能中的任意功能，以便产生一个或多个输出信号，所述输出信号表明了对输入信号执行所选逻辑功能的结果。所述互连资源可编程用来以多种模式或配置中的任意模式或配置传送电压信号(从接地电压VSS(例如“LOW”电压信号)到源电压VCC(例如“HIGH”电压信号))到逻辑区域、从逻辑区域传送电压信号以及在逻辑区域之间传送电压信号。例如，互连资源可被用于级联若干逻辑区域，以使得可以执行比任一逻辑区域可执行的任务复杂的逻辑任务。
对于PLD中的每个单独的互连路径或通路，典型地使用单个导体。单个或多个MOS传递门(由PLD上的可编程存储器元件或电路所控制)被用于通过所述器件的互连资源而选择性地将每个导体与其他导体互连，以提供各种信号路由(routing)。
可通过对NMOS传递门(如本领域技术人员所理解的那样，类似的操作原理将应用于PMOS传递门)的描述来简明地说明典型单晶体管传递门的操作。根据NMOS传递门的栅极端子VGATE和其源极端子VSOURCE之间的电位差是否超过了阈电压VT，NMOS传递门担当“打开”或“关闭”开关。(如本领域中公知的，在MOS器件的“源极”和“漏极”端子之间没有物理差异。)当VGATE-VSOURCE小于VT时，NMOS传递门处于“切断”状态，因而担当“打开”开关；当VGATE-VSOURCE大于VT时，NMOS传递门处于传导状态，因而担当“关闭”开关。
如本领域所公知的，VT不是对于MOS晶体管的离散值；它可以被认为是由多种二阶效应，诸如衬底偏置和亚阈传导(subthresholdconduction)，所影响的值域。不过，为了简化对本发明原理的说明，此处所讨论的VT将仿佛是离散值，而不是值域。
随着缩小器件几何形状的当前趋势(例如0.18μm工艺降至0.13μm、90nm、65nm或更低)以及随之使用日益降低的操作电压(例如，电源电压、偏置电压等等)，所述电压正接近可与VT相比较的电平，晶体管传递门的能力构建成以相对高速运行，而与此同时，使泄漏电流最小化是所要克服的困难的设计障碍。
此外，使器件几何形状更小的这种趋势以及随之对更低操作电压的使用正产生速度(例如，传递门晶体管转为导通(ON)的响应时间)与泄漏电流(例如，当传递门晶体管转为断开(OFF)时通过其的电流)之间的设计折中，这是之前较大的器件几何形状和随之对较高操作电压的使用所未曾经历过的。即，如果传统设计技术被应用于较小的器件几何形状，则高速传递门操作会伴随高泄漏电流，而低泄漏电流会伴随低速传递门操作。高泄漏电流是不想要的，因为它会导致过热、功率损失和较差性能。
关联于缩小几何形状的另一问题是随之对较低操作电压的使用。此较低操作电压典型地是提供给器件的标称电压，并对诸如可配置存储单元(例如SRAM)的某种电路而言，它可能不足以正常操作。例如，当电源电压降低时，软错误率会增加，因为减小了翻转(flip)单元(从一个逻辑状态到另一个)所需的临界电荷。
通过对互连导体的充电和放电消耗了器件电压大部分。以较低的操作电压，NMOS传递门的VT下降(drop)成为了操作电压的更显著部分或百分比。这可以导致传统PLD互连电路中的若干问题。例如，信令(singling)变慢，而电路更容易受到并联导体之间的电容性串音的影响。
因而，提供用于降低可编程逻辑器件的内部信令功率消耗的改进的技术、系统和方法将是想要的。
发明内容
根据本发明，提供了用于降低可编程逻辑器件的内部信令功率消耗的改进的技术、系统和方法。
本发明通过减小需要被路由通过互连资源的电荷总量来实现可编程逻辑器件的较低功率消耗。提供驱动器电路用于经由互连导体将路由信号从源操作电路驱动到接收器电路。驱动器电路限制路由信号，使其始终不会被驱动到可编程逻辑器件的电源的极限。
根据本发明，提供了可编程逻辑器件，其包括第一操作电路、第二操作电路、耦合于所述第一操作电路的输出信号的路由驱动器电路、耦合于所述第二操作电路的输入的路由接收器电路，以及从所述驱动器电路延伸到所述接收器电路的互连导体。所述驱动器电路被配置成将路由信号驱动到所述互连导体上，使得所述路由信号的电压摆动(swing)小于所述第一操作电路的输出信号的电压摆动。
附图说明
在连同附图考虑以下详细描述时，本发明的上述和其他优点将变得更明显，在所有附图中，相同标号指示相同部分，并且在附图中：
图1是可以根据本发明构造的说明性PLD的典型部分的简化示意框图；
图2是根据本发明的说明性信令电路的简化示意框图；
图3是根据本发明的其他说明性信令电路的简化示意框图；
图4是根据本发明的其他说明性信令电路的简化示意框图；
图5是在图2-4中所示的类型的现有技术电路的更详细的示意图；
图6是与图5的图类似的、根据本发明对图5电路的部分的可能修改的说明性实施例的详细示意图；
图7是与图5和6的图类似的、根据本发明对图5电路的部分的可能修改的第二说明性实施例的详细示意图；以及
图8是使用根据本发明的具有信令电路的可编程逻辑器件的说明性系统的简化框图。
具体实施方式
图1示出了可以根据本发明构造的说明性PLD 10的典型部分。PLD 10包括输入/输出(I/O)电路的区域20、可编程逻辑的区域30以及用户可访问存储器的区域40。其他类型的操作电路(例如微处理器电路)也可被包括在PLD 10上。例如，这样的其他电路可以是除了图1中所示电路之外的电路，或者它可以代替区域40中的一些。互连资源也可被包括于PLD 10。这些资源包括水平互连资源50、垂直互连资源60、区域馈电资源70、区域输出资源80以及I/O服务资源90。(图1中的单个行可表示多个基本上并行的导体。)互连资源还包括各种类型的其他互连资源之间的可编程连接。通过由可能连接的导体的相交部分处的标号100所指示的圆圈或其他形状来表示这些可编程连接。连接100可以是由传统可编程功能控制元件(FCE)所控制的相对简单的传统的可编程逻辑连接器(PLC)。
互连资源可编程用来将几乎任何信号源连接于PLD 10中的几乎任何信号目的地。仅作为此的一个示例，来自左上I/O区域20的信号可以通过互连资源被路由到最接近图1中心的逻辑区域30的最低的输入70。各种资源50、60、90和100被用于提供这样的路由。作为另一示例，左上逻辑区域30的输出信号可以被路由到最接近图1中心的逻辑区域30的最高的输入70。各种资源50、60、90和100被用于提供这样的路由。
图2示出了根据本发明的PLD 10(图1)上的一个说明性信令路径布置110。路径110中的信号源可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任意信号源中的任一个。由源20/30/40/100产生的源信号112被施加于路由驱动器电路200。驱动器电路200将源信号112驱动到导体上，作为路由信号113，所述导体可以是类型50、60、70、80或90或PLD 10上使用的导体的任何其他任何类型中的任一种。从驱动器电路200延伸的导体50/60/70/80/90延伸到路由接收器电路300。接收器电路300将导体50/60/70/80/90上的路由信号113传递作为目的地信号114，用于将其施加于所关联的信号目的地，信号目的地(类似于信号源)可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任意信号目的地中的任一个。随后在本说明书中提供了根据本发明的电路200和300的说明性构造的细节。
在图3中示出了根据本发明的PLD 10(图1)上的另一个说明性信令路径布置120。电路200的信号源元件20/30/40/100、路由驱动器电路200以及输出导体50/60/70/80/90可以与图2的相应元件类似。“水平”导体50/60/70/80/90连接于两个(或多个)开关电路106a和106b中的每一个的输入门。每个电路106的输入门由相关联的可编程功能控制元件(FCE)102a/102b来控制。如果电路106想要输入并传递水平导体50/60/70/80/90上的信号，则关联于该电路106的FCE 102被编程用来启动该电路的输入门。接着电路106可以接收水平导体50/60/70/80/90上的路由信号113并将其传递到相关联的“垂直”导体50/60/70/80/90。因此接收路由信号113的每个路由接收器电路300a或300b传递该信号作为目的地信号114，用于由相关联的信号目的地元件20/30/40/100所使用。图3中的每个接收器电路300可以与图2中的电路300类似，并且图3中的信号目的地元件20/30/40/100可以分别与图2中的信号目的地元件类似。
在图4中示出了根据本发明的PLD 10(图1)上的再一个说明性信令路径布置130。图4中的每个信号源元件20/30/40/100可以与图2和3中的信号源元件类似。图4中的每个路由驱动器电路200可以与图2和3中的驱动器电路200类似，除了在图4中示出的每个驱动器电路200具有由FCE 202所控制的输出门以外。因此，仅当由相关联的FCE 202启动相关联的输出门时，图4中的每个驱动器电路200输出路由信号113。以这种方式，可以由两个(或多个)驱动器电路200中的任一个来驱动“垂直”互连导体50/60/70/80/90。
图4中的每个路由接收器电路300可以与图2和3中的接收器电路300类似，除了在图4中示出的每个接收器电路300具有由FCE 302所控制的输入门以外。因此，仅当由相关联的FCE 302启动相关联的输入门时，每个接收器电路300接收路由信号113并传递来自垂直导体50/60/70/80/90的目的地信号114。图4中的每个信号目的地元件20/30/40/100可以与图2和3中的信号目的地元件类似。
图4中的开关电路106可以与图3中的任何开关电路106类似，除了在图4中的电路106还具有由FCE 104所控制的输出门以外。因此，仅当由相关联的FCE 104启动其输出门时，图4中的电路106输出信号。
根据图2-4中示出的说明性示例，将会理解，在说明性PLD 10(图1)中的任意或全部互连资源50/60/70/80/90可以如何根据本发明来发信令或路由电路。
根据本发明的电路和方法提供了一种降低可编程逻辑器件的内部信令功率消耗的系统。具体而言，根据本发明的电路通过减小需要被路由通过器件的各种信令路径的电荷总量来实现可编程逻辑器件的较低功率消耗。典型地，操作电压是被供给到器件的信号路径电路的电源电压，并通常被称为VCC。
根据本发明的信号路径电路通过使用“反向”路由驱动器电路来转换低于源电压的电压。反向路由驱动器电路限制了其在信号路径电路中的输出的范围，以使被路由的信号始终不会被驱动到器件的电源的极限(即，接地至VCC)。例如，在本发明的路由驱动器电路的一实施例中，HIGH输入源信号(例如VCC)被作为路由信号驱动到低于输入源信号的电压的输出电压(例如，VCCP＝VCC-VTN)。同样地，LOW输入源信号(例如VSS)被作为路由信号驱动到高于输入源信号的电压的输出电压(例如，VSSP＝VTP)。在这种情况下，路由驱动器电路限制在信号路径电路中的互连资源上的其输出电压的范围(即，减小了电压摆动)，以降低PLD上的功率消耗。本发明的信号路径电路还可包括路由接收器电路，其具有传递门和锁存器/缓冲器电路的混合，以将路由信号恢复到完全干线(full-rail)，作为目的地信号。
图5示出了现有技术的VCC到VSS的电压电平信号路径电路140的示例。传统信号路径电路140包括路由驱动器电路200a和路由接收电路300a。(在图5-7中使用了具有字母后缀的标号，例如200a、200b、300a、300b等，以帮助区分通常类似的电路的不同的说明性实施例。在之前的图中，具有字母后缀的类似标号被用于不同的目的(即，用以区分相同电路的不同实例)。例如，不应理解为，图4中的电路300a仅可以被构建得与图5中的实施例300a相似。相反地，在图5、6和7中分别示出的实施例300a-c中的任一个可以被用于图4中的电路300a，或实际上被用于图2-4中的任一个中的路由接收器电路的任意实例。)
图5中的每个信号源元件20/30/40/100可以与图2-4中的信号源元件类似。电路140的信号路径中的信号源可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任何信号源中的任一个。由源20/30/40/100产生的源信号112a被施加于路由驱动器电路200a。驱动器电路200a将源信号112a驱动到导体上，所述导体可以是类型50、60、70、80或90或在PLD 10上使用的其他任何类型的导体中的任意导体。从驱动器电路200a延伸的导体50/60/70/80/90延伸到路由接收器电路300a。图5中的每个信号目的地元件20/30/40/100可以与图2-4中的信号目的地元件类似。接收器电路300a传递导体50/60/70/80/90上的路由信号113a作为目的地信号114a，用于施加给相关联的信号目的地，所述信号目的地(与信号源类似)可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任何信号目的地中的任一个。
在图5中，来自相关联信号源20/30/40/100的源信号112a被施加于路由驱动器电路200a的输入端212a。VCC是电源或者逻辑1电压或电势。VSS是接地或者逻辑0电压或电势。元件214a是PMOS晶体管或门。元件216a和218a是NMOS晶体管或门。元件202a是(之前所描述的)FCE。终端220a是路由驱动器电路200a的输出端。元件202a和218a全部是可选的，并可以对任意电路200a而省略，电路200a是对于相关联的互连导体50/60/70/80/90的单独驱动。
在PMOS晶体管214a和NMOS晶体管216a的栅极之间构成的节点A连接于驱动器电路200a的输入端212a。在PMOS晶体管214a的漏极和NMOS晶体管216a的源极之间构成的节点B连接于电路200a的输出端220a(当需要时，可选的晶体管218a可被耦合于节点B和端220a之间)。PMOS晶体管214a的源极耦合于VCC，而NMOS晶体管216a的漏极耦合于VSS。
将会了解，这里关于驱动器电路200a所描述的晶体管的漏极和源极方向并非为了进行限制，而仅为说明可以构建这些晶体管的一种方式。因此，术语“源极”和“漏极”将被解释为它们的最广泛含义。
以下是在图5中所示的现有技术的驱动器电路200a的运行。(此描述假定，如果可选元件202a和218a存在，则FCE 202a被编程用来将晶体管218a转为导通。)当源信号112a为HIGH(即，等于VCC)时，NMOS晶体管216a为导通，而PMOS晶体管214a为断开。当NMOS晶体管216a为导通时，在VSS和节点B之间存在通过晶体管216a的直接路径。因此，驱动器电路200a的输出端220a将低信号VSS作为路由信号113a传递到互连导体50/60/70/80/90。另一方面，当源信号112a为LOW(即，等于VSS)时，PMOS晶体管214a为导通，而NMOS晶体管216a为断开。当PMOS晶体管214a为导通时，在VCC和节点B之间存在通过晶体管214a的直接路径。因此，驱动器电路200a的输出端220a将高频信号VCC作为路由信号113a传递到互连导体50/60/70/80/90。因此，路由驱动器电路200a清楚地作为变换器(inverter)运行。在节点B处的高和低输出电平(以及据此的输出终端220a)分别等于VCC和VSS。换句话说，路由驱动器电路200a的电压摆动等于电源电压。由路由驱动器电路200a所驱动的作为路由信号113a的输出电压的范围自始至终在VCC和VSS之间变化。
被驱动到互连导体50/60/70/80/90上的路由信号113a被施加于路由接收器电路300a。接收器电路300a传递导体50/60/70/80/90上的路由信号113a作为目的地信号114a，用于施加到相关联的信号目的地，所述信号目的地(与信号源类似)可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任何信号目的地中的任一个，其与图2-4中的信号目的地元件相类似。
在图5中，来自互连导体50/60/70/80/90的路由信号113a被施加于现有技术的路由接收器电路300a的输入端312a。VCC是电源或者逻辑1电压或电势。VSS是接地或者逻辑0电压或电势。元件314a和315a是NMOS晶体管或门。元件316a和317a是PMOS晶体管或门。元件301a和302a是FCE。元件303a是活动全局信号(即加电锁存器复位信号)，其在加电时为LOW。元件318a和319a是变换器。端320a是路由接收器电路300a的输出端。NMOS晶体管315a和FCE302a与可选的NMOS晶体管314a和FCE 301a相结合一起构成传递门。变换器318a与PMOS晶体管317a相结合而构成公共的半锁存器。PMOS晶体管316a与加电信号303a相结合而构成“上拉(pull-up)”电路。
在NMOS“传递门”晶体管315a的漏极和PMOS晶体管316a和317a的漏极之间构成节点C。NMOS传递门晶体管315a的源极耦合于输入端312a(当需要时，可选的NMOS传递门晶体管314a可被耦合于端312a和NMOS传递门晶体管315a的源极之间的节点(C)处)。在PMOS晶体管317a和变换器318a的输出之间构成节点D。在变换器319a的输出之处构成的节点E连接于电路300a的输出端320a。NMOS晶体管314a的门耦合于FCE 301a，而NMOS晶体管315a的门耦合于FCE 302a。PMOS晶体管316a的栅极耦合于加电信号303a，而PMOS晶体管316a和317a的每一个的源极耦合于VCC。
将会了解，这里关于路由接收器电路300a所描述的晶体管的漏极和源极的方向并非是为了进行限制，而仅仅说明可以构建这些晶体管的一种方式。因此，术语“源极”和“漏极”将被解释为它们的最广泛含义。
以下是在图5中示出的传统接收器电路300a的运转。(此描述假定，如果可选元件301a和314a存在，则FCE 301a被编程用来将晶体管314a转为导通。)当路由信号113a为HIGH(即，源信号112a等于VSS)时，如果FCE 301a和302a被编程用来分别将晶体管314a和315a转为导通，则NMOS传递门314a和315a传递HIGH路由信号113a。如果FCE 301a和302a中的一个或二者未被编程用来将其各自的传递晶体管转为导通(即，如果FCE 301a和302a中的任一个或二者为LOW)，则路由信号113a不会被传递到接收器电路300a的节点C，并因此节点C是浮动(floating)的。在此情况下，当所有FCE被清零(即所有FCE为LOW)时，至少在包含信号路径电路140于其上的可编程逻辑器件的加电期间会出现所述情况，上拉电路的加电信号303a将PMOS晶体管316a转为导通，从而借助于通过晶体管316a传递VCC来将节点C设为HIGH。在其他所有情况下，当FCE 301a和302a二者被编程用来分别将晶体管314a和315a转为导通时，上拉电路成为非活动的，并且由路由信号113a(以及晶体管314a(如果提供了晶体管314a的话))经由晶体管315a驱动节点C。
一旦由NMOS传递门中的一个或二者将路由信号113a传递到节点C(或一旦由上拉电路将节点C设为高)，则由PMOS晶体管317a和变换器318a构成的公共半锁存器电路保持节点D处的信号为VCC或VSS，不论VCC或VSS在实际上都是节点C处的信号的反转。因此，不论由于传递门出现什么样的电流泄漏，半锁存器将把节点D的信号设为等于电源电压的完全干线值中的一个(即VCC或VSS)。还提供了变换器319a来保持节点E处的信号为VCC或VSS，不论VCC或VSS在实际上都是节点D处的信号的反转。因此，不论何时当FCE 301a被编程用来将晶体管314a转为导通以及FCE 302a被编程用来将晶体管315a转为导通之时，接收器电路300a的输出端320a在源信号112a为LOW时将HIGH信号VCC作为目的地信号114a传递到目的地电路20/30/40/100，并因此在节点B处的路由信号113a为HIGH。同样，不论何时当FCE 301a被编程用来将晶体管314a转为导通以及FCE302a被编程用来将晶体管315a转为导通之时，接收器电路300a的输出端320a在源信号112a为HIGH时将LOW信号VSS作为目的地信号114a传递到目的地电路20/30/40/100，并因此在节点B处的路由信号113a为LOW。不过，不论何时当FCE 301a和302a中的一个或二者未被编程用来将各自的晶体管314a和315a转为导通之时，接收器电路300a的输出端320a由于接收器电路300a的上拉电路而将HIGH信号VCC作为目的地信号114a传递到目的地电路20/30/40/100，而不管源信号112a。
因此，现有技术的信号路径电路140经由驱动器电路200a将VCC源信号112a驱动为沿着互连导体50/60/70/80/90的VSS路由信号113a，并将VSS路由信号113a传递到源目的地电路20/30/40/100作为VSS目的地信号114a。类似地，现有技术的信号路径电路140经由驱动器电路200a将VSS源信号112a驱动为沿着互连导体50/60/70/80/90的VCC路由信号113a，并将VCC路由信号113a传递到源目的地电路20/30/40/100作为VCC目的地信号114a。因此，沿着互连导体50/60/70/80/90驱动的路由信号113a的电压摆动等于信号路径电路140的电源电压(即，VCC到VSS)。
图6示出了根据本发明的减小电压摆动的信号路径电路150的详细示意图。信号路径电路150包括“倒置的(reversed)”路由驱动器电路200b和路由接收器电路300b。
图6中的每个信号源元件20/30/40/100可以与图2-5中的信号源元件类似。电路150的信号路径中的信号源可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任意信号源中的任一个。由源20/30/40/100所产生的源信号112b被施加于路由驱动器电路200b。驱动器电路200b将源信号112b驱动到导体上，所述导体可以是类型50、60、70、80或90或在PLD 10上使用的其他任何类型的导体中的任意导体。从驱动器电路200b延伸的导体50/60/70/80/90延伸到路由接收器电路300b。图6中的每个信号目的地元件20/30/40/100可以与图2-5中的信号目的地元件类似。接收器电路300b传递导体50/60/70/80/90上的信号作为目的地信号114b，用于施加到相关联的信号目的地，所述信号目的地(与信号源类似)可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任何信号目的地中的任一个。
在图6中，来自相关联信号源20/30/40/100的源信号112b被施加于路由驱动器电路200b的输入端212b。VCC是电源或者逻辑1电压或电势。VSS是接地或逻辑0电压或电势。元件214b是PMOS晶体管或门。元件216b和218b是NMOS晶体管或门。元件202b是(之前所描述的)FCE。终端220b是路由驱动器电路200b的输出端。元件202b和218b全部是可选的，并可以对任意电路200b而省略，电路200b是对于相关联的互连导体50/60/70/80/90的单独驱动。
在PMOS晶体管214b和NMOS晶体管216b的栅极之间构成的节点A’连接于驱动器电路200b的输入端212b。在PMOS晶体管214b的源极和NMOS晶体管216b的漏极之间构成的节点B’连接于电路200b的输出端220b(当需要时，可选的晶体管218b可被耦合于节点B’和终端220b之间)。PMOS晶体管214的漏极耦合于VSS，而NMOS晶体管216的源极耦合于VCC。
将会了解，这里关于驱动器电路200b所描述的晶体管的漏极和源极的方向并非是为了进行限制，而仅为说明可以构建这些晶体管的一种方式。因此，术语“源极”和“漏极”将被解释为它们的最广泛含义。
以下是在图6中所示的驱动器电路200b的运行。(此描述假定，如果可选元件202b和218b存在，则FCE 202b被编程用来将晶体管218b转为导通。)当源信号112b为HIGH(即，等于VCC)时，NMOS晶体管216b为导通，而PMOS晶体管214b为断开。当NMOS晶体管216b为导通时，在VCC和节点B’之间存在通过晶体管216b的直接路径。因此，驱动器电路200b的输出端220b将减小的HIGH信号VCCN(即VCC-VTN)作为路由信号113b传递到互连导体50/60/70/80/90。另一方面，当源信号112b为LOW(即，等于VSS)时，PMOS晶体管214b为导通，而NMOS晶体管216b为断开。当PMOS晶体管214b为导通时，在VSS和节点B’之间存在通过晶体管214b的直接路径。因此，驱动器电路200b的输出端220b将增加的LOW信号VSSP(即VSS+VTP)作为路由信号113b传递到互连导体50/60/70/80/90。因此，路由驱动器电路200b清楚地作为具有减小电压摆动的变换器而运行。在节点B’处的“HIGH”和“LOW”输出电平(以及据此的输出端220b)分别等于VCCN(即VCC-VTN)和VSSP(即VSS+VTP)。换句话说，路由驱动器电路200b的电压摆动不等于电源电压。与图5的现有技术驱动器电路200a不同，由路由驱动器电路200b所驱动的作为图6的路由信号113b的输出电压的范围不会自始至终在VCC和VSS之间变化。
被驱动到互连导体50/60/70/80/90上的路由信号113b被施加于路由接收器电路300b。接收器电路300b传递导体50/60/70/80/90上的路由信号113b作为目的地信号114b，用于施加到相关联的信号目的地，所述信号目的地(与信号源类似)可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任何信号目的地中的任一个，其与图2-5中的信号目的地元件相类似。
在图6中，来自互连导体50/60/70/80/90的路由信号113b被施加于路由接收器电路300b的输入端312b。VCC是电源或者逻辑1电压或电势。VSS是接地或者逻辑0电压或电势。元件314b和317b是NMOS晶体管或门，而元件315b和316b是PMOS晶体管或门。元件301b和302b是FCE。元件303b和304b是活动全局信号(即加电锁存器复位信号)，其在加电时分别为LOW和HIGH。元件313b、318b和319b是变换器。端320b是路由接收器电路300b的输出端。NMOS晶体管314b和FCE 301b与可选的NMOS晶体管315b和FCE 302b相结合而一起构成传递门电路。(应该注意，NMOS晶体管314b和PMOS晶体管315b的顺序可以交换，并且这些晶体管可以保护路由信号113b不会由电路300b的完全锁存器(full-latch)在节点C’处将其引导到完全干线。)变换器313b与变换器318b相结合而构成公共的完全锁存器。而NMOS晶体管317b与加电信号304b相结合而构成“上拉”电路。应该注意，上拉器件或下拉电路中仅一个是必需的。
在PMOS晶体管315b和316b的漏极、NMOS晶体管317b的源极、变换器313b的输出和变换器318b的输入之间构成节点C’。PMOS传递门晶体管315b的源极耦合于NMOS传递门314b的漏极。NMOS传递门314b的源极耦合于输入端312b。在变换器313b和319b的输入和变换器318b的输出之间构成节点D’。在变换器319b的输出处构成的节点E’连接于电路300b的输出端320b。NMOS晶体管314b的栅极耦合于FCE 301b，而NMOS晶体管315b的栅极耦合于FCE302b。PMOS晶体管316b的栅极耦合于加电信号303b，而NMOS晶体管317b的栅极耦合于加电信号304b。PMOS晶体管316b的源极耦合于VCC，而NMOS晶体管317b的漏极耦合于VSS。
将会了解，这里关于路由接收器电路300b所描述的晶体管的漏极和源极的方向并非是为了进行限制，而仅仅说明可以构建这些晶体管的一种方式。因此，术语“源极”和“漏极”将被解释为它们的最广泛含义。
以下是在图6中示出的接收器电路300b的运转。当路由信号113b为减小的HIGH信号VCCN(即，源信号112b等于VCC)时，如果FCE301b和302b被编程用来分别将晶体管314b和315b转为导通，则传递门314b和315b传递减小的HIGH路由信号113b。如果FCE 301b和302b中的任一个或二者未被编程用来将其各自的传递晶体管转为导通(即，如果FCE 301b为LOW和/或FCE 302b为HIGH)，则路由信号113b不会被驱动到接收器电路300b的节点C’，并因此节点C’是浮动的。在此情况下，至少在包含电路150于其上的可编程逻辑器件的加电处会出现所述情况，根据哪一类型的电路是设计所要求的，上拉电路的加电信号303b可被编程用来将PMOS晶体管316b转为导通，从而借助于将VCC传递通过晶体管316b来将节点C’设为高，或者下拉电路的加电信号FCE 304b可被编程用来将NMOS晶体管317b转为导通，从而借助于将VSS传递通过晶体管317b来将节点C’设为低。在其他所有情况下，当FCE 301b和302b二者被编程用来分别将晶体管314b和315b转为导通时，上拉电路或下拉电路成为非活动的，并且由路由信号113b经由晶体管314b和315b驱动节点C’。
与图5的需要上拉电路的常规接收器电路300a不同，本发明的接收器电路300b的一个优点在于，可以根据设计要求而使用上拉或下拉信号来选通信号。
一旦由传递门314b和315b将路由信号113b传递到节点C’(或一旦由上拉电路将节点C’设为HIGH或由下拉电路将节点C’设为LOW)，则由变换器313b和318b构成的完全锁存器电路将节点D’处的信号引导到完全干线的VCC或VSS，不论VCC或VSS在实际上都是节点C’处的信号的减小或增加值的反转。因此，不论由于传递门而出现什么样的电流泄漏，完全锁存器都将把节点D’处的信号设为等于电源电压的完全干线值(即VCC或VSS)，尽管是反转的完全干线值。最后，变换器319b将节点E’处的信号值反转。因此，不论何时当FCE301b被编程用来将晶体管314b转为导通以及FCE 302b被编程用来将晶体管315b转为导通之时，接收器电路300b的输出终端320b在源信号112b为HIGH时将HIGH信号VCC作为目的地信号114b传递到目的地电路20/30/40/100，并因此在节点B’处的路由信号113b为减小的HIGH信号VCCN(即VCC-VTN)。同样，不论何时当FCE 301b被编程用来将晶体管314b转为导通以及FCE 302b被编程用来将晶体管315b转为导通之时，接收器电路300b的输出端320b在源信号112b为LOW时将LOW信号VSS作为目的地信号114b传递到目的地电路20/30/40/100，并因此在节点B’处的路由信号113b为增加的LOW信号VSSP(即VSS+VTP)。不过，不论何时当FCE 301b和302b中的一个或二者未被编程用来将各自的晶体管314b和315b转为导通之时，接收器电路300b的输出端320b或者由于下拉电路(如果提供下拉电路的话)而将LOW信号VSS作为目的地信号114b进行传递，或者由于上拉电路(如果提供上拉电路的话)而将HIGH信号VCC作为目的地信号114b进行传递，而不管源信号112b。
因此，本发明的信号路径电路150经由驱动器电路200b将VCC源信号112b驱动为沿着互连导体50/60/70/80/90的减小的HIGH VCCN路由信号113b，而接收器电路300b将减小的HIGH VCCN路由信号113b传递到源目的地电路20/30/40/100作为完全干线的VCC目的地信号114b。类似地，信号路径电路150经由驱动器电路200b将VSS源信号112b驱动为沿着互连导体50/60/70/80/90的增加的LOW VSSP路由信号113b，而接收器电路300b将增加的LOW VSSP路由信号113b传递到源目的地电路20/30/40/100作为完全干线的VSS目的地信号114b。因此，沿着互连导体50/60/70/80/90驱动的路由信号113b的电压摆动不等于信号路径电路150的电源电压(即，VCC到VSS)，而是被限于VCCN到VSSP的范围之内。
图7示出了根据本发明的减小电压摆动的信号路径电路160的第二实施例的详细示意图。信号路径电路160包括图6的“倒置的”路由驱动器电路200b和路由接收器电路300c。
图7中的每个信号源元件20/30/40/100可以与图2-6中的信号源元件类似。电路160的信号路径中的信号源可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任意信号源中的任一个。以上关于图6描述了路由驱动器电路200b。驱动器电路200b将源信号112b驱动到导体上，所述导体可以是类型50、60、70、80或90或在PLD 10上使用的其他任何类型的导体中的任意导体。从驱动器电路200b延伸的导体50/60/70/80/90延伸到路由接收器电路300c。图7中的每个信号目的地元件20/30/40/100可以与图2-6中的信号目的地元件类似。接收器电路300c传递导体50/60/70/80/90上的路由信号113c作为目的地信号114c，用于施加到相关联的信号目的地，所述信号目的地(与信号源相似)可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任何信号目的地中的任一个。
如上面参考图6所述，驱动器电路200b的输入端220b将增加的LOW信号VSSP(即VSS+VTP)作为路由信号(即，关于图7的信号路径电路150的路由信号)传递到互连导体50/60/70/80/90。路由驱动器电路200b运行作为具有减小电压摆动的变换器。在节点B”处的“HIGH”和“LOW”输出电平(以及据此的输出端220b)分别等于VCCN(即VCC-VTN)和VSSP(即VSS+VTP)。换句话说，路由驱动器电路200b的电压摆动不等于电源电压。与图5的现有技术驱动器电路200a不同，由路由驱动器电路200b所驱动的作为图7的路由信号113c的输出电压的范围始终不会在VCC和VSS之间变化。
被驱动到互连导体50/60/70/80/90上的路由信号113c被施加于路由接收器电路300c。接收器电路300c传递导体50/60/70/80/90上的路由信号113c作为目的地信号114c，用于施加到相关联的信号目的地，所述信号目的地(与信号源类似)可以是I/O区域20、逻辑区域30、存储器区域40、可编程互连100或PLD 10上的其他任何信号目的地中的任一个，与图2-6中的信号目的地元件相类似。
在图7中，来自互连导体50/60/70/80/90的路由信号113c被施加于路由接收器电路300c的输入端312c。VCC是电源或者逻辑1电压或电势。VSS是接地或者逻辑0电压或电势。元件314c、315c、317c和318b是NMOS晶体管或门，而元件313c、316c和312c是PMOS晶体管或门。元件301c和302c是FCE。元件303c是活动全局信号(即加电锁存器复位信号)，其在加电时为LOW。元件319c是变换器。端320c是路由接收器电路300c的输出端。元件301c和314c全部是可选的，并可以对于任何电路300c而省略，以使器件加速，同时增加PLD上的CRAM计数。NMOS晶体管315c和FCE 302c与可选的NMOS晶体管314c和FCE 301c相结合而一起构成传递门。PMOS晶体管321c与加电信号303c相结合而构成“上拉”电路。PMOS晶体管313c和316c与NMOS晶体管317c和318c相结合而构成低泄漏输入缓冲器。
在NMOS晶体管315c和PMOS晶体管321c的漏极之间以及在晶体管313c和316c-318c的栅极之间构成节点C”。NMOS传递门晶体管315c的源极耦合于NMOS传递门314c的漏极。NMOS传递门314c的源极耦合于输入端312c。在PMOS晶体管316c的漏极、NMOS晶体管317c的源极和变换器319c的输入之间构成节点D”。在变换器319c的输出处构成的节点E”连接于电路300c的输出端320c。NMOS晶体管314c的栅极耦合于FCE 301c，而NMOS晶体管315c的栅极耦合于FCE 302c。PMOS晶体管313c的漏极耦合于PMOS晶体管316c的源极，而PMOS晶体管317c的漏极耦合于NMOS晶体管318c的源极。PMOS晶体管313c的源极耦合于VCC，而NMOS晶体管318c的漏极耦合于VSS。
将会了解，这里关于路由接收器电路300c所描述的晶体管的漏极和源极的方向并非是为了进行限制，而仅仅说明可以构建这些晶体管的一种方式。因此，术语“源极”和“漏极”将被解释为它们的最广泛含义。
以下是在图7中示出的接收器电路300c的运转。当路由信号113c为减小的HIGH信号VCCN(即，源信号112b等于VCC)时，如果FCE301c和302c被编程用来分别将晶体管314c和315c转为导通，则传递门314c和315c传递减小的HIGH路由信号113b到节点C”。如果FCE 301c和302c中的任一个或二者未被编程用来将其各自的传递晶体管转为导通(即，如果FCE 301c或FCE 302c为LOW)，则路由信号113c不会被驱动到接收器电路300c的节点C”，并因此节点C”是浮动的。在此情况下，至少当在包含电路160于其上的可编程逻辑器件的加电时所有FCE被清零(即所有FCE为LOW)的时候会出现所述情况，上拉电路的加电信号303c将PMOS晶体管321c转为导通，从而借助于将VCC传递通过晶体管321c来将节点C”设为HIGH。在其他所有情况下，当FCE 301c和302c被编程用来分别将晶体管314c和315c转为导通时，由路由信号113c经由晶体管314c和315c驱动节点C”。
与关于之前在这里描述的其他接收器电路不同，在接收器电路300b的传递门之后，不再试图使用锁存器电路来把在节点C”处的信号恢复到完全干线。而是提供了输入缓冲器电路，其可以容忍在其输入处的低电压摆动。当由传递门314c和315c将路由信号113c传递到节点C”时，由晶体管313c和316c-318c构成的输入缓冲器电路将节点D”处的信号引导为大致的在节点C”处的信号的减小或增加值的反转，但处于完全干线。因此，不论由于传递门而出现什么样的电流泄漏，低泄漏输入缓冲器将把节点D”处的信号设为路由信号113c的HIGH(即VCC)或LOW(即VSS)值，尽管是反转的值。最后，变换器319c将节点E”处的信号值反转。因此，不论何时当FCE 301c和302c被编程用来将晶体管314c和315c分别转为导通之时，当源信号112b为HIGH时，并因此当在节点B”处的路由信号113c为减小的HIGH信号VCCN(即VCC-VTN)时，接收器电路300c的输出端320c将HIGH信号VCC作为目的地信号114c进行传递。同样，不论何时当FCE 301c和302c被编程用来将晶体管314c和315c分别转为导通之时，当源信号112b为LOW时，并因此当在节点B”处的路由信号113c为增加的LOW信号VSSP(即VSS+VTP)时，接收器电路300c的输出端320c将LOW信号VSS作为目的地信号114c进行传递。
因此，本发明的信号路径电路160经由驱动器电路200b将HIGHVCC源信号112b驱动为沿着互连导体50/60/70/80/90的减小的HIGHVCCN路由信号113c，而接收器电路300c将减小的LOW VCCN路由信号113c传递到源目的地电路20/30/40/100作为完全干线的HIGH VCC目的地信号114c。类似地，信号路径电路160经由驱动器电路200b将VSS源信号112b驱动为沿着互连导体50/60/70/80/90的增加的LOWVSSP路由信号113c，而接收器电路300c将增加的LOW VSSP路由信号113c传递到源目的地电路20/30/40/100作为完全干线的LOW VSS目的地信号114c。因此，沿着互连导体50/60/70/80/90驱动的路由信号113c的电压摆动不等于信号路径电路160的电源电压(即，VCC到VSS)，而是被限于VCCN到VSSP的范围内。
图7的接收器电路300c的另一优点在于，减少了关于跨逻辑器件内的工艺角落进行路由的功能性问题。例如，当图5的传统信号路径电路140在类似于图4的说明性信令装置130的信令装置中所使用时，路由驱动器电路200a耦合于大量接收器电路，并因此驱动器电路200a经由大量NMOS传递门而耦合于同样数量的半锁存器。需要了解，驱动器电路200a的NMOS下拉晶体管216a必须克服在信令装置中使用的每个接收器电路300a的PMOS反馈晶体管317a。如果过多的耦合于驱动器电路200a的PMOS反馈晶体管317a被转为导通，或如果由于逻辑器件的处理变化而使NMOS下拉晶体管216a过于脆弱，那么图5的传统信令电路将无法从VCC到VSS进行转变。不过，在图7的减小电压摆动的信号路径电路160的接收器电路300c中不存在反馈。因此，可以使用最大数目的能够被耦合于驱动器电路200b的接收器电路300c，而无需模拟跨所有工艺角落的功能性。
被构建具有以上所述的任意的减小电压摆动的信号路径电路的可编程逻辑器件10可被用于作为图8中示出的数据处理系统500的一部分。数据处理系统500可包括一个或多个以下部件：处理器501、存储器502；I/O电路503；以及外围设备504。这些部件通过系统总线505耦合在一起，并居于电路板506上，所述电路板被包含于终端用户系统507中。
系统500可被用于多种应用中，诸如计算机连网、数据连网、仪表、视频处理、数字信号处理或其他任何应用，其中使用掩模可编程逻辑的优点是所希望的。可编程逻辑器件10可被配置成执行各种不同的逻辑功能。例如，逻辑器件10可被配置为与处理器501协同工作的处理器或控制器。逻辑器件10还可被用作为用于对访问系统500中的共享资源进行判优的判优器。在再一示例中，逻辑器件10可被配置为处理器501和系统500中的其他部件中的一个部件之间的接口。应该注意，系统500仅是示例性的，并且本发明的真正范围和精神应该由以下权利要求所指明的。
各种集成电路处理技术可被用于实现以上所描述的根据本发明的逻辑器件10。此外，诸如低电压差动信令(LVDS)的其他已知信令技术可以替换所详细讨论的单个导体信令，而且仍可实现了本发明的原理。
因此，应当理解，前述内容仅说明了本发明原理，并且本领域技术人员可做出各种修改而不会背离本发明的范围和精神，并且本发明仅由以下权利要求所限定。

Claims (22)

1.一种具有可编程逻辑电路的可编程逻辑器件，包括：
第一操作电路；
第二操作电路；
路由驱动器电路，其耦合于所述第一操作电路的输出信号；
路由接收器电路，其耦合于所述第二操作电路的输入；以及
从所述驱动器电路延伸到所述接收器电路的互连导体，其中所述驱动器电路被配置成将路由信号驱动到所述互连导体上，并且其中所述路由信号的电压摆动小于所述第一操作电路的输出信号的电压摆动。
2.如权利要求1所述的可编程逻辑器件，其中所述第一操作电路的输出信号的电压摆动由第一低信号和第一高信号所定义，其中所述路由信号的电压摆动由第二低信号和第二高信号所定义，并且其中来自包括以下条件的组中的至少一个条件为真：1)第二低信号高于第一低信号，以及2)第二高信号低于第一高信号。
3.如权利要求2所述的可编程逻辑器件，其中所述驱动器电路包括耦合于NMOS晶体管的PMOS晶体管。
4.如权利要求3所述的可编程逻辑器件，其中所述PMOS晶体管的基极和所述NMOS晶体管的基极耦合于所述第一操作电路的输出信号。
5.如权利要求4所述的可编程逻辑器件，其中来自包括以下条件的组中的一个条件为真：1)当所述第一操作电路的输出信号由第一低信号所定义时，所述PMOS晶体管将第二低信号驱动到互连导体上作为路由信号，以及2)当所述第一操作电路的输出信号由第一高信号所定义时，所述NMOS晶体管将第二高信号驱动到互连导体上作为路由信号。
6.如权利要求2所述的可编程逻辑器件，其中所述接收电路被配置成从所述互连导体接收路由信号以及向所述第二操作电路的输入提供输入信号，其中对所述第二操作电路的输入信号的电压摆动由第三低信号和第三高信号所定义，并且其中来自包括以下条件的组中的至少一个条件为真：1)第二低信号高于第三低信号，以及2)第二高信号低于第三高信号。
7.如权利要求6所述的可编程逻辑器件，其中所述接收电路包括耦合于变换器的完全锁存器。
8.如权利要求6所述的可编程逻辑器件，其中所述接收电路包括耦合于变换器的低泄漏输入缓冲器。
9.如权利要求6所述的可编程逻辑器件，其中所述接收电路包括上拉电路。
10.一种数字处理系统，包括：
处理电路；
耦合于所述处理电路的存储器；以及
耦合于所述处理电路和所述存储器的如权利要求1所定义的可编程逻辑器件。
11.一种印制电路板，其上安装有如权利要求1所定义的可编程逻辑器件。
12.如权利要求11所述的印制电路板，还包括：
安装于所述印制电路板上并耦合于所述可编程逻辑器件的存储器。
13.如权利要求12所述的印制电路板，还包括：
安装于所述印制电路板上并耦合于所述可编程逻辑器件的处理电路。
14.一种减小可编程逻辑器件中的功率的方法，所述可编程逻辑器件包括第一操作电路、第二操作电路、耦合于所述第一操作电路的输出信号的路由驱动器电路、耦合于所述第二操作电路的输入的路由接收器电路，以及从所述驱动器电路延伸到所述接收器电路的互连导体，所述方法包括：
将来自所述路由驱动器电路的路由信号驱动到所述互连导体上，其中所述路由信号的电压摆动小于所述第一操作电路的输出信号的电压摆动。
15.如权利要求14所述的方法，其中所述第一操作电路的输出信号的电压摆动由第一低信号和第一高信号所定义，其中所述路由信号的电压摆动由第二低信号和第二高信号所定义，并且其中来自包括以下条件的组中的至少一个条件为真：1)第二低信号高于第一低信号，以及2)第二高信号低于第一高信号。
16.如权利要求15所述的方法，其中所述驱动器电路包括耦合于NMOS晶体管的PMOS晶体管。
17.如权利要求16所述的方法，其中驱动所述路由信号包括：向所述PMOS晶体管的基极和所述NMOS晶体管的基极提供所述第一操作电路的输出信号。
18.如权利要求17所述的方法，其中来自包括以下条件的组中的一个条件为真：1)当所述第一操作电路的输出信号由第一低信号所定义时，驱动所述路由信号还包括：所述PMOS晶体管将第二低信号驱动到互连导体上作为路由信号，以及2)当所述第一操作电路的输出信号由第一高信号所定义时，驱动所述路由信号还包括：所述NMOS晶体管将第二高信号驱动到互连导体上作为路由信号。
19.如权利要求15所述的方法，其中所述接收电路被配置成从所述互连导体接收路由信号以及向所述第二操作电路的输入提供输入信号，其中对所述第二操作电路的输入信号的电压摆动由第三低信号和第三高信号所定义，并且其中来自包括以下条件的组中的至少一个条件为真：1)第二低信号高于第三低信号，以及2)第二高信号低于第三高信号。
20.如权利要求19所述的方法，其中所述接收电路包括耦合于变换器的完全锁存器。
21.如权利要求19所述的方法，其中所述接收电路包括耦合于变换器的低泄漏输入缓冲器。
22.如权利要求19所述的方法，其中所述接收电路包括上拉电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826866A (zh) * 2008-09-26 2010-09-08 硅蓝技术公司 具有低静态泄漏的可编程信号路由系统

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8253442B2 (en) * 2008-03-31 2012-08-28 Micron Technology, Inc. Apparatus and method for signal transmission over a channel
US8130538B2 (en) * 2009-01-15 2012-03-06 Altera Corporation Non-volatile memory circuit including voltage divider with phase change memory devices
US9443050B2 (en) * 2012-08-01 2016-09-13 Oregon State University Low-voltage swing circuit modifications
US9304534B1 (en) 2014-09-24 2016-04-05 Freescale Semiconductor, Inc. Low voltage swing buffer
US10848155B2 (en) 2019-02-15 2020-11-24 Intel Corporation Flexible transmitter circuitry for integrated circuits

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187392A (en) * 1991-07-31 1993-02-16 Intel Corporation Programmable logic device with limited signal swing
US5525917A (en) * 1994-12-16 1996-06-11 Altera Corporation Sense amplifier with feedback and stabilization
US5963049A (en) * 1995-05-17 1999-10-05 Altera Corporation Programmable logic array integrated circuit architectures
US5909126A (en) * 1995-05-17 1999-06-01 Altera Corporation Programmable logic array integrated circuit devices with interleaved logic array blocks
US5585744A (en) * 1995-10-13 1996-12-17 Cirrus Logic, Inc. Circuits systems and methods for reducing power loss during transfer of data across a conductive line
US5818261A (en) * 1996-08-08 1998-10-06 Hewlett Packard Company Pseudo differential bus driver/receiver for field programmable devices
US6351173B1 (en) * 2000-08-25 2002-02-26 Texas Instruments Incorporated Circuit and method for an integrated level shifting latch
KR100961941B1 (ko) 2003-01-03 2010-06-08 삼성전자주식회사 다중 도메인 액정 표시 장치용 박막 트랜지스터 표시판
KR100920348B1 (ko) 2003-02-27 2009-10-07 삼성전자주식회사 액정 표시 장치
US7088140B1 (en) * 2004-03-04 2006-08-08 Altera Corporation High speed IO buffer using auxiliary power supply
KR101112537B1 (ko) 2004-06-03 2012-02-29 삼성전자주식회사 다중 도메인 액정 표시 장치 및 그에 사용되는 표시판
KR101061848B1 (ko) 2004-09-09 2011-09-02 삼성전자주식회사 박막 트랜지스터 패널 및 이를 포함하는 다중 도메인 액정표시 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826866A (zh) * 2008-09-26 2010-09-08 硅蓝技术公司 具有低静态泄漏的可编程信号路由系统
CN101826866B (zh) * 2008-09-26 2014-05-14 硅蓝技术公司 具有低静态泄漏的可编程信号路由系统

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