CN1822214A - 具有用于同步传送和接收信号的部件的存储设备 - Google Patents

Abstract

本发明的一个实施例提供了一种存储设备，其包括存储单元阵列，用于将数据写入到存储单元阵列以及从存储单元阵列读取数据的控制逻辑，该控制逻辑包括第一接口，用于与存储设备的外部电路交换数据、地址和控制信号的输入/输出部分，该输入/输出部分包括用于将信号传送到控制逻辑的第一接口以及从控制逻辑的第一接口接收信号的第二接口，以及连接到控制逻辑的第一接口和输入/输出部分的第二接口的同步设备，用于使得控制逻辑的第一接口和输入/输出部分的第二接口同步。

Description

具有用于同步传送和接收信号的部件的存储设备

技术领域

本发明涉及存储设备以及用于以同步方式传送和接收信号的存储设备的部件。

背景技术

传统的存储设备包括存储单元阵列，用于寻址单个存储单元或存储单元组以及用于将数据写入到存储单元阵列和从存储单元阵列读出数据的控制逻辑以及输入/输出部分。存储设备通过输入/输出部分与存储设备的外部电路交换数据、地址和控制信号，例如，与存储器控制器。存储单元阵列，控制逻辑和输入/输出部分包括用于在它们之间通信的接口。存储单元阵列，控制逻辑和输入/输出部分的接口之间的信号交换是异步的。

输入/输出部分包括接收器电路和用作与存储设备的外部电路通信的接口的芯片级驱动器(OCD)。输入/输出部分被再次分成用于从外部电路接收控制信号的第一部分和用于从外部电路接收地址和数据信号以及将数据信号传送到外部电路的第二部分。

将来的计算机，处理器、存储器控制器和存储设备之间的数据交换率将进一步增长。因此，存储设备将通过具有很高比特率的高速接口在每个单线上传送和接收数据、地址和控制信号。

另一方面，由于用于生产存储设备的半导体技术的限制，存储设备内部线路的比特率比外部比特率低很多并且增长非常慢。因此，输入/输出部分将根据较高的并且仍不断增长的系数将外部比特率转换成内部比特率并且将内部比特率转换成外部比特率。为了保持数据常量的总数，并行的内部线路的数量和并行的外部线路的数量相差相同的系数。例如，如果外部比特率是内部比特率的四倍，并行的内部线路的数量将是外部线路的数量的四倍。

输入/输出部分中低并行(即，相对少的并行线路；例如，八个或更少的并行线路)的高比特率的外部数据传送到高并行(即，相对高数量的并行线路；例如，六十四或更多的并行线路)的低比特率的内部数据传送的转换非常容易出错，反之亦然。错误的风险率随着转换系数而增长。

发明内容

本发明一方面提供了改进的存储设备，更特别地，提供了在无错误或低错误风险率的高外部和低内部比特率下操作的存储设备。

本发明的一个实施例是一种存储设备，其包括存储单元阵列，用于向存储单元阵列写入数据以及从存储单元阵列读取数据的控制逻辑，该控制逻辑包括第一接口，用于与存储设备的外部电路交换数据、地址和控制信号的输入/输出部分，该输入/输出部分包括用于将信号传送到控制逻辑的第一接口以及从控制逻辑的第一接口接收信号的第二接口，以及连接到控制逻辑的第一接口和输入/输出部分的第二接口用于使控制逻辑的第一接口和输入/输出部分的第二接口同步的同步设备。

本发明的另一个实施例是一种存储设备，其包括存储单元阵列，用于将数据写入到存储单元阵列以及从存储单元阵列读取数据的控制逻辑，该控制逻辑包括第一接口，用于通过第一数量的并行第一线路在每条线路上以第一比特率与存储设备的外部电路交换数据、地址和控制信号的输入/输出部分，该输入/输出部分包括第二接口以及同步设备，其中的第二接口用于通过第二数量的并行第二线路在每一条第二线路上以第二比特率将信号传送到控制逻辑的第一接口以及从控制逻辑的第一接口接收信号，第二数量比第一数量大，而第二比特率比第一比特率小，同步设备用于使控制逻辑的第一接口和输入/输出部分的第二接口同步。

本发明的又一个实施例是一种存储设备，其包括存储单元阵列，用于将数据写入到存储单元阵列以及从存储单元阵列读取数据的控制逻辑，用于接收并且传送数据、地址和控制信号的输入/输出部分，以及连接到控制逻辑和输入/输出部分以用于在控制逻辑和输入/输出部分之间传送时钟信号的时钟线路。

本发明的又一个实施例是一种存储设备，其包括存储单元阵列，用于将数据写入到存储单元阵列以及从存储单元阵列读取数据的控制逻辑，用于接收和传送数据、地址和控制信号的输入/输出部分，以及用于使控制逻辑的时钟、输入/输出部分的时钟以及用于将数据写入到存储单元阵列和从存储单元阵列读取数据的时钟同步的同步设备。

本发明的又一个实施例是一种存储设备，其包括存储单元阵列，用于将数据写入到存储单元阵列以及从存储单元阵列读取数据的控制逻辑，用于接收和传送数据、地址和控制信号的输入/输出部分，用于从外部存储器控制器接收时钟信号的时钟接收器，以及连接到时钟接收器、输入/输出部分和控制逻辑以用于使控制逻辑和外部存储器控制器的输入/输出部分同步的同步设备。

本发明的实施例基于在存储设备的元件或部分之间提供信号同步交换的思想。为了这个目的，所提供的同步设备用于使存储设备的控制逻辑的第一接口和存储设备的输入/输出部分的第二接口同步。该同步设备连接到控制逻辑的接口以及输入/输出部分的第二接口。根据一个实施例，同步设备是连接到第一和第二接口或者直接连接到控制逻辑和输入/输出部分的时钟线路。同步设备使得控制逻辑的时钟、输入/输出部分的时钟和用于将数据写入到存储单元阵列或从存储单元阵列读取数据的时钟同步。根据另一个实施例，同步设备使得控制逻辑和外部存储器控制器的输入/输出同步。

本发明的实施例提供的优点在于，改善了存储设备的元件或部分的接口之间的信号交换并且使其更安全。因为存储设备的输入/输出部分将外部低并行的高比特率数据传输转换成内部高并行的低比特率数据传输而获得了更特别的优点，反之亦然。当通过时钟信号使得存储设备的元件或部分或它们的接口同步时，该转换特别稳定和可靠，所述的时钟信号是通过时钟分频从外部时钟信号得到的。在这种情况下，由外部向内部降低比特率以及相应地由外部向内部增加并行线路的数目时，用相同的系数对外部时钟进行分频。

附图说明

根据以下结合附图的说明本发明的这些和其他方面以及特征将变得更加清楚，其中：

图1是根据本发明的第一个实施例的存储设备的示意性电路图；

图2是根据本发明的第二个实施例的存储设备的示意性电路图；

图3是根据本发明的第三个实施例的存储设备的示意性电路图；

图4是根据本发明的第四个实施例的存储设备的示意性电路图；

图5是根据本发明的第五个实施例的存储设备的示意性电路图；

图6是根据本发明的第六个实施例的方法的示意性流程图。

具体实施方式

图1是根据本发明的第一个实施例的存储设备10的示意性电路图。存储设备10包括存储单元阵列20。存储单元可以是动态存储单元，而每个单元可以包括存储电容器和将该存储电容器连接到位线的存取晶体管，通过字线控制该存取晶体管。或者，阵列20的存储单元可以是任何其他类型的动态或静态存储单元。

存储单元阵列20具有第一接口22，该第一接口用于接收将要存储到阵列20的存储单元中的数据或数据信号并且用于传输从阵列20的存储单元中读取的数据或数据信号。此外，阵列20具有第二和第三接口24、26，用于接收存储单元的地址或地址信号，其中数据将要存储到该存储单元或者从该存储单元读取数据。在一个实施例中，第二接口24接收识别位线的列地址，而第三接口26接收识别字线的行地址。

此外，存储设备10包括控制逻辑30，其也称作存储脊柱控制逻辑(memoryspine control logic)。控制逻辑30具有第四接口32，第五接口34(其连接到存储单元阵列20的第一接口22)，第六接口36，第七接口38(连接到存储单元阵列20的第二接口24)，以及第八接口40(连接到存储单元阵列20的第三接口26)。此外，存储设备10包括具有第一输入/输出部分50和第二输入/输出部分60的输入/输出部分。第一部分50具有第九接口52和第十接口54(连接到控制逻辑30的第四接口32)。输入/输出部分的第二部分60具有第十一接口62和第十二接口64(连接到控制逻辑30的第六接口36)。

连接到存储设备中的其他接口的接口22，24，26，32，34，36，38，40，54，64通过一个或多个各自的大量并行单线(或者一个或多个各自的总线)72，74，76，82，84连接或耦合。输入/输出部分的第一部分50的第九接口52以及输入/输出部分的第二部分60的第十一接口62通过各自的大量单线(或总线)86，88连接到存储器控制器或存储设备10的任何其他外部电路。

例如，根据图1，第九接口52通过八线(或八线总线)86连接到存储器控制器或任何其他外部电路；输入/输出部分的第二部分60的第十一接口62通过四线(或四线总线)88连接到存储器控制器或其他外部电路；输入/输出部分的第一部分50的第十接口54通过128线(或128线总线)82连接到控制逻辑30的第四接口32；而输入/输出部分的第二部分60的第十二接口64通过64线(或64线总线)84连接到控制逻辑30的第六接口36。连接控制逻辑30的第五接口34和存储单元阵列20的第一接口22的线路72的数量、连接控制逻辑30的第七接口38和存储单元阵列20的第二接口24的线路74的数量以及连接控制逻辑30的第八接口40和存储单元阵列20的第三接口26的线路76的数量取决于存储单元阵列20的结构或组织。

如果地址解码器集成到控制逻辑30中，连接控制逻辑的第七和第八接口38、40以及存储单元阵列20的第二和第三接口24、26的线路74、76的数量分别是存储单元阵列20中位线和字线的数量。当阵列20包括在存储体等中被组织的多个子阵列时，可以通过附加线路传输存储体地址。

由单或双箭头表示的线路(或总线)72，74，76，82，84，86，88说明线路在一个或两个方向上传输。特别地，在这个实施例中，控制和地址信号仅在一个方向上通过线路88和第十二接口64从存储器控制器或外部电路传送到输入/输出部分的第二部分60。在输入/输出部分的第二部分60和它的第十一接口62中，控制和地址信号被锁存、放大并且从四个并行线路88上的高比特率转换成64个并行线路84上的低比特率。在整篇文件中，比特率被定义为一个单线上的比特率。由于并行线路的数量从四个增加到64个(例如，通过系数16)，通过相应的系数16减小比特率。例如，如果在每条线路88上的外部比特率为3.2G比特/秒，则每条线路84上的内部比特率为200M比特/秒。

被转换的控制和地址信号可以在FIFO存储器(FIFO＝先进先出)中被锁存或缓冲并且通过放大器或驱动器被放大，FIFO存储器以及放大器属于输入/输出部分的第二部分60的一部分和/或它的第十二接口64。

被转换的地址和控制信号通过64个线路84和第六接口36被传送到控制逻辑30。地址和控制信号可以在控制逻辑30和它的第六接口36中被放大和/或锁存或缓冲。控制逻辑30可以包括用于解码地址以及激活存储器单元阵列30的相应的位和字线的地址解码器。激活信号分别通过控制逻辑30的第七接口38，线路74和第二接口24，以及控制逻辑30的第八接口40，线路76和阵列20的第三接口26被传送。

如上所述，由于地址解码器集成到控制逻辑30中，为存储单元阵列20的每条位线和每条字线分别提供一条专用线路74，76。作为一个有利的方案，存储单元阵列20的位线(或字线)被成组地寻址，而每条线路74(或线路76)被分配给并且连接到这些组之一。

由存储设备10通过八条线路86以及输入/输出部分的第一部分50的第九接口52接收将要写到存储单元的数据。数据信号在输入/输出部分的第一部分50和/或它的第九接口52中被放大和锁存或缓冲。此外，数据信号从每个八条并行线路86上的高比特率转换成每个128条并行线路82上的低比特率。在上述的数字示例中，数据信号的比特率从每个八条线路86上的外部3.2G比特/秒减小到每个128条线路82上的内部200M比特/秒。转换后的数据信号在通过线路82被传送到控制逻辑30的第四接口32之前，该转换后的数据信号可以在FIFO存储器中被缓冲并且在输入/输出部分的第一部分50以及它的第十接口54中被放大。

控制逻辑30控制由存储设备10通过线路86接收的数据向阵列20的存储单元的写入。根据通过线路88接收的地址或多个地址来识别将要写入数据的存储单元。每个地址可以识别一个或预定数量的阵列20的存储单元。该预定数量可以等于连接控制逻辑30的第五接口34和阵列20的第一接口22的线路72的数量。通过一个地址识别的存储单元的预定数量可以比连接输入/输出部分的第一部分50的第十接口54和控制逻辑30的第四接口32的线路82(例如，128条线路)的数量小或大。因此，通过128条线路82同时接收的数据在后面的步骤中被写入到由一个或多个地址识别的存储单元的不同组中，或者由控制逻辑通过128条线路82接收的数据通过较长的时间段(即，128个数据位的多个集合)被同时写入到由一个地址识别的存储单元的一个组中。

控制逻辑30采用相同或者类似的方式控制从存储单元阵列20读取的数据。根据通过线路88与存储设备10通信的地址来识别将要从中读取数据的存储单元或多个存储单元。然后数据通过控制逻辑30的第四接口32、线路82以及输入/输出部分的第一部分50的第十接口54被传送到输入/输出部分的第一部分50。与上述的写入过程相同，从存储单元的一个组中同时读取的数据可以同时或者经过较长的时间段在128个位的多个集合中的每个中被传送到输入/输出部分的第一部分50，或者可以同时传送从存储单元的多个集合中顺序读取的数据。

在输入/输出部分的第一部分50或它的第十接口54中，数据可以在FIFO存储器中被锁存或缓冲。此外，数据信号从通过128条并行线路82接收的内部128位并行低比特率格式转换成通过八条并行线路86传送到存储器控制器或其他外部线路的八位并行高比特率格式。在传送被转换的数据信号之前，它们可以在输入/输出部分的第一部分50中或者它的第九接口52中被放大。

将数据写入到存储单元的过程和从存储单元中读取数据的过程在数据信号的转换方向或数据信号的格式方面不同，在地址和数据信号的定时以及控制信号方面不同。

以上根据图1描述的存储设备与传统的存储设备的不同在于提供了多个时钟线102，104，106，108，110，112。输入/输出部分的第一部分50的第九接口52和输入/输出部分的第二部分60的第十一接口62通过第一时钟线102连接到存储器控制器或其他外部电路，以便接收外部电路的时钟或时钟信号。输入/输出部分的第一部分50的第九接口52通过第二时钟线104连接到外部电路，以便从输入/输出部分的第一部分50提供具有时钟的外部电路。第三和第四时钟线106，108连接控制逻辑30的第四接口32和输入/输出部分的第一部分50的第十接口54。第十接口54通过第三时钟线106被提供有控制逻辑30的时钟。输入/输出部分的第一部分50通过第四时钟线108将它的时钟提供到控制逻辑30。第五时钟线110连接阵列20的第一接口22和控制逻辑30的第五接口34以便将阵列20的时钟提供到控制逻辑30。第六时钟线112连接控制逻辑30的第六接口36和输入/输出部分的第二部分60的第十二接口64以便将后面的时钟提供到控制逻辑30。

通过时钟线102，104，106，108，110，112的时钟信号与通过线路72，82，84，86，88的数据、控制和地址信号相平行的传输改善了信号的传输，并且特别是信号传输的安全性和可靠性。从而，容易提高线路72，82，84，86，88上的比特率。

可以用两种方式解释图1。根据第一种解释，由每个接口22，32，52，54，64局部生成的或者由外部电路提供的时钟信号通过时钟线102，104，106，108，110，112中的一条相应地传送到另一个接口32，34，36，52，54，62或外部电路，而在接收接口中仅仅局部地接收和使用该时钟信号。这意味着，接口之间交换的时钟信号专门用于同步和提高两个接口之间的数据传输，这就提供了上述的优点。

第二种解释为，通过存储设备10的元件或部分的一个接口传输的时钟信号与通过存储设备10的同一元件或部分的同一个或另一个接口所接收的时钟信号同步。这意味着，存储设备10的接口、元件和部件被提供有相同的时钟并同步操作。根据存储单元的类型、读出放大器的类型、阵列20的其他部件以及存储单元的更新机制，由于它的物理特性可以根据存储单元阵列20而限制该同步。

如上所述，例如，线路86，88上的外部比特率与线路82，84上的内部比特率相差一个系数16。相应地，在输入/输出部分50、60中用系数16对通过第一时钟线102接收的时钟进行分频。该分频后的时钟在阵列20的接口22、控制逻辑30的接口32，34，36以及输入/输出部分50，60的接口54，64之间传输并且由上述接口使用。用这样的方式，存储设备10的所有元件和部分以及所有它们的接口被从外部电路接收的外部时钟以及通过分频从外部时钟得到的整体内部时钟同时操作和控制。根据图1的第二种解释该整体同步提供了进一步重要的优点，即提高了存储设备10的每一单个元件和部件的操作的安全性和可靠性。特别地，提高了输入/输出部分中控制、地址和数据信号从低并行高比特率到高并行低比特率的转换，反之亦然。更加地，由于该整体同步仅仅可以使用高转换系数(例如，转换系数16)。

另一方面，存储器控制器与存储设备之间将要交换的数据的数量的快速增加与所已知的存储设备的速度的技术限制之间的差异的增加，使得需要较高的和进一步增长的转换系数。这样，本发明对于未来具有存储器控制器与存储设备之间交换数据的巨大增长数量的计算机系统中的存储设备的应用特别重要。

图2是根据本发明的第二个实施例存储设备210的示意性电路图。该存储设备210与参照图1在上面描述的存储设备10相同。与图1相反，显示出了输入/输出部分50，60的内部结构。

输入/输出部分的第一部分50包括具有相同内部结构的八条通道。两个通道，第一通道122和第七通道124仅显示为矩形。如详细示出的第八通道，所显示的每个通道包括传送电路126和接收电路128。

此外，输入/输出部分的第一部分50包括第一FIFO存储器132和第二FIFO存储器134。输入/输出部分的第一部分50进一步包括八个触点138。每个触点138连接到通道122，124之一。根据第八通道，可以表明每个通道中的传送电路126和接收电路128并行连接到相应的触点138。

所有通道进一步连接到第一和第二FIFO存储器132，134。如详细示出的第八通道，每条通道的传送电路126通过十六条线路142连接到第一FIFO存储器132，而每条通道的接收电路128通过十六条线路144连接到第二FIFO存储器134。第一FIFO存储器132通过128条线路146连接到输入/输出部分的第一部分50的第十接口54，而第二FIFO存储器134通过128条线路148连接到第十接口52。

输入/输出部分的第二部分60包括四条通道，图2中显示了它们中的两条，用参考数字152，154表示。输入/输出部分的第二部分60包括四个触点138和一个第三FIFO存储器156，每个触点连接到通道152，154之一。每条通道通过十六条线路158连接到该第三FIFO存储器156。第三FIFO存储器156通过64条线路160连接到第十二接口64。与输入/输出部分的第一部分50的通道相反，第二部分60的每条通道包括接收电路但不包括传送电路。第二部分60的通道152，154的接收电路和第一部分50的通道的接收电路128可以包括相同或相似的内部结构。

如输入/输出部分的第一部分50的第八通道中所示，每个传送电路126包括第一多路复用器162，寄存器164，第二多路复用器166以及在第一FIFO存储器132和相应的触点138之间串行连接的放大器168。第一多路复用器162将并行线的数量从十六减小到八并且加倍每条线路上的比特率。第二多路复用器166将并行线的数量从八减小到一并且将比特率提供八倍。放大器168有时被称作芯片级驱动器(OCD)。

如图2中输入/输出部分的第一部分的第八条通道的接收电路128的图示以及根据输入/输出部分的第二部分60的第一条通道的图示所示，输入/输出部分的每条通道的接收电路包括放大器172，第一信号分离器174，寄存器176以及在触点138和第二FIFO存储器134或第三FIFO存储器156之间连接的第二信号分离器178，它们分别用于接收电路128，138。放大器172也称作接收器。第一信号分离器174将并行线的数量从一增加到八并且将比特率减小八倍。第二信号分离器178将并行线的数量从八增加到16并且将每条单线上的比特率减小两倍。

图2中显示的存储设备与参照图1在上面描述的存储设备处理来自存储器控制器或另一个外部电路的外部时钟的方式不同。时钟同步单元(CSU)182连接到第一触点184以用于接收时钟信号并且连接到第二触点186以用于传送时钟信号。时钟同步单元182可以是具有内部时钟乘法的锁相环(PLL)或延迟锁定环(DLL)。

时钟同步单元182产生提供到输入/输出部分50，60的通道122，124，126，128，152，154以及提供到第一时钟分频器188的标准时钟。由时钟同步单元182提供的标准时钟可以特别被提供到放大器168，172和/或被提供到每条通道的第二多路复用器166和第一信号分离器174。或者，每个放大器172提供内部符号时钟同步。

第一时钟分频器188用系数八对由时钟同步单元182提供的标准时钟进行分频。分频后的标准时钟提供到输入/输出部分50，60的通道以及第二时钟分频器190。分频后的标准时钟可以提供到寄存器164，176，并且分频后的标准时钟可以进一步提供到第一多路复用器162、第二多路复用器166、第一信号分离器174和第二信号分离器178中的一个或多个。

第二时钟分频器190用系数二对分频后的标准时钟进行分频。两次分频后的标准时钟提供到FIFO存储器132，134，156，提供到输入/输出部分的第一部分50的第十接口54以及第二部分60的第十二接口64。第十和第十二接口54，64可以通过时钟线108，112将两次分频后的标准时钟分别提供到控制逻辑30的第四和第六接口32，36。存储单元阵列20，控制逻辑30，它们的接口22，24，26，32，34，36，38，40以及它们的操作与第一实施例的那些相同。

对于计算机中的存储设备10的应用，它通过触点138，184，186连接到计算机的存储器控制器。时钟同步单元通过触点184从存储器控制器接收外部时钟。该时钟可以是例如3.2G赫兹，它被第一和第二时钟分频器188，190分频到内部标准时钟200M赫兹。输入/输出部分的第一部分50通过触点138接收将要存储到阵列20的存储单元中的数据或数据信号。这些数据信号被每条通道的接收电路128的放大器168放大。

数据信号从存储器控制器到存储设备10的传输由外部时钟控制。在每个时钟周期期间，通过八个触点138并行接收八位。每条通道中，第一信号分离器174，寄存器176和第二信号分离器178将一位并行3.2G赫兹的数据流转换为十六位并行200M赫兹的数据流。所有八条通道一起将八位并行3.2G赫兹的数据流转换为128位并行200M赫兹的数据流，其被提供到第二FIFO存储器134。通过128条并行线148、第十接口54、128条并行线82以及第四接口32，数据被转发到控制逻辑30。

与由输入/输出部分的第一部分50接收的数据同步或者有任何其它预定的临时关系，输入/输出部分的第二部分60通过四个触点138接收命令和地址信号。命令信号指示由输入/输出部分的第一部分50接收的数据要存储到阵列20的存储单元中。地址信号识别将要存储数据的存储单元或阵列20的存储单元的分组。或者，地址信号为其中将要存储后面被传送的数据的阵列20中第一地址和范围或区域的大小识别地址或区域的范围的第一地址和最后地址。

命令和地址信号从存储器控制器到存储设备10的传输由通过触点184接收的外部时钟控制。通过每条通道的放大器172放大命令和地址信号。在每条通道152，154中，通过第一信号分离器174、寄存器176和第二信号分离器178将命令或地址信号从一位并行3.2G赫兹转换到十六位并行200M赫兹。四条通道152，154将四位并行3.2G赫兹的命令或地址信号流转换为64位并行200M赫兹的命令或地址信号流，该信号流被提供到第三FIFO存储器156。通过64条并行线160、第十二接口64、64条并行线84和第六接口36，命令或地址被转发到控制逻辑30。

控制逻辑30根据命令对数据到通过地址或多个地址所识别的存储单元的写入进行控制。在这个实施例中，没有时钟信号被提供到阵列20。相反，阵列20被异步操作。由于它们的物理特性，许多类型的存储单元和许多类型的存储单元阵列需要被异步操作。然而，如果存储单元阵列20可以被同步操作，则由时钟同步单元182和时钟分频器188，190提供的被两次分频的时钟或者从所述两次分频的时钟中得到的任何时钟也可以被提供到阵列20。在异步阵列20的情况下，阵列20的第一接口22可以通过时钟线110将局部时钟提供到控制逻辑30的第五接口34。该局部时钟改善了控制逻辑30和存储单元阵列20之间的通信。

当将要从阵列20的存储单元中读取数据时，读取命令以及识别存储单元或多个存储单元的地址通过相应的四个触点138从存储器控制器传送到输入/输出部分的第二部分60。关于通过输入/输出部分50，60的信号处理，上述的读取处理在两方面与写入处理有所不同。首先，命令以及地址信号和数据信号之间的临时关系是必须的，以至于在命令和地址信号之后处理数据信号。其次，在另一个方向上处理数据信号。

由控制逻辑30通过第一接口22、线路72和第五接口34从阵列20的存储单元读取的数据通过控制逻辑30的第四接口32、128条并行线82以及第十接口54被传送到输入/输出部分的第一部分50。然后，数据通过128条并行线146被传送到第一FIFO存储器132。数据通过每16条线路142的八个分组中的每一组从第一FIFO存储器132传送到八条并行通道122，124。在每条通道的传送电路126中，16位并行200M赫兹的数据信号通过第一多路复用器162、寄存器164和第二多路复用器166被转换为一位并行3.2G赫兹的数据信号。这样，128位并行200M赫兹的数据流通过八条并行通道被转换为八位并行3.2G赫兹。最后，被转换的低并行、高比特率数据流被每条通道的传送电路126中的放大器168放大并且通过触点138被传送到存储器控制器。

在通道中，多路复用器162，166和信号分离器174，178由通过时钟同步单元182提供的标准时钟、通过第一时钟分频器188分频的标准时钟、以及通过第二时钟分频器190被两次分频的标准时钟控制。命令、地址和数据流的转换的控制使这些转换非常可靠，即便转换系数高达十六或更高。

在以上参考图1和2描述的实施例中，存储单元阵列20、控制逻辑30和输入/输出部分50，60包括接口22，24，26，32，34，36，38，40，54，64。这些接口的每一个可以仅仅位于各个元件或部件的边界的交叉线的位置。或者，接口是来自元件或部件的输出信号被最后一次操作的位置，或者是输入信号被第一次操作的位置。每个接口可以包括用于输出信号或放大的放大器或驱动器，或者用于输入信号的接收器。此外，每个接口可以包括用于输入或输出信号的短期存储的锁存器或缓冲器或存储器。因此，第二实施例的FIFO存储器132，134，156也可以分别是输入/输出部分的接口54，64的一部分。

图3是根据本发明的第三实施例存储设备310的示意性电路图。该存储设备310包括存储单元阵列20，控制逻辑30和输入/输出部分50，60，上述组成部分基本上与第二实施例的那些完全相同。

第三实施例与第二实施例在下述方面有所不同，即输入/输出部分的第一部分50的第一和第二FIFO存储器132，134通过128条线路146和128条线路148分别直接连接到控制逻辑30的第四接口。然而第二实施例的输入/输出部分的第一部分50的第十接口54需要包括用于将128条线路82上的双向信号通信转换成128条线路146和128条线路148上的单向通信以及反之亦然的装置，在第三实施例中不需要这些装置。图3中，控制逻辑30和输入/输出部分的第一部分50不被128条线路82连接，该线路82为图2中所示的实施例在两个方向上传输信号而设置。相反，控制逻辑30和输入/输出部分的第一部分50由将信号从第一部分50传送到控制逻辑30的128条线路148以及将信号从控制逻辑30传送到第一部分50的128条线路156连接。

此外，根据第三实施例，存储设备10与第二实施例的在下述方面有所不同，即输入/输出部分的第二部分60的第三FIFO存储器156通过64条线路160直接连接到控制逻辑30的第六接口36。然而第二实施例中的输入/输出部分的第二部分60的第十二接口64可以包括放大器或驱动器，例如，第三实施例中没有提供这些装置。

此外，根据第三实施例，存储设备10与第二实施例中的在下述方面有所不同，即由第二时钟分频器190提供的经过两次分频的标准时钟被直接提供到控制逻辑30的第四接口32和第六接口36。这意味着控制逻辑30通过使用同一个经过两次分频的标准时钟直接与输入/输出部分同步。另外，控制逻辑30的第四接口32通过时钟线108从第二FIFO存储器134接收时钟信号，用于控制信号或数据从第二FIFO存储器134到控制逻辑30的第四接口32的传输。此外，第一FIFO存储器132通过时钟线106从控制逻辑30的第四接口32接收时钟信号，用于控制信号或数据从控制逻辑30到输入/输出部分的第一部分50的传输。此外，控制逻辑30的第六接口36从第三FIFO存储器156接收时钟信号，用于控制信号或命令以及地址从输入/输出部分的第二接口60到控制逻辑30的第六接口36的传输。

或者在输入/输出部分50，60的FIFO存储器132，134，156和控制逻辑30的第四和第六接口32，36之间不提供时钟线106，108，112。由于FIFO存储器132，134，156和控制逻辑30的第四和第六接口32，36都从第二时钟分频器190直接获得相同的经过两次分频的标准时钟，所以这些时钟线可以被省略。被两次分频的标准时钟同步和控制在输入/输出部分50，60和控制逻辑30之间的信号或数据、命令和地址的任何传输。

如第一实施例的描述中所述，连接存储单元阵列20的第一接口22和控制逻辑30的第五接口34的线路72的数量可以是任意数量。作为一个典型的例子，图3中给出的并行线72的数量为2048。然而，可以提供任意数量的并行线72。

根据以上参照图1到3描述的前三个实施例的存储设备，输入/输出部分的第一部分50通过相同线路86从存储器控制器接收数据并且将数据传送到存储器控制器或其他外部电路。因此，根据第一实施例，存储设备10的输入/输出部分的第一部分50的第九接口52被配置成能够传送和接收信号以及在传送和接收之间转换，反之亦然。在第二和第三实施例中，通过在输入/输出部分的第一部分50的每条通道中提供传送电路126和接收电路128，满足了信号可以通过触点138被接收和传送的需求。

图4是根据本发明的第四实施例存储设备410的示意性电路图。与第一到第三实施例相同，根据第四实施例，存储设备410包括存储单元阵列20，控制逻辑30和输入/输出部分50，60。这些元件和部分包括与第一实施例中提供的相应接口相同的接口22，24，26，32，34，36，38，40，52，54，62，64。

在第一实施例中，输入/输出部分的第二部分60从存储器控制器接收命令和地址信号并且将这些命令和地址信号转发到控制逻辑30。输入/输出部分的第一部分50从存储器控制器接收数据信号，然后该数据信号被传送到控制逻辑30，并且将从控制逻辑30接收的数据信号传送到存储器控制器。

与第一实施例相反，在第四实施例中，输入/输出部分的每个部分50，60只用于单向通信。输入/输出部分的第二部分60通过它的第十一接口62从存储器控制器接收命令、地址和数据信号并且通过它的第十二接口64将这些信号(转换后)传送到控制逻辑30，而输入/输出部分的第一部分50通过它的第十接口52将通过它的第十一接口54从控制逻辑接收的信号单独地传送到存储器控制器。换句话说，输入/输出部分包括用于将数据和控制信号传送到外部存储器控制器的单独的传送器(第一部分50)，以及用于从外部存储器控制器接收数据、地址和控制信号的单独的接收器(第二部分60)。

为了这个目的，提供了将输入/输出部分的第二部分60的第十一接口62与存储器控制器连接的八条并行线88和将第二部分60的第十二接口64与控制逻辑30的第六接口36连接的128条并行线84。从而，用于从存储器控制器到存储设备410的命令、地址和数据信号的传输总容量或带宽等于从存储设备410到存储器控制器的数据和控制信号的传输容量或带宽。第四实施例的控制逻辑30的功能和结构与根据第一到第三实施例的那些不同，因为现在控制逻辑30通过它的第六接口36接收命令、地址和数据信号并且通过它的第四接口32只传送数据信号。

控制逻辑30的第四接口32和输入/输出部分的第一部分50的第十接口54之间以及输入/输出部分的第一部分50的第九接口52和存储器控制器之间的单向通信简化了第一部分50的结构和它的操作。输入/输出部分的第一部分50的结构被简化，因为它只需要将信号从128位并行低比特率转换到8位并行高比特率，而不用相反的转换。输入/输出部分的第一部分50的操作被简化，因为它不需要在两个通信方向之间转换，即，在传送信号到存储器控制器的模式和从存储器控制器接收信号的模式之间的转换。特别地，输入/输出部分50，60的操作的简化实现了存储设备10的整体速度以及可以在给定的时间段内将数据写入到存储设备和从存储设备读取数据的总量。

在第四实施例中，从存储器控制器或任何其他外部电路到输入/输出部分的第二部分60，从这里到控制逻辑30以及从控制逻辑30到存储单元阵列20的命令、地址和数据信号的传输是由时钟信号控制的，该时钟信号通过时钟线102，112，114与命令、地址和数据信号并行传送。通过时钟线112从输入/输出部分的第二部分60传送到控制逻辑30的时钟信号与通过时钟线102从存储器控制器传送到输入/输出部分50，60的时钟信号相同或者是通过从该时钟信号进行时钟分频得到。通过时钟线114从控制逻辑30传送到存储单元阵列20的时钟与通过时钟线112从输入/输出部分50，60传送到控制逻辑30的时钟相同或者是通过从该时钟进行时钟分频得到。整个控制逻辑30由通过时钟线112从输入/输出部分50，60接收的时钟控制。整个存储单元阵列20由通过时钟线114从控制逻辑30接收的时钟控制。

然而，根据存储单元阵列20或刷新机制或读出放大器或阵列20的任何其他元件的物理特性，通过该时钟控制阵列20或许是不可能的或不适当的。在这种情况下，阵列20具有它自己的定时，并且从阵列20到控制逻辑30的数据传输由通过阵列20产生的时钟控制并且通过时钟线110从阵列20传送到控制逻辑30。此外，在这种情况下，通过时钟控制从控制逻辑到输入/输出部分的第一部分50的数据传输是有益的，该时钟是通过由阵列20产生的时钟或者来源于后面以及通过时钟线106从控制逻辑30传送到输入/输出部分50，60的时钟。同样，通过时钟控制从输入/输出部分的第一部分50到存储器控制器的数据传输是更加有益的，该时钟与由阵列20产生的并且通过时钟线104传送到存储器控制器的时钟同步或者直接或间接从该时钟获得。

图5是根据本发明的第五实施例存储设备510的示意性电路图。与第一到第四实施例相同，第五实施例包括通过接口22，24，26，32，34，36，38，40，54，64和线路72，74，76，82，84相互连接的存储单元阵列20，控制逻辑30以及输入/输出部分50，60。与第四实施例相同，输入/输出部分的第一部分50用于只将信号在一个方向上从控制逻辑30传送到外部存储器控制器或另一个外部电路，而输入/输出部分的第二部分60用于只将信号在一个方向上从外部存储器控制器或其他电路传送到控制逻辑。

不同于根据第四实施例的存储设备410，在阵列20的第二接口24和控制逻辑30的第七接口38之间没有提供时钟线114。这意味着，从控制逻辑30到存储单元阵列20的地址信号的传输是非同步的，或者没有被任何时钟控制。然而，可以提供附加的时钟线以便通过时钟控制地址信号和/或阵列20的一部分的传输。

图5显示了输入/输出部分50，60的细节。根据图5与图2的比较，可以显示第五实施例与第二实施例在下述方面有所不同，即在输入/输出部分的第二部分60中通道的数量以及输入/输出部分的第一部分50的每条通道只包括传送电路(第一多路复用器162，寄存器164，第二多路复用器166，放大器168)但是没有接收电路。在第五实施例中，输入/输出部分的第二部分60中通道的数量是八个并且等于输入/输出部分的第一部分50的通道的数量。因此，输入/输出部分50，60包括比第二实施例中的数量大得多的通道，但是第一部分50的每条通道的结构比图5中所示的实施例中的简单。总而言之，元件(多路复用器162，166，信号分离器174，178，寄存器164，176，放大器168，172)的数量被减少。此外，由于不必在信号传输的两个方向之间转换，所以输入/输出部分的操作被简化。

根据图5与图2的比较，可以表明第五实施例中，利用时钟同步单元182和时钟分频器188，190对外部时钟的处理和对内部标准时钟的调节或准备与第二实施例的相同。

在上面参照图1到5所描述的实施例中，给出了连接接口的并行线72，74，82，84，86，88的具体数量以及输入/输出部分的第一和第二部分50，60中的通道的具体数量。此外，并行度的因素和每条单线上的比特率在输入/输出部分的通道中被改变，给出了级或多路复用器162，166和信号分离器174，178的数量以及时钟分频器188，190的数量的具体数值。可以预料的是，也可以用任何其他数量的并行线72，74，82，84，86，88，用输入/输出部分的部分50，60中的任意其他数量的通道，用任意其他的转换系数，用任意其他数量的多路复用器162，166和信号分离器174，178，用任意其他数量的时钟分频器188，190以及用任意的外部和相应的内部时钟频率来实施本发明。此外，根据以上实施例的说明，很明显，根据发明的实施例的存储设备可以包括多个存储单元阵列，并且可以在单独的芯片上提供外部存储器控制器或与存储设备交换数据的其他电路，但是存储设备也可以有利地集成到存储器控制器、处理器或在一个单片上的任意其他电路。

时钟线102，104，106，108，110，112，114提供了同步并从而通过将时钟信号从发送接口传送到接收接口来更加安全地传输信号。这些时钟信号可以进一步用于使输入/输出部分50，60和/或控制逻辑30和/或存储单元阵列20或至少它们的一部分同步。一个整体的内部时钟可以提供到输入/输出部分50，60以及控制逻辑30，并且也可以提供到存储单元阵列20。为了这个目的，时钟线的结构或布局可以与上面参照附图所描述的实施例不同。

此外，使接口或元件和存储设备的部分之间的信号传输同步的同步设备，使存储设备的元件和部分的操作同步的同步设备，或者使整个存储设备同步的同步设备可以用少量的时钟线甚至不用时钟线来实现。在线路的另一末端处接收的信号中隐含地表示控制信号传送的时钟。因此，同步设备可以包括位于每个接收接口的电路，例如，该接收接口通过具有较高系数Q的可调振荡器从所接收的信号中获得传送时钟。作为进一步的选择，所提供的时钟可以是来自照亮整个电路的光源的调制光信号，在使用时钟的电路中的每个位置通过光敏晶体管或任何其它光敏设备接收时钟。

图6是根据本发明的第六实施例的方法的示意性流程图。在第一步202中，时钟信号从存储器控制器传送到存储设备或者从任何其他外部电路传送到存储设备。在第二步204中，命令、地址或数据信号从存储器控制器传送到存储设备，这些信号由时钟信号控制或者与时钟信号同步。

在第三步206中，将命令、地址或数据信号从低并行高比特率转换为高并行低比特率。该转换也是由第一时钟信号和/或将第一时钟信号进行时钟分频得到的第二时钟信号控制的。在第四步208中，被转换的命令、地址或数据信号传送到存储设备的控制逻辑。该传送可以由第二时钟信号控制。

在第五步210中，根据通过控制逻辑接收的命令、地址或数据信号，数据被写入到控制逻辑控制的存储单元或者从控制逻辑控制的存储单元中读取数据。

如果第五步210中，数据从存储单元读取，在第六步212中它们从控制逻辑被传送到存储设备的输入/输出部分。在第七步214中，在存储设备的输入/输出部分中数据信号从高并行低比特率转换到低并行高比特率。第六步212中数据的传输和第七步214中数据的转换的每一个都可以由第二时钟信号控制。

第八步216中，将被转换的数据传送到存储器控制器，该传输再次由第一时钟信号控制。

虽然以上给出了本发明的实施例，但是在不脱离它的基本范围的情况下可以设计发明的其他和进一步的实施例，而它的范围由以下的权利要求确定。

Claims (23)

1、一种存储设备，包括：

存储单元阵列；

用于将数据写入到存储单元阵列以及从存储单元阵列读取数据的控制逻辑，该控制逻辑包括第一接口；

用于与存储设备的外部电路交换数据、地址和控制信号的输入/输出部分，该输入/输出部分包括用于将信号传送到控制逻辑的第一接口和从控制逻辑的第一接口接收信号的第二接口；以及

连接到控制逻辑的第一接口和输入/输出部分的第二接口的同步设备，用于使控制逻辑的第一接口的时钟信号和输入/输出部分的第二接口的时钟信号同步。

2、根据权利要求1的存储设备，其中：

控制逻辑包括第三接口，

存储单元阵列包括用于将信号传送到控制逻辑的第三接口和从控制逻辑的第三接口接收信号的第四接口，以及

连接到控制逻辑的第三接口以及存储单元阵列的第四接口的同步设备，用于使控制逻辑的第三接口的时钟信号和存储单元阵列的第四接口的时钟信号同步。

3、根据权利要求2的存储设备，其中同步设备连接到输入/输出部分的第二接口、控制逻辑的第一和第三接口以及存储单元阵列的第四接口，用于使控制逻辑的第一和第三接口，输入/输出部分的第二接口以及存储单元阵列的第四接口的各个时钟信号同步。

4、根据权利要求2的存储设备，其中同步设备连接到输入/输出部分的第二接口、控制逻辑的第一和第三接口以及存储单元阵列的第四接口，用于为第一到第四接口提供相同时钟信号。

5、根据权利要求1的存储设备，其中：

输入/输出部分通过第一数量的并行第一线路在每条线路上以第一比特率与存储设备的外部电路交换数据、地址和控制信号，和

第二接口通过第二数量的并行第二线路在每一第二线路上以第二比特率将信号传送到控制逻辑的第一接口和从控制逻辑的第一接口接收信号，第二数量比第一数量大而第二比特率比第一比特率小。

6、根据权利要求5的存储设备，其中通过获得的时钟信号使得输入/输出部分的时钟信号以及控制逻辑的时钟信号同步，所述获得的时钟信号是通过时钟分频从外部时钟信号中获得的，其中该获得的时钟是用反映第一比特率与第二比特率的比率的缩减系数进行分频后的外部时钟。

7、根据权利要求1的存储设备，其中输入/输出部分包括：

用于从外部存储器控制器接收数据、地址和控制信号的接收器；以及

用于将数据和控制信号传送到外部存储器控制器的传送器。

8、根据权利要求7的存储设备，

其中第二接口包括连接到接收器用于将信号传送到控制逻辑的第一接口的第一部分以及连接到传送器用于从控制逻辑接收信号的第二部分，以及

其中同步设备连接到控制逻辑的第一接口、第二接口的第一部分以及第二接口的第二部分，用于使第一接口的时钟信号和第二接口的第一和第二部分的时钟信号同步。

9、根据权利要求1的存储设备，进一步包括：

用于从外部存储器控制器接收时钟信号的时钟接收器，其中控制逻辑和输入/输出部分与外部存储器控制器的时钟同步。

10、根据权利要求9的存储设备，其中时钟接收器包括时钟同步单元。

11、根据权利要求9的存储设备，其中时钟接收器包括锁相环电路和延迟锁定环电路之一。

12、根据权利要求9的存储设备，其中时钟接收器包括用于对外部存储器控制器的时钟进行分频的时钟分频器。

13、一种存储设备，包括：

存储单元阵列；

用于将数据写入到存储单元阵列以及从存储单元阵列读取数据的控制逻辑；

用于接收和传送数据、地址和控制信号的输入/输出部分；以及

连接到控制逻辑和输入/输出部分以用于在控制逻辑和输入/输出部分之间传送时钟信号的时钟线。

14、根据权利要求13的存储设备，其中：

控制逻辑包括第一接口，

输入/输出部分包括用于将信号传送到控制逻辑的第一接口和从控制逻辑的第一接口接收信号的第二接口，和

时钟线连接到控制逻辑的第一接口以及输入/输出部分的第二接口。

15、根据权利要求13的存储设备，其中时钟线连接到存储单元阵列，用于使得控制逻辑的时钟、输入/输出部分的时钟以及用于将数据写入到存储单元阵列或从存储单元阵列读取数据所提供的时钟同步。

16、根据权利要求13的存储设备，其中输入/输出部分包括：

用于从外部存储器控制器接收数据、地址和控制信号的接收器；以及

用于将数据和控制信号传送到外部存储器控制器的传送器；以及

其中时钟线连接到接收器和传送器，用于在控制逻辑和所述接收器与传送器此二者之间传送时钟信号。

17、根据权利要求13的存储设备，进一步包括：

用于从外部存储器控制器接收时钟信号的时钟接收器，其中控制逻辑和输入/输出部分与外部存储器控制器的时钟同步。

18、根据权利要求17的存储设备，其中时钟接收器包括以下之一：

时钟同步单元；

锁相环电路；

延迟锁定环电路；以及

用于对外部存储器控制器的时钟进行分频的时钟分频器。

19、一种存储设备，包括：

存储单元阵列；

用于将数据写入到存储单元阵列以及从存储单元阵列读取数据的控制逻辑；

用于接收和传送数据、地址和控制信号的输入/输出部分；以及

用于使得控制逻辑的时钟、输入/输出部分的时钟以及用于将数据写入到存储单元阵列或者从存储单元阵列读取数据所提供的时钟同步的同步设备。

20、根据权利要求19的存储设备，进一步包括：

用于从外部存储器控制器接收时钟信号的时钟接收器，其中控制逻辑和输入/输出部分与外部存储器控制器的时钟同步。

21、根据权利要求20的存储设备，其中时钟接收器包括以下之一：

时钟同步单元；

锁相环电路；

延迟锁定环电路；以及

用于对外部存储器控制器的时钟进行分频的时钟分频器。

22、一种用于操作存储设备的方法，包括：

将外部时钟信号从存储器控制器传送到存储设备；

将与外部时钟信号同步的命令、地址和数据信号从存储器控制器传送到存储设备；

将命令、地址或数据信号从第一比特率转换到第二比特率，其中第一比特率比第二比特率大；

利用从外部时钟信号获得的时钟信号将被转换的命令、地址和数据信号传送到存储设备的控制逻辑，其中所获得的时钟是用反映第一比特率与第二比特率的比率的缩减系数进行分频的外部时钟；以及

根据控制逻辑接收的命令、地址或数据信号执行由控制逻辑控制的将数据写入到存储单元以及从存储单元读取数据的其中之一。

23、根据权利要求22的方法，进一步包括：

当从存储单元读取数据时，利用基于存储单元的时钟信号的时钟信号将数据信号从控制逻辑传送到存储设备的输入/输出部分；

在存储设备的输入/输出部分中将数据信号从第二比特率转换到第一比特率；以及

将所转换的数据传送到存储器控制器。

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