CN1828770A - Ddr2操作模式中附加延迟的高效率寄存器 - Google Patents

Abstract

一种用于符合DDR2标准的集成电路存储器的附加延迟电路，其包括一个指定给各种附加延迟情况下的半正反寄存器。生成一个独特的时脉以控制寄存器串链中的每一位元。在寄存器串链中需要充分的寄存位元来支援指定的最高附加延迟。对于小于最大值的延迟设定，对指定给选择的延迟上的位元的时脉予以致能，因此数据在未给予时脉下传送。对于附加延迟为零的情况，提供一个独立的旁路。位址和指令资讯都由附加延迟延时串链进行延迟。一旦以适当数目的周期延迟，位址资讯会停留在该状态，直到需要一个新状态为止。一旦达到适当的延迟点，指令资讯保持有效一个周期。一个重置电路被提供以重置指令信号。

Description

DDR2操作模式中附加延迟的高效率寄存器

技术领域

本发明是有关于一种集成电路，且特别是有关于一种用于将延迟加入到DDR2标准操作的集成电路存储器的位址和指令信号路径中的电路和方法。

背景技术

附加延迟(additive latency)是DDR2标准引入的修改部分。其设计是用以于数据到存储器的传送往/来期间，使指令调度器(instructionscheduler)的闲置时间降到最少。虽然DDR2标准要求附加延迟，但是习知提供附加延迟的电路会影响DDR2标准所提供性能增强的严重缺陷。这些电路通常被分为两类。一为基于并行(parallel-based)的电路和方法对电路的最后输出路径造成很大的负载。另一为基于串列(serial-based)的电路可最小化输出负载，但是该电路和方法过于缓慢。其他常见的附加延迟电路的缺陷，还包括随着时间、温度及操作条件改变所造成的易变性而产生的性能变化及时间延迟。

因此，所需要提供的是一种能提供DDR2标准所需附加延迟的电路和方法，而不会对电路的输出造成很大的负担，并且运用于符合DDR2标准的集成电路存储器中时，速度足够快。

发明内容

根据本发明的一个实施例，一种符合DDR2标准的集成电路存储器的附加延迟电路和方法实现了速度和最后输出路径负载两者的折衷的效果。附加延迟电路和方法的实施例以很少数量的晶体管来完成，因而较佳地缩减了所需要的集成电路面积。对每一周期未使用一全DQ正反型(DQflip-flop)寄存器而连续地移位位址(或指令)，而是给附加延迟的每个情况(case)指定一个半正反寄存器。根据本发明的实施例，不以提供共用的时脉信号给附加延迟串链(additive latency chain)，而是产生一个独特的时脉来控制附加延迟串链中的每个位元。

在DDR2标准中，新的READ或WRITE指令不能在连续的周期中发出。只要指定给延迟寄存器串链中两个相邻位元的时脉不是同时有效，全部数据都可以正确地给予时脉。在延迟寄存器串链中需要有足够的寄存位元来支援该部分特定的最高附加延迟。对于小于最大值的延迟设定，这些指定给超过所选择延迟上的位元的时脉在“ON”状态被致使能(enable)，因此数据在未被给予时脉下(un-clocked)传送。AL<0>情况(附加延迟等于零)较为特殊，因为这种情况对速度很敏感，因此根据本发明的一个实施例，为这种情况提供一个单独的旁路路径。

位址和指令资讯都通过附加延迟串链进行延迟。一旦以适当数目的周期予以延迟，则位址资讯保持在该状态直到需要一新状态为止。然而，一旦达到适当的延迟点，指令资讯则只能保持有效一个周期。依据本发明一个实施例，对重设指令信号提供特殊的规定，所以这些指令只保持有效一个周期。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示为根据本发明的用于位址信号的附加延迟电路的示意图。

图2绘示为根据本发明的用于指令信号的附加延迟电路的示意图，其包括一个特殊的重置电路。

图3绘示为根据本发明的方法的用于产生独特的时脉信号的时脉产生器示意图。

图4绘示为根据本发明的方法的用于初始化延迟功能的初始化电路示意图。

图5绘示为根据本发明一个实施例的完整附加延迟电路的方块图，显示出与每个电路方块相关的输入、输出和控制信号。

图6绘示为一所需的四个附加延迟的各种计时信号的时序图。

图7绘示为一所需的三个附加延迟的各种计时信号的时序图。

图8绘示为一所需的两个附加延迟的各种计时信号的时序图。

图9绘示为一所需的一个附加延迟的各种计时信号的时序图。

图10绘示为一时序图，其本质上相似于图6～图9的时序图，但显示出多时脉的情况。

10、20：附加延迟电路

I9、I40、I48、I53、I61、I60：传输闸

U1、U3、U5、U10、U 12、U13：锁存器

U7、U8、U9：反相器

I1、I2、I3、I4、I5、I6、I7：传输闸

U1、U3、U5、U10、U12：锁存器

U7、U8、U9、U17：反相器

M11、M14、M15：晶体管

U14/U15：互耦锁存器

U16：逻辑反或闸

30、32：时脉产生器电路

40：初始化电路

U1、U3、U4、U5、U6、U8、U9、U12：反相器

U6/I0：锁存器

U11、U10、U3：逻辑反或闸

I12、M10、M11、M12、M13、M14、M15：晶体管

U2：逻辑反及闸

50：整个附加延迟电路的方块图

51、52、53、54、55、56、57：方块

M14：N通道元件

具体实施方式

请参考图1，其绘示为根据本发明一实施例用于位址信号的附加延迟电路10的示意图。电路10包括四个“半锁存”(half-latch)级或寄存位元，每一级或寄存位元包括一个传输闸(transmission gate)和一个互耦(cross-coupled)锁存器。每个半锁存级还接收一个独特的时脉和反相时脉信号。例如，用于提供四个附加延迟的半锁存级包括传输闸I9和锁存器U10，以及独特的时脉信号ACLK<4>和ACLKB<4>。用于提供三个(或更多的)附加延迟的半锁存级包括传输闸I53和锁存器U1，以及独特的时脉信号ACLK<3>和ACLKB<3>。用于提供两个(或更多的)附加延迟的半锁存级包括传输闸I61和锁存器U3，以及独特的时脉信号ACLK<2>和ACLKB<2>。用于提供一个(或更多的)附加延迟的半锁存级包括传输闸I60和锁存器U5，以及独特的时脉信号ACLK<1>和ACLKB<1>。注意半锁存级的位置。与增加的附加延迟相关的半锁存级较靠近寄存位元串链的开始处，且与减少的附加延迟相关的半锁存级较靠近寄存位元串链的末端。

电路10还包括反相器U7和U8，以及传输闸I48。传输闸接收AAEB和AAE信号，这些信号为初始化信号，以下进一步详细说明。晶体管M11耦接到寄存位元串链并接收PWRUP信号，该信号也是用于初始化操作。电路10的位址输入信号为代表“Address INput Bar”(位址输入栏)的AINB，或为反相位址输入信号。

对于不需要附加延迟的情况时，提供一个旁路电路(bypass circuit)，其包括传输闸I40，和独特的时脉信号ALB<0>和AL<0>，以及锁存器U12/U13和反相器U9。电路10的输出信号为代表“Address INput Bar Additivelatency”(位址输入栏附加延迟)的AINBAL。电路10的输出信号为输入位址信号的时间移位的复制(time-shifted copy)，可以一个、两个、三个或四个时脉周期进行移位，而符合DDR2标准所要求。

请参考图2所示，其绘示根据本发明一实施例的用于指令信号的附加延迟电路20的示意图，如图所示其包括一个特殊的重置电路。电路20还接收四个“半锁存”级或寄存位元，每一级或寄存位元包括对应先前图1所述的传输闸和互耦锁存器。每个半锁存级还包括一个独特的时脉和反相时脉信号。例如，用于提供四个附加延迟的半锁存级包括传输闸I2和锁存器U10，以及独特的时脉信号ACLK<4>和ACLKB<4>。用于提供三个(或更多的)附加延迟的半锁存级包括传输闸I 3和锁存器U1，以及独特的时脉信号ACLK<3>和ACLKB<3>。用于提供两个(或更多的)附加延迟的半锁存级包括传输闸I4和锁存器U3，以及独特的时脉信号ACLK<2>和ACLKB<2>。用于提供一个(或更多的)附加延迟的半锁存级包括传输闸I5和锁存器U5，以及独特的时脉信号ACLK<1>和ACLKB<1>。注意半锁存级的位置。与增加的附加延迟相关的半锁存级较靠近寄存位元串链的开始处，且与减少的附加延迟相关的半锁存级靠近寄存位元串链的末端处。

电路20还包括反相器U7和U8，以及传输闸I1。传输闸接收AAEB和AAE信号，这些信号为初始化控制信号。晶体管M11耦接到寄存位元串链并接收PWERUP信号，该信号也用于初始化操作。电路20的位址输入信号为代表“COMmand”(指令)的COM，或为指令输入信号。

对于不需要附加延迟的情况，提供一个旁路电路，其包括传输闸I6、独特的时脉信号ALB<0>和AL<0>，以及锁存器U12/U10和反相器U9。电路10的输出信号为代表“COMmand Additive Latency”(指令附加延迟)的COMAL。电路20的输出信号为输入指令信号的时间移位的复制，其可以一个、两个、三个或四个时脉周期进行移位，而符合DDR2标准所要求。

电路20还包括一个重置电路，用于快速重设定延迟指令信号，这只是在特定的时间期间需要，而在该期间过后则不需要。电路20的重置电路部分包括晶体管M14和M15、逻辑反或闸(NOR gate)U16、反相器U17、互耦锁存器U14/U15、和传输闸I 7。传输闸接收COMAL输出信号，并且由AJCLK和AJCLKB信号控制(gated)，这些信号是重新驱动JCLK时脉信号。NOR闸U16接收AJCLK信号，以及附加延迟AL<0>的独特时脉信号。

以下进一步详细描述电路10和20的操作。

请参考图3，其绘示根据本发明方法用于产生独特时脉信号的时脉产生器电路30和32的示意图。时脉产生器电路包括用于接收WORCOM(Write OrRead COMmand)(写或读指令)和ACLKEN(Additive latency CLock Enable)(附加延迟时脉致能)信号的传输闸I1和I2。如果当下为WRITE、READ或OCD指令且该电路不处于AL<0>模式时，则WORCOM信号为逻辑高。传输闸I1和I2由ALX和ALXB信号来控制。ALX信号为AL<1:4>使用的附加延迟埠(port)，其中“X”指的是用于特殊需要延迟的整数。该些信号对应于芯片所用的特殊的附加延迟。例如，AL<1>为一个附加延迟。传输闸I1和I2耦接到反相器U1和U3，然后耦接到传输闸I3。传输闸I3由信号AJCLK和AJCLKB来控制。晶体管I12耦接到传输闸I3，并在其闸接收PWRUP信号。由反相器U4和U5构成的锁存器耦接到晶体管I12的汲极。由信号AJCLK、AJCLKB控制的传输闸I4和锁存器U6/I0完成该电路，并提供NACLKEN信号，该信号为“下一个附加延迟时脉致能”(Next Additive Latency Clock Enable)信号。当相应地对ACLK(X)信号序列进行移位的同时，NACLKEN致能序列中的下一个时脉以开始下一个时脉周期。

时脉产生器电路32包括用于接收JCLK、“a”、AL<2>、AL<3>和AL<4>信号的逻辑反或闸(NOR gate)U11和U10。JCLK信号为具有固定的长度，外部时脉信号的缓冲版本(buffered version)，且AL<2>、AL<3>和AL<4>信号代表想取得的附加延迟的信号。“a”信号表示在ACLK电路30中WORCOM或NACLEN的锁存反相状态。NOR闸UI0和UI1的输出由包括晶体管M10、M11、M12、M13、M14和M15的一反相器接收。晶体管M14和M15的闸接收ALB<0>信号。反相器的输出耦接到反相器U12且U12用于提供ACLKBX信号。反相器的输出耦接到用于提供ACLKX信号的反相器U8。ACLKX和ACLKBX信号是与前述电路10和20中想取得的附加延迟相关的独特时脉信号。

请参考图4，其绘示根据本发明的方法用于初始化延迟功能的初始化电路示意图。初始化电路40包括用于接收READCOM(“READ COMmand”)(“读指令”)、WRITECOM(“WRITE COMmand”)(“写指令”)和OCDCOM(“Off ChipDriver COMmand”)(“芯片外驱动指令”)信号的NOR闸U3。NOR闸U10耦接到NOR闸U3的输出，并接收AL<0>信号。逻辑反及闸(NAND gate)U2接收NOR闸U10的输出和JCLK信号。电路40还包括用于生成WORCOM信号的反相器U9和U6，用于生成AAE信号的反相器U1，和用于生成AAEB信号的反相器U6和U5。WORCOM信号为“Write Or Read COMmand”(“写或读指令”)信号，AAE信号为“Additive latency Address Enable”(“附加延迟位址致能”)信号，且AAEB信号为AAE信号的反相信号(inverse signal)。

请参考图5所示，其绘示根据本发明一实施例的整个附加延迟电路的方块图50，示出了与每个电路块相关的输入、输出和控制信号。方块51(“ALREGA”)对应于电路10。该电路生成AINBAL<0:11>信号，这些信号是被施加给适当附加延迟的位址信号。电路10具有12种配置(placement)，<0:11>，每个位址输入具有一个配置。方块52(“ACLKX”)对应于电路30和32。这些电路生成ACLKX信号，这些信号根据指定的附加延迟安排。如果AL<0>＝1(附加延迟等于0的情况)，则强制ACLK<1>为逻辑低。有四种配置，<1:4>，每种ACLK情况具有一个配置。方块53(“AAE”)对应于电路40。该电路生成WORCOM、AAE和AAEB信号。如果READCOM、WRITECOM或OCDCOM信号中任意一个为逻辑高时，WORCOM信号为逻辑高有效(high active)。AAE和AAEB信号以同样的方式进行控制，除了由JCLK信号指定的这些信号的脉冲宽度。唯一的一个例外是AL<0>的情况。对于AL<0>，WORDCOM和AAE信号被强制为逻辑低。方块54(“ALREGW”)对应于电路20。该电路生成BKCOMAL<0:3>信号。BKCOMAL<0:3>是被施加有适当附加延迟的Bank COMmand(库指令)信号。方块55、56和57也对应于电路20。方块55生成被施加有适当附加延迟的写指令信号(“WRCOMAL”)。方块56生成被施加有适当附加延迟的读指令信号(“RDCOMAL”)。方块57生成被施加有适当附加延迟的芯片外驱动指令信号(“OCDCOMAL”)。图中亦绘示出对应每个方块节点的各种输入、输出和控制信号。

以下进一步描述附加延迟的操作方法，最后再说明图6～9的时序图。在操作中，给定的READ或WRITE指令和相应的位址的实际的执行，被延迟了数个时脉周期，即“附加延迟”。对于AL<4>(4个附加延迟)，如果在时脉T<0>时对芯片给READ指令，则芯片中实际的读取操作在T<4>时开始。由于READ和/或WRITE指令对于DDR2的部分可以每隔一个周期给出，因此附加延迟延时串链必须能够同时将具有资讯价值的多个周期进行移位。因此，每个行位址，包括库(Bank)位址，都需要一个完整的附加延迟移位串链。READ、WRITE和OCD指令也需要移位串链，但是要加入重设功能(reset function)。

JCLK为主要的内部芯片时脉，其具有与外部时脉相同的频率，但Tch(时脉逻辑高时间，clock high time)要限制在最大宽度。ACLK<x>为每个寄存位元的独特时脉，以便可以控制想要的最大附加延迟。串链中的每一位元由一个特定的时脉(指定为ACLK)来控制。

根据本发明的一个实施例，附加延迟电路和方法利用了DDR2规格规定的新的读/写指令只可以在交替的周期中给定的优点。(最小BL(“BurstLength”)(突发长度)＝4，不允许中断(inrerrupt)，因此对于行路径而言，每个读或写命令后跟随着一个停滞(dead)周期；且十分重要的是，要注意在读或写指令后的周期中列路径活动仍然有效)。

根据本发明，对于每一个附加延迟情况下(AL(#))的寄存位元是指定的。这些寄存位元相对的简单，并由整个DQ正反器(DQ flip-flop)的一半形成(也称为“半锁存”(half-latch))。串链中的每个寄存位元由其本身独特的ACLK<#>(附加延迟时脉)控制，而不是常用的共用信号“CLK”。

对于小于“n”的附加延迟的情况(AL<“n”)，Aclk<n>是内定(defaulted)为逻辑高，以使该位元被旁路(bypass)。由于这些寄存位元十分简单，因此经过寄存位元串链的累积延迟是可容许的。对于AL<n>的情况，在读/写指令之后，Aclk<n>立即在下一个时脉逻辑低期间启用(fire on)。之后Aclk<n-1>在下一个逻辑低时脉启用，之后Aclk<n-2>在两个周期启用，以此类推。因此，对于AL<n>情况，在读/写命令之后，Aclk<n-t>在时脉低逻辑期间的<t>周期为有效的(active)。对于“n”大于所设定的AL情况下Aclk<n>＝1，除了当设定为AL<0>时Aclk<1>＝0。这是基本的移位方程式。由于奇数和偶数Aclk不会在同一个周期启用，因而无需使用完整DQ正反器，因此当一个或多个位元被旁路时，会使该延迟最小化。当芯片时脉为逻辑低时，Aclk是有效的(active)，因此数据可以被输出并与下一个芯片时脉的高状态相比较。

由于AL<0>为最大速度的临界情况，因此为这种情况提供了指向旁路整个寄存串链输出的一个特殊旁路路径。对于AL<0>的情况，Aclk<1>设定为零，因此只有AL<0>通路被启动(activated)。位址资讯可以通过寄存器来移位，并且不明确地留在其最后状态。然而，读或写指令资讯只能有效一个周期。因此对于读写位元便需要一个特殊的移位串链，一但达到它的最后延迟即重设其自身，所以该指令只执行一次。并且，为了最大程度地节省能量，位址寄存器只在与实际的读或写指令一致时才被载入。

在本发明中，AL寄存位元为降次(descending order)排列。亦即，先是AL<4>，然后是AL<3>、AL<2>到最后是AL<1>。其目的是为了在遇到一个有效时脉的位元之前，尽可能地推动位址数据通过被旁路的位元。

位址资讯并无法以与读或写指令资讯的相同方式予以处理。位址资讯可以通过寄存器来移位，并以其最终状态停留在那里，直到需要另一个位址为止。虽然这对位址资讯来说是可以接受的，但是读和写指令资讯应只能有效一个周期。电路的主要功能是一旦达到其最后的延迟就重设其自身，因此该指令只执行一次。这是通过使用一个JCLK(AJCLK)的延迟版本来锁存读或写指令而实现。当AJCLK为逻辑高时，N通道元件(M14)用于将指令信号隔开并控制能允许信号被锁存的传输闸。当AJCLK变为逻辑低时，N通道元件(M14)被启动，并且与被锁存的指令信号一起将读或写指令信号重设为零。还应当注意的是，对于AL<0>，这部分的电路为非致能。

根据本发明的移位的方程式如下：对于AL<n>，Aclk<n-t>在读或写指令之后的时脉逻辑低期间<t>周期是有效的。对于“n”大于所设定AL的情况下Aclk<n>＝1，除了当设定为AL<0>时Aclk<1>是等于零的情况。

请参考图6-9，其绘示用于具有四个、三个、两个和一个附加延迟的信号：CHIP CLOCK，READ/WRITE，AAE，ACLK<4>，ACLK<3>，ACLK<2>，ACLK<1>，INPUT ADDRESS，具有附加延迟的ADDRESS、具有附加延迟的READ/WRITE、延迟的INTERNAL READ/WRITE指令、以及根据所需的预先选择数目的附加延迟指示。

再提供图10的时序图，其本质上是与图6～9的时序图相似，但显示出多时脉的情况。

虽然以上结合特定的元件、电路和偏压技术而描述本发明的原理，应当清楚的是前面仅是通过举例来进行描述，而并非用以限定本发明的范围。特别是应当了解，前述揭示的讲解将提示相关领域的技术人员进行其他修改。这种修改可能涉及其他特征，包括本身已知的特征和可以代替使用的特征或除这里已经描述过的特征。尽管在此申请中的权利要求阐述了特征的特殊结合，但应当理解这里公开的范围还包括，其中清楚或暗示或任何普通的或修改的任何新颖的特征或任何新颖特征的组合，这对相关领域的技术人员是显而易见的，无论是否涉及当前任何权利所要求的相同发明，以及无论是否解决某些或全部本发明所面临的相同的技术问题。因此在源于本申请或任何其他申请的检举期间，本申请保留对这种特征和/或这种特征组合阐述新的权利要求的权利。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (21)

1、一种集成电路存储器的附加延迟电路，包括一串链寄存位元，其特征在于其中每一该寄存位元由一独特的时脉信号控制。

2、根据权利要求1所述的附加延迟电路，其特征在于其具有最大为<n>系统时脉周期的附加延迟，其中一<n-t>独特时脉信号在一读/写指令初始化之后，在一系统时脉<t>系统时脉周期的时脉逻辑低期间成为有效。

3、根据权利要求1所述的附加延迟电路，其特征在于其具有最大为<n>系统时脉周期的附加延迟，其中<n>是小于指定给各个寄存位元的一附加延迟的数目，该些寄存位元被致能(enabled)。

4、根据权利要求1所述的附加延迟电路，其特征在于其更包括当不需要附加延迟电路时的一独立旁路路径。

5、根据权利要求4所述的附加延迟电路，其特征在于其中所述的寄存位元串链为非致能(disable)。

6、根据权利要求1所述的附加延迟电路，其特征在于其更包括一第一寄存位元串链和一第二寄存位元串链。

7、根据权利要求6所述的附加延迟电路，其特征在于其中所述的第一寄存位元串链为位址信号(address signal)提供附加延迟。

8、根据权利要求6所述的附加延迟电路，其特征在于其中所述的第二寄存位元串链为指令信号(command signal)提供附加延迟。

9、根据权利要求8所述的附加延迟电路，其特征在于其更包括一重置电路。

10、根据权利要求1所述的附加延迟电路，其特征在于其中每一该寄存位元包括一半锁存器(half-latch)。

11、根据权利要求10所述的附加延迟电路，其特征在于其中每一该半锁存器包括耦接到一对互耦反相器(cross-coupled inverter)的一完整的传输闸。

12、一种集成电路中附加延迟的提供方法，其特征在于其包括：

提供一寄存位元串链；以及

被控制的每个寄存位元具有一独特的时脉信号。

13、根据权利要求12所述的附加延迟的提供方法，其特征在于对于一具有<n>系统时脉周期的最大附加延迟，在初始读/写指令之后，在一系统时脉<t>系统时脉周期的时脉逻辑低期间启动一<n-t>独特的时脉信号。

14、根据权利要求12所述的附加延迟的提供方法，其特征在于其中对于该具有最大<n>系统时脉周期的附加延迟，使该些寄存位元致能，其中<n>小于指定给该寄存位元的一附加延迟数目。

15、根据权利要求12所述的附加延迟的提供方法，其特征在于其更包括当不需要附加延迟时，旁路(bypass)该寄存位元串链。

16、根据权利要求15所述的附加延迟的提供方法，其特征在于其更包括使该寄存位元串链非致能。

17、根据权利要求12所述的附加延迟的提供方法，其特征在于其更包括提供一第一寄存位元串链和提供一第二寄存位元串链。

18、根据权利要求17所述的附加延迟的提供方法，其特征在于其中所述的第一寄存位元串链为位址信号提供附加延迟。

19、根据权利要求17所述的附加延迟的提供方法，其特征在于其中所述的第二寄存位元串链为指令信号提供附加延迟。

20、根据权利要求19所述的附加延迟的提供方法，其特征在于其更包括重设该第二寄存位元串链。

21、一种附加延迟电路，其特征在于其包括：

一第一半锁存器串链，每一该半锁存器由一独特的时脉信号控制，而为位址信号提供附加延迟；

一第二半锁存器串链，每一该由一独特的时脉信号控制，为指令信号提供附加延迟；以及

一重设电路，耦接到该第二半锁存器串链。

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