CN1828902A - 半导体器件和用于制造该半导体器件的方法 - Google Patents

半导体器件和用于制造该半导体器件的方法 Download PDF

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Abstract

本发明公开了一种半导体器件，包括：P沟道MIS晶体管，包括N型半导体层、在N型半导体层上形成的并含有金属的碳化合物的第一栅绝缘层；和N沟道MIS晶体管，包括P型半导体层、在P型半导体层上形成的第二栅绝缘层以及在第二栅绝缘层上形成的第二栅电极。

Description

半导体器件和用于制造该半导体器件的方法
交叉引用相关申请
本申请基于2005年3月3日申请的在先日本专利申请No.2005-59396并享有其优先权，该申请的全部内容在此引作参考。
技术领域
本发明涉及半导体器件和用于制造该器件的方法。
背景技术
在制造其中栅极长度是亚微米尺寸的下一代互补型金属氧化物半导体(CMOS)器件的情况下，有一种非常大的可能是在上一代中所用的硅不能直接用作构成该器件的MIS晶体管的栅电极。
上述原因之一是由于硅的薄膜电阻是几十欧/高，如果硅用于栅电极，那么在器件工作期间所谓的RC延迟就不能再忽略。通常认为在栅极长度是亚微米尺寸的器件中，允许忽略RC延迟的栅电极薄膜电阻是5Ω/或更低。
上述原因的另一个在于栅电极的耗尽。杂质(掺杂剂)相对于硅的溶解极限约为1×1020cm-3。因此，当栅电极由硅制成时，有限长度的耗尽层分布在栅电极中，从而导致在MIS晶体管的电流驱动力方面的变劣。
具体而言，由于这种耗尽层具有串联连接到在栅电极和漏极之间的栅绝缘层的电容，因此MIS晶体管的栅电容基本形成为其中耗尽层的电容添加到栅绝缘层的电容的形状。例如，当转换到栅绝缘层的氧化硅的厚度时，这种所添加的电容约为0.3nm。
今后在采用氧化硅时，MIS晶体管的栅绝缘层的厚度可能为1.5nm或更少。因此，耗尽层的电容为栅绝缘层的电容的20％或更高，不能再被忽略。
作为解决该问题的方式之一，人们尽力向硅栅电极添加高浓度的杂质(磷、硼等)，从而减小其比电阻。然而，在MIS晶体管的栅极长度设定为亚微米尺寸的情况下，如上所述，栅绝缘层的厚度为1.5nm或更少。在此情况下，出现了下述问题：栅电极中的杂质穿过栅绝缘层，扩散或渗透到硅衬底。
杂质的这种扩散或渗透导致MIS晶体管的驱动电流或阈值电压的波动。
因此，近来人们对于栅电极尽量采用高熔点的金属如钼、钨或钽以及它们的氮化物。这是所谓的金属栅极技术。
根据金属栅极技术，由于栅电极由比电阻低于硅的比电阻的金属制成，因此可基本上忽略RC延迟。由于原则上在该金属中没有形成耗尽层，因此MIS晶体管的电流驱动力没有因为在硅栅电极中形成耗尽层而减小。此外，由于不必向金属栅极添加任何杂质以减小其比电阻，因此MIS晶体管的驱动力或阈值电压没有因为杂质的扩散或渗透而出现波动。
然而，金属栅极技术并不完善。在由该技术制造CMOS器件的情况下，出现了以下特殊问题。
即，根据金属栅极技术，在P沟道MIS晶体管的情况下，功函数接近于P+硅的金属材料用于栅电极。在N沟道MIS晶体管的情况下，功函数接近于N+-硅的金属材料用于栅电极。这样，可将P沟道MIS晶体管和N沟道MIS晶体管的阈值设定为适当值。
这是所谓的双phi(φ)金属栅极。然而，实际上，难以发现功函数接近于P+硅或N+-硅并且热稳定性高的金属材料。目前为止，尚未发现满足这种条件的用于栅绝缘层或栅电极的最佳材料。
即使发现了具有高热稳定性和适当功函数的栅绝缘层或栅电极用金属材料，除非金属材料可由LSI制造工艺形成，否则也是无用的。简言之，除了由双φ金属栅极技术的MIS晶体管结构之外，需要在不增加步骤数量和复杂性的情况下的制造方法。
发明内容
根据本发明的第一种方案的半导体器件，包括：P沟道MIS晶体管，包括N型半导体层、在N型半导体层上形成的第一栅绝缘层以及在第一栅绝缘层上形成的并包含金属的碳化合物的第一栅电极；和N沟道MIS晶体管，包括P型半导体层、在P型半导体层上形成的第二栅绝缘层以及在第二栅绝缘层上形成的第二栅电极。
根据本发明的第二种方案的半导体器件，包括：P沟道MIS晶体管，包括N型半导体层、在N型半导体层上形成的第一栅绝缘层以及在第一栅绝缘层上形成的第一栅电极，其中金属的碳化合物存在于在第一栅绝缘层和第一栅电极之间的界面上；和N沟道MIS晶体管，包括P型半导体层、在P型半导体层上形成的第二栅绝缘层以及在第二栅绝缘层上形成的第二栅电极。
根据本发明的第三种方案的半导体器件，包括：P沟道MIS晶体管，包括N型半导体层、在N型半导体层上形成的第一栅绝缘层以及在第一栅绝缘层上形成的第一栅电极，其中金属的碳化合物存在于与在第一栅绝缘层和第一栅电极之间的界面不同的部分上；和N沟道MIS晶体管，包括P型半导体层、在P型半导体层上形成的第二栅绝缘层以及在第二栅绝缘层上形成的第二栅电极。
根据本发明的第一种方案的半导体器件的制造方法，包括：在P型半导体区和N型半导体区上形成栅绝缘层的步骤；在P型半导体区上的栅绝缘层上形成由金属或其硼化物、硅化物或氮硅化物制成的第一栅极材料的步骤；在N型半导体区上的栅绝缘层上形成由金属的碳化合物制成的第二栅极材料的步骤；同时刻蚀第一和第二栅极材料以由第一栅极材料形成第一栅电极、由第二栅极材料形成第二栅电极的步骤；以及形成位于P型半导体区中的N型扩散层和位于N型半导体区中的P型扩散层的步骤。
根据本发明的第二种方案的半导体器件的制造方法，包括：在P型半导体区和N型半导体区上形成栅绝缘层的步骤；在N型半导体区上的栅绝缘层上形成碳层的步骤；在N型半导体区上的栅绝缘层和碳层上形成由金属或其硼化物、硅化物或氮硅化物制成的栅极材料的步骤；通过热处理将碳层转化为金属的碳化合物的步骤；刻蚀栅极材料和金属的碳化合物以形成由栅极材料制成的第一栅电极、由栅极材料和金属的碳化合物制成的第二栅电极的步骤；以及形成位于P型半导体区中的N型扩散层和位于N型半导体区中的P型扩散层的步骤。
根据本发明的第三种方案的半导体器件的制造方法，包括：在P型半导体区和N型半导体区上形成栅绝缘层的步骤；在栅绝缘层上形成由金属或其硼化物、硅化物或氮硅化物制成的栅极材料的步骤；将碳离子注入到N型半导体区上的栅极材料中的步骤；通过热处理在N型半导体区上的栅绝缘层和栅极材料之间的界面上形成金属的碳化合物的步骤；刻蚀栅极材料和金属的碳化合物以形成由栅极材料制成的第一栅电极、由栅极材料和金属的碳化合物制成的第二栅电极的步骤；以及形成位于P型半导体区中的N型扩散层和位于N型半导体区中的P型扩散层的步骤。
附图说明
图1是表示栅绝缘层材料和功函数之间关系的示图；
图2是表示根据第一实施例的CMOS器件的截面图；
图3是表示图2的器件的制造方法的步骤的截面图；
图4是表示图2的器件的制造方法的步骤的截面图；
图5是表示图2的器件的制造方法的步骤的截面图；
图6是表示图2的器件的制造方法的步骤的截面图；
图7是表示图2的器件的制造方法的步骤的截面图；
图8是表示图2的器件的制造方法的步骤的截面图；
图9是表示图2的器件的制造方法的步骤的截面图；
图10是表示图2的器件的制造方法的步骤的截面图；
图11是表示图2的器件的制造方法的步骤的截面图；
图12是表示根据第二实施例的CMOS器件的截面图；
图13是表示图12的器件的制造方法的步骤的截面图；
图14是表示图12的器件的制造方法的步骤的截面图；
图15是表示图12的器件的制造方法的步骤的截面图；
图16是表示图12的器件的制造方法的步骤的截面图；
图17是表示图12的器件的制造方法的步骤的截面图；
图18是表示图12的器件的制造方法的步骤的截面图；
图19是表示图12的器件的制造方法的步骤的截面图；
图20是表示图12的器件的制造方法的步骤的截面图；
图21是表示图12的器件的制造方法的步骤的截面图；
图22是表示图12的器件的制造方法的步骤的截面图；
图23是表示图12的器件的制造方法的步骤的截面图；
图24是表示在栅电极电压和电容之间关系的示图；
图25是表示在栅电极电压和漏泄之间关系的示图；
图26是表示根据第三实施例的CMOS器件的截面图；
图27是表示图26的器件的制造方法的步骤的截面图；
图28是表示图26的器件的制造方法的步骤的截面图；
图29是表示图26的器件的制造方法的步骤的截面图；
图30是表示图26的器件的制造方法的步骤的截面图；
图31是表示根据第四实施例的CMOS器件的截面图；
图32是表示图31的器件的制造方法的步骤的截面图；
图33是表示图31的器件的制造方法的步骤的截面图；
图34是表示图31的器件的制造方法的步骤的截面图；
图35是表示图31的器件的制造方法的步骤的截面图；
图36是表示图31的器件的制造方法的步骤的截面图；
图37是表示图31的器件的制造方法的步骤的截面图；
图38是表示图31的器件的制造方法的步骤的截面图；
图39是表示图31的器件的制造方法的步骤的截面图；
图40是表示图31的器件的制造方法的步骤的截面图；
图41是表示根据第五实施例的CMOS器件的截面图；
图42是表示图41的器件的制造方法的步骤的截面图；
图43是表示图41的器件的制造方法的步骤的截面图；
图44是表示图41的器件的制造方法的步骤的截面图；
图45是表示图41的器件的制造方法的步骤的截面图；
图46是表示图41的器件的制造方法的步骤的截面图；
图47是表示图41的器件的制造方法的步骤的截面图；
图48是表示根据第六实施例的CMOS器件的截面图；
图49是表示图48的器件的制造方法的步骤的截面图；
图50是表示图48的器件的制造方法的步骤的截面图；
图51是表示图48的器件的制造方法的步骤的截面图；
图52是表示图48的器件的制造方法的步骤的截面图；
图53是表示图48的器件的制造方法的步骤的截面图；
图54是表示图48的器件的制造方法的步骤的截面图。
具体实施方式
下面参照附图详细描述本发明的方案的半导体器件。
1.综述
本发明的方案涉及CMOS器件，其特征在于P沟道MIS晶体管的栅电极含有金属的碳化合物，或者在P沟道MIS晶体管的栅绝缘层和栅电极之间的界面上或与该界面不同的部分上存在金属的碳化合物。
对于上述碳化合物的金属，考虑到耐热性等因素，一种是选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y。
N沟道MIS晶体管的栅电极由例如金属Ti、Ta、Zr、Hf、V、No、Cr、Mo、W、La和Y之一、或该金属的硼化物、硅化物或氮硅化物制成。
从工序上看，P沟道MIS晶体管的栅电极的主要部分可由与N沟道MIS晶体管的栅电极相同的材料制成，例如，金属Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一、或该金属的硼化物、硅化物或氮硅化物。
考虑到耐腐蚀性、抗氧化性等，P和N沟道MIS晶体管的栅电极可均采用叠层结构，它们每个的最上层可由Si和SiGe之一制成。
通过采用这种结构，可提供具有低电阻和热稳定性的CMOS器件，在栅电极中从不发生耗尽和杂质的扩散或渗透的问题。
有一种可采用技术是用钽的碳化合物(TaxCy)作栅电极(参见非专利文献1)。
根据该技术，当3.7eV的TaxCy形成在HfO2上时，真空功函数电学上变为4.18eV。如图1所示，该值适合于CMOS器件的N沟道MIS晶体管的栅电极。非专利文献1示出对采用TaxCy作栅电极的N沟道MIS晶体管的特性的实际研究。
另一方面，本发明的方案着重于P沟道MIS晶体管的栅电极。这是因为上述常规问题主要严重影响P沟道MIS晶体管。换句话说，在有载流子为空穴的P沟道MIS晶体管中的转换速度(switchingspeed)比在有载流子为电子的N沟道MIS晶体管中的转换速度更快，杂质的扩散或渗透致使驱动力或阈值电压的更大波动。
因此，根据本发明的方案，该工艺起始于栅电极和栅绝缘层的组合以获得适于P沟道MIS晶体管栅电极之功函数的发现。因此，本发明的方案完全不同于在非专利文献1中所公开的技术构思。
根据本发明的方案，例如，钽碳化合物(TaxCy)用于P沟道MIS晶体管的栅电极。如上所述，TaxCy的真空功函数是3.7eV。但如图1所示，当HfSiON用于栅绝缘层时，TaxCy的功函数变为4.94eV。当SiO2用于栅绝缘层时，TaxCy的功函数变为4.78eV。
该值适合于P沟道MIS晶体管的栅电极。因此，本发明的方案提供一种P沟道MIS晶体管，该晶体管具有高热稳定性，但没有在驱动力或阈值电压上的波动，可进行高速转换。
表1示出栅电极和栅绝缘层的材料组合方案，从而获得适用于P沟道MIS晶体管的栅电极的功函数。
表1
栅电极的功函数
  栅电极材料         栅绝缘膜材料
  SiO2   HfSiON
  Ti碳化物   4.74eV   5.00eV
  Ta碳化物   4.78eV   4.94eV
  W碳化物   4.88eV   4.96eV
通常，当HfSiON用于栅绝缘层时的栅电极功函数比当SiO2用于栅绝缘层时的栅电极功函数高0.2-0.3eV。
在采用TaxCy作P沟道MIS晶体管的栅电极的情况下，TaxCy处于晶体状态。当TaxCy是(111)取向时，可以获得最适于P沟道MIS晶体管的阈值电压。
这是因为TaxCy的(111)表面的原子表面密度高。作为从固态物中拔离电子的能量的功函数通常在较高原子表面密度的材料的情况中是较高的。
2.实施例
下面，描述某些优选实施例。
(1)第一实施例
第一实施例涉及CMOS器件，其中，N和P沟道MIS晶体管的材料彼此不同。
A.结构
图2表示根据本发明第一实施例的CMOS器件的横截面结构。
在半导体衬底1中，设置P型阱区2和N型阱区3。P型和N型阱区2和3通过浅沟槽隔离(STI)结构的器件隔离层4彼此隔离。
在P型阱区2中设置N沟道MIS晶体管。
N沟道MIS晶体管包括N型扩散层5、N型延伸层6、栅绝缘层10和栅电极11。在栅电极11的侧壁上形成侧壁绝缘层9。
如图1所示，例如，N沟道MIS晶体管的栅电极11由功函数在4.10eV-4.40eV范围内的材料制成。这里将这种材料称作低功函数材料。对于低功函数材料，可采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属、或这种金属的硼化物、硅化物或氮硅化物。
从用于LSI工艺的热稳定性和化学稳定性来看，对于N沟道MIS晶体管的栅电极，最优选采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属的硼化物或氮硅化物。
在N型阱区3中设置P沟道MIS晶体管。
P沟道MIS晶体管包括P型扩散层7、P型延伸层8、栅绝缘层10和栅电极12。在栅电极12的侧壁上形成侧壁绝缘层9。
如图1所示，例如，P沟道MIS晶体管的栅电极12由功函数在4.80eV-5.10eV范围内的材料制成。这里将这种材料称作高功函数材料。对于高功函数材料，当绝缘材料如SiO2或HfSiON用于栅绝缘层10时，采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y中的金属的碳化合物。
这种金属的碳化合物的熔点在2000℃以上，化学上不活泼。因此，从LSI工艺的热稳定性和化学稳定性来看是非常优异的。
如上所述，根据第一实施例，N沟道MIS晶体管的栅电极由低功函数材料制成，P沟道MIS晶体管的栅电极由具有高功函数的金属的碳化合物制成。因此，可提供具有低电阻和高热稳定性的CMOS器件，并且在栅电极中从不发生耗尽或杂质的扩散/渗透的问题。
B.制造方法
下面，借助钽(Ta)的碳化合物(TaxCy)用于P沟道MIS晶体管的栅电极的例子描述图2的CMOS器件的制造方法。
首先，如图3所示，通过常规LSI工艺，在半导体衬底1中形成P型阱区2、N型阱区3和元件隔离层4。随后，例如，通过MOCVD方法形成栅绝缘层10。
对于栅绝缘层10，可采用选自SiO2、SiON、TiO2、HfO2、Ta2O5、ZrO2、HfSiO、ZrSiO、HfSiON、ZrSiON、HfON、ZrON、La2O3、LaSiO、LaAlO、LaHfO和TiAlO之一的高电介质。
接着，如图4所示，例如，通过LPCVD法在栅绝缘层10上形成约300nm厚的氮化硅。随后，通过光刻构图工艺(PEP)对该氮化硅进行构图，从而在P型阱区2上形成由氮化硅制成的掩模材料16。
接下来，如图5所示，在栅绝缘层10和掩模材料16上形成约100nm厚的金属的碳化合物(以下的金属碳化物)12，根据本实施例为TaxCy。
可利用淀积方法如溅射法或CVD法形成金属碳化物12。然而，根据本实施例，如下所述，对在掩模材料16上的金属碳化物12采用基于移除法(lift-off method)的剥离法(peeling-off method)。因此，优选通过(使得在台阶部分中的覆盖率低的)溅射法形成金属碳化物12。
从防止栅绝缘层10损坏的角度出发，可采用溅射法(长投溅射法)，该方法采用长投溅射装置，该装置在作为材料源的靶和半导体衬底之间的距离足够大。
在淀积条件方面如气体压力、气体流速和等离子体能量没有特别限制。可利用常规的淀积参数确定淀积条件。
针对金属碳化物12的TaxCy的组成，当采用溅射法时，采用具有Tac的化学计量组成(x＝1，y1)的材料或接近于此的材料，从而可提供化学稳定的栅电极。
在此情况下，即使当金属碳化物12的TaxCy的组成波动，只要波动宽度约为10％，也几乎不会严重影响化学稳定性或功函数值。
接着，如图6所示，通过移除法，将掩模材料16上的金属碳化物12与图5所示的掩模材料16一起剥离。例如，采用热硫酸以剥离由氮化硅制成的掩模材料16，其上的金属碳化物12同时被剥离。在此情况下，N型阱区3上的金属碳化物由于处于化学稳定状态而不会被剥离。
接着，如图7所示，在栅绝缘层10和金属碳化物12上形成约120nm厚的具有低功函数的金属的氮硅化物11，根据本实施例为TaSiN。
在此情况下，利用淀积法如溅射法或CVD法形成金属的氮硅化物11。然而，根据此实施例，为了防止栅绝缘层10的损坏，优选采用CVD法或长慢溅射法。
接着，如图8所示，利用整平法如化学机械抛光(CMP)法对金属的氮硅化物11进行抛光，由此从N型阱区3上除去金属的氮硅化物11。
接着，如图9所示，通过PEP形成光刻胶17，以加工栅电极。利用该光刻胶17作掩模，对金属的氮硅化物11、金属碳化物12和栅绝缘层10进行刻蚀。随后，去除光刻胶17。
结果，如图10所示，在P阱区2上形成栅绝缘层10和低功函数的栅电极11，在N阱区3上形成栅绝缘层10和由金属碳化物(TaxCy)制成的栅电极12。
根据本实施例，N沟道MIS晶体管的栅电极11由TaSiN制成，P沟道MIS晶体管的栅电极12由TaxCy制成。
因此，通过对栅电极11和12采用同种金属(根据本实施例为Ta)，进行对用于同时处理两电极的反应气体的选择。
最后，如图11所示，通过常规LSI工艺，在栅电极11和12的侧壁上形成侧壁绝缘层9，在P阱区2中形成N型扩散层5和N型延伸层6，在N阱区3中形成P型扩散层7和P型延伸层8。
通过上述工艺，完成了图2的CMOS器件。
(2)第二实施例
第二实施例涉及CMOS器件，其中，P沟道MIS晶体管的栅电极的主要部分由类似于N沟道MIS晶体管栅电极的材料制成。
A.结构
图12表示根据本发明第二实施例的CMOS器件的横截面结构。
在半导体衬底1中，设置P型阱区2和N型阱区3。P型和N型阱区2和3通过STI结构的元件隔离层4彼此隔离。
在P型阱区2中设置N沟道MIS晶体管。
N沟道MIS晶体管包括N型扩散层5、N型延伸层6、栅绝缘层10和栅电极11。在栅电极11的侧壁上形成侧壁绝缘层9。
正如第一实施例的情况，例如，N沟道MIS晶体管的栅电极11由功函数在4.10eV-4.40eV范围内的低功函数材料制成。对于低功函数材料，可采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属、或这种金属的硼化物、硅化物或氮硅化物。
从用于LSI  艺的热稳定性和化学稳定性来看，对于N沟道MIS晶体管的栅电极，最优选采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属的硼化物或氮硅化物。
在N型阱区3中设置P沟道MIS晶体管。
P沟道MIS晶体管包括P型扩散层7、P型延伸层8、栅绝缘层10和栅电极11、12。在栅电极11、12的侧壁上形成侧壁绝缘层9。
P沟道MIS晶体管的栅电极11、12具有层叠结构。栅电极11由类似于N沟道MIS晶体管的栅电极11的低功函数材料制成。栅电极12设置在栅绝缘层10和栅电极11之间，并由功函数例如在4.80eV-5.10eV范围内的高功函数材料制成。
对于高功函数材料，当绝缘材料如SiO2或HfSiON用于栅绝缘层10时，采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属的碳化合物。
这种金属碳化合物的熔点在2000℃以上，化学上不活泼。因此，从LSI工艺的热稳定性和化学稳定性来看是非常优异的。
当P沟道MIS晶体管的栅电极12由与栅电极11相同的金属如Ta制成时，栅电极12可采用以下结构：其中，它是栅电极11的一部分，例如，TaSiN，碳原子(C)包含在它的一部分中。
如上所述，根据第二实施例，P沟道MIS晶体管的栅电极包含具有高功函数的金属的碳化合物。因此，可提供具有低电阻和高热稳定性的CMOS器件，并且在栅电极中从不发生耗尽或杂质的扩散/渗透的问题。
并且，根据第二实施例，P沟道MIS晶体管的栅电极(即栅电极11)的主要部分由与N沟道MIS晶体管的栅电极11相同的材料制成。因此，在为了保证耐热性的便于设计和便于加工的热成本方面是极为有利的。
B.制造方法(第一例)
下面，借助钽(Ta)的碳化合物(TaxCy)用于P沟道MIS晶体管的栅电极的例子描述图12的CMOS器件的制造方法的第一例。
首先，如图13所示，通过常规LSI工艺，在半导体衬底1中形成P型阱区2、N型阱区3和元件隔离层4。随后，例如，通过MOCVD方法形成栅绝缘层10。
对于栅绝缘层10，可采用选自SiO2、SiON、TiO2、HfO2、Ta2O5、ZrO2、HfSiO、ZrSiO、HfSiON、ZrSiON、HfON、ZrON、La2O3、LaSiO、LaAlO、LaHfO和TiAlO之一的高电介质。
接着，如图14所示，例如，通过LPCVD法在栅绝缘层10上形成约5nm厚的氧化硅。随后，通过光刻构图工艺(PEP)对该氧化硅进行构图，从而在P型阱区2上形成由氧化硅制成的掩模材料18。
利用淀积方法如溅射法或CVD法在栅绝缘层10和掩模材料18上形成碳层19。
在此情况下，优选将碳层19的厚度设定为在2nm或更高至5nm或更低的值。为了确保碳层19的碳原子的连续性，其厚度必须设定为2nm或更高。当碳层19的厚度超过5nm时，在碳层19与金属反应以形成金属碳化物时的变形导致栅电极从栅绝缘层脱落下来。
当碳层19薄于2nm时，在碳层19与金属反应以形成金属碳化物之后栅电极功函数的值发生变化，造成了该值不再适于P沟道MIS晶体管的可能性。
如下所述，通过移除法剥离碳层19。因此，优选通过其中在台阶部分中的覆盖率低的溅射法形成。
为了防止栅绝缘层损坏，可采用所谓的长投溅射法，该方法在作为材料源的靶和半导体衬底之间的距离足够大。
在淀积条件方面如气体压力、气体流速和等离子体能量没有特别限制。可利用常规的淀积参数确定淀积条件。
接下来，如图15所示，通过移除法将掩模材料18上的碳层19与图14中所示的掩模材料18一起剥离。例如，通过利用稀释的HF水溶液剥离由氧化硅制成的掩模材料18时，其上的碳层19同时剥离。在此情况下，存在于N阱区3之上的碳层19从未剥离。
接着，如图16所示，在栅绝缘层10和碳层19上形成约100nm厚的具有低功函数的金属的氮硅化物11，根据本实施例为TaSiN。
利用淀积法如溅射法或CVD法形成金属的氮硅化物11。根据此实施例，为了防止栅绝缘层10的损坏，优选采用CVD法或长投溅射法。
接着，如图17所示，当进行热处理时，图16的碳层19与金属的氮硅化物(TaSiN)11中的金属(根据本实施例为Ta)进行化学反应，从而转变为金属的碳化合物(以下的金属碳化物)12，即，TaxCy。
为了充分地将图16的碳层19转变成金属碳化物12，将热处理的温度设定为在500℃或更高至1100℃或更低范围内的值。为了使碳和金属之间充分进行反应，500℃或更高的温度是必要的。当热处理温度超过1100℃时，特性恶化。
现在，描述热处理的温度和通过热处理形成的金属碳化物12的特性之间的关系。
图24表示MIS电容器的电容(C)-栅极电压(Vg)曲线，该MIS电容器包括含金属碳化物12的栅电极。
热处理前的结构包括金属的氮硅化物(TiSiN)、碳层(C)、栅绝缘层(SiO2)和P型阱区(p-Si)。
当以400℃的温度进行30分钟的热处理时，在热处理后形成的栅电极的功函数为4.1eV。这表示TiSiN的物理性质值。如果在TiSiN和碳(C)之间的反应根本没有进行，则表现出碳的功函数。因此可以总结出，通过温度为400℃的热处理，碳被俘获到TiSiN中，TiSiN对栅电极的功函数具有主要的影响。
另一方面，当以600℃的温度进行30分钟的热处理时，平带电压(flat band voltage)改变了0.7V至正电压侧，在热处理后形成的栅电极的功函数为4.8eV。这非常接近于TiC的功函数。可得出结论，通过温度为600℃的热处理，在TiSiN和碳(C)之间的反应充分进行，碳层几乎完全转变成金属碳层。
在以超过1100℃的温度的热处理中，出现了由热反应形成的TiC进一步与栅绝缘层(SiO2)反应的行为，因此导致大电流泄漏(栅极泄漏)。
根据本实施例，从减少电流泄漏方面来看，作为与碳层反应的低功函数材料，金属的硼化物、硅化物或氮硅化物更优于单金属。
图25表示当Ti和TiB用作低功函数材料时、MIS晶体管的栅极泄漏(Jg)-栅极电压(Vg)特性。
热处理条件是：温度600℃；时间30分钟。
从附图中明显看出，在采用Ti作为低功函数材料的情况下电流泄漏非常大；而与采用Ti的情况相比、在采用TiB的情况下电流泄漏明显减少。
当相对于Ti、采用TiSiN和TiSi作为低功函数材料时，看到了类似的趋势。当相对于Ta、Zr、Hf、V、Nb、Cr、Mo、W、La或Y采用其硼化物、硅化物氮硅化物时出现相同情况。
这种大电流泄漏的出现可归因于以下事实：当单金属用作低功函数材料时，与碳层的反应非常迅速地进行，在反应中间产生的活性金属原子还原了栅绝缘层，导致了在栅电极和源极/漏极之间的电短路。
另一方面，当金属的硼化物、硅化物或氮硅化物用作低功函数材料时，与碳层的反应缓慢进行，由此抑制了活性金属原子的产生。
描述将返回至制造方法。
随后，如图18所示，通过PEP形成光刻胶17，以加工栅电极。利用该光刻胶17作掩模，对金属的氮硅化物11、金属碳化物12和栅绝缘层10进行刻蚀。随后，去除光刻胶17。
结果，如图19所示，在P阱区2上形成由金属的氮硅化物制成的栅电极11和栅绝缘层10，在N阱区3上形成由金属碳化物(TaxCy)和金属的氮硅化物的叠层构成的栅电极11、12和栅绝缘层10。
根据本实施例，例如，N沟道MIS晶体管的栅电极11由TaSiN制成，P沟道MIS晶体管的栅电极11、12在此情况下由TaSiN和TaxCy的叠层构成。
因此，通过对所有的N沟道MIS晶体管的栅电极11和P沟道MIS晶体管的栅电极11和12的主要部分(最上层)采用同种材料，例如，根据本实施例的TaSiN，可通过反应性离子刻蚀(RIE)同时刻蚀两电极。
当P沟道MIS晶体管的栅电极(TaSiN)11的厚度约为100nm时，为了实现对两个栅电极的同时处理，优选将P沟道MIS晶体管的栅电极(TaxCy)厚度设定为在4nm-10nm范围内的值。通过提供4nm或更高的厚度，可有效采用适合于TaxCy的P沟道MIS晶体管的功函数值，从而进行阈值电压的设定。
最后，如图20所示，通过常规LSI工艺，在栅电极11和12的侧壁上形成侧壁绝缘层9，在P阱区2中形成N型扩散层5和N型延伸层6，在N阱区3中形成P型扩散层7和P型延伸层8。
通过上述工艺，完成了图12的CMOS器件。
C.制造方法(第二例)
下面，借助钽(Ta)的碳化合物(TaxCy)用于P沟道MIS晶体管的栅电极的例子描述图12的CMOS器件的制造方法的第二例。
首先，如图21所示，通过常规LSI工艺，在半导体衬底1中形成P型阱区2、N型阱区3和元件隔离层4。随后，例如，通过MOCVD方法形成栅绝缘层10。
对于栅绝缘层10，可采用选自SiO2、SiON、TiO2、HfO2、Ta2O5、ZrO2、HfSiO、ZrSiO、HfSiON、ZrSiON、HfON、ZrON、La2O3、LaSiO、LaAlO、LaHfO和TiAlO之一的高电介质。
接着，在栅绝缘层10上形成约100nm厚的具有低功函数的金属的氮硅化物11，根据本实施例为TaSiN。
利用淀积法如溅射法或CVD法形成金属的氮硅化物11。根据此实施例，为了防止栅绝缘层10的损坏，优选采用CVD法或长投溅射法。
随后，如图22所示，在金属的氮硅化物11上形成光刻胶20，以覆盖P阱区2的上部。
通过采用这种光刻胶20作掩模，将碳离子通过离子注入的方式注入到金属的氮硅化物11中，从而形成碳离子区21。在此情况下，例如，离子注入条件是：加速度能量10k的碳离子，剂量1×1016cm-2。
随后，通过例如氧灰化器(oxygen asher)去除光刻胶20。
下面，如图23所示，在非活性气氛中、以200-400℃的温度进行1小时的热处理。
结果，在图22所示的碳离子区21中的碳扩散到作为低功函数材料的金属氮硅化物中，并堆积在栅绝缘层10和金属的氮硅化物11之间的界面附近。
在500-1100℃的温度下进行热处理导致所堆积的碳(C)和低功函数材料(TaSiN)部分之间的化学反应，从而金属的碳化合物(以下的金属碳化物)12转变成根据本实施例的TaxCy。结果，金属碳化物12形成在栅绝缘层10和金属的氮硅化物11之间的界面附近。
随后，通过与第一例的制造方法相同的工艺(参见图18-20)，完成图12的CMOS器件。
因此，根据第一例的制造方法，通过溅射法或CVD法和热处理，由碳层的形成而形成了金属碳化物12。另一方面，根据第二例的制造方法，通过碳离子注入和热处理形成了金属碳化物12。
与通过溅射法或CVD法形成碳层相比，由于碳离子注入能够方便地进行条件调整等，因此是有效方法。
(3)第三实施例
第三实施例涉及CMOS器件，其中，P沟道MIS晶体管的栅绝缘层和栅电极之间的界面结构类似于N沟道MIS晶体管的栅绝缘层和栅电极之间的界面结构。
A.结构
图26表示根据本发明第三实施例的CMOS器件的横截面结构。
在半导体衬底1中，设置P型阱区2和N型阱区3。P型和N型阱区2和3通过STI结构的器件隔离层4彼此隔离。
在P型阱区2中设置N沟道MIS晶体管。
N沟道MIS晶体管包括N型扩散层5、N型延伸层6、栅绝缘层10和栅电极11。在栅电极11的侧壁上形成侧壁绝缘层9。
正如第一实施例的情况，例如，N沟道MIS晶体管的栅电极11由功函数在4.10eV-4.40eV范围内的低功函数材料制成。对于低功函数材料，可采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属、或这种金属的硼化物、硅化物或氮硅化物。
从用于LSI工艺的热稳定性和化学稳定性来看，对于N沟道MIS晶体管的栅电极，最优选采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y中的金属的硼化物或氮硅化物。
在N型阱区3中设置P沟道MIS晶体管。
P沟道MIS晶体管包括P型扩散层7、P型延伸层8、栅绝缘层10和栅电极11、12。在栅电极11、12的侧壁上形成侧壁绝缘层9。
P沟道MIS晶体管的栅电极11、12具有层叠结构。栅电极11由类似于N沟道MIS晶体管的栅电极11的低功函数材料制成。例如，栅电极12由功函数例如在4.80eV-5.10eV范围内的高功函数材料制成。
对于高功函数材料，当绝缘材料如SiO2或HfSiON用于栅绝缘层10时，采用选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y中的金属的碳化合物。
这种金属碳化物的熔点在2000℃以上，化学上不活泼。因此，从LSI工艺的热稳定性和化学稳定性来看是非常优异的。
根据本实施例，栅电极11设置在栅绝缘层10和栅电极12之间。
因此，在P沟道MIS晶体管的栅绝缘层10和栅电极11、12之间的界面采用类似于N沟道MIS晶体管的结构，即，在该结构中，低功函数材料与栅绝缘层10接触。
因此，进行热预算的管理，以维持在栅绝缘层10和栅电极11、12之间的界面上的热稳定性。通过对于低功函数材料采用相对栅绝缘层10具有高界面稳定性的材料如TaSiN、TiSiN或HfSiN，可以拓宽可选作金属碳化物的材料的范围。
例如，作为金属碳化物的选择条件，优先权放在功函数上。即使当担心与栅绝缘层的反应时，由于在金属碳化物和栅绝缘层之间存在低功函数的材料，因此可以确保在P沟道MIS晶体管的栅绝缘层10和栅电极11、12之间的界面稳定性。
考虑对于金属碳化物采用Ti或HfC的情况。在此情况下，在例如高温热处理的过程中这些材料存在着产生TiO2或HfO2的可能性，从而还原栅绝缘层10的SiO2。但根据此实施例，由于存在低功函数材料，如TiSiN或HfSiN，因此可以防止绝缘层10的还原。
通过将由低功函数材料制成的栅电极11的厚度设定为3nm或更低，栅电极11、12的功函数主要由金属碳化物制成的栅电极12所决定。
因此，栅电极11、12的功函数主要由金属碳化物制成的栅电极12所决定，从而进行P沟道MIS晶体管的功函数的设定。
当P沟道MIS晶体管的栅电极12由与栅电极11相同的金属例如Ta制成时，栅电极12可采用下述结构：其中，它是栅电极11的一部分，例如，TaSiN，碳原子(C)包含在其一部分中。
如上所述，根据第三实施例，P沟道MIS晶体管的栅电极包含具有高功函数的金属的碳化合物。因此，可提供具有低电阻和高热稳定性的CMOS器件，并且在栅电极中从不发生损尽或杂质的扩散/渗透的问题。
并且，根据第三实施例，在P沟道MIS晶体管的栅绝缘层和栅电极之间的界面结构类似于N沟道MIS晶体管的结构。因此，在为了保证耐热性的便于设计和便于加工的热预算方面是极为有利的。
B.制造方法
接着，借助铪(Hf)的碳化合物(HfxCy)用于P沟道MIS晶体管的栅电极的例子描述图26的CMOS器件的制造方法。
首先，如图27所示，通过常规LSI工艺，在半导体衬底1中形成P型阱区2、N型阱区3和元件隔离层4。随后，例如，通过MOCVD方法形成约3nm厚的栅绝缘层10，如HfSiON。
对于栅绝缘层10，除了HfSiON之外，可采用选自SiO2、SiON、TiO2、HfO2、Ta2O5、ZrO2、HfSiO、ZrSiO、HfSiON、ZrSiON、HfON、ZrON、La2O3、LaSiO、LaAlO、LaHfO和TiAlO之一的高电介质。
接着，如图28所示，例如，通过溅射法或CVD法在栅绝缘层10上形成约10nm厚的低功函数材料，如HfSiN。
在低功函数材料11上形成由光刻胶制成的掩模材料20，以覆盖P型阱区2的上部。然后，通过采用这种掩模材料20作掩模，将碳离子通过离子注入的方式注入到低功函数材料11中，从而形成碳离子区12。随后，去除掩模材料20。
然后，例如，以600-1100℃的温度进行退火。碳离子区12中的碳与在低功函数材料11中的金属反应，从而将碳离子区12改变为金属的碳化合物(以下称作金属碳化物)，如，HfC。
通过这种退火，低功函数材料11的上部变成金属碳化物(HfC)12，与栅绝缘层10接触的部分保持为低功函数材料(HfSiN)11。在这种情况下，在N阱区3之上，金属碳化物12被控制为厚于低功函数材料11，将低功函数材料11的厚度控制为3nm或更少。
接着，如图29所示，通过PEP形成光刻胶17，以加工栅电极。利用该光刻胶17作掩模，对低功函数材料11、金属碳化物12和栅绝缘层10进行刻蚀。随后，去除光刻胶17。
结果，在P阱区2上形成栅绝缘层10和由低功函数材料制成的栅电极11，在N阱区3上形成栅绝缘层10和由低功函数材料和金属碳化物制成的栅电极11、12。
根据本实施例，例如，N沟道MIS晶体管的栅电极11由HfSiN制成，P沟道MIS晶体管的栅电极11、12在此情况下由HfSiN和HfC的叠层构成。
也就是说，由于在P沟道MIS晶体管的栅绝缘层和栅电极之间的界面结构类似于N沟道MIS晶体管的结构，因此为了保证热稳定性进行热预算设计和处理。
当N沟道MIS晶体管的栅电极(HfSiN)11的厚度约为10nm时，优选将P沟道MIS晶体管的栅电极(HfSiN)厚度设定为7nm或更高的值，优选将栅电极(HfC)12的厚度设定为3nm或更高的值。
最后，如图30所示，通过常规LSI工艺，在栅电极11和12的侧壁上形成侧壁绝缘层9，在P阱区2中形成N型扩散层5和N型延伸层6，在N阱区3中形成P型扩散层7和P型延伸层8。
通过上述工艺，完成了图26的CMOS器件。
(4)第四实施例
第四实施例是第一实施例的改进例。第四实施例的CMOS器件的特点在于，P和N沟道MIS晶体管的栅电极的最上层由半导体(Si、SiGe等)制成。
A.结构
图31表示根据本发明第四实施例的CMOS器件的横截面结构。
在半导体衬底1中，设置P型阱区2和N型阱区3。P型和N型阱区2和3通过STI结构的器件隔离层4彼此隔离。
在P型阱区2中设置N沟道MIS晶体管。
N沟道MIS晶体管包括N型扩散层5、N型延伸层6、栅绝缘层10和栅电极11、13A。在栅电极11、13A的侧壁上形成侧壁绝缘层9。
例如，N沟道MIS晶体管的栅电极11、13A由功函数在4.10eV-4.40eV范围内的低功函数材料11和在低功函数材料11上形成的导电半导体13A(如含N型杂质的多晶硅)的叠层构成。
在N型阱区3中设置P沟道MIS晶体管。
P沟道MIS晶体管包括P型扩散层7、P型延伸层8、栅绝缘层10和栅电极12、13B。在栅电极12、13B的侧壁上形成侧壁绝缘层9。
例如，P沟道MIS晶体管的栅电极12、13B由功函数在4.80eV-5.10eV范围内的高功函数材料和在该高功函数材料12上的导电半导体13B(如含P型杂质的多晶硅)的叠层构成。
如上所述，根据第一实施例，正如第一实施例的情况，可以实现其中从未发生损尽或杂质的扩散/渗透的问题的、具有低电阻和热稳定的栅电极结构，通过制造半导体栅电极的最上层，可提供以下效果：如耐热性和耐腐蚀性的提高；和工艺简单化。
B.制造方法
接下来，借助钽(Ta)的碳化合物(TaxCy)用于P沟道MIS晶体管的栅电极的例子描述图31的CMOS器件的制造方法。
首先，如图32所示，通过常规LSI工艺，在半导体衬底1中形成P型阱区2、N型阱区3和元件隔离层4。随后，例如，通过MOCVD方法形成栅绝缘层10。
接着，如图33所示，例如，通过LPCVD法在栅绝缘层10上形成约300nm厚的氮化硅。随后，通过PEP对该氮化硅进行构图，从而在P型阱区2上形成由氮化硅制成的掩模材料16。
接下来，如图34所示，在栅绝缘层10和掩模材料16上形成约100nm厚的金属的碳化合物(以下的金属碳化物)12，根据本实施例为TaxCy。
正如第一实施例那样，在此情况下，可利用淀积方法如溅射法或CVD法形成金属碳化物12。
接着，如图35所示，通过移除法，将掩模材料16上的金属碳化物12与图34所示的掩模材料16一起剥离。例如，采用热硫酸以剥离由氮化硅制成的掩模材料16，其上的金属碳化物12同时被剥离。在此情况下，N型阱区3上的金属碳化物由于处于化学稳定状态而不会被剥离。
接着，如图36所示，在栅绝缘层10和金属碳化物12上形成约120nm厚的具有低功函数的金属的氮硅化物11，根据本实施例为TaSiN。
与第一实施例的情况一样，在此情况下，利用淀积法如溅射法或CVD法形成金属的氮硅化物11。
接着，如图37所示，利用整平法如CMP法对金属的氮硅化物11进行抛光，由此从N型阱区3上除去金属的氮硅化物11。
例如，通过LPCVD法，在金属的氮化硅11和金属碳化物12上形成半导体13，例如多晶硅。
接着，如图38所示，通过PEP形成光刻胶17，以加工栅电极。利用该光刻胶17作掩模，对金属的氮硅化物11、金属碳化物12、栅绝缘层10和半导体13进行刻蚀。随后，去除光刻胶17。
结果，如图39所示，在P阱区2上形成栅绝缘层10、低功函数的栅电极11和由半导体制成的栅电极13A，在N阱区3上形成栅绝缘层10、由金属碳化物(TaxCy)制成的栅电极12和由半导体制成的栅电极13B。
最后，如图40所示，通过常规LSI工艺，在栅电极11、12、13A的侧壁上形成侧壁绝缘层9，在P阱区2中形成N型扩散层5和N型延伸层6，在N阱区3中形成P型扩散层7和P型延伸层8。
通过上述工艺，完成了图31的CMOS器件。
如上所述，根据该实施例，N沟道MIS晶体管的栅电极11、13A的最上层和P沟道MIS晶体管的栅电极12、13B的最上层由半导体制成。
因此，例如，在离子注入过程中用于活化N型层5、N型延伸层6、P型扩散层和P型延伸层8中杂质的退火和从损坏中恢复的条件可降低至用于常规多晶硅栅电极的条件。
并且，有可能提供改善构成CMOS器件的MIS晶体管的当前驱动电流和栅绝缘层的长期可靠性的作用。
(5)第五实施例
第五实施例是第二实施例的改进例。第五实施例的CMOS器件的特点在于，P和N沟道MIS晶体管的栅电极的最上层由半导体(Si、SiGe等)制成。
A.结构
图41表示根据本发明第五实施例的CMOS器件的横截面结构。
在半导体衬底1中，设置P型阱区2和N型阱区3。P型和N型阱区2和3通过STI结构的器件隔离层4彼此隔离。
在P型阱区2中设置N沟道MIS晶体管。
N沟道MIS晶体管包括N型扩散层5、N型延伸层6、栅绝缘层10和栅电极11、13A。在栅电极11、13A的侧壁上形成侧壁绝缘层9。
例如，N沟道MIS晶体管的栅电极11、13A由功函数在4.10eV-4.40eV范围内的低功函数材料11和在低功函数材料11上形成的导电半导体13A(如含N型杂质的多晶硅)的叠层构成。
在N型阱区3中设置P沟道MIS晶体管。
P沟道MIS晶体管包括P型扩散层7、P型延伸层8、栅绝缘层10和栅电极11、12、13B。在栅电极11、12、13B的侧壁上形成侧壁绝缘层9。
P沟道MIS晶体管的栅电极11、12和13B具有叠层结构。栅电极11由与N沟道MIS晶体管的栅电极11相同的低功函数材料制成。栅电极12设置在栅绝缘层10和栅电极11之间，并由例如功函数在4.80eV-5.10eV范围内的高功函数材料制成。
栅电极13B形成在栅电极11上，并由导电半导体如含N型杂质的多晶硅制成。
如上所述，根据第五实施例，正如第二实施例的情况，可以实现其中从未发生损尽或杂质的扩散/渗透的问题的、具有低电阻和热稳定的栅电极结构，通过制造半导体栅电极的最上层，可提供以下效果：如耐热性和耐腐蚀性的提高；和工艺简单化。
B.制造方法
接下来，借助钽(Ta)的碳化合物(TaxCy)用于P沟道MIS晶体管的栅电极的例子描述图41的CMOS器件的制造方法。
首先，如图42所示，通过与第二实施例、如制造方法(第1例)相同的方法，执行工艺直至在栅绝缘层10上形成金属的氮硅化物11和金属碳化物12。
接着，如图43所示，例如，通过LPCVD法，在金属的氮化硅11上形成半导体13，如多晶硅。
接下来，如图44所示，通过PEP形成光刻胶11，以加工栅电极。通过利用这种光刻胶17作掩模，通过RIE刻蚀半导体13。
结果，如图45所示，在P阱区2上形成栅电极13A，在N阱区3上形成栅电极13B。随后，去除光刻胶17。
接着，如图46所示，通过采用栅电极13A、13B作掩模，通过RIE对金属的氮硅化物11、金属碳化物12和栅绝缘层10进行刻蚀。
因此，在P阱区2上形成栅绝缘层10和由金属的氮硅化物和半导体制成的栅电极11、13A。在N阱区3上形成栅绝缘层10和由金属碳化物(TaxCy)、金属的氮硅化物和半导体的叠层构成的栅电极11、12和13B。
最后，如图47所示，通过常规LSI工艺，在栅电极11、12、13A的侧壁上形成侧壁绝缘层9，在P阱区2中形成N型扩散层5和N型延伸层6，在N阱区3中形成P型扩散层7和P型延伸层8。
通过上述工艺，完成了图41的CMOS器件。
本实施例的制造方法基于第二实施例的制造方法(第一例)。毋庸置疑，图41的CMOS器件可根据制造方法(第二例)形成。
(4)第六实施例
第六实施例是第三实施例的改进例。第六实施例的CMOS器件的特点在于，P和N沟道MIS晶体管的栅电极的最上层由半导体(Si、SiGe等)制成。
A.结构
图48表示根据本发明第六实施例的CMOS器件的横截面结构。
在半导体衬底1中，设置P型阱区2和N型阱区3。P型和N型阱区2和3通过STI结构的器件隔离层4彼此隔离。
在P型阱区2中设置N沟道MIS晶体管。
N沟道MIS晶体管包括N型扩散层5、N型延伸层6、栅绝缘层10和栅电极11、13A。在栅电极11、13A的侧壁上形成侧壁绝缘层9。
例如，N沟道MIS晶体管的栅电极11、13A由功函数在4.10eV-4.40eV范围内的低功函数材料11和在低功函数材料11上形成的导电半导体13A(如含N型杂质的多晶硅)的叠层构成。
在N型阱区3中设置P沟道MIS晶体管。
P沟道MIS晶体管包括P型扩散层7、P型延伸层8、栅绝缘层10和栅电极11、12、13B。在栅电极11、12、13B的侧壁上形成侧壁绝缘层9。
P沟道MIS晶体管的栅电极11、12和13B具有叠层结构。栅电极11由与N沟道MIS晶体管的栅电极11相同的低功函数材料制成。栅电极12由例如具有在4.80eV-5.10eV范围内的功函数的高功函数材料制成。
栅电极13B形成在栅电极12上，并由导电半导体如含P型杂质的多晶硅制成。
如上所述，根据第六实施例，正如第三实施例的情况，可以实现其中从未发生损尽或杂质的扩散/渗透的问题的、具有低电阻和热稳定的栅电极结构，通过制造半导体栅电极的最上层，可提供以下效果：如耐热性和耐腐蚀性的提高；和工艺简单化。
B.制造方法
接着，借助铪(Hf)的碳化合物(HfxCy)用于P沟道MIS晶体管的栅电极的例子描述图48的CMOS器件的制造方法。
首先，如图49所示，通过常规LSI工艺，在半导体衬底1中形成P型阱区2、N型阱区3和元件隔离层4。随后，例如，通过MOCVD方法形成约3nm厚的栅绝缘层10。
然后，采用淀积法如溅射法或CVD法在栅绝缘层上形成约10nm厚的低功函数材料11，如HfSiN。随后，例如，通过LPCVD法，在低功函数材料11上形成半导体22，如多晶硅。
接着，如图50所示，在半导体22上形成由光刻胶制成的掩模材料20，以覆盖P型阱区2的上部。然后，通过采用这种掩模材料20作掩模，将碳离子通过离子注入的方式注入到半导体22中，从而形成碳离子区23。随后，去除掩模材料20。
接下来，如图51所示，例如，以200-400℃的温度进行约1小时的热处理，从而将碳原子堆积在低功函数材料11和半导体13之间的界面上。随后，以600-1100℃的温度进行退火。在低功函数材料11中的金属与碳反应，从而在低功函数材料11和半导体13之间形成金属的碳化合物(以下称作金属碳化物)12，例如，HfC。
通过这种退火，低功函数材料11的上部变成金属碳化物(HfC)12，与栅绝缘层10接触的部分保持为低功函数材料(HfSiN)11。在这种情况下，金属碳化物12被控制为厚于在N型阱区3之上的低功函数材料11，将低功函数材料的厚度控制为3nm或更少。
接着，如图52所示，通过PEP形成光刻胶17，以加工栅电极。利用该光刻胶17作掩模，通过RIE刻蚀半导体22。
随后，如图53所示，利用该光刻胶17作掩模，通过RIE对金属的氮硅化物11、金属碳化物12和栅绝缘层10进行刻蚀。
结果，在P阱区2上形成栅绝缘层10和由金属的氮硅化物和半导体制成的栅电极11、13A，在N阱区3上形成栅绝缘层10和由金属碳化物(TaxCy)、金属的氮硅化物和半导体的叠层构成的栅电极11、12和13B。
随后，去除光刻胶17。
最后，如图54所示，通过常规LSI工艺，在栅电极11、12、13A的侧壁上形成侧壁绝缘层9，在P阱区2中形成N型扩散层5和N型延伸层6，在N阱区3中形成P型扩散层7和P型延伸层8。
通过上述工艺，完成了图48的CMOS器件。
3.其它
如上所述，根据本发明的实施例，可以提供具有低电阻和热稳定性的CMOS器件，在栅电极中从未发生耗尽、杂质的扩散和渗透，并且也没有增加制造方法的步骤数量或复杂性。
本领域的技术人员很容易发现其它优点和改进点。因此，本发明在其更宽方面上不限于在此示出和描述的具体细节和有代表性的实施例。因此，在不脱离由附加权利要求书及其等同内容所限定的总的发明构思的实质或范围的条件下，可以进行各种修改。

Claims (43)

1.一种半导体器件，包括：
P沟道MIS晶体管，包括N型半导体层、在所述N型半导体层上形成的第一栅绝缘层以及在第一栅绝缘层上形成的并包含金属的碳化合物的第一栅电极；和
N沟道MIS晶体管，包括P型半导体层、在所述P型半导体层上形成的第二栅绝缘层以及在第二栅绝缘层上形成的第二栅电极。
2.根据权利要求1的半导体器件，其中第二栅电极由选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属、或该金属的硼化物、硅化物或氮硅化物制成。
3.根据权利要求1的半导体器件，其中第一栅绝缘层和第一栅电极均由这样的材料制成：使该第一栅电极的功函数取适于P沟道MIS晶体管的值。
4.根据权利要求1的半导体器件，其中第一和第二栅电极含有同一种金属。
5.根据权利要求1的半导体器件，其中第一和第二栅电极均具有叠层结构，其最上层由Si和SiGe之一制成。
6.根据权利要求1的半导体器件，其中该金属选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一。
7.根据权利要求1的半导体器件，其中第一栅绝缘层是选自SiO2、SiON、TiO2、HfO2、Ta2O3、ZrO2、HfSiO、ZrSiO、HfSiON、ZrSiON、HfON、ZrON、La2O3、LaSiO、LaAlO、LaHfO和TiAlO的一种。
8.一种半导体器件，包括：
P沟道MIS晶体管，包括N型半导体层、在所述N型半导体层上形成的第一栅绝缘层以及在第一栅绝缘层上形成的第一栅电极，其中在第一栅绝缘层和第一栅电极之间的界面上有金属的碳化合物；和
N沟道MIS晶体管，包括P型半导体层、在所述P型半导体层上形成的第二栅绝缘层以及在第二栅绝缘层上形成的第二栅电极。
9.根据权利要求8的半导体器件，其中第一和第二栅电极均由选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属、或该金属的硼化物、硅化物或氮硅化物制成。
10.根据权利要求8的半导体器件，其中第一和第二栅电极含有同一种金属。
11.根据权利要求8的半导体器件，其中第一和第二栅电极由同一种材料制成。
12.根据权利要求1的半导体器件，其中第一栅绝缘层、第一栅电极和金属的碳化合物均由这样的材料制成：使得该第一栅电极的功函数取适于P沟道MIS晶体管的值。
13.根据权利要求8的半导体器件，其中第一和第二栅电极均具有叠层结构，其最上层由Si和SiGe之一制成。
14.根据权利要求8的半导体器件，其中该金属选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一。
15.根据权利要求8的半导体器件，其中第一栅绝缘层是选自SiO2、SiON、TiO2、HfO2、Ta2O3、ZrO2、HfSiO、ZrSiO、HfSiON、ZrSiON、HfON、ZrON、La2O3、LaSiO、LaAlO、LaHfO和TiAlO的一种。
16.一种半导体器件，包括：
P沟道MIS晶体管，包括N型半导体层、在所述N型半导体层上形成的第一栅绝缘层以及在第一栅绝缘层上形成的第一栅电极，其中在与第一栅绝缘层和第一栅电极之间的界面不同的部分上有金属的碳化合物；和
N沟道MIS晶体管，包括P型半导体层、在所述P型半导体层上形成的第二栅绝缘层以及在第二栅绝缘层上形成的第二栅电极。
17.根据权利要求16的半导体器件，其中第一和第二栅电极均由选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y的金属、或该金属的硼化物、硅化物或氮硅化物制成。
18.根据权利要求16的半导体器件，其中第一和第二栅电极含有同一种金属。
19.根据权利要求16的半导体器件，其中第一和第二栅电极由同一种材料制成。
20.根据权利要求16的半导体器件，其中第一栅绝缘层、第一栅电极和金属的碳化合物均由这样的材料制成：使该第一栅电极的功函数取适于P沟道MIS晶体管的值。
21.根据权利要求16的半导体器件，其中形成第一栅电极使得金属碳化物部分的厚度比其它部分的厚度更薄，金属碳化物部分的厚度为3nm或更小。
22.根据权利要求16的半导体器件，其中第一和第二栅电极均具有叠层结构，其最上层由Si和SiGe之一制成。
23.根据权利要求16的半导体器件，其中该金属选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一。
24.根据权利要求16的半导体器件，其中第一栅绝缘层是选自SiO2、SiON、TiO2、HfO2、Ta2O3、ZrO2、HfSiO、ZrSiO、HfSiON、ZrSiON、HfON、ZrON、La2O3、LaSiO、LaAlO、LaHfO和TiAlO的一种。
25.一种半导体器件的制造方法，包括：
在P型半导体区和N型半导体区上形成栅绝缘层；
在所述P型半导体区上的栅绝缘层上形成由金属或其硼化物、硅化物或氮硅化物制成的第一栅极材料；
在所述N型半导体区上的栅绝缘层上形成由金属的碳化合物制成的第二栅极材料；
同时刻蚀第一和第二栅极材料以由第一栅极材料形成第一栅电极、由第二栅极材料形成第二栅电极；以及
形成在P型半导体区中的N型扩散层和在N型半导体区中的P型扩散层。
26.根据权利要求25的制造方法，还包括将Si和SiGe之一淀积在第一和第二栅极材料上。
27.根据权利要求25的制造方法，其中该金属选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一。
28.一种半导体器件的制造方法，包括：
在P型半导体区和N型半导体区上形成栅绝缘层；
在所述N型半导体区上的栅绝缘层上形成碳层；
在所述P型半导体区上的栅绝缘层和碳层上形成由金属或其硼化物、硅化物或氮硅化物制成的栅极材料；
通过热处理将所述碳层转化为所述金属的碳化合物；
刻蚀所述栅极材料和所述金属的碳化合物以形成由所述栅极材料制成的第一栅电极、由所述栅极材料和所述金属的碳化合物制成的第二栅电极；以及
在所述P型半导体区中形成N型扩散层，在所述N型半导体区中形成P型扩散层。
29.根据权利要求28的制造方法，其中将所述碳层的厚度设定为在2nm至5nm范围内的值。
30.根据权利要求28的制造方法，其中将所述热处理的温度设定为在500℃至1100℃的范围内的值。
31.根据权利要求28的制造方法，还包括将Si和SiGe之一淀积在所述栅极材料上。
32.根据权利要求28的制造方法，其中所述金属选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一。
33.一种半导体器件的制造方法，包括：
在P型半导体区和N型半导体区上形成栅绝缘层；
在所述栅绝缘层上形成由金属或其硼化物、硅化物或氮硅化物制成的栅极材料；
将碳离子注入到所述N型半导体区上的栅极材料中；
通过热处理在所述N型半导体区上的栅绝缘层和栅极材料之间的界面上形成金属的碳化合物；
刻蚀所述栅极材料和所述金属的碳化合物以形成由所述栅极材料制成的第一栅电极、由所述栅极材料和所述金属的碳化合物制成的第二栅电极；以及
在所述P型半导体区中形成N型扩散层，在所述N型半导体区中形成P型扩散层。
34.根据权利要求33的制造方法，其中所述热处理包括以200-400℃的温度进行1小时或更长时间的热处理，和以500℃至1100℃的温度的热处理。
35.根据权利要求33的制造方法，还包括将Si和SiGe之一淀积在所述栅极材料上。
36.根据权利要求33的制造方法，其中所述金属选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一。
37.一种半导体器件的制造方法，包括：
在P型半导体区和N型半导体区上形成栅绝缘层；
在所述栅绝缘层上形成由金属或其硼化物、硅化物或氮硅化物制成的栅极材料；
将碳离子注入到所述N型半导体区上的栅极材料中；
通过热处理在所述N型半导体区上的栅极材料上形成金属的碳化合物；
刻蚀所述栅极材料和所述金属的碳化合物以形成由所述栅极材料制成的第一栅电极、由所述栅极材料和所述金属的碳化合物制成的第二栅电极；以及
在所述P型半导体区中形成N型扩散层，在所述N型半导体区中形成P型扩散层。
38.根据权利要求37的制造方法，其中将所述热处理的温度设定为在500℃至1100℃的范围内的值。
39.根据权利要求37的制造方法，还包括将Si和SiGe之一淀积在该栅极材料上。
40.根据权利要求37的制造方法，其中所述金属选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一。
41.一种半导体器件的制造方法，包括：
在P型半导体区和N型半导体区上形成栅绝缘层；
在所述栅绝缘层上形成由金属或其硼化物、硅化物或氮硅化物制成的栅极材料；
在所述栅极材料上形成由Si和SiGe之一制成的半导体层；
将碳离子注入到所述N型半导体区上的半导体层中；
通过热处理在所述N型半导体区上的栅绝缘层和半导体层之间的界面上形成金属的碳化合物；
刻蚀所述栅极材料、所述金属的碳化合物和所述半导体层，以形成由所述栅极材料和所述半导体层制成的第一栅电极、由所述金属的碳化合物和所述半导体层制成的第二栅电极；以及
在所述P型半导体区中形成N型扩散层，在所述N型半导体区中形成P型扩散层。
42.根据权利要求41的制造方法，其中所述热处理包括以200-400℃的温度进行1小时或更长时间的热处理，和以500℃至1100℃的温度的热处理。
43.根据权利要求41的制造方法，其中所述金属选自Ti、Ta、Zr、Hf、V、Nb、Cr、Mo、W、La和Y之一。
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