CN1835232A - 多芯片型半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及多芯片型半导体装置及其制造方法，所述多芯片型半导体装置设有装载在安装用基板上、具有规定功能的第1半导体集成电路芯片，以及集成电源电路的第2半导体集成电路芯片。该第2半导体集成电路芯片接受从外部供给的电源，用于向上述第1半导体集成电路芯片提供电力。将第2半导体集成电路芯片层叠在第1半导体集成电路芯片上之后，用树脂将该第1、第2半导体集成电路芯片模块化。通过将低电压工艺制造的半导体芯片和往该半导体芯片供给电源、集成了用高电压工艺制造的恒电压电源电路的恒电压芯片，收纳在芯片叠芯片形式的半导体基板上，在不增加安装面积状态下，能实现对输入电压的高耐压化。

Description

多芯片型半导体装置及其制造方法
技术领域
本发明涉及一种内置集成降压型串联调节器(series regulator)电路的半导体芯片的多芯片型半导体装置及其制造方法，尤其是，本发明涉及这样一种多芯片型半导体装置及其制造方法，所述多芯片型半导体装置系将耐电压低的半导体集成电路芯片、和在此半导体集成电路芯片上集成了供给对外部电源电压进行降压后的电源电压的降压型串联调节器电路的半导体芯片，用芯片叠芯片方法构成。
背景技术
近年来，电子设备的高性能化、小型化、轻量化和低成本化迅猛发展。为了满足这些要求，为了在半导体装置中，在更小的芯片上装载更多的电路，设计规则的微细化也在发展。另一方面，因为伴随着微细化，半导体装置的耐电压性能降低，所以对半导体装置误加过电压的场合增多。特别是在使用AC转接器(adapter)的设备中，一旦误接输出电压高的AC转接器，往往给用低电压工艺制造的半导体装置产生不良后果。
为了在即使接到高电压AC转接器上时也不发生故障，还为了高电压AC转接器也可能使用，必须使用高电压工艺制造的半导体装置。但是，在用高电压工艺制造的半导体装置的情况下，芯片尺寸比现有的大得多，而且开发新半导体需要大量开发费用和开发时间。
又，作为其他的方法，可以考虑在耐电压低的半导体装置和AC转接器之间，连接集成了耐电压高的降压型串联调节器电路的半导体装置。
已知，以往在有集成了电源电路的半导体芯片和靠其输出电压动作的半导体芯片的场合，一般都采取平铺各半导体芯片，作为混合IC(集成电路)组装在一个封装件或组件(package)的方法。这可以参照例如特开昭63-175906号公报(以下简记为“专利文献1”)。
但是，按这种平铺半导体芯片的配置方法，混合IC的面积增大，不能实现小型化。
因此，人们知道，为了减少半导体装置的封装面积，可以采取在半导体芯片的表面再层叠安装其他半导体芯片的芯片叠芯片的方式。
但是，按照芯片叠芯片的方式，由于半导体芯片粘贴伴随的应力影响，半导体芯片上形成的电路元件特性会发生变化，或者在层叠安装发热大的半导体芯片的情况下，受层叠的半导体芯片之间的发热影响，特性也会发生变化。由此，使得能够安装的半导体种类在某种程度上受到限制。另外，为了抑制发热，必须采取在基板上密接金属板等的散热手段。
发明内容
本发明就是为了解决上述问题而作。本发明的目的在于，获得一种多芯片型半导体装置及其制造方法，该装置通过将低电压工艺制造的半导体芯片和往该半导体芯片供给电源、集成了用高电压工艺制造的恒电压电源电路的恒电压芯片，收纳在芯片叠芯片形式的半导体基板上，由此，可以不增加安装面积，即可实现对输入电压的高耐压化。
为了实现上述目的，本发明提出以下方案：
(1)一种多芯片型半导体装置，其特征在于：
所述多芯片型半导体装置设有：
第1半导体集成电路芯片，装载在安装用基板上，具有规定功能；以及
第2半导体集成电路芯片，集成电源电路，接受从外部供给的电源，用于向上述第1半导体集成电路芯片提供电力；
将上述第2半导体集成电路芯片层叠在上述第1半导体集成电路芯片上之后，用树脂将该第1、第2半导体集成电路芯片模块化。
(2)在(1)所述的多芯片型半导体装置中，其特征在于，上述第2半导体集成电路芯片比上述第1半导体集成电路芯片小。
(3)在(1)或(2)所述的多芯片型半导体装置中，其特征在于，集成于上述第2半导体集成电路芯片上的电路元件，比集成在上述第1半导体集成电路芯片上的电路元件，耐电压高。
(4)在(1)-(3)之任一项所述的多芯片型半导体装置中，其特征在于，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片上形成的电路内、动作中发热少的电路所形成的部分上。
(5)在(1)-(3)之任一项所述的多芯片型半导体装置中，其特征在于，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片上形成的电路内、温度依存性低的电路所形成的部分上。
(6)在(1)-(3)之任一项所述的多芯片型半导体装置中，其特征在于，上述第1半导体集成电路芯片具有模拟电路部和数字电路部，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片的该数字电路部所形成的部分上。
(7)在(1)-(3)之任一项所述的多芯片型半导体装置中，其特征在于，上述第1半导体集成电路芯片具有根据规格决定可否动作的选择电路，上述第2半导体集成电路芯片配置在形成上述第1半导体集成电路芯片的该选择电路内、动作被禁止电路所形成的部分上。
(8)在(1)-(7)之任一项所述的多芯片型半导体装置中，其特征在于，集成在上述第2半导体集成电路芯片上的电源电路为降压型串联调节器。
(9)在(8)所述的多芯片型半导体装置中，其特征在于，上述降压型串联调节器，在输入电压比规定恒电压大场合，输出该规定恒电压，当上述输入电压比上述规定恒电压小的场合，输出与该输入电压大致相等的电压。
(10)在(9)所述的多芯片型半导体装置中，其特征在于，上述降压型串联调节器的上述规定恒电压，设定得比上述第1半导体集成电路芯片的最大输入电压小。
(11)在(8)-(10)之任一项所述的多芯片型半导体装置中，其特征在于，上述降压型串联调节器设有输出电压控制用的晶体管，该输出电压控制用的晶体管外装在上述第2半导体集成电路芯片上。
(12)在(1)所述的多芯片型半导体装置中，其特征在于，上述安装用基板设有：用于与外部基板进行连接的接线端子，以及用于与外部连接用衬垫进行连接的接合部，所述外部连接用衬垫分别设在上述第1，第2半导体集成电路芯片上，通过引线接合连接上述第1，第2半导体集成电路芯片上的所述外部连接用衬垫和对应的接合部。
(13)在(1)所述的多芯片型半导体装置中，其特征在于，上述第1半导体集成电路芯片集成了二次电池充电控制用电路。
(14)在(13)所述的多芯片型半导体装置中，其特征在于，上述二次电池充电控制用电路设有二次电池充电电流供给用的晶体管，该二次电池充电电流供给用的晶体管外装在上述第2半导体集成电路芯片上。
(15)一种多芯片型半导体装置的制造方法，其特征在于：
所述多芯片型半导体装置设有：
第1半导体集成电路芯片，装载在安装用基板上，具有规定功能；以及
第2半导体集成电路芯片，集成电源电路，接受从外部供给的电源，用于向上述第1半导体集成电路芯片提供电力；
将上述第2半导体集成电路芯片层叠在上述第1半导体集成电路芯片上；
用树脂将该第1、第2半导体集成电路芯片模块化。
(16)在(15)所述的多芯片型半导体装置的制造方法中，其特征在于，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片上形成的电路内、动作中发热少的电路所形成的部分上。
(17)在(15)所述的多芯片型半导体装置的制造方法中，其特征在于，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片上形成的电路内、温度依存性低的电路所形成的部分上。
(18)在(15)所述的多芯片型半导体装置的制造方法中，其特征在于，上述第1半导体集成电路芯片具有模拟电路部和数字电路部，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片中的该数字电路部所形成的部分上。
(19)在(15)所述的多芯片型半导体装置的制造方法中，其特征在于，上述第1半导体集成电路芯片具有根据规格决定可否动作的选择电路，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片中的该选择电路内、动作被禁止电路所形成的部分上。
(20)在(15)-(19)之任一项所述的多芯片型半导体装置的制造方法中，其特征在于，集成在上述第2半导体集成电路芯片上的电源电路为降压型串联调节器，该降压型串联调节器设有输出电压控制用的晶体管，该输出电压控制用的晶体管外装在上述第2半导体集成电路芯片上。
(21)在(15)-(19)之任一项所述的多芯片型半导体装置的制造方法中，其特征在于，上述第1半导体集成电路芯片集成二次电池充电控制用电路，该二次电池充电控制用电路设有二次电池充电电流供给用的晶体管，该二次电池充电电流供给用的晶体管外装在上述第2半导体集成电路芯片上。
按照本发明的多芯片型半导体装置，将集成了用例如高电压工艺制造的降压型串联调节器之类的电源电路的第2半导体集成电路芯片，在由该电源电路的输出电压动作的第1半导体集成电路芯片上层叠、模块化，做成基于芯片叠芯片方式的多芯片型半导体装置，由此，可以不增加安装面积，就可以谋求对输入电压的高耐压化。
另外，因为将降压型串联调节器的尺寸减小到比上述半导体芯片充分小，所以在半导体芯片上，可选择不易接受发热和应力的位置装载，从而，可以不牺牲性能而得到小型且高耐电压的半导体装置。
又，由于能够使用在第1以及第2半导体集成电路芯片中通用的半导体芯片，因此，不必花费大量开发费用和开发时间，可在短时间内得到廉价的半导体装置。
又，由于外装了如降压型串联调节器的输出电压控制用的晶体管、二次电池充电控制用电路的二次电池充电电流供给用晶体管等动作时发热的元件，因此，可不必在基板上设置特别的散热手段。
又，按照本发明的多芯片型半导体装置的制造方法，由于可以将集成了例如用高电压工艺制造的降压型串联调节器这样的电源电路的第2半导体集成电路芯片，层叠在以该电源电路的输出电压动作的第1半导体集成电路芯片上，制成模块，因此，本发明的多芯片型半导体装置的制造方法可以不增加安装面积，谋求对输入电压的高耐压化。
附图的简单说明
【图1】表示本发明第1实施形态中多芯片型半导体装置构成例的方块图。
【图2】是表示图1的多芯片型半导体装置1的内部构造例的图。
【图3】是表示本发明第1实施形态中的多芯片型半导体装置的其他构成例的方块图。
【图4】是表示本发明第1实施形态中的多芯片型半导体装置的其他构成例的方块图。
图中，1为多芯片型半导体装置，2为恒电压芯片，3为半导体芯片，10为AC转接器，11，12为衬垫，13为安装用基板，14为接线端子，15为接合部，16为焊线，17为封接用树脂，20为二次电池，Q1为输出电压控制用的晶体管，Q2为二次电池充电电流供给用的晶体管。
具体实施形态
以下，根据如图所示的实施形态，详细说明本发明。
第1实施形态
图1所示为本发明第1实施形态中多芯片型半导体装置的构成例的方块图。
多芯片型半导体装置1，由集成了用高电压工艺制造的恒电压电源电路的恒电压芯片(恒电压生成芯片)2、和用低电压工艺制造的半导体芯片3所构成，在Vdd端子和GND端子之间，连接作为电源的AC转接器10。恒电压芯片2是降压型串联调节器，从AC转接器10输出到Vdd端子的电压Vdd，输入至恒电压芯片2的电源输入端子PVin中。另外，恒电压芯片2构成第2半导体集成电路芯片，半导体芯片3构成第1半导体集成电路芯片。
恒电压芯片2将输入的电压Vdd降低至半导体芯片3的动作电压范围以内，从输出端子V 0输出到半导体芯片3的电源输入端子CVin，半导体芯片3把供给到电源输入端子CVin的电压作为电源而动作。另外，在GND端子上，分别连接着恒电压芯片2的接地PGND端子和半导体芯片3的接地CGND端子。
恒电压芯片2因为是用高电压工艺制造的，所以具有例如26V左右的耐压性能。为此，例如，即使从AC转接器10接受到24V左右的电压，也不会产生不良后果。与此相反，半导体芯片3因为是用低电压工艺制造的高集成多功能半导体，因此，例如，其额定电压为5V，最大施加电压为8V左右。
恒电压芯片2，在AC转接器10的输出电压Vdd比恒电压芯片2的额定输出电压更大的情况下，将该额定输出电压从输出端子V0输出。反之，若AC转接器10的输出电压Vdd比恒电压芯片2额定输出电压更小，则其构成为：输出比AC转接器10的输出电压Vdd更小若干的低电压。
恒电压芯片2的额定输出电压，设定得比半导体芯片3的最大施加电压稍微小一点，这是为了尽可能减小恒电压芯片2内的消耗电力。
在多芯片型半导体装置1中，通常连接输出6～7V的电压的AC转接器10，但是，即使误连接输出24V电压的AC转接器，也能正常动作。另外，AC转接器10的输出电压通常为6～7V，如果是比恒电压芯片2的额定输出电压更小的电压，则由于恒电压芯片2内的输出电压控制用的晶体管在完全导通的状态下动作，所以恒电压芯片2的消耗电力小，可将芯片的发热减小到最低限度。
此处，图2是表示图1的多芯片型半导体装置1内部构造例的附图，图2A是从横向观察多芯片型半导体装置1的透视图，图2B是从上面观察多芯片型半导体装置1的透视图。
在图2中，恒电压芯片2的纵向和横向的各尺寸，都比半导体芯片3充分地小，恒电压芯片2可装载于半导体芯片3上面的任意位置上。在恒电压芯片2以及半导体芯片3的上面周围，分别设置了多个外部连接用的衬垫(pad)11以及12。
另外，半导体芯片3位于安装用基板13上，在安装用基板13上，设置有与外部基板进行连接用的多个接线端子14，连接恒电压芯片2以及半导体芯片3用的多个接合部15。另外，对应的接线端子14和接合部(land)15，通过设于安装用基板3上的配线模式(图中未示)，分别进行电气连接。恒电压芯片2和半导体芯片3的各个衬垫11及12，通过焊接线16，分别连接到对应的安装用基板13的接合部15上。另外，安装用基板13上的半导体芯片3，半导体芯片3上的恒电压芯片2及焊接线16，用封接用树脂进行模块化。
此处，由于恒电压芯片2有发热现象，所以在半导体芯片3上形成的电路中，通过在动作中发热少的电路所形成的部位上装载恒电压芯片2，可以避免由恒电压芯片2和半导体芯片3发生的热量过度集中。
另外，在半导体芯片3上形成的电路中，在温度依存性低的电路形成的部位上，通过装载恒电压芯片2，可做到不会恶化对于温度变化的特性。
又，在半导体芯片3含有模拟电路部和数字电路部的情况下，通过将恒电压芯片2装载位于半导体芯片3中的形成数字电路部的部位处，由此，可以避免因恒电压芯片2和半导体芯片3层叠时产生的应力的影响而带来的半导体元件特性变化的影响。
另外，半导体芯片3含有根据规格选择动作的选择电路，在半导体芯片3中，有不进行动作的选择电路部分场合，通过在半导体芯片3的选择电路中、且在动作被禁止的电路所形成的部位装载恒电压芯片2，可以把热和应力的影响减小到最小限度。
在图1中，在恒电压芯片2内形成输出电压控制用的晶体管，如图3所示，通过把输出电压控制用的晶体管Q1外装在多芯片型半导体装置1上，能减少恒电压芯片2的芯片面积，同时，还可降低动作时的恒电压芯片2的发热。这样，在图3的多芯片型半导体装置1中，与图1相比，新设置EXT端子及Vo端子，所述EXT端子用于将基极信号从恒电压芯片2供给输出电压控制用的晶体管Q1，所述Vo端子用于将输出电压控制用的晶体管Q1的集电极连接至恒电压芯片2的输出端子V0。
这样，在减小恒电压芯片2的芯片面积的同时，发热也减少，有关半导体芯片3上的恒电压芯片2的装载位置的自由度增加，容易将恒电压芯片2装载到半导体芯片3上的最佳位置。
又，在半导体芯片3上装载二次电池充电控制用电路的场合，如图4所示，将用于控制二次电池20充电的二次电池充电控制用电路中的二次电池充电电流供给用的功率晶体管Q2，外装在多芯片型半导体装置1上。这样，在图4的多芯片型半导体装置1中，与图1相比，新设置EXT端子，Vo端子及CHG端子，所述EXT端子用于将基极信号从恒电压芯片2供给输出电压控制用的晶体管Q1，所述Vo端子用于将输出电压控制用的晶体管Q1的集电极及二次电池充电电流供给用的功率晶体管Q2的发射极连接至恒电压芯片2的输出端子V0，所述CHG端子用于将基极信号从半导体芯片3供给二次电池充电电流供给用的功率晶体管Q2。
这样，能减少半导体芯片3的发热，无须对于散热给予特别考虑，例如不必在半导体装置上粘贴金属板等。
因此，本发明第1实施形态中的多芯片型半导体装置1将恒电压芯片2和半导体芯片3收纳在一组件中，即使误接高电压输出型的AC转接器场合，来自AC转接器的高电压也不会直接输入到半导体芯片3，能防止半导体芯片3产生不良后果。
通过采用芯片叠芯片方式，不必增加半导体芯片3的基板的安装面积，能实现输入耐压高的半导体装置。
恒电压芯片2和半导体芯片3都可以使用作为通用半导体装置用芯片所开发出来的产品，因此，无需大量的开发费用和长期的开发时间，可以在短期间内获得廉价的半导体装置。
上面参照附图说明了本发明的实施例，但本发明并不局限于上述实施例。在本发明技术思想范围内可以作种种变更，它们都属于本发明的保护范围。

Claims (21)

1.一种多芯片型半导体装置，其特征在于：
所述多芯片型半导体装置设有：
第1半导体集成电路芯片，装载在安装用基板上，具有规定功能；以及
第2半导体集成电路芯片，集成电源电路，接受从外部供给的电源，用于向上述第1半导体集成电路芯片提供电力；
将上述第2半导体集成电路芯片层叠在上述第1半导体集成电路芯片上之后，用树脂将该第1、第2半导体集成电路芯片模块化。
2.如权利要求1所述的多芯片型半导体装置，其特征在于，上述第2半导体集成电路芯片比上述第1半导体集成电路芯片小。
3.如权利要求1或2所述的多芯片型半导体装置，其特征在于，集成于上述第2半导体集成电路芯片上的电路元件，比集成在上述第1半导体集成电路芯片上的电路元件，耐电压高。
4.如权利要求1-3之任一项所述的多芯片型半导体装置，其特征在于，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片上形成的电路内、动作中发热少的电路所形成的部分上。
5.如权利要求1-3之任一项所述的多芯片型半导体装置，其特征在于，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片上形成的电路内、温度依存性低的电路所形成的部分上。
6.如权利要求1-3之任一项所述的多芯片型半导体装置，其特征在于，上述第1半导体集成电路芯片具有模拟电路部和数字电路部，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片的该数字电路部所形成的部分上。
7.如权利要求1-3之任一项所述的多芯片型半导体装置，其特征在于，上述第1半导体集成电路芯片具有根据规格决定可否动作的选择电路，上述第2半导体集成电路芯片配置在形成上述第1半导体集成电路芯片的该选择电路内、动作被禁止电路所形成的部分上。
8.如权利要求1-7之任一项所述的多芯片型半导体装置，其特征在于，集成在上述第2半导体集成电路芯片上的电源电路为降压型串联调节器。
9.如权利要求8所述的多芯片型半导体装置，其特征在于，上述降压型串联调节器，在输入电压比规定恒电压大场合，输出该规定恒电压，当上述输入电压比上述规定恒电压小的场合，输出与该输入电压大致相等的电压。
10.如权利要求9所述的多芯片型半导体装置，其特征在于，上述降压型串联调节器的上述规定恒电压，设定得比上述第1半导体集成电路芯片的最大输入电压小。
11.如权利要求8-10之任一项所述的多芯片型半导体装置，其特征在于，上述降压型串联调节器设有输出电压控制用的晶体管，该输出电压控制用的晶体管外装在上述第2半导体集成电路芯片上。
12.如权利要求1所述的多芯片型半导体装置，其特征在于，上述安装用基板设有：用于与外部基板进行连接的接线端子，以及用于与外部连接用衬垫进行连接的接合部，所述外部连接用衬垫分别设在上述第1，第2半导体集成电路芯片上，通过引线接合连接上述第1，第2半导体集成电路芯片上的所述外部连接用衬垫和对应的接合部。
13.如权利要求1所述的多芯片型半导体装置，其特征在于，上述第1半导体集成电路芯片集成了二次电池充电控制用电路。
14.如权利要求13所述的多芯片型半导体装置，其特征在于，上述二次电池充电控制用电路设有二次电池充电电流供给用的晶体管，该二次电池充电电流供给用的晶体管外装在上述第2半导体集成电路芯片上。
15.一种多芯片型半导体装置的制造方法，其特征在于：
所述多芯片型半导体装置设有：
第1半导体集成电路芯片，装载在安装用基板上，具有规定功能；以及
第2半导体集成电路芯片，集成电源电路，接受从外部供给的电源，用于向上述第1半导体集成电路芯片提供电力；
将上述第2半导体集成电路芯片层叠在上述第1半导体集成电路芯片上；
用树脂将该第1、第2半导体集成电路芯片模块化。
16.如权利要求15所述的多芯片型半导体装置的制造方法，其特征在于，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片上形成的电路内、动作中发热少的电路所形成的部分上。
17.如权利要求15所述的多芯片型半导体装置的制造方法，其特征在于，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片上形成的电路内、温度依存性低的电路所形成的部分上。
18.如权利要求15所述的多芯片型半导体装置的制造方法，其特征在于，上述第1半导体集成电路芯片具有模拟电路部和数字电路部，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片中的该数字电路部所形成的部分上。
19.如权利要求15所述的多芯片型半导体装置的制造方法，其特征在于，上述第1半导体集成电路芯片具有根据规格决定可否动作的选择电路，上述第2半导体集成电路芯片配置在上述第1半导体集成电路芯片中的该选择电路内、动作被禁止电路所形成的部分上。
20.如权利要求15-19之任一项所述的多芯片型半导体装置的制造方法，其特征在于，集成在上述第2半导体集成电路芯片上的电源电路为降压型串联调节器，该降压型串联调节器设有输出电压控制用的晶体管，该输出电压控制用的晶体管外装在上述第2半导体集成电路芯片上。
21.如权利要求15-19之任一项记载的多芯片型半导体装置的制造方法，其特征在于，上述第1半导体集成电路芯片集成二次电池充电控制用电路，该二次电池充电控制用电路设有二次电池充电电流供给用的晶体管，该二次电池充电电流供给用的晶体管外装在上述第2半导体集成电路芯片上。
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