CN1849698B - 对半导体器件中的部件进行构图的方法以及光刻结构 - Google Patents

对半导体器件中的部件进行构图的方法以及光刻结构 Download PDF

Info

Publication number
CN1849698B
CN1849698B CN200480026182.4A CN200480026182A CN1849698B CN 1849698 B CN1849698 B CN 1849698B CN 200480026182 A CN200480026182 A CN 200480026182A CN 1849698 B CN1849698 B CN 1849698B
Authority
CN
China
Prior art keywords
parts
antireflection material
described method
substrate
critical dimension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200480026182.4A
Other languages
English (en)
Other versions
CN1849698A (zh
Inventor
斯科特·D·阿伦
凯瑟里纳·E·巴比奇
史蒂文·J·福尔摩斯
阿潘·P·玛霍罗瓦拉
德克·菲弗
理查德·S·怀斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1849698A publication Critical patent/CN1849698A/zh
Application granted granted Critical
Publication of CN1849698B publication Critical patent/CN1849698B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Abstract

本发明提供了半导体处理技术。在一方面，对在半导体器件中的一个或多个部件进行构图的方法包括如下的步骤。一个或多个部件的至少一个临界尺寸在抗反射材料的蚀刻的过程中被减小。本发明还提供了一种光刻结构。

Description

对半导体器件中的部件进行构图的方法以及光刻结构
技术领域
本发明涉及半导体处理，更具体地说，涉及减小半导体器件中构图的部件的临界尺寸。
背景技术
技术通常要求对那些比可能光刻的部件更小的部件进行构图。例如，在对部件比如接触孔和通孔进行构图的同时，理想的是部件在基片中界定的临界尺寸比在抗蚀剂中光刻界定的临界尺寸更小。部件的临界尺寸包括通过所应用的技术获得的部件的特征尺寸。已有减小构图的部件的临界尺寸的常规技术，但这些技术有几个缺陷。
一种减小临界尺寸的普通技术包括使用抗蚀剂回流和外层膜，例如通过化学收缩促进的分辨率增强光刻(RELACS)技术。抗蚀剂回流非常难以控制，因为在烘焙板上的非常小的温度变化可能在每个晶片上造成临界尺寸的较大变化。典型的灵敏度大约是10纳米/摄氏度(nm/℃)。外层膜可以涂喷在光显影的化学地放大的抗蚀剂的顶部。抗蚀剂中的光酸(photoacid)扩散进与它交联的外层膜上。与抗蚀剂不形成物理接触的外层膜的部分(例如部件底部)不交联，因此可以被显影掉。这种技术与抗蚀剂类型特别相关，并且难以实施。此外，交联的外层膜在基片的蚀刻步骤中提供了较差的蚀刻抵抗力，因此抵消了所实现的临界尺寸的任何减小。硅烷抗蚀剂也可用于化学地偏置抗蚀剂部件，但它们具有的问题是晶片交叉、巢状隔离偏置。上述的技术进一步导致了具有不尖锐而是圆钝的角部的部件。
另一普通技术是使用聚合蚀刻化学以在基片中产生锥度，由此减小在部件底部的临界尺寸。在基片顶部的部件的临界尺寸与在对重叠层(例如抗反射层)进行蚀刻之后获得的临界尺寸大致相同。在基片中产生的部件侧壁稍呈锥形，它对于许多应用比较理想。例如，在电介质层中对接触孔或通孔进行构图之后，通过不完全垂直但稍稍倾斜的电介质衬底侧壁促进铜籽晶层淀积。然而，临界尺寸的减小的最大量取决于可容忍的侧壁锥度的大小。例如，如果电介质层大约是500纳米(nm)厚，并且侧壁大约是与水平成88.5度，则部件底部比部件顶部小大约20纳米。如果部件顶部的临界尺寸太大以致不能开始，则这种技术的最大效率将受到限制。
因此，理想的是用于减小构图的部件的临界尺寸的技术，这种技术对于具有较宽范围的临界尺寸规范是有效的、可再现的并且通用的。此外，需要那些与所使用的抗蚀剂类型无关的用于减小构图的部件的临界尺寸的技术，这些技术可用于在整个晶片上均匀的批量生产的部件。
发明内容
本发明提供一种半导体处理的技术。在本发明的一方面，对在半导体器件中的一个或多个部件进行构图的方法包括如下的步骤。在抗反射材料的蚀刻过程中减小一个或多个部件的至少一个临界尺寸。
在本发明的另一方面，一种光刻结构包括具有在其中被构图的部件的抗反射材料，该部件具有至少一个减小的临界尺寸。
本发明公开了一种对半导体器件中的一个或多个部件进行构图的方法，其中所述半导体器件包括基片以及淀积在所述基片上的抗反射材料，该方法包括如下的步骤：在所述抗反射材料的蚀刻的过程中减小所述一个或多个部件的至少一个临界尺寸；以及在所述基片的蚀刻过程中进一步减小所述一个或多个部件的至少一个临界尺寸。
本发明还公开了一种光刻结构，该光刻结构包括其中具有被构图的部件的抗反射材料，在该抗反射材料中该部件具有至少一个减小的临界尺寸；并且该抗反射材料淀积在基片上，该基片中具有被进一步构图的该部件，在该基片中该部件具有至少一个进一步减小的临界尺寸。
本发明还公开了一种对半导体器件中的一个或多个部件进行构图的方法，其中所述半导体器件包括基片以及淀积在所述基片上的抗反射材料，该方法包括如下的步骤：在所述抗反射材料的蚀刻的过程中减小所述一个或多个部件的一个或多个尺寸，其中所述一个或多个尺寸包括在构图的过程中获得的所述一个或多个部件的特征尺寸；以及在所述基片的蚀刻过程中进一步减小所述一个或多个部件的一个或多个尺寸。
通过参考下文的详细描述和附图，将会获得对本发明以及本发明的进一步部件和优点更完整的理解。
附图说明
附图1所示为具有其中使用常规的技术蚀刻的减小的临界尺寸的部件的半导体器件的附图；
附图2所示为根据本发明的实施例减小半导体器件的部件的临界尺寸的示例性技术的附图；
附图3所示为根据本发明的实施例使用含硅的抗反射材料的接触孔部件的渐近式构图的图像集合；和
附图4所示为根据本发明的实施例使用可调的耐蚀刻的抗反射材料(TERA)的接触孔的渐近式构图的图像集合。
具体实施方式
附图1所示为具有其中使用常规技术蚀刻的减小的临界尺寸的部件的半导体器件的附图。如附图1所示，半导体器件100包括淀积在抗反射材料104上的辐射敏感成像层102.抗反射材料104淀积在基片106上。基片106淀积在氮化物层108上。部件110蚀刻进辐射敏感成像层102、抗反射材料104和基片106。
根据用于减小半导体器件中的蚀刻的部件的临界尺寸的常规方法，仅仅在基片106中部件110的临界尺寸被改变，即被减小。这样，部件110的临界尺寸在辐射敏感成像层102和抗反射材料104的蚀刻过程中保持不变。在辐射敏感成像层102或抗反射材料104中的部件110的临界尺寸的减小几乎不可能，如果任一层包括预定的有机种类物，正如半导体器件100的情况那样。
如下文所描述，仅仅在基片的蚀刻过程中部件的临界尺寸的可能减小量受到限制。试图减小在单层(比如基片)中的部件的临界尺寸可能导致损害部件的结果。
附图2所示为减小半导体器件的部件的临界尺寸的示例性技术的附图。在处理半导体器件时，部件的临界尺寸包括通过所使用的技术实现的部件的特征尺寸。例如，在该部件包括接触孔时，如下文所详细描述，临界尺寸可以表示所产生的接触孔的直径的度量。
减小部件的临界尺寸的技术也可用于调整部件的临界尺寸，如下文详细描述。在此所使用的术语“调整”涉及控制改变临界尺寸的大小。
如附图2所示，半导体器件200包括淀积在抗反射材料204上的辐射敏感成像层202。抗反射材料204淀积在基片206上。基片206淀积在氮化物层208上。部件210蚀刻进辐射敏感成像层202、抗反射材料204和基片206，分别如步骤212，214和216所示。
在附图2的步骤212中，将部件210蚀刻进入辐射敏感成像层202.在部件210的蚀刻进辐射敏感成像层202的过程中，部件210的临界尺寸可能改变或者保持相同，如下文所详细描述。例如，在附图2的步骤212中的部件210的临界尺寸不变。
如下文进一步描述，辐射敏感成像层202应该与在其上淀积了辐射敏感成像层202的抗反射材料204在组分上不同以便在这些层之间实现所需水平的蚀刻选择性。使用常规淀积技术，例如包括(但不限于)旋涂淀积层和/或等离子体增强化学汽相淀积(PECVD)，可以淀积辐射敏感成像层202。
部件210可以包括通过光刻技术可引入到半导体器件中的任何结构。示例性的结构包括(但不限于)接触孔、通孔图形、线、间隙、椭圆和包括前述部件的至少一种的组合。如下文所详细描述，结合附图3和4的描述，示例性的部件210包括接触孔。
如在此所描述，减小了部件210的临界尺寸。例如，在部件210包括接触孔时，本技术可用于减小接触孔的直径。在部件210包括线和间隙时，本技术可用于减小在线之间的间隔。
在附图2的步骤214中，部件210被蚀刻进抗反射材料204，该抗反射材料被淀积在基片206上。抗反射材料204包括一种或多种无机物部分。在示例性的实施例中，抗反射材料204具有结构式：M:C:H:X。符合M表示金属元素，包括(但不限于)硅(Si)、钛(Ti)、锗(Ge)、铁(Fe)、硼(B)、锡(Sn)和包括前述金属元素中的至少一种的组合。符合C表示元素碳。附图H表示元素氢。符合X表示无机元素，包括(但不限于)氧(O)、氢、氮(N)和包括前述的无机元素中的至少一种的组合。在示例性的实施例中，抗反射材料204具有结构式：Si:C:H:O。
通过任何常规的淀积技术可以将抗反射材料204淀积在基片206上。在示例性的实施例中，使用旋涂处理将抗反射材料204淀积在基片206上。例如，当抗反射材料204包括硅时，抗反射材料204可以通过旋涂处理淀积在基片206上。在另一示例性的实施例中，使用PECVD将抗反射材料204淀积在基片206上。例如，抗反射材料204可以包括可调的耐蚀刻的抗反射(TERA)涂层，例如包括Si、C、O和H。在抗反射材料204包括TERA涂层时，抗反射材料204可以通过PECVD淀积在基片206上。PECVD膜易于保形。因此，抗反射材料204可包括保形淀积的材料。保形淀积的材料与施加这些材料的表面的轮廓一致。在抗反射材料204包括保形淀积的材料时，抗反射材料204通常使用PECVD淀积。
抗反射材料204的厚度取决于抗反射材料的成分。例如，在抗反射材料204包括硅并且使用旋涂处理淀积在基片206上时，抗反射材料204的厚度可以大于或等于大约80纳米。在示例性的实施例中，使用旋涂处理将抗反射材料204淀积在基片206上到大约80纳米的厚度、大约130纳米或大于或等于大约190纳米以使抗反射特性最优化。
在抗反射材料204的蚀刻的过程中减小部件210的临界尺寸。在抗反射材料204的蚀刻的过程中至少部分地减小部件210的临界尺寸是有利的，因为仅仅在随后的蚀刻步骤中(即在基片206的蚀刻的过程中)试图完全减小部件210的临界尺寸，如上文结合附图1所描述，如果完全可能，则可能产生对该部件有损害的效果。例如，试图仅仅在基片的蚀刻的过程中减小部件的临界尺寸可能导致该部件的过度渐缩，造成不希望的结果，比如例如在镀铜时相邻部件的电短路。
为减小在刻蚀抗反射材料204时部件210的临界尺寸，可以使用等离子体蚀刻技术。等离子体蚀刻技术包括由玻璃组成的等离子体，这些等离子体包括(但不限于)碳氟气体、氩气、氧气、氮气和包括前述的气体中的至少一种的组合。在示例性的实施例中，可以使用等离子体聚合蚀刻化学处理(下文称为“等离子体聚合蚀刻剂”)。等离子体聚合蚀刻剂包括作为蚀刻剂和作为聚合种类的至少一种碳氟气体(例如C4F6、C4F8和/或CH3F)、作为改变等离子体状态的聚合反应助剂的氮气、作为聚合反应控制的氧气、和作为需要清除所形成的含氟聚合物部分以防止过量的聚合反应和淀积的氩离子源的氩气。根据在此教导的示例性的等离子体聚合蚀刻剂包括在体积上占大约300份的氩气、在体积上占大约150份的氮气、在体积上占大约5份的C4F8气体、在体积上占大约5份的氧气和在体积上占大约5份的CH3F气体。
在蚀刻的过程中等离子体聚合蚀刻剂通常以多层的形式(下文称为“聚合物层”)将聚合材料淀积在部件210的壁上。淀积的聚合物层的总厚度应该被控制以使得等离子体聚合蚀刻剂种类仍然可以通过聚合物层扩散并蚀刻抗反射材料204。淀积的聚合物层的厚度取决于聚合物材料的组分以及是否对特定的表面进行离子轰击。例如，在部件210的蚀刻的过程中，在辐射敏感成像层202的蚀刻的过程中淀积的聚合物层的厚度大于在抗反射材料204的蚀刻的过程中淀积的聚合物层的厚度。在示例性的实施例中，在辐射敏感成像层202的蚀刻的过程中淀积的聚合物层的总厚度在最厚的部分高达大约4纳米。例如，在辐射敏感成像层202的蚀刻的过程中淀积的聚合物层的总厚度在最厚的地方在大约1至大约3纳米之间。在抗反射材料的蚀刻的过程中可以使用等离子体聚合蚀刻剂来减小部件的临界尺寸高达大约80纳米。
在附图2的步骤214中，所淀积的聚合物层通过使部件210的壁成锥形而使部件210的临界尺寸减小。然而，部件210的减小或者“节缩”不要求所淀积的聚合物层形成这种逐渐减缩的结构，只要所淀积的聚合物层减小部件的临界尺寸即可。
在附图2的步骤216中，部件210被蚀刻进基片206。基片206淀积在氮化物层208上。氮化物层208用作停止蚀刻过程的层。氮化物层208包括氮化硅(Si3N4)。基片206可以包括电介质材料，包括但不限于氧化物材料，比如氟硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃和包括前述的氧化物材料中的至少一种的组合。基片206可以进一步包括低-k电介质材料。适合的低-k电介质材料包括但不限于CORAL(Novellus的注册商标)、SiLK(Dow Chemical的注册商标)和FLARE(Honeywell的注册商标)以及包括前述的低-k电介质材料中的至少一种的组合。
使用任何常规的淀积技术可以将基片206淀积在氮化物层208上。例如，在基片206包括CORAL时，基片206可以被PECVD淀积。此外，在基片206包括SiLK和/或FLARE时，可以使用旋涂处理淀积基片206。
在基片206的蚀刻的过程中可以进一步减小部件210的临界尺寸。也可以使用等离子体聚合蚀刻剂以与用于减小抗反射材料204中部件210之临界尺寸的过程中的方式类似的方式减小在基片206中的部件210的临界尺寸。术语“光刻”和相应的双箭头用于指定在光刻的过程中部件210的临界尺寸，以及术语“蚀刻”和相应的双箭头用于指定在蚀刻的过程中产生的部件210的临界尺寸。
如上文所述，辐射敏感成像层202优选在组分上与抗反射材料204完全不同以在两个层之间提供增强的蚀刻选择性。在示例性的实施例中，辐射敏感成像层202包括有机物部分。即，辐射敏感成像层202主要包括C、H、O，以及在一些情况下还包括氟(F)。辐射敏感成像层不包含任何金属原子比如Si原子。
如上文所述，在此的教导可用于调整部件的临界尺寸，例如控制临界尺寸的变化量。调整部件临界尺寸的一种示例性的技术是通过改变在抗反射材料中存在的无机物部分的量。即，抗反射材料的无机含量越大，临界尺寸的减小量越大。例如，在此所描述的抗反射材料可以包括高达4原子百分比的Si。然而，Si的数量可以增加以实现所调整临界尺寸的更大程度的减小。在示例性的实施例中，抗反射材料包括高达大约10原子百分比的Si。在进一步的示例性的实施例中，抗反射材料包括高达大约20原子百分比的Si。
调整部件临界尺寸的另一示例性的技术是通过改变用于蚀刻抗反射材料的等离子体聚合蚀刻剂的成分。如上文所述，蚀刻抗反射材料的示例性的等离子体聚合蚀刻剂包括在体积上大约300份的氩气、在体积上大约150份的氮气、在体积上占大约5份的C4F8气体、在体积上占大约5份的氧气和在体积上占大约5份的CH3F气体。可以改变组分以改变这里的气体比率。例如，C4F8的含量可以增加到在体积上大约6份，以及氧气的含量可以减小到在体积上大约4份以实现部件临界尺寸的进一步减小。
等离子体聚合蚀刻剂的流量也可被改变以调整部件的临界尺寸。即，氮气流量一般比碳氟化合物和氧气流量大得多。然而，上文所关注的示例性的等离子体聚合蚀刻剂的流量可以在大约50标准立方厘米每分钟(sccm)，改变氮气含量可以将流量增加到大约300sccm。
附图3所示为根据在此提出的技术的半导体器件的部件的蚀刻。如附图3所示，半导体器件300包括在抗反射材料204上淀积的辐射敏感成像层202。抗反射材料204淀积在基片206上。部件210被蚀刻进辐射敏感成像层202、抗反射材料204和基片206.
具体地，附图3所示为使用含硅的抗反射材料接触孔部件的渐近式构图的图像集合。在附图3的步骤302中，部件210(即接触孔)被蚀刻进辐射敏感成像层202。部件210的临界尺寸在辐射敏感成像层202的蚀刻的过程中没有被改变。辐射敏感成像层202被形成在抗反射材料204上。
在附图3的步骤304中，部件210进一步被蚀刻进抗反射材料204中。部件210的临界尺寸通过抗反射材料204渐缩而被减小。在附图3的步骤306中，部件210被进一步蚀刻进基片206。部件210的临界尺寸通过基片206渐缩而被减小。
类似地，附图4也示出了根据在此提出的技术的半导体器件的部件的蚀刻。如附图4所示，半导体器件400包括淀积在抗反射材料204上的辐射敏感成像层202。抗反射材料204淀积在基片206上。部件210被蚀刻进辐射敏感成像层202、抗反射材料204和基片206。
具体地，附图4所示为使用可调的抗蚀刻剂抗反射材料(TERA)接触孔的渐近式构图的图像集合。在附图4的步骤402中，部件210被蚀刻进辐射敏感成像层202。部件210的临界尺寸在辐射敏感成像层202的蚀刻的过程中不被改变。即，接触孔的直径仍然保持在贯通辐射敏感成像层202的大约140纳米。在附图4的步骤404中，部件210进一步被蚀刻进抗反射材料204和基片206。部件210的临界尺寸在辐射敏感成像层202的蚀刻的过程中和在基片206的蚀刻的过程中减小大约40纳米。
因此，在此所描述的发明技术产生了改进的光刻结构。该光刻结构可以包括基片、在基片的上抗反射材料和在抗反射材料上的辐射敏感成像层。在抗反射材料中构造有部件。该部件具有减小的临界尺寸。此外，在基片中可以具有构图的部件。该部件也可以具有减小的临界尺寸。
虽然在此已经描述了本发明的示例性的实施例，但是应该理解的是本发明并不限于这些具体的实施例，在不脱离本发明的精神和范围的前体下本领域普通技术人员还可以做出各种改变和改进。

Claims (26)

1.一种对半导体器件中的一个或多个部件进行构图的方法，其中所述半导体器件包括基片以及淀积在所述基片上的抗反射材料，该方法包括如下的步骤：
在所述抗反射材料的蚀刻的过程中减小所述一个或多个部件的至少一个临界尺寸；以及
在所述基片的蚀刻过程中进一步减小所述一个或多个部件的至少一个临界尺寸。
2.权利要求1所述的方法，其中抗反射材料的蚀刻步骤伴随着等离子体聚合物淀积。
3.权利要求1所述的方法，其中抗反射材料包括一种或多种无机物部分。
4.权利要求1所述的方法，其中抗反射材料具有结构式：M:碳:氢:X，其中M包括金属，X包括无机元素。
5.权利要求1所述的方法，其中抗反射材料具有结构式：M:碳:氢:X，其中M包括从由硅、钛、锗、铁、硼、锡和包括前述元素中至少一种的组合组成的组中选择的元素，X包括无机元素。
6.权利要求4或5所述的方法，其中X包括从由氧、氢、氮和包括前述的无机元素中的至少一种的组合组成的组中选择的无机元素。
7.权利要求1所述的方法，其中抗反射材料具有结构式：硅：碳：氢：氧。
8.权利要求1所述的方法，其中抗反射材料包括可调的耐蚀刻的抗反射涂层。
9.权利要求1所述的方法，其中使用旋涂处理将抗反射材料淀积在基片上。
10.权利要求1所述的方法，其中使用等离子体增强化学汽相淀积将抗反射材料淀积在基片上。
11.权利要求3所述的方法，其中改变所述一种或多种无机物部分的量以实现所述一个或多个部件的所需的减小的临界尺寸。
12.权利要求2所述的方法，其中聚合物淀积包括一个或多个聚合物层的淀积。
13.权利要求1所述的方法，其中一个或多个部件中的每个部件包括从由通孔图形、线、间隙、椭圆和包括前述部件中的至少一种的组合组成的组中选择的部件。
14.权利要求13所述的方法，其中所述通孔图形是接触孔。
15.权利要求1所述的方法，其中一个或多个部件中的任何给定的一个部件的临界尺寸减小达50纳米。
16.权利要求1所述的方法，其中一个或多个部件中的任何给定的一个部件的临界尺寸减小达80纳米。
17.权利要求1所述的方法，其中使用包括如下物质的等离子体蚀刻剂蚀刻抗反射材料：
至少一种氟碳气体；
氩气；
氧气；和
氮气。
18.权利要求17所述的方法，其中改变所述氟碳气体、氩气、氧气和氮气中一种或多种气体的量以对所述一个或多个部件实现所需的减小的临界尺寸。
19.权利要求2所述的方法，其中聚合物淀积步骤包括具有从10纳米到500纳米的一个或多个聚合物层的淀积。
20.权利要求1所述的方法，进一步包括如下的步骤：在抗反射材料上形成辐射敏感成像层，该辐射敏感成像层在组分上与抗反射材料不同。
21.权利要求20所述的方法，其中辐射敏感成像层包括一种或多种有机物部分。
22.权利要求1所述的方法，其中将抗反射材料淀积在包括电介质材料的基片上。
23.权利要求1所述的方法，其中将抗反射材料淀积在包括低-k电介质材料的基片上。
24.权利要求1所述的方法，其中将抗反射材料淀积在包括从由氟硅酸盐玻璃、硼1硅酸盐玻璃、硼磷硅酸盐玻璃和包括前述的氧化物材料中的至少一种的组合组成的组中选择的氧化物材料的基片上。
25.一种光刻结构，该光刻结构包括其中具有被构图的部件的抗反射材料，在该抗反射材料中该部件具有至少一个减小的临界尺寸；并且
该抗反射材料淀积在基片上，该基片中具有被进一步构图的该部件，在该基片中该部件具有至少一个进一步减小的临界尺寸。
26.一种对半导体器件中的一个或多个部件进行构图的方法，其中所述半导体器件包括基片以及淀积在所述基片上的抗反射材料，该方法包括如下的步骤：
在所述抗反射材料的蚀刻的过程中减小所述一个或多个部件的一个或多个尺寸，其中所述一个或多个尺寸包括在构图的过程中获得的所述一个或多个部件的特征尺寸；以及
在所述基片的蚀刻过程中进一步减小所述一个或多个部件的一个或多个尺寸。
CN200480026182.4A 2003-09-12 2004-05-13 对半导体器件中的部件进行构图的方法以及光刻结构 Active CN1849698B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/661,041 US7030008B2 (en) 2003-09-12 2003-09-12 Techniques for patterning features in semiconductor devices
US10/661,041 2003-09-12
PCT/US2004/014903 WO2005036625A1 (en) 2003-09-12 2004-05-13 Techniques for patterning features in semiconductor devices

Publications (2)

Publication Number Publication Date
CN1849698A CN1849698A (zh) 2006-10-18
CN1849698B true CN1849698B (zh) 2012-07-11

Family

ID=34273788

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200480026182.4A Active CN1849698B (zh) 2003-09-12 2004-05-13 对半导体器件中的部件进行构图的方法以及光刻结构

Country Status (7)

Country Link
US (3) US7030008B2 (zh)
EP (1) EP1665347A1 (zh)
JP (1) JP4755592B2 (zh)
KR (1) KR100810203B1 (zh)
CN (1) CN1849698B (zh)
TW (1) TWI345803B (zh)
WO (1) WO2005036625A1 (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462371B1 (en) * 1998-11-24 2002-10-08 Micron Technology Inc. Films doped with carbon for use in integrated circuit technology
US20040013971A1 (en) * 2001-11-21 2004-01-22 Berger Larry L Antireflective layer for use in microlithography
KR100615583B1 (ko) * 2004-08-11 2006-08-25 삼성전자주식회사 노드 절연막 패턴에 구속된 상전이막 패턴을 갖는 피이.램의 형성방법들
DE102004052611A1 (de) 2004-10-29 2006-05-04 Infineon Technologies Ag Verfahren zur Herstellung einer mit einem Füllmaterial mindestens teilweise gefüllten Öffnung, Verfahren zur Herstellung einer Speicherzelle und Speicherzelle
US7361588B2 (en) * 2005-04-04 2008-04-22 Advanced Micro Devices, Inc. Etch process for CD reduction of arc material
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7863150B2 (en) * 2006-09-11 2011-01-04 International Business Machines Corporation Method to generate airgaps with a template first scheme and a self aligned blockout mask
US8026180B2 (en) * 2007-07-12 2011-09-27 Micron Technology, Inc. Methods of modifying oxide spacers
US7888267B2 (en) 2008-02-01 2011-02-15 Tokyo Electron Limited Method for etching silicon-containing ARC layer with reduced CD bias
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8409457B2 (en) * 2008-08-29 2013-04-02 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
US8039399B2 (en) * 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
WO2010078306A2 (en) 2008-12-30 2010-07-08 3M Innovative Properties Company Method for making nanostructured surfaces
CN106185793A (zh) 2008-12-30 2016-12-07 3M创新有限公司 纳米结构化制品和制备纳米结构化制品的方法
US9435916B2 (en) * 2008-12-30 2016-09-06 3M Innovative Properties Company Antireflective articles and methods of making the same
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8323871B2 (en) * 2010-02-24 2012-12-04 International Business Machines Corporation Antireflective hardmask composition and a method of preparing a patterned material using same
CN102222640B (zh) * 2010-04-16 2013-08-14 中芯国际集成电路制造(上海)有限公司 通孔形成方法
US20110253670A1 (en) * 2010-04-19 2011-10-20 Applied Materials, Inc. Methods for etching silicon-based antireflective layers
US8232198B2 (en) 2010-08-05 2012-07-31 International Business Machines Corporation Self-aligned permanent on-chip interconnect structure formed by pitch splitting
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9159581B2 (en) * 2012-11-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a semiconductor device using a bottom antireflective coating (BARC) layer
US9153455B2 (en) * 2013-06-19 2015-10-06 Micron Technology, Inc. Methods of forming semiconductor device structures, memory cells, and arrays
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
US10157773B1 (en) * 2017-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having layer with re-entrant profile and method of forming the same
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
US11398377B2 (en) * 2020-01-14 2022-07-26 International Business Machines Corporation Bilayer hardmask for direct print lithography

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814041A (en) * 1986-10-08 1989-03-21 International Business Machines Corporation Method of forming a via-hole having a desired slope in a photoresist masked composite insulating layer
US5753418A (en) * 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
US6316167B1 (en) * 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
US6514867B1 (en) * 2001-03-26 2003-02-04 Advanced Micro Devices, Inc. Method of creating narrow trench lines using hard mask

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814406A (en) 1986-02-28 1989-03-21 Katayama Chemical Works Ltd. Scale inhibitor
JP3002033B2 (ja) * 1991-09-27 2000-01-24 株式会社東芝 ドライエッチング方法
JPH0941161A (ja) * 1995-07-26 1997-02-10 Dainippon Printing Co Ltd エッチングを用いた加工方法
KR100256137B1 (ko) 1996-03-26 2000-05-15 아사무라 타카싯 반도체장치및그제조방법
US5854503A (en) * 1996-11-19 1998-12-29 Integrated Device Technology, Inc. Maximization of low dielectric constant material between interconnect traces of a semiconductor circuit
KR100280622B1 (ko) * 1998-04-02 2001-03-02 윤종용 반도체 장치의 콘택 형성 방법
US6009888A (en) * 1998-05-07 2000-01-04 Chartered Semiconductor Manufacturing Company, Ltd. Photoresist and polymer removal by UV laser aqueous oxidant
DE19844102C2 (de) * 1998-09-25 2000-07-20 Siemens Ag Herstellverfahren für eine Halbleiterstruktur
JP2000164701A (ja) * 1998-11-25 2000-06-16 Mitsubishi Electric Corp 半導体装置の製造方法
US6159863A (en) * 1999-01-22 2000-12-12 Advanced Micro Devices, Inc. Insitu hardmask and metal etch in a single etcher
US6828259B2 (en) * 2001-03-28 2004-12-07 Advanced Micro Devices, Inc. Enhanced transistor gate using E-beam radiation
US6387798B1 (en) * 2001-06-25 2002-05-14 Institute Of Microelectronics Method of etching trenches for metallization of integrated circuit devices with a narrower width than the design mask profile
KR100415088B1 (ko) * 2001-10-15 2004-01-13 주식회사 하이닉스반도체 반도체장치의 제조방법
JP2003209037A (ja) * 2002-01-11 2003-07-25 Sony Corp アライメントマーク及び半導体装置の製造方法
TW550695B (en) 2002-02-26 2003-09-01 Taiwan Semiconductor Mfg Method to remove bottom anti-reflection coating layer
US6743712B2 (en) * 2002-07-12 2004-06-01 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
US6853043B2 (en) * 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
US6774032B1 (en) * 2003-05-30 2004-08-10 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
US6765254B1 (en) * 2003-06-12 2004-07-20 Advanced Micro Devices, Inc. Structure and method for preventing UV radiation damage and increasing data retention in memory cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814041A (en) * 1986-10-08 1989-03-21 International Business Machines Corporation Method of forming a via-hole having a desired slope in a photoresist masked composite insulating layer
US5753418A (en) * 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
US6316167B1 (en) * 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
US6514867B1 (en) * 2001-03-26 2003-02-04 Advanced Micro Devices, Inc. Method of creating narrow trench lines using hard mask

Also Published As

Publication number Publication date
KR100810203B1 (ko) 2008-03-07
US20060118785A1 (en) 2006-06-08
KR20060064650A (ko) 2006-06-13
WO2005036625A1 (en) 2005-04-21
US7545041B2 (en) 2009-06-09
US20080187731A1 (en) 2008-08-07
CN1849698A (zh) 2006-10-18
JP4755592B2 (ja) 2011-08-24
US7030008B2 (en) 2006-04-18
JP2007505492A (ja) 2007-03-08
US20050056823A1 (en) 2005-03-17
EP1665347A1 (en) 2006-06-07
TWI345803B (en) 2011-07-21
TW200523998A (en) 2005-07-16

Similar Documents

Publication Publication Date Title
CN1849698B (zh) 对半导体器件中的部件进行构图的方法以及光刻结构
US8465903B2 (en) Radiation patternable CVD film
TWI338332B (en) Method for etching a molybdenum layer suitable for photomask fabrication
US11031246B2 (en) EUV pattern transfer with ion implantation and reduced impact of resist residue
US11437238B2 (en) Patterning scheme to improve EUV resist and hard mask selectivity
JP2003506866A (ja) エッチングプロセス用側壁ポリマー形成ガス添加物
WO1999030357A1 (en) Method for etching silicon oxynitride and inorganic antireflection coatings
WO1999067443A9 (en) Methods for etching an aluminum-containing layer
TW200947154A (en) Method of forming thin film pattern for semiconductor device and apparatus for the same
WO2022100070A1 (zh) 光刻胶的处理方法及自对准双图案化方法
KR102073050B1 (ko) 구리 박막의 건식 식각방법
US20010012592A1 (en) Process for depositing and developing a plasma polymerized organosilicon photoresist film
JPH03174724A (ja) パターン形成方法
US20070231746A1 (en) Treating carbon containing layers in patterning stacks
US4892635A (en) Pattern transfer process utilizing multilevel resist structure for fabricating integrated-circuit devices
US7022622B2 (en) Method and structure to improve properties of tunable antireflective coatings
TW201101394A (en) Method of etching a multi-layer
TW200820322A (en) Fabrication method of an electronic device
KR20180071118A (ko) SiOCN막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR100299515B1 (ko) 반도체 소자의 제조방법
WO2001009683A1 (en) Reduction of resist poisoning
CN114695086A (zh) 形成半导体器件结构的刻蚀方法及半导体器件结构
CN115023795A (zh) 合金膜蚀刻

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20061018

C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171120

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171120

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right