CN1855291A - 用于多列双列直插式存储模块（dimm）的存储列解码器 - Google Patents

用于多列双列直插式存储模块（dimm）的存储列解码器 Download PDF

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Abstract

本发明涉及用于多列双列直插式存储模块(DIMM)的存储列解码器，该多列双列直插式存储模块有安装在印刷电路板(PCB)上的预定数量个DRAM存储器芯片，其中每个DRAM存储器芯片包括通过存储列选择信号(r)进行选择的预定数量个叠型存储裸片，其中存储列解码器响应施加到双列直插式模块(DIMM)中的外部选择信号而产生存储列选择信号(r)。

Description

用于多列双列直插式存储 模块(DIMM)的存储列解码器
技术领域
本发明总体上涉及用于双列直插式存储模块(DIMM)的存储列解码器(Memory Rank Decoder)，特别地还涉及用于寄存双列直插式存储模块(DIMM)的存储列解码器。
背景技术
提供存储模块用于提高计算机系统的存储能力。最初在个人计算机中采用单列直插式存储模块(SIMM)以增加存储容量。单列直插式存储模块只在其印刷电路板(PCB)的一个面上包括DRAM芯片。用于连接单列直插式存储模块(SIMM)的印刷电路板上的触点在模块的两个面上是冗余的。SIMM的第一种变形有三十个引脚并提供8位数据(在奇偶校验方案中为9位)。SIMM的第二种变形(被称为PS/2)包括72个引脚并提供32位数据(在奇偶校验方案中为36位)。
由于在一些处理器中的存储模块有不同的数据总线宽度，有时多个SIMM模块成对地安装以插入一个存储列(memory rank)。例如，在数据总线宽度为32位的80386或80486系统中，一个存储列需要四个30引脚的SIMM，或者一个72引脚的SIMM。由于奔腾系统具有64位的数据总线宽度，则需要两个72引脚的SIM。为了安装单列直插式存储模块(SIMM)，该模块被插入插槽中。单列直插式存储模块运用的RAM技术包括EDO和FPM。
在Intel奔腾处理器开始在市场上广泛使用时，双列直插式存储模块(DIMM)开始代替单列直插式存储模块(SIMM)成为存储模块的主流类型。
单列直插式存储模块(SIMM)只在其电路板(PCB)的一面上具有存储单元或DRAM芯片，而双列直插式存储单元(DIMM)括安装在模块的印刷电路板的两个面上的存储单元。
双列直插式存储模块(DIMM)有不同的类型。无缓冲双列直插式存储模块不包含位于其模块上的缓冲器或寄存器。这些无缓冲双列直插式存储模块典型的应用于台式PC系统和工作站。引脚数量在单数据速率(SDR)存储模块中典型地为168个，在双数据速率模块和DDR-2模块中为184个。DDR-2-DRAM是现有的DDR-DRAM的自然扩展。DDR-2在200MHz的操作频率上被引入，并将被扩展到用于主存储器的266MHz(DDR-2533)、333MHz(DDR-2667)，以及甚至用于特殊应用的400MHz(DDR-2800)。DDR-SDRAM(同步DRAM)通过在时钟脉冲的上升沿和下降沿都读取数据来增加速度，基本上在不增加时钟信号的时钟频率下，而使数据带宽加倍。
寄存双列直插式存储模块是双列直插式存储模块(DIMM)的另一种类型。寄存双列直插式存储模块包括模块上的几个附加电路，特别是如寄存器的再驱动缓冲器部件，以再驱动命令地址信号。此外提供锁相环(PLL)用于时序校准，以再驱动时钟信号。寄存双列直插式存储模块典型地应用于高端服务器和高端工作站。
ECC双列直插式存储模块包括错误校正位或者ECC位。此类型的双列直插式存储模块具有总数为64的数据位加上8个ECC位，并且主要用于服务器计算机。带有ECC或没有ECC的寄存双列直插式存储模块用于SDR、DDR和DDR-2。
双列直插式存储模块的另一种类型称为小型DIMM(SO-DIMM)。其是标准双列直插式存储模块的增强版，用于膝上型电脑和一些专用服务器。
双列直插式存储模块包括在其印刷电路板上的N个预定数量的存储器芯片(DRAM)。每个存储器芯片的数据宽度典型地为4位、8位或16位。现今，个人计算机如果选择DIMM作为主存储器，则主要使用无缓冲的双列直插式存储模块。然而，对于具有更高的主存储器容量要求的计算机系统，特别是服务器，寄存双列直插式存储模块则是普遍选择。
因为计算机系统日益增加的对于存储器如存储容量和存储速度的要求，需要在每个存储模块(DIMM)上放置最大数量的存储器芯片(DRAM)。
图1示出了根据现有技术的双列直插式存储模块。双列直插式存储模块包括安装在印刷电路板(PCB)上侧的N个DRAM芯片。如图1所示的寄存双列直插式存储模块包括命令和地址缓冲器，用于缓冲通过主母板应用到双列直插式存储模块中的命令和地址信号，并通过命令和地址总线(CA)将这些信号输出到印刷电路板上的DRAM芯片中。芯片选择信号S也通过命令和地址缓冲器进行缓冲，并用来选择安装在DIMM电路板上的所要求的DRAM芯片。所有的DRAM芯片通过一个由时钟信号缓冲器缓冲的时钟信号CLK进行计时，该时钟信号缓冲器也安装在双列直插式存储模块(DIMM)上。每个DRAM芯片通过具有q条数据线的单独的数据总线(DQ)连接到母板上。每个DRAM芯片的数据总线典型地包括4到16位。
图2示出了沿线A-A’的如图1所示的双列直插式存储模块(DIMM)的一个横截面。为增加存储容量，DIMM在印刷电路板(PCB)的两个面上均安装DRAM芯片。在DIMM模块的顶面上有DRAM芯片，在DIMM芯片的底面上也有DRAM芯片。因此，如图2所示的DRAM双列直插式存储模块包括两个存储列或存储级，例如存储列0和存储列1。
为增加双列直插式存储模块(DIMM)的存储能力，研发了进一步的叠型(stacked)DRAM芯片。
图3示出了一个叠型DRAM芯片，其带有一个上存储裸片(memory die)和一个下存储裸片，因而在一个叠型DRAM芯片中提供了两个存储列。这两个存储裸片被封装在衬底上的一个芯片中。叠型DRAM芯片通过如焊球的焊盘连接到印刷电路板上。在印刷电路板的两面都有如图3所示的叠型DRAM芯片的双列直插式存储模块有四个存储列，即：在顶面有两个存储列，在底面有两个存储列。
现有计算机的双列直插式存储模块允许有两个存储列。当将存储系统中的存储列的数量增加到4个存储列或者甚至8个存储列时，如图1所示的DQ总线和CA总线的负荷将会增加。CA总线的负荷并未显著地增加，这是由于与数据总线相比命令和地址总线(CA)以一半的速度运行，并且命令和地址缓冲器再驱动由母板上的处理器应用到双列直插式存储模块的地址和命令信号。然而双列直插式存储模块上存储列的增加引起了由母板上的控制器所驱动的DQ-数据总线负荷的增加。DQ-总线上的数据速率十分高，特别是运行在DDR-2速率时。因而连接到每个DQ数据总线的负荷的增加进一步恶化了数据信号的速率，以至于数据错误不能被排除在外。因而在连接到上述芯片DQ-总线的DRAM芯片中，存储列的数量M是有限制的。通过限制DRAM芯片中允许的存储列的数量，双列直插式存储模块的存储容量也被限制了。
常规的双列直插式存储模块如图1所示，包括带有CS选择线的DRAM芯片选择总线。此外，根据如图1所示的现有技术，通过有S条列选择线的存储列选择总线，双列直插式存储模块在每个DRAM芯片中选择存储列。在双列直插式存储模块的印刷电路板上提供的存储列选择总线的选择线的数量，与在安装在印刷电路板上的每个DRAM芯片中提供的存储列的数量M相对应。此外，用于供给存储列选择信号的信号引脚的数量，与每个DRAM芯片中的存储列的数量M相对应。当每个DRAM芯片中的存储列的数量M增加时，在双列直插式存储模块印刷电路板边缘提供的信号引脚的数量也按比例增加。例如，当每个DRAM芯片包括8个存储列时，用于存储列选择的信号引脚的数量也是8。然而，在双列直插式存储模块的印刷电路板边缘提供的信号引脚的数量是有限制的。
发明内容
因此本发明的目的在于为多列双列直插式存储模块(DIMM)提供存储列解码器，该多列双列直插式存储模块允许在双列直插式存储器的存储器芯片中增加存储列的数量(M)，该双列直插式存储器带有将双列直插式存储模块连接到母板上的最小数量的信号引脚。
该目的通过具有权利要求8特征的存储列解码器来实现。
本发明为多列双列直插式存储模块(DIMM)提供存储列解码器，该多列双列直插式存储模块有安装在印刷电路板(PCB)上的预定数量(N)个DRAM存储器芯片，其中每个DRAM存储器芯片包括有可通过存储列选择信号(r)进行选择的预定数量(N)个叠型DRAM存储裸片，其中存储列解码器响应应用于双列直插式模块(DIMM)的外部选择信号而产生存储列选择信号(r)。
在根据本发明的第一实施例中，存储列解码器(DEC)集成在命令和地址缓冲器芯片中，该命令和地址缓冲器芯片用于缓冲应用于双列直插式存储模块(DIMM)的外部命令和地址信号。
第一实施例的优势在于，根据本发明必须为每个双列直插式存储模块提供的存储列解码器仅为一个。
在根据本发明的第二实施例的存储列解码器中，存储列解码器集成在安装在双列直插式存储模块上的每个DRAM存储器芯片中。
第二实施例的优势在于安装于双列直插式存储模块的印刷电路板上的命令和地址缓冲器芯片与DRAM芯片之间的存储列选择信号线的数量是最少的。这就节省了双列直插式存储模块的印刷电路板的面积。此外，还简化了在印刷电路板上提供的信号线的布线。
本发明进一步提供一种双列直插式存储模块(DIMM)，该双列直插式存储模块有安装在印刷电路板(PCB)上的预定数量(N)个DRAM存储器芯片，其中每个DRAM存储器芯片包括可由存储列选择信号(r)选择的预定数量(M)个叠型DRAM存储裸片。其中存储列解码器响应应用到双列直插式存储模块的外部选择信号而产生存储列选择信号(r)。
根据本发明在双列直插式存储模块的优选实施例中，双列直插式存储模块是具有命令和地址缓冲器芯片的寄存双列直插式存储模块，该命令和地址缓冲器芯片用于缓冲应用到双列直插式存储模块的外部命令和地址信号。
在优选实施例中，命令和地址缓冲器芯片进一步缓冲应用到双列直插式存储模块的外部时钟信号。
在优选实施例中，命令和地址缓冲器芯片通过命令和地址总线连接到所有安装在印刷电路板(PCB)上的DRAM存储器芯片。
在优选实施例中，根据本发明的存储列解码器集成在所述命令和地址缓冲器芯片中。
在根据本发明的一可选的双列直插式存储模块的实施例中，每个DRAM存储器芯片包括集成的存储列解码器。
在优选实施例中，DRAM存储器芯片安装于印刷电路板的两个面上，以使得所述双列直插式存储模块中的存储列的数量是每个DRAM存储器芯片中的叠型DRAM存储裸片的数量的两倍。
附图说明
图1示出了根据上述现有技术的一个双列直插式存储模块；
图2为根据图1所示现有技术，双列直插式存储模块的一个横截面视图。
图3示出了根据现有技术的叠型DRAM芯片的一个横截面。
图4示出了根据本发明的双列直插式存储模块的第一实施例。
图5a示出了根据本发明的存储列解码器的优选实施例的一个表格。
图5b示出了根据本发明的存储列解码器的一个简单框图。
图6示出了根据本发明的双列直插式存储模块的第二实施例。
图7示出了根据本发明的第二实施例，安装在双列直插式存储模块上的叠型DRAM芯片的一个横截面。
具体实施方式
参考图4，其示出了根据本发明的双列直插式存储模块的第一实施例。在双列直插式存储模块3上，M个预定数量的DRAM存储器芯片1安装在双列直插式存储模块3的印刷电路板2上。DRAM存储器芯片1是叠型DRAM芯片。每个DRAM芯片1包括M个预定数量的叠型DRAM存储裸片4-i。DRAM芯片1中的每个存储裸片可通过相应的存储列选择信号进行选择。DRAM存储裸片4-i包括各自的可通过地址线寻址的存储单元阵列。
双列直插式存储模块3包括至少一个中央命令和地址缓冲器芯片5，该中央命令和地址缓冲器芯片5位于双列直插式存储模块3的印刷电路板2的中间。命令和地址缓冲器芯片5通过命令和地址总线6连接到双列直插式存储模块3上的所有DRAM存储器芯片1上。命令和地址缓冲器5通过命令和地址线7从主电路板接收命令和地址信号，然后通过命令和地址总线6驱动所有DRAM芯片1。命令和地址缓冲器进一步通过选择控制总线8接收存储列选择信号，然后通过双列直插式存储模块3的选择总线9驱动安装在双列直插式存储模块3的印刷电路板2上的所有DRAM芯片1。
命令和地址缓冲器芯片5进一步通过控制线10接收芯片选择信号CS，以选择安装在双列直插式存储电路板2上的DRAM芯片1。
在如图4所示的双列直插式存储模块3的第一实施例中，在双列直插式存储模块3的命令和地址缓冲器芯片5与安装在母板上的控制器之间的存储列选择线8的数量，取决于每个DRAM芯片1中的存储列的数量M：
S＝ldM
芯片选择控制线10的数量CS取决于安装在双列直插式存储电路板2上的DRAM芯片1的数量N：
CS＝ldN
双列直插式存储模块3具有最小数量S的存储列选择信号，以使得位于印刷电路板2的边缘并连接双列直插式存储模块3与母板的相应信号引脚的数量最小。该目的通过将存储列解码器11集成到命令和地址缓冲器芯片5中来实现，该命令和地址缓冲器芯片5通过控制总线8接收存储列选择信号S并解码该控制信号以产生存储列选择信号，该存储列选择信号被传送到安装在印刷电路板2上的DRAM存储器芯片1中。通过控制总线9将该已解码的存储列选择信号应用到DRAM存储器芯片1中，其中控制总线9的总线宽度与每个DRAM芯片1中的存储列的数量M相对应。
命令和地址缓冲器11缓冲所有的命令和地址信号以及所有从母板上接收的选择信号。通过控制线10接收的芯片选择控制信号通过控制线13应用到所有DRAM芯片1中。
在优选实施例中，命令和地址缓冲器芯片5进一步包括用于外部时钟信号Clk的缓冲器，该外部时钟信号从母板应用到双列直插式存储模块3中。如图4所示，命令和地址缓冲器芯片5通过时钟线14从母板接收外部时钟信号，并通过时钟线15将该时钟信号应用到安装在双列直插式存储模块3上的所有DRAM存储器芯片1中。
每个DRAM芯片1通过相应的单独的DQ-数据总线16-i与母板交换数据，该DQ-数据总线包括q条数据线。数据线的数量q通常在4至16位之间变化。
图5a示出了根据本发明的存储列解码器11的一个表格，该存储列解码器用于具有M＝8个存储列的双列直插式存储模块3。解码器11集成到命令和地址缓冲器5中，通过控制总线8从母板的处理器接收存储列选择信号S0、S1、S2。已接收的存储列选择信号通过存储列解码器11解码，并通过控制总线9应用到DRAM存储器芯片1中。例如存储列选择信号S(＝0，0，0)在安装于双列直插式存储模块3上的所有DRAM芯片1中选择存储列Φ。在此实施例中，只需在双列直插式存储电路板2上提供三个用于施加存储列选择信号的信号引脚，用于在DRAM芯片1中对8个存储列进行选择。
图6示出了根据本发明的双列直插式存储模块3的第二实施例。在第二实施例中，根据本发明的存储列解码器11不是集成在命令和地址缓冲器芯片5中，而是集成在每个DRAM存储器芯片1-i中。在第二实施例中，控制总线9的总线宽度比第一实施例中的小。如果双列直插式存储模块3的存储列的数量M例如是M＝8，则控制总线9的存储列选择信号线的数量ld 8＝3。其优势在于，节省了印刷电路板3上的面积并且简化了信号线的布线。
图7示出了叠型DRAM芯片1的一个横截面，该叠型DRAM芯片1安装在根据图6所示的第二实施例的双列直插式存储模块3上。叠型DRAM芯片1如图7所示，在所示的实施例中包括四个叠型DRAM存储裸片4-0、4-1、4-2、4-3。每个存储裸片4-i可通过相应的存储列信号r-i进行选择。DRAM存储裸片4-i包括各自的可通过地址线寻址的存储单元阵列。共用的内部地址总线包括预定数量的内部地址线17-i，该内部地址线用于寻址存储裸片4-i的存储单元。
图7进一步示出了一个实例，一个地址焊盘A0通过地址线17-i连接到所有的存储裸片4-i。内部地址总线的所有地址线并联连接到叠型DRAM存储器芯片1的所有四个DRAM存储裸片上。存储裸片4-i通过时钟信号CLK进行计时，该时钟信号CLK通过内部时钟线18-i应用于所有的存储裸片4-i。每个存储裸片4-i通过相应的内部数据总线19-i连接到DQ-多路复用器/路信号分离器20。每个内部数据总线19-i包括预定数量的数据线，用于将各个存储裸片4-i连接到DQ-多路复用器/多路信号分离器20。每个DQ数据总线19-i包括例如4到16位的线。提供内部数据总线19-i用于将数据写入存储单元，并从叠型DRAM存储裸片4-i的存储单元中读出数据。
叠型DRAM芯片1如图7所示包括在叠型DRAM存储裸片4-i之下的再驱动单元21。该再驱动单元21包括DQ-多路复用器/多路信号分离器20和缓冲器22，该缓冲器22用于所有应用到上述DRAM存储器芯片1的地址焊盘中的所有内部地址信号。此外再驱动单元21包括用于驱动时钟信号CLK的缓冲器23，该时钟信号CLK通过内部时钟线15应用到DRAM芯片1。根据本发明的存储列解码器11在优选实施例中集成到叠型DRAM存储器芯片1的再驱动单元21中。存储列解码器11响应应用到DRAM存储器芯片1的控制焊盘9-1、9-2的选择信号而产生内部存储列选择信号，如图7所示。在所示的实施例中，存储列解码器11接收两个存储列选择信号S0、S1，并对其解码以产生四个存储列选择信号ri，该存储列选择信号通过控制线24-i应用到存储裸片4-i。

Claims (11)

1、一种双列直插式存储模块(DIMM)，其具有安装在印刷电路板(PCB)上的预定数量个存储器芯片，
其中每个存储器芯片包括通过存储列选择信号(r)进行选择的预定数量(M)个叠型存储裸片，
其中存储列解码器响应施加到双列直插式存储模块的外部选择信号而产生存储列选择信号(r)。
2、如权利要求1所述的双列直插式存储模块，其中双列直插式存储模块为寄存双列直插式存储模块，其具有命令和地址缓冲器芯片，用于缓冲施加到双列直插式存储模块(DIMM)的命令和地址信号。
3、如权利要求2所述的双列直插式存储模块，其中命令和地址缓冲器芯片进一步缓冲施加到双列直插式存储模块(DIMM)的外部时钟信号。
4、如权利要求2所述的双列直插式存储模块，其中命令和地址缓冲器芯片通过命令和地址总线连接到安装在印刷电路板(PCB)上的所有存储器芯片。
5、如权利要求2所述的双列直插式存储模块，其中存储列解码器集成在所述命令和地址缓冲器芯片中。
6、如权利要求1所述的双列直插式存储模块，其中每个存储器芯片包括集成的存储列解码器。
7、如权利要求1所述的双列直插式存储模块，其中存储器芯片安装在印刷电路板(PCB)的两个面上，以使得所述双列直插式存储模块的存储列的数量是在每个存储器芯片中的叠型存储裸片数量的两倍。
8、一种存储列解码器，用于具有安装在印刷电路板(PCB)上的预定数量(N)个存储器芯片的多列双列直插式存储模块(DIMM)，
其中每个存储器芯片包括通过存储列选择信号(r)进行选择的预定数量个叠型存储裸片，
其中存储列解码器响应施加到双列直插式存储模块(DIMM)的外部选择信号而产生存储列选择信号(r)。
9、如权利要求8所述的存储列解码器，其中存储列解码器集成在一个命令和地址缓冲器芯片中，该命令和地址缓冲器芯片用于缓冲施加到双列直插式存储模块(DIMM)的外部命令和地址信号。
10、如权利要求8所述的存储列解码器，其中存储列解码器集成在双列直插式存储模块的每个存储器芯片中。
11、如权利要求8所述的存储列解码器，其中存储器芯片是DRAM存储器芯片。
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