CN1885277A - Dram芯片设备以及包括该设备的多芯片封装 - Google Patents

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CN1885277A CNA200610106474XA CN200610106474A CN1885277A CN 1885277 A CN1885277 A CN 1885277A CN A200610106474X A CNA200610106474X A CN A200610106474XA CN 200610106474 A CN200610106474 A CN 200610106474A CN 1885277 A CN1885277 A CN 1885277A
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Abstract

一种SDRAM存储器芯片设备包括用于操作非易失性存储器例如NAND闪存的非易失性存储控制器和FIFO存储缓冲器。该FIFO存储缓冲器用来操作FIFO缓冲器阵列和该非易失性存储器之间的背景存储和加载操作，同时主机系统比如CPU与该SDRAM工作存储器交换数据。因此，该SDRAM存储器芯片设备与传统SDRAM标准相比具有至少两个附加引脚以用于生成一组附加命令。这些命令由该FIFO存储缓冲器利用以管理在该FIFO缓冲器和该非易失性存储器以及该易失性SDRAM存储器中的一个之间的数据传输。两个反映该闪存存储器状态的另外的引脚提供由该主机系统发出的适当的加载或存储信号。

Description

DRAM芯片设备以及包括该设备的多芯片封装
技术领域
本发明涉及DRAM存储器芯片设备并进一步涉及包括这种设备的多芯片封装(MCP)。本发明进一步涉及闪存存储器设备以及用于控制这种设备的操作的闪存控制器。本发明进一步涉及将工作存储器和数据存储存储器与在移动系统如数码相机和蜂窝电话中使用的CPU进行关联。
背景技术
近来移动系统如蜂窝电话或数码相机等在它的系统逻辑以及它的相关的存储器上已经有了相当大的改进。按照对这样的系统的具体需求，许多存储器类型现在被同时包括进了移动系统。
例如，蜂窝电话和数码相机具有包括执行与移动系统相关的具体任务的许多芯片的系统逻辑。例如，蜂窝电话具有用于执行无线通信任务的基带芯片并进一步具有可以控制附加在该蜂窝电话的相机部分的电荷藕合器件(CCD)的数据信号处理(DSP)芯片。
最近的发展表明与多应用CPU(ACPU)结合的通信CPU(CCPU)的该系统倾向于统一成一个组合芯片。然而，将执行通信和数字信号处理任务的CCPU与许多ACPU组合成一个芯片可能会遇到很多限制，因为为了将不同存储类型与个别统一的CPU的截然不同的部分结合而需要的许多接口会占用芯片面积并进一步地需要但非必需的大量电压供给。
图1说明了多接口的问题。统一的CPU 502包括分别通过60数据、命令和地址线或如果SDRAM是x32部件时通过引脚提供与低功耗SDRAM516(同步动态随机存取存储器)通信的接口504。SDRAM516作为工作存储器。
进一步地，第二接口506具有提供与作为存储大量用户数据比如图像数据的永久存储器(非易失性存储器)的NAND闪存存储器514通信的27数据、命令和地址线。
更进一步地，第三接口508具有提供与NOR闪存存储器510通信的44数据、命令和地址线，NOR闪存存储器510还包括了伪SRAM512。后一存储器被设计用来存储程序文件和代码数据，因为NOR闪存存储器通常提供对那个存储器单元的更快的读或写访问，然而与NAND闪存存储器相比存储密度稍微小些。
结果，根据该现有技术例子，CPU 502具有总计达131引脚的接口。因此，需要减少与单一CPU相关的不同类型的存储器所需要的接口数。最容易处理的方法是统一非易失性存储器(NAND，NOR)系统以用于具有易失性SDRAM的工作存储器的永久数据存储器。然而，出现了技术困难，即在SDRAM与闪存存储器类型之间在时钟速率和数据传输速度上的巨大差异。例如，SDRAM运行的时钟速率比如是300Mhz，而闪存存储器运行的时钟速率低于30Mhz。
由于将来的技术前景，为了减少系统逻辑(即CPU)边侧上的接口垫的数量而统一存储器接口的需要进一步增加。当前，130nm技术使用两个CPU芯片(CCPU和ACPU)，这两个芯片的每一个都要求例如200个垫以便通过它们的接口与其它系统部件通信。对于计划使用80nm技术的2007年，一个扩大的具有500个垫以及提供核心和应用功能的统一芯片将被引进到移动系统。由于被这些垫消耗了相当多的芯片面积，进一步缩小到60nm的技术则被期待以解决迄今尚未解决的问题。
由以色列M-Systems Flash Disk Pioneers有限公司申请的美国专利申请2005/0027928 A1，提出取消NOR闪存和SRAM存储器并同时在同一芯片设备上使用用于访问作为工作存储器的SDRAM的SDRAM接口和NAND闪存控制器。该NAND闪存存储器本身被放置在通过一内部接口与该控制器连接的第二芯片上。然而，根据该建议，以有效的成本和时间处理速度差异和操作不同的存储器部件的方法没有被提出。
因此，本发明的一个目的是减少实现统一系统逻辑的成本，特别是在移动系统的情况下。本发明的又一目的是减少成本和努力为移动系统逻辑提供工作和存储存储器，特别是提供具有和该系统逻辑一样的尽可能少的接口的统一存储器。
本发明的进一步的目的是减少操作系统逻辑以及与它的相关存储器通信所需要的电力供应量。
发明内容
这些和其它目的由存储器芯片设备解决，包括：
-第一接口，配置成在所述设备的动态随机存取存储器和主机系统之间提供通信；
-该动态随机存取存储器；
-用于控制非易失性存储器操作的控制器；
-第二接口，配置成在该控制器和该非易失性存储器之间提供通信；
-先进/先出存储缓冲器，a)通过第一数据传输总线与该动态随机存取存储器连接以及b)通过第二数据传输总线与控制该非易失性存储器操作的该控制器连接，用于缓冲将在所述动态随机存取存储器或主机系统和所述控制该非易失性存储器的操作的控制器之间传输的数据。
该目的进一步由多芯片封装解决，该多芯片封装包括如前述的第一存储器芯片设备以及包括非易失性存储器的第二存储器芯片设备。
该目的进一步由系统解决，该系统包括中央处理单元(CPU)；如前所述的该多芯片封装(MCP)，用于永久地存储或读取由该CPU处理的数据并为由该CPU执行的程序文件提供工作存储器，以及用于提供该CPU和该MCP间通信的单一总线接口。
进一步有利的方面和实施例在附加的权利要求中更明显。
存储器芯片设备具有两个接口。该第一接口配置成在该设备的DRAM部和外部主机系统例如CPU之间提供通信。根据优选实施例，这个接口与该CPU也可以访问的外部总线连接。
该存储器芯片设备的第二接口配置成在非易失性存储器控制器和该非易失性存储器之间提供通信。根据本发明的优选实施例，这个接口不能通过外部总线系统访问其它部件，即，更确切地说这个第二接口提供了该控制器和该非易失性存储器间的内部总线。
结果，该存储器芯片设备将两个不同类型的存储器例如易失性存储器，优选DRAM存储器，和非易失性存储器，优选闪存存储器，最好是NAND闪存存储器，通过单一接口例如该第一接口与中央CPU相联系。
先进/先出存储缓冲器被实现在该存储器芯片设备上并将DRAM核心部与该非易失性存储器控制器部相分离。特别地，该先进/先出(FIFO)存储缓冲器分离了在该DRAM核心部和该非易失性存储器控制器部之间的数据传输。结果，通过该第一接口从该主机系统提供给该存储器芯片设备的数据没有被直接提供给该非易失性存储器控制器，而是首先被输入到该FIFO存储缓冲器。
进一步，该第一接口配置成在该DRAM和该主机系统之间提供通信，同时，这个接口被与符合公知的DRAM或SDRAM标准的命令、地址和数据线集配置在一起。该FIFO存储缓冲器提供了一个在中间存储从该主机系统(例如CPU)或该DRAM核心部引入的数据的装置。在该第一接口引入的进一步的命令信号依据对于由该非易失性存储器控制器和/或该FIFO存储缓冲器执行的操作有效的命令进行评估。
按照本发明的一个方面，为了这一目的，与传统SDRAM接口相比两个附加的引脚被提供给该第一接口。这些附加的引脚配置成传输除了传统的/CS、/RAS、/CAS和/WE命令信号之外的第五和第六命令信号。注意，在整个这篇文档中，传统的/BSL(存储体选择信号)没有被称为命令信号。根据另一实施例，第三附加引脚配置成提供FIFO存储缓冲器存储体选择信号，以防相似于该DRAM核心部(然后是SDRAM)的存储器也被按存储体配置。
使用命令译码器高或低信号电平的任何组合仿真产生该SDRAM核心部的控制逻辑的操作的具体命令。使用这两个附加引脚，按照本发明更多命令的足够的集合可以被仿真，这些命令用于控制上述的两个分离数据传输总线的操作并进一步通过相应的控制器控制该非易失性存储器的操作。
根据本发明的一个方面，该非易失性存储器是闪存存储器，特别是NAND闪存存储器。在这种情况下，先前方面提到的仿真命令涉及用于NAND闪存控制器的命令的标准集合。
根据本发明的又一方面，该非易失性存储器控制器部进一步包括输入/输出数据缓冲器。由于这个缓冲器可以以该非易失性存储器控制器的本地时钟记时，因此这个单元为该非易失性存储器单元提供了数据传输的速度交换。
根据又一方面，该FIFO存储缓冲器提供FIFO数据处理器，该处理器控制该FIFO存储器阵列和该非易失性存储器的控制器部之间的数据传输，并进一步控制该FIFO存储器阵列和该DRAM或SDRAM阵列之间的数据传输。可选择地，后一数据传输，即在第一数据传输总线上的数据传输，可以由也执行FIFO存储缓冲器功能的SDRAM控制逻辑管理。当该FIFO存储缓冲器阵列被组织成类似于作为工作存储器的该SDRAM核心部的SDRAM的SDRAM存储器时，这特别有优势。然后就简单了，使该SDRAM控制逻辑额外地控制该FIFO存储器阵列。
根据这个方面，多个写或读操作可以在该SDRAM阵列、该FIFO阵列和该主机系统(CPU)之间的该第一数据传输总线上执行。这些操作被与该FIFO阵列和该非易失性存储器之间的那些写或读操作分别对待。在该主机系统只与该SDRAM通信的特殊情况下，该FIFO阵列被从这个通信中释放出来并可以参加与该非易失性存储器的第二背景通信。因此，对/来自该SDRAM阵列以及对/来自该非易失性存储器的同时的写或读操作可以被执行。因此该FIFO存储缓冲器被用来优化与对归因于该CPU的SDRAM工作存储器的快速存储操作并行的对该非易失性存储器的慢速存储操作。
根据又一方面，一个或两个更多的引脚被提供给该SDRAM接口，用于从该芯片设备传输信号标志给该主机系统(例如该CPU)。这些标志传输该非易失性存储器和/或该FIFO存储缓冲器的准备或忙状态。因此，当分别对该SDRAM阵列、该FIFO阵列或该非易失性存储器进行写入时，该主机系统允许检查这些状态标志信号以便发出合适的命令信号，产生适当的命令。
虽然本发明在此被说明和描述为包括在存储器芯片设备、多芯片封装和包括CPU的系统中，然而不是要限制在所显示的细节中，因为在不脱离本发明的精神并在权利要求的等价物的内容和范围内，可以对其进行各种修改和结构改变。
然而，本发明的芯片设备、封装和系统，以及其它的附加目标和优点，从下面结合附图一起阅读的具体实施例中将会更加明白。
附图说明
图1显示根据现有技术的CPU以及它相关的存储器的概观；
图2与图1一样，但是是根据本发明的实施例；
图3显示根据本发明的实施例的存储器芯片设备的示意性框图；
图4显示根据本发明的实施例的存储器芯片设备的更详细的框图；
图5显示说明可以根据本发明的实施例执行的不同加载和存储操作的简要框图。
具体实施方式
图2显示根据本发明第一实施例的系统的总体框图，该系统包括CPU 502、SDRAM工作存储器516′以及用于永久存储用户数据和可执行程序文件的NAND闪存存储器514b。CPU 502具有提供与易失性工作存储器516′以及非易失性存储器514b通信的单一(第一)接口504′。与图1显示的现有技术例子中所示的60线或引脚比较，这个总线的宽度被增加到64数据、命令和地址线，或相应的存储器芯片设备上的引脚。
然而，由于接口504′是在CPU侧保留的唯一接口，因此根据该具体例子在CPU板502上需要的线或焊盘总数从131减少到64。其中，闪存存储器514b从该SDRAM工作存储器516′通过第二接口520被访问。更准确地说，该SDRAM工作存储器516′包括控制该NAND闪存存储器514b操作的NAND闪存控制器部514a。通过第一接口504′提供的4个附加引脚用于产生操作该闪存控制器部514a以及提供以该SDRAM存储器芯片设备的FIFO存储缓冲器部分的附加命令。
图3显示了根据本发明的第二实施例的具有相似SDRAM存储器芯片设备40的示意性框图，其与闪存存储器设备60接口。在该实施例中使用的闪存存储器设备60是NAND闪存存储器。
根据该实施例的SDRAM存储器芯片设备40可以被分成三个部分：SDRAM核心部分10、FIFO缓冲器部分20以及闪存控制器部分30。不过，所有三个部分可以被制造在同一芯片或管芯上，而从该SDRAM存储器设备通过接口直接访问的该闪存存储器设备60可以被制造在另一芯片或管芯上。
该SDRAM核心部分10包括到主机系统比如中央处理单元50(CPU)的接口12。该接口12包括多个引脚14，这些引脚配置成符合SDRAM标准。按照它们的功能，这些引脚可以分组成传输时钟信号、地址信号、命令信号、存储体选择信号以及数据信号的引脚。如图3中双箭头所示，相比于SDRAM标准，附加的引脚被提供给该接口。这些附加的引脚配置成传输信号，其产生关于要永久存储在NAND闪存存储器内的那些数据的背景存储和加载操作的控制，而数据在该主机CPU 50和该SDRAM阵列190之间传输。
该第一接口12进一步包括引脚，其从该芯片设备40发送该FIFO缓冲器部分20和/或该NAND闪存存储器60的准备或忙状态信号到该CPU 50。
该SDRAM核心部分10具有从引入的时钟信号产生内部时钟(例如运行在130Mhz)的时钟产生器110。该时钟对该SDRAM核心部分10和该FIFO存储缓冲器部分20是有效的。该时钟被转送给该闪存控制器部分30，其中闪存时钟产生器310从该SDRAM部时钟产生出闪存时钟，其对该部分是有效的，例如，以20Mhz。
该芯片设备40的三个部分10、20、30的每一个都包括具有寄存器的存储器阵列或缓冲器。该SDRAM核心部分10包括具有例如64MB大小的SDRAM存储器阵列190。该FIFO存储缓冲器20也包括具有2MB大小的FIFO SDRAM阵列290。该闪存控制器部分30包括附属于具有2kB大小的输入/输出缓冲器390的数据寄存器380。
两个阵列190、290由第一数据传输总线192连接。这个第一数据传输总线由SDRAM控制逻辑120控制，其接收由在接口12引入的命令信号仿真的命令。该第一数据传输总线可以具有8、16、32或64位的宽度并且配置为或者用于双向数据传输或者由每个单向读和写总线构成。
响应于仿真的背景存储和加载命令，FIFO数据处理器210控制第二数据传输总线。该第二数据传输总线连接该FIFO存储器阵列290与闪存输入/输出缓冲器390，其与数据寄存器380和ECC逻辑385(详见图4)相关联。这个后一缓冲器和寄存器部分执行与更慢的闪存控制器时钟310有关的传输速度适配。该第二数据传输总线可以具有8、16、32或64位的宽度并且可以配置为或者用于双向数据传输或者由每个单向读和写总线构成。
标准NAND闪存接口32提供数据传输和命令控制给该闪存存储器设备60，或从该闪存存储器设备60提供数据传输和命令控制。在此，控制该操作的NAND闪存控制器320被安置在当前存储器芯片设备40上。
图4显示根据本发明第二实施例的更详细的框图。在此，第一接口12包括多个遵循SDRAM标准的引脚14。
时钟信号的引脚定义是：
-CLK：以参照CLK上升沿的其它信号输入的系统时钟；
-/CLK：系统时钟的反向信号，对于参照下降沿的信号的DDR存储器(双数据速率)是可用的；
-CKE：时钟使能信号
命令信号的引脚定义是：
-/CS：芯片选择和命令激活信号；
-/RAS：行激活信号
-/CAS：列激活信号
-/WE：写或读使能信号
-/LD：数据加载使能信号
-/ST：数据存储使能信号
/LD和/ST超出了SDRAM标准并被额外地提供给接口12以控制背景加载(/LD)以及控制将要在非易失性存储器内长期存储的数据的背景存储(/ST)。每个所述命令信号可以获得与时钟时序有关的高或低电平。
计数CKE作为命令信号，一组至少13个操作SDRAM核心部分10的命令可以通过命令译码器150，从常规SDRAM信号CKE、/CS、/RAS、/CAS、/WE的信号电平(低或高)的任意组合被仿真。其中所谓的命令真值表可以被建立，它将可用的命令与在各个引脚引入的命令信号的信号电平，即高或低的特殊组合联系起来。该命令被接收并由SDRAM核心逻辑120执行，其也执行与FIFO缓冲部分20有关的控制任务。
使用具有各个信号：/LD和/ST的附加引脚，通过所述的命令译码器150按照信号电平与上述的那些信号的组合，多组另外的命令可以被建立。在这个实施例中，这是9个附加命令。这些命令中的4个涉及NAND闪存命令：RST(复位)、STR(状态寄存器)、IDR(芯片ID寄存器)、ABE(自动块擦除)。9个附加命令中的2个涉及在SDRAM FIFO存储器阵列290和闪存存储器输入/输出缓冲器390(第二数据传输总线294)之间的数据传输的控制：LD(背景加载)、ST(背景存储)。进一步地，9个命令组中的3个附加命令涉及控制SDRAM核心存储器阵列190和FIFO存储器阵列290之间的数据传输：CP(自动拷贝)、BU(自动备份)和DAS(目的地址选通)。
后3个命令CP、BU和DAS直接响应CPU发出的命令信号被自动执行，即不作为背景操作。但是，命令LD和ST是背景操作。相应地，性能的持续时间不能提前知道，并且如下所述，需要另外的具有各个标志信号引脚的信号FIFO和FLASH，以便提供背景中当前是什么状态的反馈给CPU 50(在FIFO缓冲存储部分20、闪存控制器部分30和闪存存储器设备60之间)。
一旦被仿真，该命令或者由SDRAM核心120或者由FIFO定时发生器211接收，其代表图3所示的数据处理器210，用于控制各个数据传输总线。这4个闪存存储控制命令被转发给NAND闪存控制器320。
该设备进一步具有指示符信号/FIFO和/FLASH，其分别通过接口12的两个附加引脚被发送给CPU 50。这些信号分别用于标记FIFO缓冲部分20和闪存控制器部分30、或闪存存储器设备60的状态给CPU 50。该CPU 50依据这些被标记的信号可以发出适当的命令信号。
按照该实施例，SDRAM核心部分10进一步包括模式寄存器140和存储体选择部件130。该存储体选择部件130缓冲在第一接口12的各个引脚引入的存储体选择信号。使用该信号，阵列190的存储体0-3中的一个可以被选择以用于符合SDRAM标准的读或写访问。除了存储体选择引脚(引脚定义：BSL)外，另外的引脚也可以任选地被提供以选择FIFO存储缓冲阵列290的存储体，如果这是也按照SDRAM标准以存储体配置的阵列290的话。在图4中，引脚定义FBS(FIFO缓冲器选择)与该信号相关联。
SDRAM核心部分10进一步包括行与列地址缓冲器160、170以通过引脚ADD[0:20]接收地址。数据控制部件180由SDRAM/FIFO控制逻辑120控制，以便管理第一数据传输总线上的数据传输。
根据该实施例，背景加载操作可以按如下执行：LD命令(背景加载命令)由CPU 50发出，具有通过地址引脚ADD提供的NAND闪存存储页的源地址“SA”(例如，/CS和/LD为“低”并且/RAS、/CAS、/WE、/ST和CKE为“高”)。SA涉及将被加载到FIFO缓冲部分的NAND存储器的页。立即地，通过各个引脚设置该/FLASH标志。利用根据按照预定规则在三个时钟周期之后发出的DAS命令(目的地址选通：例如，/CS、/LD和/ST为“低”并且/RAS、/CAS、/WE和CKE为“高”)，FIFO存储缓冲器阵列290的存储体被选择(命令FBS)，并且在FIFO存储缓冲器阵列290内的地址“DA”通过地址引脚ADD被提供作为目的地址。
接着，CPU 50对该SDRAM阵列190执行自动前景写操作。在DAS命令后的三个时钟周期ACT命令被发出，以便激活一行(例如，/CS和/RAS为“低”并且/CAS、/WE、/ST、/LD和CKE为“高”)。存储体地址(命令BSL)和行地址“RA”(通过地址引脚)被随其传送。随后，写WR(例如，/CS、/CAS和/WE为“低”并且/RAS、/LD、/ST和CKE为“高”)连同传输列地址CA到列地址缓冲器160被执行。
响应于该命令，8位数据序列，即一个字，通过接口12的DQ引脚DQ[1-32]被传送到SDRAM阵列190中，并被写入具有如上述提供的逻辑行、列和存储体地址的那些存储单元中。
同时，从NAND闪存存储器到FIFO缓冲器的背景加载启动。地址“SA”和“DA”被传送给闪存控制器部分30的各个目的和源寄存器330、340。该LD命令由FIFO定时发生器211识别。
闪存控制器部分30具有通用接口32以与闪存存储器设备60通信。这个第二接口32被提供有具有如下定义的引脚：
/CE具有低激活的芯片使能
CLE具有高激活的命令锁存使能
ALE具有高激活的地址锁存使能
/RE读使能
/WE写使能
/WP写保护使能
RD、/BY准备或忙输入信号
NDQ[1-16]地址、命令和数据的输入/输出端口
这些引脚代表NAND闪存接口标准配置，并且与现有技术的NAND闪存存储器接口相比没有被修改。
为了简化，与接口12和32有关的地电平和电压供给引脚没有显示在图中。
该NAND闪存控制器320通过接口32的NDQ引脚从NAND地址“SA”取回页数据。该数据直接被存储在数据寄存器380中。然后FIFO定时发生器211启动数据控制逻辑280以传送该被寄存的数据到FIFO存储缓冲阵列290，在那里它们被存储在目的地址“DA”下。
在这个操作期间，/FIFO标志也被发出以便发信号通知CPU 50FIFO存储缓冲器为忙。结果，CPU 50没有被允许存储数据到FIFO存储缓冲器阵列290或从FIFO存储缓冲器阵列290加载数据，直到该/FIFO标志返回到“高”电平(当该信号被定义为“低”激活时)。
图5提供了按照本发明实施例的加载、存储、读和写命令有效的概观。LD和ST是由闪存控制器320和定时发生器211控制的背景操作(在第二数据传输总线上)，BU(备份)和CP(拷贝)是直接由CPU 50初始化并由SDRAM/FIFO控制逻辑120控制的自动前景操作(在第一数据传输总线上)。可选择地，写和读命令(WR、RD)可以由CPU 50在SDRAM核心阵列190和SDRAM FIFO存储器阵列290上执行。
附图标记列表：
10  DRAM核心部分
12  DRAM接口
20  多端口FIFO输入/输出缓冲器
30  闪存存储器控制器部
32  闪存存储器接口
40  DRAM芯片设备
50  主机系统，CPU
60  闪存存储器芯片设备
110 DRAM时钟
120 DRAM和FIFO控制逻辑
180 数据控制(1st总线)
190 DRAM存储器阵列
192 1st数据传输总线
210 FIFO数据处理器
211 FIFO定时发生器
280 数据控制(2nd总线)
290 FIFO存储器阵列
294 2nd数据传输总线
310 闪存存储器时钟
320 闪存控制器
380 闪存数据寄存器
385 ECC逻辑
390 闪存输入/输出缓冲器

Claims (23)

1、一种存储器芯片设备，包括：
-第一接口，配置成在所述设备的动态随机存取存储器与主机系统之间提供通信；
-该动态随机存取存储器；
-用于控制非易失性存储器操作的控制器；
第二接口，配置成在该控制器和该非易失性存储器之间提供通信；
-多端口先进/先出存储缓冲器，其：
a)通过第一数据传输总线与该动态随机存取存储器，以及
b)通过第二数据传输总线与用于控制非易失性存储器操作的控制器连接，用于缓冲将在所述动态随机存取存储器或主机系统以及用于控制非易失性存储器操作的控制器之间传送的数据。
2、如权利要求1的存储器芯片设备，其中，该动态随机存取存储器是同步动态随机存取存储器(SDRAM)。
3、如权利要求1的存储器芯片设备，其中，该非易失性存储器是闪存存储器。
4、如权利要求3的存储器芯片设备，其中，该闪存存储器设备是NAND闪存存储器。
5、如权利要求1的存储器芯片设备，其中，该非易失性存储器被配置在第二存储器芯片设备上，其仅通过所述第二接口与该存储器设备连接。
6、如权利要求1的存储器芯片设备，其中，该第一接口包括被设置用于从该主机系统传送一组命令信号到所述存储器设备的引脚子集，所述命令信号适合于
-仿真用于通过控制逻辑控制该动态随机存取存储器操作的第一命令，以及
-仿真用于通过该控制器控制该非易失性存储器操作的第二命令。
7、如权利要求6的存储器芯片设备，其中，该第一接口配置成包括被设置用于从该主机系统传送该组命令信号到所述存储器设备的6个引脚的子集，其包括：
a)芯片选择信号，
b)行激活信号，
c)列激活信号，
d)写使能信号，
e)背景加载信号，以及
f)背景存储信号。
8、如权利要求6的存储器芯片设备，进一步包括连接到所述引脚子集的命令译码器，用以根据所述命令信号的信号电平的组合执行所述命令的仿真。
9、如权利要求8的存储器芯片设备，其中，所述命令译码器进一步配置成根据所述命令信号的信号电平的组合以仿真
-用于控制在该动态随机存取存储器和该先进/先出存储缓冲器之间的数据传送的第三命令；以及
-用于控制在用于操作该非易失性存储器的控制器与该先进/先出存储缓冲器之间的数据传送的第四命令。
10、如权利要求1的存储器芯片设备，其中，所述先进/先出存储缓冲器包括存储器阵列。
11、如权利要求10的存储器芯片设备，其中，所述先进/先出存储缓冲器的存储器阵列是动态随机存取存储器阵列。
12、如权利要求1的存储器芯片设备，其中，该先进/先出存储缓冲器包括先进/先出数据处理器，其被设置用于控制经第一数据传输总线的数据传输。
13、如权利要求1的存储器芯片设备，其中，该动态随机存取存储器包括控制逻辑，其被配置成控制经第一数据传输总线的数据传输。
14、如权利要求12的存储器芯片设备，其中，所述先进/先出数据处理器进一步配置成控制经第二数据传输总线的数据传输。
15、如权利要求13的存储器芯片设备，其中，该先进/先出存储缓冲器包括先进/先出数据处理器，其被设置用于控制经该第二数据传输总线的数据传输。
16、如权利要求1的存储器芯片设备，其中，用于操作该非易失性存储器的控制器进一步包括数据输入/输出缓冲器单元，其被配置成使由于该动态随机存取存储器导致的在所述第二数据传输总线上所述数据传输速度适应于用于操作非易失性存储器的控制器的速度。
17、如权利要求1的存储器芯片设备，其中，所述第一接口包括第一附加信号引脚，其被配置用于提供第一信号给所述主机系统，所述第一信号反映了所述先进/先出存储缓冲器的状态为忙。
18、如权利要求1的存储器芯片设备，其中，所述第一接口包括第二附加信号引脚，其被配置用于提供第二信号给所述主机系统，所述第二信号反映了所述非易失性存储器的状态为忙。
19、如权利要求14的存储器芯片设备，其中，该数据处理器配置成执行经该第二总线的数据传输，并同时执行在该动态随机存取存储器和该主机系统之间的数据传输。
20、如权利要求15的存储器芯片设备，其中，该控制逻辑和该数据处理器被分别配置用于执行经该第二总线的数据传输，并同时执行在该动态随机存取存储器和该主机系统之间的数据传输。
21、一种多芯片封装，包括：
-根据权利要求1-20之一的第一存储器芯片设备，其包括DRAM阵列、先进/先出存储缓冲器阵列和用于控制非易失性存储器操作的控制器；
-包括该非易失性存储器的第二存储器芯片设备。
22、如权利要求21的多芯片封装，其中，该非易失性存储器是NAND闪存存储器。
23、一种系统，包括：
-中央处理单元(CPU)；
-根据权利要求21的多芯片封装(MCP)，用于永久存储或读取由该CPU处理的数据并用于为该CPU执行的程序文件提供工作存储器；
-单总线接口，用于在该CPU和该MCP之间提供通信。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101299326B (zh) * 2007-05-14 2010-05-26 深圳艾科创新微电子有限公司 一种图形显示系统中变长显存预读系统及方法
CN101515472B (zh) * 2008-02-19 2012-05-02 南亚科技股份有限公司 存取存储器芯片的方法
CN101573760B (zh) * 2007-01-22 2012-10-03 美光科技公司 具有处于相同分级层级的易失性及非易失性存储器装置的存储器系统及方法
CN105027092A (zh) * 2013-03-27 2015-11-04 株式会社日立制作所 具有sdram接口的dram、混合闪存存储器模块
CN105493061A (zh) * 2013-09-03 2016-04-13 高通股份有限公司 用于多芯片封装上的异构存储器的统一存储器控制器
CN109313617A (zh) * 2016-07-01 2019-02-05 英特尔公司 负载减少的非易失性存储器接口
CN110119372A (zh) * 2014-07-23 2019-08-13 英特尔公司 在多列系统中对管芯上终结的选择性控制
CN110399090A (zh) * 2018-04-25 2019-11-01 点序科技股份有限公司 存储器管理装置及其操作方法
CN110941395A (zh) * 2019-11-15 2020-03-31 深圳宏芯宇电子股份有限公司 动态随机存取存储器、内存管理方法、系统及存储介质
CN111627475A (zh) * 2019-04-04 2020-09-04 前海晶云(深圳)存储技术有限公司 存储器和其电子装置及其测试系统、测试方法和应用方法
CN112005226A (zh) * 2018-04-23 2020-11-27 微芯片技术股份有限公司 通过重复使用引脚访问dram
CN114974349A (zh) * 2018-11-19 2022-08-30 美光科技公司 数据迁移动态随机存取存储器
CN115994115A (zh) * 2023-03-22 2023-04-21 成都登临科技有限公司 芯片控制方法、芯片组及电子设备
US11709613B2 (en) 2018-11-19 2023-07-25 Micron Technology, Inc. Data migration for memory operation
US11782626B2 (en) 2018-11-19 2023-10-10 Micron Technology, Inc. Systems, devices, techniques, and methods for data migration
US11853578B2 (en) 2018-11-19 2023-12-26 Micron Technology, Inc. Systems, devices, and methods for data migration

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
KR100695890B1 (ko) * 2004-10-29 2007-03-19 삼성전자주식회사 멀티 칩 시스템 및 그것의 데이터 전송 방법
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
GB2444663B (en) 2005-09-02 2011-12-07 Metaram Inc Methods and apparatus of stacking drams
US7490177B2 (en) * 2006-01-23 2009-02-10 Infineon Technologies Ag System method for performing a direct memory access for automatically copying initialization boot code in a new memory architecture
US7451263B2 (en) * 2006-02-08 2008-11-11 Infineon Technologies Ag Shared interface for components in an embedded system
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7852690B2 (en) * 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US7639542B2 (en) 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7911834B2 (en) 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7701797B2 (en) 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7568135B2 (en) * 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7716411B2 (en) * 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
HUE030535T2 (en) 2006-06-27 2017-05-29 Waterfall Security Solutions Ltd One-way security connections from a security operating unit to a security operating unit
US20080007569A1 (en) * 2006-07-06 2008-01-10 Rom-Shen Kao Control protocol and signaling in a new memory architecture
US20080010419A1 (en) * 2006-07-06 2008-01-10 Rom-Shen Kao System and Method for Issuing Commands
US7441070B2 (en) * 2006-07-06 2008-10-21 Qimonda North America Corp. Method for accessing a non-volatile memory via a volatile memory interface
US20080010420A1 (en) * 2006-07-06 2008-01-10 Rom-Shen Kao Method for Accessing Control Registers via a Memory Device
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US7730268B2 (en) * 2006-08-18 2010-06-01 Cypress Semiconductor Corporation Multiprocessor system having an input/output (I/O) bridge circuit for transferring data between volatile and non-volatile memory
EP1892720B1 (en) * 2006-08-24 2011-07-27 STMicroelectronics Srl A non-volatile, electrically-programmable memory with a plurality of storage densities and data transfer speeds
US7694091B2 (en) * 2006-10-23 2010-04-06 Hewlett-Packard Development Company, L.P. Non-volatile storage for backing up volatile storage
US20080133820A1 (en) * 2006-11-30 2008-06-05 Ramkarthik Ganesan DDR flash implementation with row buffer interface to legacy flash functions
IL180020A (en) 2006-12-12 2013-03-24 Waterfall Security Solutions Ltd Encryption -and decryption-enabled interfaces
IL180748A (en) * 2007-01-16 2013-03-24 Waterfall Security Solutions Ltd Secure archive
KR100832461B1 (ko) * 2007-01-29 2008-05-26 엠진 (주) 듀얼 에지 엑세스가 가능한 낸드 플래시 메모리
US8301833B1 (en) 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8904098B2 (en) 2007-06-01 2014-12-02 Netlist, Inc. Redundant backup using non-volatile memory
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US8700830B2 (en) 2007-11-20 2014-04-15 Spansion Llc Memory buffering system that improves read/write performance and provides low latency for mobile systems
US20090254705A1 (en) * 2008-04-07 2009-10-08 International Business Machines Corporation Bus attached compressed random access memory
US9594679B2 (en) * 2008-05-01 2017-03-14 Sandisk Il Ltd. Flash cache flushing method and system
US7905641B2 (en) * 2008-08-14 2011-03-15 Peckham Jr Alfred H Roller skate wheel hub cap with integral illumination system
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US10198350B2 (en) 2011-07-28 2019-02-05 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
US10838646B2 (en) 2011-07-28 2020-11-17 Netlist, Inc. Method and apparatus for presearching stored data
US10380022B2 (en) 2011-07-28 2019-08-13 Netlist, Inc. Hybrid memory module and system and method of operating the same
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
US9635037B2 (en) 2012-09-06 2017-04-25 Waterfall Security Solutions Ltd. Remote control of secure installations
US9009400B2 (en) 2012-10-16 2015-04-14 Rambus Inc. Semiconductor memory systems with on-die data buffering
US8812744B1 (en) 2013-03-14 2014-08-19 Microsoft Corporation Assigning priorities to data for hybrid drives
US10372551B2 (en) 2013-03-15 2019-08-06 Netlist, Inc. Hybrid memory system with configurable error thresholds and failure analysis capability
WO2014155592A1 (ja) * 2013-03-27 2014-10-02 株式会社日立製作所 Ｓｄｒａｍインターフェイスを有するｄｒａｍ、フラッシュメモリ混載メモリモジュール
US9419975B2 (en) 2013-04-22 2016-08-16 Waterfall Security Solutions Ltd. Bi-directional communication over a one-way link
US9626126B2 (en) 2013-04-24 2017-04-18 Microsoft Technology Licensing, Llc Power saving mode hybrid drive access management
US9946495B2 (en) 2013-04-25 2018-04-17 Microsoft Technology Licensing, Llc Dirty data management for hybrid drives
US9436600B2 (en) 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
US9129674B2 (en) * 2013-06-27 2015-09-08 Intel Corporation Hybrid memory device
US9921980B2 (en) 2013-08-12 2018-03-20 Micron Technology, Inc. Apparatuses and methods for configuring I/Os of memory for hybrid memory modules
US10248328B2 (en) 2013-11-07 2019-04-02 Netlist, Inc. Direct data move between DRAM and storage on a memory module
JP2015122027A (ja) * 2013-12-25 2015-07-02 株式会社東芝 半導体システム、半導体部品、及び電源チップ
IL235175A (en) 2014-10-19 2017-08-31 Frenkel Lior Secure desktop remote control
US10049246B2 (en) * 2014-12-23 2018-08-14 Hand Held Products, Inc. Mini-barcode reading module with flash memory management
IL250010B (en) 2016-02-14 2020-04-30 Waterfall Security Solutions Ltd Secure connection with protected facilities
KR20170132483A (ko) 2016-05-24 2017-12-04 삼성전자주식회사 메모리 장치의 구동 방법
US10996890B2 (en) * 2018-12-19 2021-05-04 Micron Technology, Inc. Memory module interfaces
US20220130464A1 (en) * 2020-10-26 2022-04-28 SK Hynix Inc. Memory device supporting interleaved operations and memory system including the same
CN114003521B (zh) * 2021-10-28 2022-09-20 北京机械工业自动化研究所有限公司 基于stm32和fpga的x波段轻量化加速器数据采集传输系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4386546A (en) * 1981-06-22 1983-06-07 Kimball International, Inc. Phase locking system for an electronic organ
US5687345A (en) * 1992-03-17 1997-11-11 Hitachi, Ltd. Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device
US5375222A (en) * 1992-03-31 1994-12-20 Intel Corporation Flash memory card with a ready/busy mask register
US6169704B1 (en) * 1998-05-20 2001-01-02 Micron Technology, Inc. Apparatus and method for generating a clock within a semiconductor device and devices and systems including same
US6145069A (en) * 1999-01-29 2000-11-07 Interactive Silicon, Inc. Parallel decompression and compression system and method for improving storage density and access speed for non-volatile memory and embedded memory devices
JP2003317469A (ja) * 2002-04-19 2003-11-07 Mitsubishi Electric Corp マルチポートメモリ回路
US6639820B1 (en) * 2002-06-27 2003-10-28 Intel Corporation Memory buffer arrangement
US7752380B2 (en) * 2003-07-31 2010-07-06 Sandisk Il Ltd SDRAM memory device with an embedded NAND flash controller
KR20050032365A (ko) * 2003-10-01 2005-04-07 삼성전자주식회사 플래시메모리카드

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101573760B (zh) * 2007-01-22 2012-10-03 美光科技公司 具有处于相同分级层级的易失性及非易失性存储器装置的存储器系统及方法
CN101299326B (zh) * 2007-05-14 2010-05-26 深圳艾科创新微电子有限公司 一种图形显示系统中变长显存预读系统及方法
CN101515472B (zh) * 2008-02-19 2012-05-02 南亚科技股份有限公司 存取存储器芯片的方法
CN105027092B (zh) * 2013-03-27 2018-01-30 株式会社日立制作所 具有sdram接口的dram、混合闪存存储器模块
CN105027092A (zh) * 2013-03-27 2015-11-04 株式会社日立制作所 具有sdram接口的dram、混合闪存存储器模块
CN105493061B (zh) * 2013-09-03 2020-11-03 高通股份有限公司 用于多芯片封装上的异构存储器的统一存储器控制器
US10185515B2 (en) 2013-09-03 2019-01-22 Qualcomm Incorporated Unified memory controller for heterogeneous memory on a multi-chip package
CN105493061A (zh) * 2013-09-03 2016-04-13 高通股份有限公司 用于多芯片封装上的异构存储器的统一存储器控制器
CN110119372A (zh) * 2014-07-23 2019-08-13 英特尔公司 在多列系统中对管芯上终结的选择性控制
CN110119372B (zh) * 2014-07-23 2024-03-08 英特尔公司 在多列系统中对管芯上终结的选择性控制
CN109313617A (zh) * 2016-07-01 2019-02-05 英特尔公司 负载减少的非易失性存储器接口
US11789880B2 (en) 2016-07-01 2023-10-17 Sk Hynix Nand Product Solutions Corp. Load reduced nonvolatile memory interface
CN109313617B (zh) * 2016-07-01 2023-08-25 英特尔公司 负载减少的非易失性存储器接口
CN112005226A (zh) * 2018-04-23 2020-11-27 微芯片技术股份有限公司 通过重复使用引脚访问dram
CN110399090A (zh) * 2018-04-25 2019-11-01 点序科技股份有限公司 存储器管理装置及其操作方法
US11709613B2 (en) 2018-11-19 2023-07-25 Micron Technology, Inc. Data migration for memory operation
CN114974349A (zh) * 2018-11-19 2022-08-30 美光科技公司 数据迁移动态随机存取存储器
US11782626B2 (en) 2018-11-19 2023-10-10 Micron Technology, Inc. Systems, devices, techniques, and methods for data migration
US11853578B2 (en) 2018-11-19 2023-12-26 Micron Technology, Inc. Systems, devices, and methods for data migration
CN111627475B (zh) * 2019-04-04 2022-12-13 深圳市晶凯电子技术有限公司 存储器和其电子装置及其测试系统、测试方法和应用方法
CN111627475A (zh) * 2019-04-04 2020-09-04 前海晶云(深圳)存储技术有限公司 存储器和其电子装置及其测试系统、测试方法和应用方法
CN110941395B (zh) * 2019-11-15 2023-06-16 深圳宏芯宇电子股份有限公司 动态随机存取存储器、内存管理方法、系统及存储介质
CN110941395A (zh) * 2019-11-15 2020-03-31 深圳宏芯宇电子股份有限公司 动态随机存取存储器、内存管理方法、系统及存储介质
CN115994115A (zh) * 2023-03-22 2023-04-21 成都登临科技有限公司 芯片控制方法、芯片组及电子设备
CN115994115B (zh) * 2023-03-22 2023-10-20 成都登临科技有限公司 芯片控制方法、芯片组及电子设备

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