CN1902709A - 存储器系统分段电源供应和控制 - Google Patents

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Abstract

一种存储器装置，具有存储器单元，给所述存储器单元提供高于提供给存储逻辑的独立功率的独立电压功率，并且该存储器装置具有低功率状态，该低功率状态要求从所述逻辑的至少一部分移除功率，以使维护所述存储器单元中的内容的刷新操作继续进行，但是到所述存储器装置的接口的至少一部分被断电以降低功率消耗。

Description

存储器系统分段电源供应和控制
背景
人们不断设计计算机系统满足两个通常相反的目标，即提高性能和降低功率消耗(有时表现为试图维持功率消耗水平同时提高性能)。在诸如便携式计算机系统(包括笔记本和手持式计算机)、联网设备(包括防火墙设备和智能路由器)、以及服务器组(包括刀片式和telco服务器)的电子设备中，满足这两个目标的矛盾变得相当明显，上述的电子设备都使用具有相当数量的DRAM(动态随机存取存储器)的存储器系统。随着发现这种设备更多的应用，需要更快的处理器、更多的存储器等。但是，随着发现这种设备更多的应用，需要消耗更少的功率以增加便携式设备中电池的寿命，并且允许更大密度的电子设备在集中化设备中组装在一起。
这种矛盾致使人们努力设法降低这种电子设备的每个组件(包括存储器装置)所需要的功率量。已知方法包括为这种电子设备创建当没有被有效使用时进入的降低功率模式(通常也称为“休眠”模式或“冬眠”模式)。具体地，DRAM装置被创建了低功率模式，包括在DRAM装置业界通常称为“自刷新”的模式，在这种模式下DRAM装置和其它组件之间的交互被最小化。自刷新模式要求通过使用最少量的内置DRAM装置的逻辑来使DRAM能够独立执行维护功能，诸如刷新DRAM装置的存储器单元。
但是，这种降低DRAM装置的功率消耗的方法并不能解决如下原因带来的功率浪费问题：DRAM装置中的存储器单元为了获得和保持电荷来指示存储器单元中的比特值而必须的电压电平，与通常耦合到DRAM装置的处理器和其它逻辑所需的更低电压电平之间越来越不平衡。作为这种不平衡的结果，必须采用效率低的I/O接口和存储器控制器逻辑设计，并且丢失了通过使用低压接口来降低功率消耗和/或增加存储器的存取速度的机会。
附图说明
参看以下的详细描述，本领域技术人员将明白本发明的目的、特征和优点。
图1是应用存储器系统的一个实施例的框图。
图2是应用存储器系统的另一个实施例的框图。
图3是应用存储器装置的一个实施例的框图。
图4是应用存储器装置的另一个实施例的框图。
图5是应用存储器装置的又一个实施例的框图。
图6是应用存储器装置的再一个实施例的框图。
图7是应用具有点对点接口的存储器装置的一个实施例的框图。
图8是应用具有点对点接口的存储器装置的另一个实施例的框图。
图9是应用计算机系统的另一个实施例的框图。
具体实施方式
在以下说明中，为了解释的目的，阐明了许多细节以便提供对本发明实施例的完全理解。但是，本领域技术人员将清楚，这些特定细节不是实施后文主张的本发明所必须的。
本发明的实施例涉及将用于存储器装置的电源分段，以致于使用不同的电源以不同的电压电平来为DRAM存储器单元和至少一部分DRAM接口逻辑供应功率，从而降低了DRAM装置所需要的总功率量。尽管以下论述集中在DRAM装置上，但是本领域技术人员将理解下文所请求保护的本发明也可以实施来支持其它存储器装置。同样，尽管以下论述的至少一部分集中在计算机系统中的存储器上，但是本领域技术人员将理解下文所请求保护的本发明也可以结合具有存储器装置的其它电子设备或系统来实施。本领域技术人员还将了解，尽管以下论述集中在存储器单元以二维行和列阵列形式组织的存储器装置中，但是存储器单元也可以以多种方式中的任一种组织，包括有或无交错的存储体、多于二维的阵列、内容可寻址等。
图1是应用存储器系统的一个实施例的框图。存储器系统100至少部分由通过存储器总线181耦合在一起的存储器控制器180和存储器装置190构成。存储器系统设计领域的技术人员将很容易认识到图1示出了一种相对简单的存储器系统，其替换实施例也是可行的，其中在不偏离以下所请求保护的本发明的精神和范围的情况下，组件的确切排列和配置可以被减少、增加或另外改变。例如，尽管在以下论述中为了简单起见，将存储器系统100示为只具有一条存储器总线181和只有一个存储器装置190，但是本领域技术人员将容易理解，在不偏离所请求保护的本发明的精神和范围的情况下，存储器系统100的其它可能实施例可以包括多条存储器总线和/或装置。
存储器控制器180控制存储器装置190执行的功能，作为控制功能的一部分向与存储器控制器180耦合的外部装置(未示出)，诸如处理器、总线管理I/O控制器等，提供对存储器装置190的访问。具体地，耦合到存储器控制器180的外部装置向存储器控制器180发出在存储器装置190中存储数据或是从存储器装置190中获取所存储的数据的命令。存储器控制器180接收这些命令，并且将这些命令中继到存储器装置190，中继时所采用的格式具有与存储器总线181和/或组成存储器装置190和存储器总线181之间的接口的控制逻辑191和数据缓冲器196的组合相兼容的定时和协议。实际上，存储器控制器180协调响应于来自外部装置的读写命令对存储器装置190中的存储器单元所做的访问。为了支持各种实施例中的这些功能，存储器控制器180还协调为了确保保持存储在存储器装置190的数据而必须执行的各种维护操作，包括启动有规律的刷新操作和进行在访问之间所需的预充电操作。
存储器总线181由将存储器控制器180和存储器装置190耦合在一起的多个控制、地址和数据信号线组成。构成存储器总线181的各种可能实施例的多个信号线的确切数量和特性可以被配置为可与多个可能存储器接口中的任何一个相互操作，包括意味着同已知类型的存储器装置兼容的那些接口，所述存储器装置包括DRAM(动态随机存取存储器)装置，诸如FPM(快速页模式)存储器装置、EDO(扩展数据输出)、双端口VRAM(视频随机存取存储器)、窗口RAM、SDR(单数据速率)、DDR(双数据速率)、RAMBUSTM DRAM等。在一些实施例中，各种信号线上的动作意味着与时钟信号、一个或多个信号线，也许是控制信号线进行协作，用于在存储器控制器180和存储器装置190之间传输时钟信号。在一些实施例中，一个或多个控制信号和地址信号可以在通用信号线上多路复用，使得控制信号和地址信号在用于在存储器控制器180和存储器装置190之间运载信号的通用导线上在不同时间被传输。同样，在一些实施例中，一个或多个地址信号和数据信号可以在通用信号线上多路复用。
存储器装置190是DRAM存储器装置，具有配置用于同存储器总线181互操作的接口，所述接口由控制逻辑191和数据缓冲器196构成。在一些实施例中，存储器装置190是单个集成电路。在其它实施例中，存储器装置190由可移动存储模块的多个集成电路组成，诸如SIMM(单列直插存储器模块)、SIPP(单列直插管脚封装)、DIMM(双列直插存储器模块)等。
存储器装置190的存储器单元被分组为多个存储体，诸如存储体198a-d，每个存储体被组成为具有行和列的二维存储器单元阵列。但是，本领域技术人员容易理解存储器装置中的存储器单元也可以组织为多种可能形式中的任何一种形式。在一些实施例中，控制逻辑191通过存储器总线181从存储器控制器180接收至少一些命令和地址，并且使用存储体选择逻辑192和行地址译码器193来获取对适当的行的访问，同时使用列地址译码器194、I/O多路复用器195和/或数据缓冲器196来至少为读和写命令执行适当的动作。控制逻辑191还协调从存储器控制器180接收的命令的执行和由刷新控制逻辑197对存储体198a-d的存储器单元进行的刷新。
在如图1所示的各种实施例中，存储器控制器180和存储器装置190从电源170接收功率。存储器控制器180通过逻辑级功率线174被供给了逻辑级功率。在一些实施例中，在存储器控制器180的控制下，将与存储器控制器180所接收的相同的逻辑级功率通过逻辑功率控制176有选择地供应给存储器装置190的一部分。在替换实施例中，将存储器控制器180所接收的相同的逻辑级功率直接从逻辑级功率线174供应给存储器装置190的一部分，而不介入逻辑功率控制176。存储器装置190被供给逻辑级功率的这一部分(以虚线矩形画出轮廓)至少部分由控制逻辑191、存储体选择逻辑192、列地址译码器194、I/O多路复用器195和数据缓冲器196组成。但是，存储器装置190的另一部分(也以虚线矩形画出了轮廓)通过存储器级功率线172接收存储器级功率。存储器装置190被供给存储器级功率的这一部分至少部分由刷新控制逻辑197、行地址译码器193和存储体198a-d组成。
本领域的技术人员将认识到，确切选择控制逻辑191、存储体选择逻辑192、行地址译码器193、列地址译码器194、I/O多路复用器195和数据缓冲器196、刷新控制逻辑197中的哪一些通过逻辑级功率线177被供应逻辑级功率或通过存储器级功率线172被供应存储器级功率的一个或另一个，在不偏离所请求保护的本发明的精神和范围下，在图1所示的各种实施例中可能会有偏差。比如存储器控制器180、控制逻辑191、存储体选择逻辑192、行地址译码器193、列地址译码器194、I/O多路复用器195、数据缓冲器196和刷新控制逻辑197是逻辑电路装置，而且作为逻辑电路装置，能够被设计使用晶体管的最新改进和已经可用于逻辑电路设计的其它技术，包括使用小得多的晶体管。逻辑电路中这种较小的晶体管并不需要较大晶体管所需要的那么高的电平来区分0和1比特值，所以这种较小的晶体管能够在较低的电压电平下更有效地工作。这使得不必对较小晶体管使用较大晶体管所需的较高电压电平，并且在采用这种较小晶体管的许多逻辑电路中，使用这种较高电压提供了超出这种较小晶体管所能用掉的电能，因此很多电能很浪费地转化为热消耗掉。但是，与这种逻辑电路相反，DRAM装置中的存储器单元仍然需要较高电压电平，以便通过使用在那些类似电容器设计的存储器单元中动态存储和保持的电荷来可靠区分0和1比特值，其中所存储的电荷通常随着时间衰减并且必须被反复刷新(或充电)来保持。这种随时间衰减的事实要求使用较高的电压电平来存储电荷，以便在表示0和1比特值的电压电平中提供“额外”的间距，从而发生部分衰减之后在部分衰减的0和1比特值之间的电压电平仍然能够区分。因为这些和相关原因，尽管存储器单元中使用的晶体管的尺寸已经如同逻辑电路中的晶体管的尺寸一样被减小，DRAM存储器单元仍然需要来自电源的稍微高一点的电压电平。
为存储器装置190中的两个不同部分提供两个不同的电源，为在存储器系统100所在的电子系统处于低功率状态的情况下节省功率提供了机会，在这种低功率状态下向存储器装置190中存储数据的访问和从存储器装置190获取数据的访问被挂起。在这种低功率状态下，可能希望只向存储器装置190提供保持存储体198a-d中所存储的数据所必须的功率水平，并且在一些实施例中，这可以通过允许经由逻辑级功率线177提供的逻辑级功率通过逻辑功率控制176被有选择地关闭来实现。在这种实施例中，行地址译码器193和刷新控制逻辑197可以使用经由存储器级功率线172供应的存储器级功率，使得刷新控制逻辑197能够继续在存储体198a-d中可能通过刷新控制逻辑197中的计数器在各时间间隔选择的行上启动刷新循环，并且行地址译码器193能够继续选择由刷新控制逻辑197指定来进行刷新操作的行。
根据存储体198a-d的具体实施细节，可能必须至少向行地址译码器193提供存储器级功率，以便行地址译码器193利用充足的电压电平来正确驱动198a-d中的字线。同样，可能也必须向存储器装置190中直接耦合到存储体198a-d的其它部件，诸如I/O多路复用器195，提供存储器级功率，以便再次利用充足的电压电平来支持信号通知。
向控制逻辑191和数据缓冲器196提供为存储器控制器180提供的相同的逻辑级功率，使得控制逻辑191和数据缓冲器196能够在不浪费电能的更有效的电压电平下工作。共享相同的较低电压还提供了在通过存储器控制器180和存储器装置190之间的存储器总线181的信号通知中使用较低电压电平的机会，并且产生使用较小的电压摆动来传送控制、地址和数据和/或其它信号的机会，并且进一步提供了提高这种信号通过存储器总线181传输的速率的机会，而提高速率随后又进一步提供了提高存储器总线181的性能的机会。另外，共享相同的较低电压电平还减轻了在存储器控制器内设计将存储器控制器180耦合到存储器总线181以便适应较高电压电平的接口的需要，从而可能简化存储器控制器180中所述接口的设计和/或可能允许更容易获得的更快的接口。另外，降低由存储器总线181消耗的功率和由存储器控制器180与存储器装置190两者内的存储器总线181的接口(诸如控制逻辑191和/或数据缓冲器196)所消耗的功率可能变得显著，在多个存储器装置190构成存储器系统100的情况下尤其如此。
图2是应用存储器系统的另一个实施例的框图。与图1的存储器系统100相似，存储器系统200至少部分由通过存储器总线281耦合在一起的存储器控制器280和存储器装置290组成。存储器系统设计领域的技术人员将很容易认识到图2示出了一种相对简单的存储器系统的形式，其替换实施例也是可行的，其中在不偏离以下所请求保护的本发明的精神和范围的情况下，组件的确切排列和配置可以被减少、增加或改变。
存储器控制器280控制存储器装置290执行的功能，作为控制功能的一部分向与存储器控制器280耦合的外部装置(未示出)，诸如处理器、总线管理I/O控制器等，提供对存储器装置290的访问。存储器控制器280协调响应于来自外部装置的读写命令对存储器装置290中的存储器单元所做的访问。存储器控制器280还协调为了确保保持存储在存储器装置290中的数据而必须执行的各种维护操作，包括启动有规律的刷新操作和进行在访问之间必需的预充电操作。存储器总线281由将存储器控制器280和存储器装置290耦合在一起的多个控制、地址和数据信号线组成。构成存储器总线281的各种可能实施例的多个信号线的确切数量和特性可以被配置为与多个可能存储器接口中的任何一种相互操作。在一些实施例中，存储器总线281的各种信号线上的动作意味着与时钟信号协作。存储器装置290是DRAM存储器装置，具有配置用于同存储器总线281互操作的接口，所述接口由控制逻辑291和数据缓冲器296构成。在一些实施例中，存储器装置290是单个集成电路，在其它实施例中，存储器装置290由可移动存储器模块的多个集成电路组成。存储器装置290的存储器单元被分组为多个存储体，诸如存储体298a-d，每个存储体被组成为具有行和列的二维存储器单元阵列。
在各种实施例中，存储器控制器280通过逻辑级功率线274被供给了逻辑级功率。在存储器控制器280的控制下，将相同的逻辑级功率通过逻辑功率控制276有选择地供应给存储器装置290的一部分，即包括控制逻辑291、存储体选择逻辑292、列地址译码器294、I/O多路复用器295和数据缓冲器296的一部分。还将相同的逻辑级功率直接从逻辑级功率线274供应给存储器装置290的另一部分，而不介入逻辑功率控制276，即包括行地址译码器293和刷新控制逻辑297的一部分。存储器装置290的另一部分通过存储器级功率线272接收存储器级功率，即包括存储体298a-d的一部分。本领域的技术人员将认识到，确切选择控制逻辑291、存储体选择逻辑292、行地址译码器293、列地址译码器294、I/O多路复用器295、数据缓冲器296和刷新控制逻辑297中的哪一些被供应逻辑级功率或存储器级功率的一个或另一个，以及选择是否有选择地通过逻辑功率控制276供应逻辑级功率，在不偏离所请求保护的本发明的精神和范围的情况下，在图2所示的各种实施例中可能会有偏差。
为存储器装置290中的三个不同部分提供两个不同的电源，并且其中三个部分之一以可选择的方式被两个电源中的一个供给电源，为在存储器系统200所在的电子系统被置于低功率状态的情况下节省功率提供了机会，与图1的存储器系统100类似，可能希望只为存储器装置290提供维持存储体298a-d中所存储的数据所必须的功率水平。在一些实施例中，这可以通过以下措施实现，允许将经由逻辑级功率线277提供给存储器装置290一部分的逻辑级功率通过逻辑功率控制276被有选择地关闭，同时提供给存储器装置290另一部分的相同逻辑级功率继续经由逻辑功率线274提供。在这种实施例中，继续为存储体298a-d供给存储器级功率，以便保持存储体298a-d内的存储器单元中的内容。另外，行地址译码器293和刷新控制逻辑297可以使用经由逻辑级功率线274供应的逻辑级功率，使得刷新控制逻辑297能够继续在存储体298a-d中可能通过刷新控制逻辑297中的计数器在各时间间隔选择的行上启动刷新循环，并且行地址译码器293能够继续选择由刷新控制逻辑297指定的行来进行刷新操作。
根据存储体298a-d的具体实施细节，可能必须至少向行地址译码器293提供存储器级功率，以便行地址译码器293利用充足的电压电平来正确驱动存储体298a-d中的字线。同样，可能也必须向存储器装置290中直接耦合到存储体298a-d的其它部件，诸如I/O多路复用器295，提供存储器级功率，以便利用充足的电压电平支持信号通知。
以与图1中的存储器系统100类似的方式，向控制逻辑291和数据缓冲器296提供为存储器控制器280提供的相同的逻辑级功率，使得控制逻辑291和数据缓冲器296能够在不浪费电能的更有效的电压电平下工作。共享相同的较低电压还提供了在通过存储器控制器280和存储器装置290之间的存储器总线281的信号通知中使用较低电压电平的机会，并且产生了使用较小的电压摆动来传送控制、地址和数据和/或其它信号的机会，并且进一步提供了提高这种信号通过存储器总线281传输的速率的机会，而提高速率随后又进一步提供了提高存储器总线281的性能的机会。
图3是应用存储器装置的一个实施例的框图。在各种可能实施例中，存储器装置390至少部分由组装在一起作为衬底(诸如电路板)上的IC或多管芯封装中的管芯的存储电路398a-i组成。更具体的，在一些实施例中，存储器装置390是无缓冲的DIMM(双列直插存储器模块)。存储电路398a-i中的每一个至少部分分别由存储器单元阵列399a-i、高功率逻辑397a-i和低功率逻辑396a-i组成。每一个低功率逻辑396a-i耦合到存储器总线381，并且和相应的高功率逻辑397a-i一起，将存储器装置390中相应的存储阵列399a-i耦合到存储器控制器和/或存储器装置390外也耦合到存储器总线381的其它装置(未示出)。低功率逻辑396a-i都被供给来自逻辑级功率线377的逻辑级功率，高功率逻辑397a-i和存储器单元399a-i都被供给来自存储器级功率线372的存储器级功率。
存储器单元阵列399a-i中的每一个都由组织成至少一个二维阵列的多个存储器单元构成。为了确保可靠地保持这些存储器单元中存储的数据，供应给每个存储器单元阵列399a-i的存储器级功率是能够可靠区分类似于电容器配置的存储器单元中所存储的电荷的0和1比特值的充足电压，如先前详细讨论的一样。每一个低功率逻辑396a-i和相应的高功率逻辑397a-i一起提供一个接口逻辑，所述接口逻辑执行从存储器总线381接收到的在相应的存储器单元阵列399a-i中存储数据或获取数据的命令，以及执行其它各种功能。在一些实施例中，将该接口逻辑划分为低功率逻辑和高功率逻辑的划分，允许更紧密耦合到存储器单元阵列399a-i的每个高功率逻辑397a-i中的该接口逻辑部分使用经由存储器级功率线372供给的存储器级功率，以便利用更容易与存储器单元阵列399a-i兼容的信号通知电压电平与相应的存储器单元阵列399a-i交互。同时，在一些实施例中，接口逻辑的这个相同划分允许更紧密耦合到存储器总线381的每个低功率逻辑396a-i中的该接口逻辑部分使用经由逻辑级功率线377供给的逻辑级功率，以便利用可以更容易同耦合到存储器总线381的其它装置兼容的信号通知电压电平来与存储器总线381交互。在各种实施方式中，经由逻辑级功率线377供给的逻辑级功率的电压电平低于经由存储器级功率线372供给的存储器级功率的电压电平，实现了通过存储器总线381使用低电压信号通知的优势，包括较低的总功率消耗和更短的信号上升和下降时间，更短的信号上升和下降时间导致有机会增加地址、命令和/或数据在存储器总线381中的传输速率。
在一些实施例中，将该接口逻辑划分为低功率逻辑396a-i和高功率逻辑397a-i的划分，还允许当构成存储器总线381的一部分或全部信号线被断电时，至少提供给该接口逻辑中更紧密耦合到存储器总线381的那些部分(即低功率逻辑396a-i中的部分)的功率通过关闭经由逻辑级功率线377供给的逻辑级功率而断电。当逻辑级功率线377被断电的时候，存储器级功率线372保持接通以便继续为高功率逻辑397a-i和存储器单元阵列399a-i供给存储器级功率。另外，在一些实施例中，关闭经由逻辑级功率线377供给的逻辑级功率的时间与存储器装置390被置于诸如自刷新模式的低功率状态的时间重合，此时至少一部分高功率逻辑397a-i使用继续经由存储器级功率线372供给的存储器级功率，以便启动和/或执行相应的存储器单元阵列399a-i的部分(例如存储器单元的页或行)的刷新操作。
本领域技术人员将认识到，接口逻辑的哪些部分构成每个低功率逻辑396a-i以及接口逻辑的哪些部分构成每个高功率逻辑397a-i的确切决定，在具体实施例中可能有所变化，而不偏离本发明的精神和范围。在一些实施例中，构成每个高功率逻辑397a-i的接口逻辑部分可以局限于需要执行刷新操作的逻辑，可能包括行地址译码器，以便当逻辑级功率线377随着存储器装置390的一部分进入低功率状态而被关闭时，接口逻辑的这些受限部分仍然通过存储器级功率线372被供给功率。在其它实施例中，每个存储器单元阵列399a-i的设计可能使得直接耦合到存储器单元的任何接口逻辑必须属于构成每个高功率逻辑397a-i的那些部分。
图4是应用存储器装置的另一个实施例的框图，其中存储器装置490与图3的存储器装置390稍微有些相似。在各种可能实施例中，存储器装置490至少部分由装配在一起作为衬底上的IC或多管芯封装中的管芯的存储电路498a-i组成。  同样，在一些实施例中，存储器装置490是无缓冲的DIMM。存储电路498a-i中的每一个至少部分分别由存储器单元阵列499a-i、未切换功率逻辑497a-i和低功率逻辑496a-i组成。每一个低功率逻辑496a-i耦合到存储器总线481，并且和相应的未切换功率逻辑497a-i一起，将存储器装置490中相应的存储阵列499a-i耦合到存储器控制器和/或存储器装置490外也耦合到存储器总线481的其它装置(未示出)。低功率逻辑496a-i都被供给来自逻辑级功率线477的逻辑级功率，恒定功率逻辑497a-i都被供给来自未切换功率线474的未切换功率，存储器单元499a-i都被供给来自存储器级功率线472的存储器级功率。
存储器单元阵列499a-i中的每一个都由组织成至少一个二维阵列的多个存储器单元构成。为了确保可靠地保持这些存储器单元中存储的数据，供应给每个存储器单元阵列499a-i的存储器级功率是能够可靠区分类似于电容器配置的存储器单元中所存储的电荷的0和1比特值的充足电压，如先前详细讨论的一样。每一个低功率逻辑496a-i和相应的未切换功率逻辑497a-i一起提供一个接口逻辑，所述接口逻辑执行从存储器总线481接收到的在相应的存储器单元阵列499a-i中存储数据或获取数据的命令，以及执行其它各种功能。在一些实施例中，将该接口逻辑划分为低功率逻辑和未切换功率逻辑的划分，允许更紧密耦合到存储器单元阵列499a-i的每个未切换功率逻辑497a-i中的该接口逻辑部分使用未切换功率线474供给的未切换功率形式，该功率线具有的电压足够高以便利用更容易与存储器单元阵列499a-i兼容的信号通知电压电平与相应的存储器单元阵列499a-i交互。同时，在一些实施例中，接口逻辑的这个相同划分方式允许更紧密耦合到存储器总线481的每个低功率逻辑496a-i中的该接口逻辑部分使用经由逻辑级功率线477供给的逻辑级功率，以便利用可以更容易同耦合到存储器总线481的其它装置兼容的信号传输电压电平来与存储器总线481交互。在各种实施方式中，经由逻辑级功率线477供给的逻辑级功率的电压电平低于经由存储器级功率线472供给的存储器级功率的电压电平，实现了通过存储器总线481使用低电压信号传输的优势，包括较低的总功率消耗和更短的信号上升和下降时间，更短的信号上升和下降时间导致有机会增加地址、命令和/或数据在存储器总线481中的传输速率。
在一些实施例中，将该接口逻辑划分为低功率逻辑496a-i和未切换功率逻辑497a-i的划分方式，还允许当构成存储器总线481的一部分或全部信号线被断电时，至少提供给该接口逻辑中更紧密耦合到存储器总线481的那些部分(即低功率逻辑496a-i中的部分)的功率通过关闭经由逻辑级功率线477供给的逻辑级功率而断电。当逻辑级功率线477被断电的时候，未切换功率线474和存储器级功率线472都保持接通以便继续分别为未切换功率逻辑497a-i和存储器单元阵列499a-i供给未切换功率和存储器级功率。另外，在一些实施例中，关闭经由逻辑级功率线477供给的逻辑级功率的时间与存储器装置490被置于诸如自刷新模式的低功率状态的时间重合，此时至少一部分未切换功率逻辑497a-i使用继续经由未切换功率线474供给的未切换功率，以便启动和/或执行相应的存储器单元阵列499a-i的部分(例如存储器单元的页或行)的刷新操作。
在一些实施例中，经由未切换功率线474供给的未切换功率的电压电平和经由逻辑级功率线477供给的逻辑级功率的电压电平相似。在这些实施例中，尽管低功率逻辑496a-i和未切换功率逻辑497a-i被供给处于相似电压电平的功率以使得可以实现逻辑电路的低电压操作效率(如上面详细所述)，仍然可以供给独立的未切换功率和逻辑级功率，以便允许如上所述关闭逻辑级功率同时保持继续供给相似的电压电平的未切换功率。在其它实施例中，可以选择经由未切换功率线474供给的未切换功率的电压电平位于逻辑级功率和存储器级功率的电压电平之间某一点，以便使得未切换功率逻辑497a-i能够以所选择的更容易分别与低功率逻辑496a-i和存储器单元阵列499a-i两者兼容的信号传输电平工作。
本领域技术人员将认识到，接口逻辑的哪些部分构成每个低功率逻辑496a-i以及接口逻辑的哪些部分构成每个未切换功率逻辑497a-i的确切决定，在具体实施例中可能有所变化，而不偏离本发明的精神和范围。在一些实施例中，由构成每个未切换功率逻辑497a-i的接口逻辑部分可以局限于需要执行刷新操作的逻辑，可能包括行地址译码器，以便当逻辑级功率线477随着存储器装置490的一部分进入低功率状态而被关闭时，接口逻辑的所述局限部分仍然通过未切换功率线474被供给功率。
图5是应用存储器装置的又一个实施例的框图，其中存储器装置590很大程度上与图3的存储器装置390相似，除了增加了缓冲器逻辑592，该缓冲器逻辑将存储器总线581的一些信号与存储器装置590的其余部分分隔开，有效地创建了两个存储器总线581和594，其中一些信号被在存储器总线581和594之间缓冲和/或锁存，而其它信号在存储器总线581和594之间直接接合。在一些实施例中，存储器装置590是已注册的DIMM，其中地址和/或命令信号通过缓冲器逻辑592缓冲和/或锁存，而数据信号在存储器总线581和594之间直接接合。类似于图3的存储器装置390，在各种可能实施例中，存储器装置590至少部分由装配在一起作为衬底上的IC或多管芯封装中的管芯的存储电路598a-i，和缓冲器逻辑592组成。存储电路598a-i中的每一个至少部分分别由存储器单元阵列599a-i、高功率逻辑597a-i和低功率逻辑596a-i组成。缓冲器逻辑592和低功率逻辑596a-i都被供给来自逻辑级功率线577的逻辑级功率，高功率逻辑597a-i和存储器单元599a-i都被供给来自存储器级功率线572的存储器级功率。
为了确保可靠地保持这些存储器单元中存储的数据，供应给每个存储器单元阵列599a-i的存储器级功率是能够可靠区分类似于电容器配置的存储器单元中所存储的电荷的0和1比特值的充足电压，如先前详细讨论的一样。每一个低功率逻辑596a-i和相应的高功率逻辑597a-i一起提供一个接口逻辑，所述接口逻辑执行通过存储器总线581和594接收到的在相应的存储器单元阵列599a-i中存储数据或获取数据的命令，以及执行其它各种功能。在一些实施例中，将该接口逻辑划分为低功率逻辑和高功率逻辑的划分方式，允许更紧密耦合到存储器单元阵列599a-i的每个高功率逻辑597a-i中的该接口逻辑部分使用经由存储器级功率线572供给的存储器级功率，以便利用更容易与存储器单元阵列599a-i兼容的信号传输电压电平与相应的存储器单元阵列599a-i交互。同时，在一些实施例中，接口逻辑的这个相同划分允许更紧密耦合到缓冲器逻辑592和/或存储器总线581和/或594的每个低功率逻辑596a-i中的该接口逻辑部分使用经由逻辑级功率线577供给的逻辑级功率，以便利用可以更容易同缓冲器逻辑592和/或耦合到存储器总线581和/或594的其它装置兼容的信号传输电压电平来与缓冲器逻辑592和/或存储器总线581和/或594交互。在各种实施方式中，经由逻辑级功率线577供给的逻辑级功率的电压电平低于经由存储器级功率线572供给的存储器级功率的电压电平，实现了通过缓冲器逻辑592和/或存储器总线581和/或594使用低电压信号传输的优势，包括较低的总功率消耗和更短的信号上升和下降时间，更短的信号上升和下降时间导致有机会增加地址、命令和/或数据在存储器总线581和/或594中的传输速率。
在一些实施例中，将该接口逻辑划分为低功率逻辑596a-i和高功率逻辑597a-i的划分方式，还允许当构成存储器总线581的一部分或全部信号线被断电时，至少提供给该接口逻辑中更紧密耦合到缓冲器逻辑592和/或存储器总线581和/或594的那些部分(即低功率逻辑596a-i中的部分)的功率通过关闭经由逻辑级功率线577供给的逻辑级功率而断电。当逻辑级功率线577被断电的时候，存储器级功率线572保持接通以便继续为高功率逻辑597a-i和存储器单元阵列599a-i供给存储器级功率。另外，在一些实施例中，关闭经由逻辑级功率线577供给的逻辑级功率的时间与存储器装置590被置于诸如自刷新模式的低功率状态的时间重合，此时至少一部分高功率逻辑597a-i使用继续经由存储器级功率线572供给的存储器级功率，以便启动和/或执行相应的存储器单元阵列599a-i的部分(例如存储器单元的页或行)的刷新操作。
与图3的存储器装置390的情况类似，本领域技术人员将认识到，接口逻辑的哪些部分构成每个低功率逻辑596a-i以及接口逻辑的哪些部分构成每个高功率逻辑597a-i的确切决定，在具体实施例中可能有所变化，而不偏离本发明的精神和范围。在一些实施例中，构成每个高功率逻辑597a-i的接口逻辑部分可以局限于需要执行刷新操作的逻辑，可能包括行地址译码器，以便当逻辑级功率线577随着存储器装置590的一部分进入低功率状态而被关闭时，接口逻辑的所述局限部分仍然通过存储器级功率线572被供给功率。在其它实施例中，每个存储器单元阵列599a-i的设计可能使得直接耦合到存储器单元的任何接口逻辑部分必须属于构成每个高功率逻辑597a-i的那些部分。
图6是应用存储器装置的再一个实施例的框图，其中存储器装置690很大程度上与图4的存储器装置490相似，除了增加了缓冲器逻辑692，该缓冲器逻辑将存储器总线681的一些信号与存储器装置690的其余部分分隔开，有效地创建了两个存储器总线681和694，其中一些信号被在存储器总线681和694之间缓冲和/或锁存，而其它信号在存储器总线681和694之间直接接合。在一些实施例中，存储器装置690是已注册的DIMM，其中地址和/或命令信号通过缓冲器逻辑692缓冲和/或锁存，而数据信号在存储器总线681和694之间直接接合。类似于图4的存储器装置490，在各种可能实施例中，存储器装置690至少部分由装配在一起作为衬底上的IC或多管芯封装中的管芯的存储电路698a-i和缓冲器逻辑692组成。存储电路698a-i中的每一个至少部分分别由存储器单元阵列699a-i、未切换功率逻辑697a-i和低功率逻辑696a-i组成。缓冲器逻辑692和低功率逻辑696a-i都被供给来自逻辑级功率线677的逻辑级功率，恒定功率逻辑697a-i都被供给来自未切换功率线674的未切换功率，存储器单元699a-i都被供给来自存储器级功率线672的存储器级功率。
为了确保可靠地保持这些存储器单元中存储的数据，供应给每个存储器单元阵列699a-i的存储器级功率是能够可靠区分类似于电容器配置的存储器单元中所存储的电荷的0和1比特值的充足电压，如先前详细讨论的一样。每一个低功率逻辑696a-i和相应的未切换功率逻辑697a-i一起提供一个接口逻辑，所述接口逻辑执行从存储器总线681和694接收到的在相应的存储器单元阵列699a-i中存储数据或获取数据的命令，以及执行其它各种功能。在一些实施例中，将该接口逻辑划分为低功率逻辑和未切换功率逻辑的划分方式，允许更紧密耦合到存储器单元阵列699a-i的每个未切换功率逻辑697a-i中的该接口逻辑部分使用未切换功率线674供给的未切换功率形式，该功率线具有的电压足够高以便利用更容易与存储器单元阵列699a-i兼容的信号传输电压电平来与相应的存储器单元阵列699a-i交互。同时，在一些实施例中，接口逻辑的这个相同划分允许更紧密耦合到缓冲器逻辑692和/或存储器总线681和/或694的每个低功率逻辑696a-i中的该接口逻辑部分使用经由逻辑级功率线677供给的逻辑级功率，以便利用可以更容易同缓冲器逻辑692和/或耦合到存储器总线681和/或694的其它装置兼容的信号传输电压电平来与缓冲器逻辑692和/或存储器总线681和/或694交互。在各种实施方式中，经由逻辑级功率线677供给的逻辑级功率的电压电平低于经由存储器级功率线672供给的存储器级功率的电压电平，实现了通过存储器总线681和/或694使用低电压信号传输的优势，包括较低的总功率消耗和更短的信号上升和下降时间，更短的信号上升和下降时间导致有机会增加地址、命令和/或数据在存储器总线681和/或694中的传输速率。
在一些实施例中，将该接口逻辑划分为低功率逻辑696a-i和未切换功率逻辑697a-i的划分方式，还允许当构成存储器总线681的一部分或全部信号线被断电时，至少提供给该接口逻辑中更紧密耦合到缓冲器逻辑692和/或存储器总线681和/或694的那些部分(即低功率逻辑696a-i中的部分)的功率通过关闭经由逻辑级功率线677供给的逻辑级功率而断电。当逻辑级功率线677被断电的时候，未切换功率线674和存储器级功率线672都保持接通以便继续分别为未切换功率逻辑697a-i和存储器单元阵列699a-i供给未切换功率和存储器级功率。另外，在一些实施例中，关闭经由逻辑级功率线677供给的逻辑级功率的时间与存储器装置690被置于诸如自刷新模式的低功率状态的时间重合，此时至少一部分未切换功率逻辑697a-i使用继续经由未切换功率线674供给的未切换功率，以便启动和/或执行相应的存储器单元阵列699a-i的部分(例如存储器单元的页或行)的刷新操作。
在一些实施例中，经由未切换功率线674供给的未切换功率的电压电平和经由逻辑级功率线677供给的逻辑级功率的电压电平相似。在这种实施例中，尽管低功率逻辑696a-i和未切换功率逻辑697a-i被供给处于相似电压电平的功率以使得可以实现逻辑电路的低电压操作效率(如上面详细所述)，仍然可以供给独立的未切换功率和逻辑级功率，以便允许如上所述关闭逻辑级功率同时保持继续供给相似的电压电平的未切换功率。在其它实施例中，可以选择经由未切换功率线674供给的未切换功率的电压电平位于逻辑级功率和存储器级功率的电压电平之间某一点，以便使得未切换功率逻辑697a-i能够以所选择的更容易分别与低功率逻辑696a-i和存储器单元阵列699a-i两者兼容的信号传输电平工作。
本领域技术人员将认识到，接口逻辑的哪些部分构成每个低功率逻辑696a-i以及接口逻辑的哪些部分构成每个未切换功率逻辑697a-i的确切决定，在具体实施例中可能有所变化，而不偏离本发明的精神和范围。在一些实施例中，构成每个未切换功率逻辑697a-i的接口逻辑部分可以局限于需要执行刷新操作的逻辑，可能包括行地址译码器，以便当逻辑级功率线677随着存储器装置690的一部分进入低功率状态而被关闭时，接口逻辑的所述局限部分仍然通过未切换功率线674被供给功率。
图7是应用存储器装置的再一个实施例的框图，其中存储器装置790很大程度上与图5的存储器装置590相似，只是用存储器装置790中具有一对点对点接口的缓冲器逻辑792替代了存储器装置590中的缓冲器逻辑592。缓冲器逻辑792的点对点接口将存储器装置790的存储器总线794与存储器总线781和782相耦合，以使得存储器装置790被耦合到构成存储器系统的一个或两个装置，包括存储器控制器和/或其它存储器装置。这样的点对点接口可以由多组单向信号线(也许是反向匹配组)和/或至少一组双向信号线构成。在各种可能实施例中，存储器装置790至少部分由装配在一起作为衬底上的IC或多管芯封装中的管芯的存储电路798a-i和缓冲器逻辑792组成。在一些实施例中，存储器装置790是全缓冲DIMM。类似于图5的存储器装置590，存储电路798a-i中的每一个至少部分分别由存储器单元阵列799a-i、高功率逻辑797a-i和低功率逻辑796a-i组成。每个低功率逻辑796a-i通过缓冲器逻辑792和存储器总线794耦合到存储器总线781和782，以便访问构成存储器总线781和782的至少大部分信号线，尽管可能存在每个低功率逻辑796a-i可以直接耦合到的构成存储器总线781和/或782的少数信号线。缓冲器逻辑792和低功率逻辑796a-i都被供给来自逻辑级功率线777的逻辑级功率，高功率逻辑797a-i和存储器单元799a-i都被供给来自存储器级功率线772的存储器级功率。
为了确保可靠地保持这些存储器单元中存储的数据，供应给每个存储器单元阵列799a-i的存储器级功率是能够可靠区分类似于电容器配置的存储器单元中所存储的电荷的0和1比特值的充足电压，如先前详细讨论的一样。每一个低功率逻辑796a-i和相应的高功率逻辑797a-i一起提供一个接口逻辑，所述接口逻辑执行通过存储器总线781、782和/或794接收到的在相应的存储器单元阵列799a-i中存储数据或获取数据的命令，以及执行其它各种功能。在一些实施例中，将该接口逻辑划分为低功率逻辑和高功率逻辑的划分方式，允许更紧密耦合到存储器单元阵列799a-i的每个高功率逻辑797a-i中的该接口逻辑部分使用经由存储器级功率线772供给的存储器级功率，以便利用更容易与存储器单元阵列799a-i兼容的信号传输电压电平来与相应的存储器单元阵列799a-i交互。同时，在一些实施例中，接口逻辑的这个相同划分允许更紧密耦合到缓冲器逻辑792和/或存储器总线781、782和/或794的每个低功率逻辑796a-i中的该接口逻辑部分使用经由逻辑级功率线777供给的逻辑级功率，以便利用可以更容易同缓冲器逻辑792和/或耦合到存储器总线781、782和/或794的其它装置兼容的信号传输电压电平来与缓冲器逻辑792和/或存储器总线781、782和/或794交互。在各种实施方式中，经由逻辑级功率线777供给的逻辑级功率的电压电平低于经由存储器级功率线772供给的存储器级功率的电压电平，实现了通过缓冲器逻辑792和/或存储器总线781和/或782使用低电压信号传输的优势，包括较低的总功率消耗和更短的信号上升和下降时间，更短的信号上升和下降时间导致有机会增加地址、命令和/或数据在存储器总线781、782和/或794中的传输速率。
在一些实施例中，将该接口逻辑划分为低功率逻辑796a-i和高功率逻辑797a-i的划分方式，还允许当构成存储器总线781和/或782的一部分或全部信号线被断电时，至少提供给该接口逻辑中更紧密耦合到缓冲器逻辑792和/或存储器总线781、782和/或794的那些部分(即低功率逻辑796a-i中的部分)的功率通过关闭经由逻辑级功率线777供给的逻辑级功率而断电。当逻辑级功率线777被断电的时候，存储器级功率线772保持接通以便继续为高功率逻辑797a-i和存储器单元阵列799a-i供给存储器级功率。另外，在一些实施例中，关闭经由逻辑级功率线777供给的逻辑级功率的时间与存储器装置790被置于诸如自刷新模式的低功率状态重合，此时至少一部分高功率逻辑797a-i使用继续经由存储器级功率线772供给的存储器级功率，以便启动和/或执行相应的存储器单元阵列799a-i的部分(例如存储器单元的页或行)的刷新操作。
与图5的存储器装置590的情况类似，本领域技术人员将认识到，接口逻辑的哪些部分构成每个低功率逻辑796a-i以及接口逻辑的哪些部分构成每个高功率逻辑797a-i的确切决定，在具体实施例中可能有所变化，但是不偏离本发明的精神和范围。在一些实施例中，构成每个高功率逻辑797a-i的接口逻辑部分可以局限于需要执行刷新操作的逻辑，可能包括行地址译码器，以便当逻辑级功率线777随着存储器装置790的一部分进入低功率状态而被关闭时，接口逻辑的所述局限部分仍然通过存储器级功率线772被供给功率。在其它实施例中，每个存储器单元阵列799a-i的设计可能使得直接耦合到存储器单元的任何接口逻辑部分必须属于构成每个高功率逻辑797a-i的那些部分。
图8是应用存储器装置的再一个实施例的框图，其中存储器装置890很大程度上与图6的存储器装置690相似，只是用存储器装置890中具有一对点对点接口的缓冲器逻辑892替换了存储器装置690中的缓冲器逻辑692。缓冲器逻辑892的点对点接口将存储器装置890的存储器总线894与存储器总线881和882相耦合，以允许存储器装置890被耦合到构成存储器系统的一个或两个其它装置，包括存储器控制器和/或其它存储器装置。这样的点对点接口可以由单向信号线组(也许是反向匹配组)和/或至少一组双向信号线构成。在各种实施例中，存储器装置890至少部分包括装配在一起作为衬底上的IC或多管芯封装中的管芯的存储电路898a-i，和缓冲器逻辑892。在一些实施例中，存储器装置890是全缓冲DIMM。类似于图6的存储器装置690，存储电路898a-i中的每一个至少部分分别由存储器单元阵列899a-i、未切换功率逻辑897a-i和低功率逻辑896a-i组成。每个低功率逻辑896a-i通过缓冲器逻辑892和存储器总线894耦合到存储器总线881和882，以便访问构成存储器总线881和882的至少大部分信号线，尽管可能存在每个低功率逻辑896a-i可以直接耦合到的构成存储器总线881和882的少数信号线。缓冲器逻辑892和低功率逻辑896a-i都被供给来自逻辑级功率线877的逻辑级功率，恒定功率逻辑897a-i都被供给来自未切换功率线874的未切换功率，存储器单元899a-i都被供给来自存储器级功率线872的存储器级功率。
为了确保可靠地保持这些存储器单元中存储的数据，供应给每个存储器单元阵列899a-i的存储器级功率是能够可靠区分类似于电容器配置的存储器单元中所存储的电荷的0和1比特值的充足电压，如先前详细讨论的一样。每一个低功率逻辑896a-i和相应的未切换功率逻辑897a-i一起提供一个接口逻辑，所述接口逻辑执行从存储器总线881、882和/或894接收到的在相应的存储器单元阵列899a-i中存储数据或获取数据的命令，以及执行其它各种功能。在一些实施例中，将该接口逻辑划分为低功率逻辑和未切换功率逻辑的划分方式，允许更紧密耦合到存储器单元阵列899a-i的每个未切换功率逻辑897a-i中的该接口逻辑部分使用未切换功率线874供给的未切换功率形式，该功率线具有的电压足够高以便利用更容易与存储器单元阵列899a-i兼容的信号传输电压电平与相应的存储器单元阵列899a-i交互。同时，在一些实施例中，接口逻辑的这个相同划分允许更紧密耦合到缓冲器逻辑892和/或存储器总线881、882和/或存储器总线894的每个低功率逻辑896a-i中的该接口逻辑部分使用经由逻辑级功率线877供给的逻辑级功率，以便利用可以更容易同缓冲器逻辑892和/或耦合到存储器总线881和/或882的其它装置兼容的信号传输电压电平来与缓冲器逻辑892和/或存储器总线881、882和/或894交互。在各种实施方式中，经由逻辑级功率线877供给的逻辑级功率的电压电平低于经由存储器级功率线872供给的存储器级功率的电压电平，实现了通过存储器总线881、882和/或894使用低电压信号传输的可能的优势，包括较低的总功率消耗和更短的信号上升和下降时间，更短的信号上升和下降时间导致有机会增加地址、命令和/或数据在存储器总线881、882和/或894中的传输速率。
在一些实施例中，将该接口逻辑划分为低功率逻辑896a-i和未切换功率逻辑897a-i的划分方式，还允许当构成存储器总线881和/或882的一部分或全部信号线被断电时，至少提供给该接口逻辑中更紧密耦合到缓冲器逻辑892和/或存储器总线881、882和/或894的那些部分(即低功率逻辑896a-i中的部分)的功率通过关闭经由逻辑级功率线877供给的逻辑级功率而断电。当逻辑级功率线877被断电的时候，未切换功率线874和存储器级功率线872都保持接通以便继续分别为未切换功率逻辑897a-i和存储器单元阵列899a-i供给未切换功率和存储器级功率。另外，在一些实施例中，关闭经由逻辑级功率线877供给的逻辑级功率的时间与存储器装置890被置于诸如自刷新模式的低功率状态重合，此时至少一部分未切换功率逻辑897a-i使用继续经由未切换功率线874供给的未切换功率，以便启动和/或执行相应的存储器单元阵列899a-i的部分(例如存储器单元的页或行)的刷新操作。
在一些实施例中，经由未切换功率线874供给的未切换功率的电压电平和经由逻辑级功率线877供给的逻辑级功率的电压电平相似。在这种实施例中，尽管低功率逻辑896a-i和未切换功率逻辑897a-i被供给处于相似电压电平的功率以使得可以实现逻辑电路的低电压操作效率(如上面详细所述)，仍然可以供给独立的未切换功率和逻辑级功率，以便允许如上所述关闭逻辑级功率，同时保持继续供给相似的电压电平的未切换功率。在其它实施例中，可以选择经由未切换功率线874供给的未切换功率的电压电平位于逻辑级功率和存储器级功率的电压电平之间某一点，以便使得未切换功率逻辑897a-i能够以所选择的更容易分别与低功率逻辑896a-i和存储器单元阵列899a-i两者兼容的信号传输电平工作。
本领域技术人员将认识到，接口逻辑的哪些部分构成每个低功率逻辑896a-i以及接口逻辑的哪些部分构成每个未切换功率逻辑897a-i的确切决定，在具体实施例中可能有所变化，但是不偏离本发明的精神和范围。在一些实施例中，构成每个未切换功率逻辑897a-i的接口逻辑部分可以局限于需要执行刷新操作的逻辑，可能包括行地址译码器，以便当逻辑级功率线877随着存储器装置890的一部分进入低功率状态而被关闭时，接口逻辑的所述局限部分仍然通过未切换功率线874被供给功率。
应注意到，存储器装置包括DRAM装置设计领域的技术人员容易认识到，图3到图8提供对构成DRAM装置的组件的相对简单的说明，并且与这些图中所描述的相比，DRAM装置中各组件的确切安排和配置可以被减少、增加或改变，而不偏离后面所请求保护的本发明的精神和范围。具体地，本领域技术人员将认识到，与图3到图8中所描述的不同数量的存储电路也是可行的，并不偏离本发明的精神和范围。同样，特别地，尽管已经描述和讨论了具体使用2个和3个电源连接/电源的实施例，本领域技术人员将理解可以使用4个或更多电源连接/电源为存储器装置的各子部分提供功率，而不偏离所请求的发明的精神和范围。
图9是应用计算机系统的实施例的框图。计算机系统900至少部分包括处理器910、系统逻辑920和存储器装置990。系统逻辑920耦合到处理器910并且执行支持处理器910的各种功能，包括通过使用系统逻辑920中的存储器控制器980为处理器910提供对存储器装置990的访问，系统逻辑920也耦合到存储器装置990。处理器910、系统逻辑920和存储器装置990组成计算机系统900的核心形式，其能够支持由处理器910执行机器可读指令以及在存储器装置990中存储数据和指令。或者，在其它实施例中，存储器控制器980可以部分或全部集成到处理器910中，可能结果是处理器910能够直接耦合和直接访问存储器装置990。
在多个实施例中，处理器910可以是多种类型的处理器中任意一种，包括能够执行众所周知并且广泛使用的“x86”指令集的至少一部分的处理器，在其它多个实施例中，可能存在不止一个处理器。在各个实施例中，存储器装置990可以是多种动态随机存储存储器(DRAM)中任意一种，包括FPM(快速页模式)、EDO(扩展数据输出)、SDR(单数据速率)、DDR(双数据速率)形式的同步动态RAM(SDRAM)、使用RAMBUSTM接口技术的各种RAM等，存储器控制器980为逻辑920提供用于所述存储器类型的适当接口。存储器装置990的至少一部分存储器单元被划分为存储体999a-d，每个存储体由被组织为二维存储阵列的行和列的存储器单元构成。为了访问存储器装置990中的一部分存储器单元，必须由存储器控制器980利用存储体、行和列地址的组合来对该部分寻址。本领域的技术人员将认识到，对具有四个存储器单元存储体即存储体999a-999d的单个存储器装置990的描述只是可以是计算机系统一部分的存储器系统的一个例子，并且可以使用大量存储器装置和/或存储器装置中不同数目的存储体，而不偏离后面所请求保护的本发明的精神和范围。
在一些实施例中，系统逻辑920耦合到处理器910，并且为处理器910提供对存储器装置960的访问，通过存储器装置可以访问存储介质961所装载的数据和/或指令。如本领域技术人员将理解的，存储介质961可以是各种类型和技术，包括CD或DVD ROM，磁盘或光盘，磁光盘，磁带，半导体存储器，纸张或其它材料上的符号或孔眼等。在一些实施例中，非易失性存储器装置930耦合到系统逻辑920(或计算机系统900的其它部分)，并且为计算机系统900在“复位”或初始化(例如，当计算机系统900“开机”或“关机”)时执行的初始指令序列提供存储空间，执行所述初始指令序列是为了执行为准备计算机系统900的正常使用所必须执行的任务。在这种实施例的一些变体中，一旦初始化或复位计算机系统900，处理器910访问非易失存储器930以获取为准备存储器控制器980的正常使用而需要执行的指令，所述正常使用为CPU 910提供对存储器装置990的访问。也可能执行所获取的这些相同指令以准备系统逻辑920的正常使用，所述正常使用为提供对存储器装置960的访问而不管存储器装置960可能使用什么形式的存储介质961。
在一些实施例中，计算机系统990还包括电源970，其通过功率线974、功率控制976和功率线977为存储器装置990的一部分供给逻辑级功率，并且通过功率线972为存储器装置990的另一部分供给存储器级功率。在这个实施例的一些变体中，功率控制976可以由构成存储器控制器980一部分的逻辑操作，并且在其它变体中，功率控制976可以由构成计算机系统990的存储器系统中的另一部分或者计算机系统990中的任何部分操作，诸如专用于控制功率分布功能的逻辑。
在一些实施例中，存储介质961装载要由处理器910执行的机器可访问指令，所述指令执行致使处理器910对存储器装置990执行一个或多个测试以确定存储器装置990可能是什么类型的DRAM装置，和/或确定存储器装置990可以支持什么功能。这种测试可以包括对存储器装置990一部分的一系列尝试访问和对所接收到的响应的性质的观察。可替代的，这种测试可以包括询问标识存储器装置类型或标识一个或多个特征的存在的代码，或者这种测试可以要求从存储器装置990中的非易失存储器部分读取所存储的标识存储器装置类型、各种参数和/或各种特征存在与否的数据。如果确定了存储器装置990支持使用如上面详细所述的分段电源，那么可以令处理器910编程或配置存储器控制器980和/或计算机系统900中的其它逻辑来操作功率控制976使用这种能力。
在其它实施例中，计算机系统900的设计特性，诸如存储器装置990通过其耦合到计算机系统900的其余部分的连接器的物理设计，可以排除使用不支持使用分段电源的存储器装置。因此，在这种实施例中，可以假设能够连接到计算机系统900其余部分的任何存储器装置，诸如存储器装置990，必定支持分段电源系统，因而可以令处理器910执行准备功率控制976用于有选择地为存储器装置990的一部分提供功率的指令，而不必执行确认存储器装置990支持分段电源的测试。
已经结合多个可能实施例描述了本发明。显然，对于本领域的技术人员来说，通过参照前述说明，大量变化、修改、变体和使用将变得很明显。本领域技术人员将理解，可以实施本发明来支持具有各种可能的存储器装置的各种类型的电子设备，在所述存储器装置中为了阻止数据丢失存储器单元反复要求某种形式的刷新或其它的规律的维护操作。本领域技术人员还将理解，可以实施本发明来支持不同于计算机的电子设备，诸如音频/视频娱乐设备、车辆中的控制器装置、电子电路控制的设备等。

Claims (32)

1.一种DRAM IC，包括：
接收第一电源电压的第一外部连接；
接收电压比第一电源电压低的第二电源电压的第二外部连接；
组织成二维阵列来存储数据的多个存储器单元，其中所述多个存储器单元通过耦合到所述多个存储器单元的多条位线接收和输出数据，并且通过耦合到所述多个存储器单元的多条字线而受到控制，其中所述存储器单元由第一电源电压供电；
第一逻辑，直接耦合到存储器单元，用以至少向所述存储器单元发送信号，其中第一逻辑由第一电源电压供电；以及
耦合到第一逻辑的第二逻辑，用以提供外部接口来接收命令和地址，以便从多个存储器单元中选择存储器单元来进行访问，并且在所选择的存储器单元中存储接收到的数据和输出从所选择的存储器单元中获取的数据，其中所述第二逻辑由第二电源电压供电。
2.如权利要求1所述的DRAM IC，其中所述第一逻辑耦合到多条位线，并且通过所述多条位线向多个存储器单元发送数据，并且通过所述多条位线从所述存储器单元接收数据。
3.如权利要求1所述的DRAM IC，其中所述第一逻辑耦合到多条字线，并且通过所述多条字线向多个存储器单元发送行激活信号。
4.如权利要求3所述的DRAM IC，其中所述第一逻辑包括刷新逻辑，用以当DRAM IC被置于低功率状态时操作所述多条字线以执行刷新操作来保持所述多个存储器单元中存储的数据，在所述低功率状态下由于移除所述第二电源电压所述第二逻辑被断电。
5.一种DRAM IC，包括：
接收第一电源电压的第一外部连接；
接收电压比第一电源电压低的第二电源电压的第二外部连接；
接收电压比第一电源电压低的第三电源电压的第三外部连接；
组织成二维阵列来存储数据的多个存储器单元，其中所述存储器单元通过耦合到所述多个存储器单元的多条位线接收和输出数据，并且通过耦合到所述多个存储器单元的多条字线而受到控制，其中所述存储器单元由第一电源电压供电；
第一逻辑，直接耦合到存储器单元用以至少向所述存储器单元发送信号，其中第一逻辑由第一电源电压供电；
耦合到第一逻辑的第二逻辑，用于控制第一逻辑的至少一部分，其中所述第二逻辑由第二电源电压供电；以及
耦合到第一逻辑的第三逻辑，用以提供外部接口来接收命令和地址，以便从多个存储器单元中选择存储器单元来进行访问，并且在所选择的存储器单元中存储接收到的数据和输出从所选择的存储器单元中获取的数据，其中所述第三逻辑由第三电源电压供电。
6.如权利要求5所述的DRAM IC，其中所述第一逻辑耦合到多条位线，并且通过所述多条位线向多个存储器单元发送数据，并且通过所述多条位线从所述存储器单元接收数据。
7.如权利要求5所述的DRAM IC，其中所述第一逻辑耦合到多条字线，并且通过所述多条字线向多个存储器单元发送行激活信号。
8.如权利要求7所述的DRAM IC，其中所述第二逻辑包括刷新逻辑，用以当DRAM IC被置于低功率状态时控制所述第一逻辑的至少一部分来操作所述多条字线以执行刷新操作从而保持所述多个存储器单元中存储的数据，在所述低功率状态下由于移除所述第三电源电压所述第三逻辑被断电。
9.一种存储器装置，包括：
电路板；
所述电路板承载的多个电接点，用于将电路板耦合到存储器总线和至少第一电源电压和第二电源电压；以及
至少一个DRAM IC，包括：
组织成二维阵列来存储数据的多个存储器单元，其中所述存储器单元通过耦合到所述多个存储器单元的多条位线接收和输出数据，并且通过耦合到所述多个存储器单元的多条字线而受到控制，其中所述存储器单元由第一电源电压供电；
第一逻辑，直接耦合到存储器单元，用以至少向所述存储器单元发送信号，其中第一逻辑由第一电源电压供电；以及
耦合到第一逻辑的第二逻辑，用以提供外部接口来接收命令和地址，以便从所述多个存储器单元中选择存储器单元来进行访问，并且在所选择的存储器单元中存储接收到的数据和输出从所选择的存储器单元中获取的数据，其中所述第二逻辑由第二电源电压供电。
10.如权利要求9所述的存储器装置，其中所述至少一个DRAM IC的外部接口直接耦合到所述电路板承载的电接点的至少一个于集，用以将所述至少一个DRAM IC的外部接口进一步耦合到存储器总线。
11.如权利要求9所述的存储器装置，其中所述第一逻辑耦合到多条字线，并且通过所述多条字线向所述多个存储器单元发送行激活信号。
12.如权利要求11所述的存储器装置，其中所述第一逻辑包括刷新逻辑，用以当所述存储器装置被置于低功率状态时操作所述多条字线以执行刷新操作从而保持所述多个存储器单元中存储的数据，在所述低功率状态下由于移除所述第二电源电压所述第二逻辑被断电。
13.如权利要求12所述的存储器装置，还包括至少一个插入IC，耦合到所述电路板承载的电接点的至少一个子集和所述至少一个DRAM IC的外部接口，用以至少缓冲在所述至少一个DRAM IC和存储器总线之间传输的信号的至少一个子集，其中所述至少一个插入IC由第二电源电压供电，并且当所述存储器装置被置于低功率状态时所述至少一个DRAM IC执行刷新操作来维持所述多个存储器单元中存储的数据，在所述低功率状态下，由于移除了第二电源电压所述至少一个插入IC被断电。
14.一种存储器装置，包括：
电路板；
所述电路板承载的多个电接点，用于将电路板耦合到存储器总线和至少第一电源电压、第二电源电压和第三电源电压；以及
至少一个DRAM IC，包括：
组织成二维阵列来存储数据的多个存储器单元，其中所述存储器单元通过耦合到所述多个存储器单元的多条位线接收和输出数据，并且通过耦合到所述多个存储器单元的多条字线而受到控制，其中所述存储器单元由第一电源电压供电；
第一逻辑，直接耦合到存储器单元，用以至少向所述存储器单元发送信号，其中第一逻辑由第一电源电压供电；
耦合到第一逻辑的第二逻辑，用于控制第一逻辑的至少一部分，其中所述第二逻辑由第二电源电压供电；以及
耦合到第一逻辑的第三逻辑，用以提供外部接口来接收命令和地址，以便从多个存储器单元中选择存储器单元来进行访问，并且在所选择的存储器单元中存储接收到的数据和输出从所选择的存储器单元中获取的数据，其中所述第三逻辑由第三电源电压供电。
15.如权利要求14所述的存储器装置，其中所述至少一个DRAMIC的外部接口直接耦合到所述电路板承载的电接点的至少一个子集，用以将所述至少一个DRAM IC的外部接口进一步耦合到存储器总线。
16.如权利要求14所述的存储器装置，其中所述第一逻辑耦合到所述多条字线，并且通过所述多条字线向所述多个存储器单元发送行激活信号。
17.如权利要求16所述的存储器装置，其中所述第二逻辑包括刷新逻辑，用以当所述存储器装置被置于低功率状态时控制所述第一逻辑的至少一部分来操作所述多条字线以执行刷新操作从而保持所述多个存储器单元中存储的数据，在所述低功率状态下由于移除所述第三电源电压所述第三逻辑被断电。
18.如权利要求17所述的存储器装置，还包括至少一个插入IC，耦合到所述电路板承载的电接点的至少一个子集和所述至少一个DRAM IC的外部接口，用以至少缓冲在所述至少一个DRAM IC和存储器总线之间传输的信号的至少一个子集，其中所述至少一个插入IC由第三电源电压供电，并且当所述存储器装置被置于低功率状态时所述至少一个DRAM IC执行刷新操作来维持所述多个存储器单元中存储的数据，在所述低功率状态下，由于移除了第三电源电压所述至少一个插入IC被断电。
19.一种设备，包括：
处理器；
核心逻辑，提供耦合到所述处理器的存储器控制器，用以提供存储器总线；
提供第一电源电压的第一电源；
提供第二电源电压的第二电源；
耦合到所述核心逻辑的功率控制电路，用于有选择地提供第二电源电压；以及
至少一个DRAM IC，包括：
组织成二维阵列来存储数据的多个存储器单元，其中所述存储器单元通过耦合到所述多个存储器单元的多条位线接收和输出数据，并且通过耦合到所述多个存储器单元的多条字线而受到控制，其中所述存储器单元由第一电源电压供电；
第一逻辑，直接耦合到存储器单元以至少向所述存储器单元发送信号，其中第一逻辑由第一电源电压供电；以及
耦合到第一逻辑的第二逻辑，用以提供外部接口来接收命令和地址，以便从所述多个存储器单元中选择存储器单元来进行访问，并且在所选择的存储器单元中存储接收到的数据和输出从所选择的存储器单元中获取的数据，其中所述第二逻辑由第二电源电压供电。
20.如权利要求19所述的设备，其中所述至少一个DRAM IC的外部接口直接耦合到存储器总线。
21.如权利要求19所述的设备，其中所述第一逻辑耦合到多条字线，并且通过所述多条字线向所述多个存储器单元发送行激活信号。
22.如权利要求21所述的设备，其中所述第一逻辑包括刷新逻辑，用以当所述存储器装置被置于低功率状态时操作所述多条字线以执行刷新操作从而保持所述多个存储器单元中存储的数据，在所述低功率状态下由于移除所述第二电源电压所述第二逻辑被断电。
23.如权利要求22所述的设备，还包括至少一个插入IC，耦合到所述存储器总线的至少一个子集和所述至少一个DRAM IC的外部接口，用以至少缓冲在所述至少一个DRAM IC和存储器总线之间传输的信号的至少一个子集，其中所述至少一个插入IC由第二电源电压供电，并且当所述存储器装置被置于低功率状态时所述至少一个DRAMIC执行刷新操作来维持所述多个存储器单元中存储的数据，在所述低功率状态下，由于所述功率控制电路移除了第二电源电压所述至少一个插入IC被断电。
24.一种设备，包括：
处理器；
核心逻辑，提供耦合到所述处理器的存储器控制器，用以提供存储器总线；
提供第一电源电压的第一电源；
提供第二电源电压的第二电源；
提供第三电源电压的第三电源；
耦合到所述核心逻辑的功率控制电路，用于有选择地提供第三电源电压；以及
至少一个DRAM IC，包括：
组织成二维阵列来存储数据的多个存储器单元，其中所述存储器单元通过耦合到所述多个存储器单元的多条位线接收和输出数据，并且通过耦合到所述多个存储器单元的多条字线而受到控制，其中所述存储器单元由第一电源电压供电；
第一逻辑，直接耦合到存储器单元，用以至少向所述存储器单元发送信号，其中第一逻辑由第一电源电压供电；
耦合到第一逻辑的第二逻辑，用于控制第一逻辑的至少一部分，其中所述第二逻辑由第二电源电压供电；以及
耦合到第一逻辑的第三逻辑，用以提供外部接口来接收命令和地址，以便从多个存储器单元中选择存储器单元来进行访问，并且在所选择的存储器单元中存储接收到的数据和输出从所选择的存储器单元中获取的数据，其中所述第三逻辑由第三电源电压供电。
25.如权利要求24所述的设备，其中所述至少一个DRAM IC的外部接口直接耦合到存储器总线。
26.如权利要求24所述的设备，其中所述第一逻辑耦合到所述多条字线，并且通过所述多条字线向所述多个存储器单元发送行激活信号。
27.如权利要求26所述的设备，其中所述第二逻辑包括刷新逻辑，用以当所述存储器装置被置于低功率状态时控制所述第一逻辑的至少一部分来操作所述多条字线以执行刷新操作从而保持所述多个存储器单元中存储的数据，在所述低功率状态下由于所述功率控制电路移除所述第三电源电压所述第三逻辑被断电。
28.如权利要求27所述的设备，还包括至少一个插入IC，耦合到所述电路板承载的电接点的至少一个子集和所述至少一个DRAM IC的外部接口，用以至少缓冲在所述至少一个DRAM IC和存储器总线之间传输的信号的至少一个子集，其中所述至少一个插入IC由第三电源电压供电，并且当所述存储器装置被置于低功率状态时所述至少一个DRAM IC执行刷新操作来维持所述多个存储器单元中存储的数据，在所述低功率状态下，由于所述功率控制电路移除了第三电源电压所述至少一个插入IC被断电。
29.一种方法，包括：
信号通知存储器装置进入低功率状态，其中所述存储器装置包括组织为至少一个二维行和列阵列的多个存储器单元、至少向所述存储器单元发送信号的第一逻辑和提供外部接口的第二逻辑，其中所述存储器单元和第一逻辑由第一电源电压供电，所述第二逻辑由第二电源电压供电；
通过移除所述第二电源电压将所述第二逻辑断电；
执行至少一个刷新操作，其中所述第一逻辑通过字线通知所述多个存储器单元的一行，所述字线是所述多个存储器单元的该行以及所述第一逻辑所耦合到的字线；
通过提供第二电源电压为所述第二逻辑恢复第二电源电压；以及
信号通知所述存储器装置退出低功率状态。
30.如权利要求29所述的方法，还包括：
通过基本上与从第二逻辑移除功率同时地移除第二电源电压来将插入IC断电，其中所述插入IC耦合到所述存储器装置的外部存储器接口，并且由第二电源电压供电；
通过提供第二电源电压来恢复所述插入IC的功率。
31.一种包括代码的机器可访问介质，所述代码在由电子设备中的处理器执行时导致所述电子设备：
信号通知存储器装置进入低功率状态，其中所述存储器装置包括组织为至少一个二维行和列阵列的多个存储器单元、至少向所述存储器单元发送信号的第一逻辑和提供外部接口的第二逻辑，其中所述存储器单元和第一逻辑由第一电源电压供电，所述第二逻辑由第二电源电压供电；
通过移除所述第二电源电压将所述第二逻辑断电；
信号通知所述第一逻辑执行至少一个刷新操作，其中所述第一逻辑通过字线通知所述多个存储器单元的一行，所述字线是所述多个存储器单元的该行以及所述第一逻辑所耦合到的字线；
通过提供第二电源电压为所述第二逻辑恢复第二电源电压；
信号通知所述存储器装置退出低功率状态。
32.如权利要求31所述的机器可访问介质，还致使处理器：
通过基本上与从第二逻辑移除功率同时地移除第二电源电压来将插入IC断电，其中所述插入IC耦合到所述存储器装置的外部存储器接口，并且由第二电源电压供电；以及
通过提供第二电源电压来恢复所述插入IC的功率。
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