CN1941185A - 半导体存储装置 - Google Patents

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Abstract

一种使用于半导体存储装置中的内部信号产生器，其包括一内部读地址产生单元及一内部写地址产生单元。该内部读地址产生单元藉由将一外部地址延迟一短于一藉由半导体存储装置设定的附加延时的预定延时而产生多个读取延迟地址，并选择所述读取延迟地址中之一，藉此输出一内部读地址。该内部写地址产生单元藉由将该内部读地址延迟一短于一藉由该半导体存储装置设定的行地址选通(CAS)延时的预设延时而产生多个写入延迟地址，并选择所述写入延迟地址中之一，藉此输出一内部写地址。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别是本发明涉及一种用于降低功率消耗的半导体存储装置。
背景技术
在输入作用中指令(active command)并完成藉由该作用中指令导致的操作之后，典型半导体存储装置接收一读指令或一写指令。在下文中，该作用中指令的输入时序与该读指令或该写指令的输入时序之间的延迟称作tRCD。在tRCD之后还输入具有读指令或写指令的地址输入。
然而，对于包括DDR(双数据速率)2SDRAM(同步动态随机存取存储器)的半导体存储装置而言，可在任何时序甚至在tRCD之前设定读指令或写指令的输入时序。半导体存储装置在tRCD之前将读指令或写指令保持一预定时间，且在自作用中指令的时序经过tRCD之后产生分别对应于该读指令及该写指令的内部读指令或内部写指令。读指令或写指令的输入时序与内部读指令或内部写指令的产生时序之间的预定时间称作附加延时(AL)。另外，将具有该读指令或该写指令的地址输入保持该附加延时(AL)，且接着产生对应于该地址的内部地址。
举例而言，为了执行读取操作，DDR2 SDRAM在自读指令的输入时序经过附加延时之后产生一内部读地址及一内部读指令。在自该内部读指令及该内部读地址的产生时间经过一预定时间之后，DDR2 SDRAM开始读取有效数据。内部读指令及内部地址的产生时序与读取操作的启动时序之间的预定时间称作行地址选通(CAS)延时(CL)。在自读指令及读地址的输入时序经过附加延时(AL)及CAS延时(CL)之后，DDR2 SDRAM开始执行读取操作。藉由将CAS延时(CL)与附加延时(AL)相加而获得的值称作读取延时(RL)。
在写入操作的状况下，DDR2 SDRAM产生内部写指令及内部写地址，且在自读指令及地址的输入时序经过写入延时(WL)之后执行写入操作。该写入延时(WL)比读取延时(RL)少一个时钟。亦即，WL＝RL-1＝(AL+CL)-1。
发明内容
本发明的实施例是关于一种用于降低电流消耗的内部信号产生器。
根据本发明的一态样，提供一种使用于半导体存储装置中的内部信号产生器，其包括一内部读地址产生单元及一内部写地址产生单元。该内部读地址产生单元藉由将一外部地址延迟一短于由半导体存储装置设定的附加延时的预定延时而产生多个读取延迟地址，并选择所述读取延迟地址中之一，藉此输出一内部读地址。该内部写地址产生单元藉由将该内部读地址延迟一短于由半导体存储装置设定的行地址选通(CAS)延时的预定延时而产生多个写入延迟地址，并选择所述写入延迟地址中之一，藉此输出一内部写地址。
根据本发明的另一态样，提供一种半导体存储装置，其包括一内部信号产生单元及一驱动时钟产生单元。该内部信号产生单元藉由以同步于一驱动信号方式将一外部信号延迟一短于由半导体存储装置设定的延时的预定延时而产生多个延迟信号，并选择所述延迟信号中之一，藉此输出一内部信号。该驱动时钟产生单元响应于藉由该半导体存储装置设定的延时而输出一内部时钟作为驱动信号。
附图说明
图1为描述根据本发明的实施例的半导体存储装置的内部地址产生器的方块图；
图2A为描绘图1中所示附加时钟产生器的示意性电路图；
图2B为展示图1中所示锁存单元22的示意性电路图；
图2C为描述图1所示读地址产生单元中所包括的第一触发器的示意性电路图；
图2D为描述图1所示第一选择单元的示意性电路图；
图3为说明图1所示内部地址产生器的读取操作的时序图；
图4为说明图1所示内部地址产生器的写入操作的时序图；
图5为展示根据本发明的另一实施例的内部地址产生器的方块图；
图6为描绘图5所示第一触发器单元中的触发器的示意性电路图；
图7为描述根据本发明的又一实施例的内部地址产生器的方块图；以及
图8为描绘图7所示触发器的示意性电路图。
附图符号说明
1 锁存器
2 锁存器
10 驱动时钟产生单元
12 附加时钟产生器
14 CAS时钟产生器
20 读地址产生单元
22 锁存单元
22a 锁存器
24 第一触发器单元
24a 第一触发器
24b 触发器
24c 触发器
24d 触发器
24e 触发器
24f 锁存单元
26 第一选择单元
30 写地址产生单元
32 第二触发器单元
32a 触发器
32b 触发器
32c 触发器
32d 触发器
32e 触发器
32f 锁存单元
34 第二选择单元
40 输出单元
100 驱动时钟产生单元
200 读地址产生单元
220 锁存单元
240 第一触发器单元
241 第一触发器
241a 第一锁存器
241b 第二锁存器
242 第二触发器
243 第三触发器
244 触发器
245 触发器
246 锁存单元
260 第一选择单元
300 写地址产生单元
320 第二触发器单元
321 第一触发器
325 触发器
326 锁存单元
340 第二选择单元
400 输出驱动器/输出单元
500 读地址产生单元
520 锁存单元
540 输入控制单元
560 附加触发器单元
561 触发器
561a 第一锁存器
561b 第二锁存器
562 第二触发器
563 触发器
565 触发器
566 锁存单元
580 第一选择单元
具体实施方式
在下文中，将结合附图详细描述根据本发明的半导体存储装置。
图1为描述根据本发明的实施例的半导体存储装置的内部地址产生器的方块图。
该内部地址产生器包括驱动时钟产生单元10、读地址产生单元20、写地址产生单元30，以及输出单元40。
驱动时钟产生单元10分别响应零附加延时信号AL<0>或写入状态信号WTS，而基于内部时钟CLK输出附加驱动时钟AL_CLK或CAS驱动时钟CL_CLK。该零附加延时信号AL<0>为附加延时信号AL<0:N>的第一位，且在半导体存储装置的附加延时设定为零时钟时处于作用中状态。在写入操作期间启动写入状态信号WTS。读地址产生单元20响应于附加驱动时钟AL_CLK而延迟外部地址EXT_ADDR，并输出一对应于半导体存储装置的附加延时的内部读地址RD_IADD。写地址产生单元30响应于CAS驱动时钟CL_CLK而延迟内部读地址RD_IADD，并输出一对应于半导体存储装置的CAS延时的内部写地址WT_IADD。输出单元40响应于写入状态信号WTS而选择内部读地址RD_IADD及内部写地址WT_IADD中之一，藉此输出内部行地址CA。
驱动时钟产生单元10包括附加时钟产生器12及CAS时钟产生器14。当零附加延时信号AL<0>处于非作用中状态时，附加时钟产生器12基于内部时钟CLK而输出附加驱动时钟AL_CLK。当写入状态信号WTS处于作用中状态时，CAS时钟产生器14基于内部时钟CLK而输出CAS驱动时钟CL_CLK。
读地址产生单元20包括锁存单元22、第一触发器单元24，及第一选择单元26。该锁存单元22响应于读取/写入标记RDWT而锁存外部地址EXT_ADDR。当输入读指令RD或写指令WT时，该读取/写入标记RDWT处于作用中状态。第一触发器单元24接收锁存单元22的输出，并响应于附加驱动时钟AL_CLK而延迟该输出，藉此输出多个延迟地址B<1:N>。第一选择单元26响应对应于半导体存储装置的附加延时AL<0:N>的附加延时信号AL中的一经启动附加延时信号而选择延迟地址B<0:N>中之一，并输出内部读地址RD_IADD。第一延迟地址B<0>具有与外部地址EXT_ADDR相同的相位。换言之，将外部地址EXT_ADDR作为第一延迟地址B<0>输入至第一选择单元16。
第一触发器单元24包括相互串联连接的多个触发器24a至24e，以及锁存单元24f。第一触发器24a接收锁存单元22的输出。锁存单元24f连接至最末的触发器24e。
写地址产生单元30包括第二触发器单元32及第二选择单元34。该第二触发器单元32接收内部读地址RD_IADD，并响应于CAS驱动时钟CL_CLK而延迟该内部读地址RD_IADD，藉此输出多个CAS延迟地址。该第二选择单元34响应对应于半导体存储装置的CAS延时的CAS延时信号CL中的一经启动延时信号而选择所述CAS延迟地址中之一。
第二触发器单元32包括多个触发器32a至32e，以及锁存单元32f。第一触发器32a接收内部读地址RD_IADD。锁存单元32f连接至最末的触发器32e。
输出单元40除了接收内部读地址RD_IADD及内部写地址WT_IADD并响应于写入状态信号WTS而输出内部行地址CA以外，具有与第一及第二选择块26及34类似的电路。
图2A为描绘图1所示附加时钟产生器12的示意性电路图。
附加时钟产生器12包括第一反相器I1，及第一「与」(AND)门AD1。第一反相器I1使零附加延时信号AL<0>反相。第一「与」门AD1逻辑地组合第一反相器I1的输出及内部时钟CLK，藉此输出附加驱动时钟AL_CLK。当半导体存储装置的作用中延时设定为零个以上的时钟时，附加驱动时钟AL_CLK处于作用中状态。CAS时钟产生器14除了接收写入状态信号WTS及附加驱动时钟AL_CLK而非零附加延时信号AL<0>及内部时钟CLK以外，具有与附加时钟产生器12的电路类似的电路。
图2B为展示图1所示锁存单元22的示意性电路图。
锁存单元22包括第一传输门TG1及锁存器22a。当读取/写入标记RDWT作为逻辑高电平而处于作用中状态时，第一传输门TG1传输外部地址EXT_ADDR。当输入读指令或写指令时，该读取/写入标记RDWT处于作用中状态。锁存器22a锁存第一传输门TG1的输出。锁存单元22响应于读取/写入标记RDWT的启动而传输外部地址EXT_ADDR。分别包括于第一及第二触发器单元24及32中的锁存单元24f及32f具有与锁存单元22的电路类似的电路。
图2C为描述图1所示读地址产生单元20中所包括的第一触发器24a的示意性电路图。
第一触发器24a包括两个传输门TG2及TG3，及两个锁存器24a_1及24a_2。第二传输门TG2响应于逻辑低电平的附加驱动时钟AL_CLK而传输经由输入端子D输入的数据。第一锁存器24a_1反相并锁存第二传输门TG2的输出，且输出第一输出/Q。第三传输门TG3响应于逻辑高电平的附加驱动时钟AL_CLK而传输第一输出/Q。第二锁存器24a_2反相并锁存第三传输门TG3的输出，且输出第二输出Q。亦即，第一触发器24a输出与附加驱动时钟AL_CLK的下降边缘同步的第一输出/Q，及与附加驱动时钟AL_CLK的上升边缘同步的第二输出Q。第一触发器单元24及第二触发器单元32中所包括的其它触发器具有与第一触发器24a的电路类似的电路。
图2D为描述图1所示第一选择单元26的示意性电路图。
第一选择单元26包括多个传输门TG4至TG8。传输门TG4至TG8中每一个回应于对应的附加延时信号AL<0:N>而传输对应延迟地址B<0:N>。举例而言，当第二附加延时信号AL<1>作为逻辑高电平而处于作用中状态时，第五传输门TG5传输第一触发器24a的第一输出/Q，意即，第二延迟地址B<1>，藉此输出内部读地址RD_IADD。第二选择单元34及输出单元40具有与第一选择单元32的电路类似的电路。
图3为说明图1所示内部地址产生器的读取操作的时序图。
假定表示藉由一读指令RD输出的数据的数目的脉冲串(burst)长度为四，附加延时AL为四个时钟，且CAS延时为两个时钟。
首先，当输入读指令RD及地址ADDR时，与内部时钟CLK同步地启动外部读信号EXT_RD及外部地址EXT_ADDR。因为附加延时AL并非为零，所以驱动时钟产生单元10基于内部时钟CLK而输出附加驱动时钟AL_CLK。因为输入读指令RD，所以写入状态信号WTD处于非作用中状态。因此，驱动时钟产生单元10并不输出CAS驱动时钟CL_CLK。
锁存单元22响应于藉由读指令RD启动的读取/写入标记RDWT而传输外部地址EXT_ADDR。第一触发器单元24响应于附加驱动时钟AL_CLK而输出经串联启动的延迟地址B<0:N>。第一选择单元26响应与半导体存储装置的附加延时AL(意即，四个时钟)相对应的第五附加延时信号AL<4>而选择第五延迟地址B<4>，并输出内部读地址RD_IADD。输出单元40基于内部读地址RD_IADD而输出内部行地址CA。
亦即，在自外部地址EXT_ADDR的输入时序起经过对应于半导体存储装置的附加延时AL的4个时钟之后，启动内部行地址CA。在自外部读信号EXT_RD的输入时序起经过对应于选定附加延时信号的4个时钟(意即，AL<4>)之后，启动内部读指令IRD。
驱动时钟产生单元10中的CAS时钟产生器14并不启动CAS驱动时钟CL_CLK。因此，不启动写地址产生单元30中的第二触发器单元32，且因此不启动内部写地址WT_IADD。
在自内部读指令IRD的启动时序起经过对应于半导体存储装置的CAS延时AL的两个时钟之后，输出四个位地址D0至D3。
图4为说明图1所示内部地址产生器的写入操作的时序图。
如在图3所示的状况下，假定表示藉由一读指令RD输出的数据位的数目的脉冲串长度为四，附加延时AL为四个时钟，且CAS延时为两个时钟。
首先，当输入写指令WT及地址时，启动外部写信号EXT_WT及外部地址EXT_ADDR。因为附加延时AL并非为零，所以驱动时钟产生单元10基于内部时钟CLK而输出附加驱动时钟AL_CLK。另外，驱动时钟产生单元10响应写入状态信号WTS的启动而基于附加驱动时钟AL_CLK输出CAS驱动时钟CL_CLK。
锁存单元22响应于藉由写指令WT启动的读取/写入标记RDWT而传输外部地址EXT_ADDR。第一触发器单元24响应于附加驱动时钟AL_CLK而输出串联启动的延迟地址B<0:N>。第一选择单元26响应与半导体存储装置的附加延时AL(意即，四个时钟)相对应的第五附加延时信号AL<4>而选择第五延迟地址B<4>，并输出内部读地址RD_IADD。
写地址产生单元30中的第二触发器单元32响应于CAS驱动时钟CL_CLK而输出串联启动的多个CAS延迟地址。第二选择单元34对应于第二CAS延时CL<2>而选择CAS延迟地址中之一，并输出内部写地址WT_IADD。输出单元40响应写入状态信号WTS而基于内部写地址WT_IADD输出内部行地址CA。
亦即，在自外部地址EXT_ADDR的输入时序起经过对应于半导体存储装置的写入延时WL的5个时钟之后，启动内部行地址CA。另外，在自外部写信号EXT_WT的输入时序起经过5个时钟之后，启动内部写指令IWT。以内部写指令IWT的启动时序开始输入数据D0至D3。
在未参考附加延时AL及CAS延时CL的情况下，图1所示内部地址产生器驱动第一及第二触发器单元24及32中的所有触发器。举例而言，在读取操作的状况下，当附加延时AL为四个时钟且CAS延时CL为两个时钟时，内部地址产生器使用第一触发器单元24中的四个触发器，意即，第一至第四触发器。在写入操作的状况下，内部地址产生器使用五个触发器，亦即，第一触发器单元24中的第一至第四触发器，及第二触发器单元32中的第一触发器。然而，内部地址产生器驱动包括未被使用的这些触发器在内的所有触发器。因此，内部地址产生器的功率消耗较为浪费。
图5为展示根据本发明的实施例的内部地址产生器的方块图。
该内部地址产生器包括驱动时钟产生单元100、读地址产生单元200、写地址产生单元300，及输出单元400。
驱动时钟产生单元100分别响应于零附加延时信号AL<0>及写入状态信号WTS而基于内部时钟CLK输出附加驱动时钟AL_CLK或CAS驱动时钟CL_CLK。读地址产生单元200响应与附加驱动时钟AL_CLK同步的附加延时信号AL<1:N-1>而延迟外部地址EXT_ADDR，并输出对应于半导体存储装置的附加延时的内部读地址RD_IADD。写地址产生单元300响应与CAS驱动时钟CL_CLK同步的CAS延时信号CL<2:N-1>而延迟内部读地址RD_IADD，并输出对应于半导体存储装置的CAS延时的内部写地址WT_IADD。输出单元400响应于写入状态信号WTS而选择内部读地址RD_IADD及内部写地址WT_IADD中之一，并输出内部行地址CA。
驱动时钟产生单元100包括附加时钟产生器及CAS时钟产生器。当零附加延时信号AL<0>处于非作用中状态时，附加时钟产生器基于内部时钟CLK而输出附加驱动时钟AL_CLK。当写入状态信号WTS处于作用中状态时，CAS时钟产生器基于内部时钟CLK而输出CAS驱动时钟CL_CLK。
读地址产生单元200包括锁存单元220、第一触发器单元240，及第一选择单元260。该锁存单元220响应于读取/写入标记RDWT而锁存外部地址EXT_ADDR。第一触发器单元240接收锁存单元220的输出，并响应于附加驱动时钟AL_CLK而延迟该输出，且藉此输出多个延迟地址。第一选择单元260响应于附加延时信号AL<0:N>中的一作用中附加延时信号而选择所述延迟地址中之一，并输出内部读地址RD_IADD。
第一触发器单元240包括相互串联连接的多个触发器(例如，241)，及锁存单元246。第一触发器241接收锁存单元22的输出。每一触发器延迟经由输入端子D输入的输入信号，并经由其第二输出端子/Q输出第二输出，且经由其第一输出端子Q输出第一输出。将第二输出/Q作为延迟地址予以输出。锁存单元246接收最末触发器245的第一输出，并输出最末延迟地址B<N>。
写地址产生单元300包括第二触发器单元320，及第二选择单元340。该第二触发器单元320接收内部读地址RD_IADD，并响应于CAS驱动时钟CL_CLK而延迟内部读地址RD_IADD，藉此输出多个CAS延迟地址。第二选择单元340响应于CAS延时信号CL<2:N>中的一经启动延时信号而选择所述CAS延迟地址中之一。
第二触发器单元320包括多个触发器(例如，321)，及一锁存单元326。第一触发器321经由其输入端子D而接收内部读地址RD_IADD。每一触发器经由其输入端子D接收一输入信号，并经由其第二输出端子/Q输出第二输出，且经由其第一输出端子Q输出第一输出。第二输出作为CAS延迟地址予以输出。锁存单元32f接收最末触发器325的第一输出，并输出最末的CAS延迟地址。
图6为描绘图5所示第一触发器单元240中的触发器的示意性电路图。
第一触发器单元240及第二触发器单元320中所包括的每一触发器具有与图6所示结构类似的结构。
如图所示，第一触发器241包括两个传输门TG9及TG10，及两个锁存器241a及241b。第九传输门TG9响应于逻辑低电平的附加驱动时钟AL_CLK而传输经由其输入端子D输入的输入信号。第一锁存器241a锁存第九传输门TG9的输出，且当重设信号RST处于非作用中状态时经由第二输出端子/Q将第二输出作为延迟地址予以输出。当重设信号RST处于作用中状态时，第一锁存器241a将第二输出重设为逻辑高电平。第十传输门TG10响应于逻辑高电平的附加驱动时钟AL_CLK而传输第一锁存器241a的输出。第二锁存器241b锁存第十传输门TG10的输出，且当重设信号RST处于非作用中状态时经由第一输出端子Q输出第一输出。当重设信号RST处于作用中状态时，第二锁存器241b将第一输出重设为逻辑低电平。
第一锁存器241a包括两个反相器I2及I3，及第一「与非」(NAND)门ND1。第二反相器I2使重设信号RST反相。第一「与非」门ND1逻辑地组合第二反相器I2的输出及第九传输门TG9的输出。第三反相器I3使第一「与非」门ND1的输出反相。第三反相器I3的输出端子连接至第九传输门TG9的输出端子。第二锁存器241b包括第一「或非」(NOR)门NR1及第四反相器I4。第一「或非」门NR1逻辑地组合重设信号RST及第十传输门TG10的输出。第四反相器I4使第一「或非」门NR1的输出反相。第四反相器I4的输出端子连接至第十传输门TG10的输出端子。
当重设信号RST处于作用中状态时，第一触发器241将第一输出重设为逻辑低电平，且将第二输出重设为逻辑高电平。当重设信号RST处于非作用中状态时，第一触发器241与附加驱动时钟AL_CLK的下降边缘同步地经由第二输出端子/Q输出一输入信号。第一触发器241与附加驱动时钟AL_CLK的上升边缘同步地经由第一输出端子Q输出该输入信号。当重设信号RST处于作用中状态时，关闭第一触发器单元240中所包括的用于接收逻辑低电平的第一输出的其它触发器(例如，242、243、244及245)。重设信号RST对应于附加延时信号AL<1:N-1>。
举例而言，当半导体存储装置的附加延时设定为三个时钟，且输入读指令RD及外部地址EXT_ADDR时，驱动时钟产生单元100启用附加驱动时钟AL_CLK。因为写入状态信号WTS处于非作用中状态，所以CAS驱动时钟CL_CLK处于非作用中状态。锁存单元220响应于藉由读指令RD的输入而启用的读取/写入标记RDWT来锁存外部地址EXT_ADDR。因为半导体存储装置的附加延时设定为三个时钟，所以第四附加延时信号AL<3>处于作用中状态，且第二及第三附加延时信号AL<1>及AL<2>处于非作用中状态。因此，第一及第二触发器241及242串联开启，并响应于附加驱动时钟AL_CLK而串联输出延迟地址B<1>及B<2>。将接收第四附加延时信号AL<3>的第三触发器243的第一输出重设为逻辑低电平。因此，连接于第三触发器243之后的触发器(例如244及245)关闭。第一选择单元260选择一对应于第四附加延时信号AL<3>的延迟地址，并将其作为内部读地址RD_IADD予以输出。内部读地址经由输出驱动器400作为内部行地址CA予以输出。
如上所述，本发明的内部地址产生器藉由使用由附加延时信号AL及CAS延时信号CL重设的触发器而降低电流消耗。亦即，关闭未用于产生对应于半导体存储装置的附加延时或CAS延时的延迟地址的触发器，且因此可降低由所述触发器消耗的电流。当图5所示内部地址产生器分别提供用于外部地址EXT_ADDR中的每一位时，本发明显著增加了电流消耗效应。
图7为描述根据本发明的另一实施例的内部地址产生器的方块图。
在图7中，藉由相同参考数字表示与图5中所述组件相同或类似的组件，且将不再对其进行详细描述，以避免冗余。图7所示内部地址产生器中所包括的驱动时钟产生单元100、写地址产生单元300，及输出单元400与图5中所示的所述单元类似。读地址产生单元500的内部结构与图5中所示的内部结构不同。
读地址产生单元500包括锁存单元520、输入控制单元540、附加触发器单元560，及第一选择单元580。该锁存单元响应于读取/写入标记RDWT而锁存外部地址EXT_ADDR。输入控制单元540传输藉由零附加延时信号AL<0>控制的锁存单元520的输出。附加触发器单元560接收输入控制单元540的输出，并响应于附加驱动时钟AL_CLK而延迟该输出，藉此输出多个延迟地址。第一选择单元580响应于附加延时信号AL<0:N>中的一作用中附加延时信号而选择所述延迟地址中之一，并输出内部读地址RD_IADD。
输入控制单元540包括第五反相器I5及第二「或非」门NR2。第五反相器I5使锁存单元520的输出反相。第二「或非」门NR2逻辑地组合第五反相器I5的输出及零附加延时信号AL<0>。附加触发器单元560包括多个触发器(例如，561)及一锁存单元566。藉由对应附加延时信号(例如，AL<1>)重设的每一触发器(例如，561)经由其输入端子D接收一输入信号，并响应于附加驱动时钟AL_CLK而分别经由第一及第二输出端子Q及/Q输出第一及第二输出。经由第二输出端子/Q输出的每一触发器的第二输出为延迟地址。锁存单元566锁存最末触发器565的第一输出，并输出最末的延迟地址。
图8为描绘图7所示触发器的示意性电路图。
触发器(例如，561)包括两个传输门TG11及TG12，以及两个锁存器561a及561b。第十一传输门TG11响应于逻辑低电平的附加驱动时钟AL_CLK而传输输入信号。第一锁存器561a锁存第十一传输门TG11的输出，并经由第二输出端子/Q将其作为延迟地址予以输出。第十二传输门TG12响应于逻辑高电平的附加驱动时钟AL_CLK而传输第十二传输门TG12的输出。第二锁存器561b在重设信号RST处于作用中状态时重设触发器的第一输出，且在重设信号RST处于非作用中状态时锁存及输出第十二传输门TG12的输出。第二锁存器561b包括第三「或非」门NR3及第六反相器I6。第三「或非」门NR3逻辑地组合重设信号RST及第十二传输门TG12的输出。第六反相器I6使第三「或非」门NR3的输出反相。将第六反相器I6的输出端子连接至第十二传输门TG12的输出端子。
当重设信号作为逻辑高电平而处于作用中状态时，图8所示的触发器将第一输出重设为逻辑低电平。当重设信号处于非作用中状态时，触发器与附加驱动时钟AL_CLK的下降边缘同步地经由第二输出端子/Q并与附加驱动时钟AL_CLK的上升边缘同步地经由第一输出端子Q输出输入信号。类似于图6中所示的触发器，藉由对应附加延时信号来重设图8中所示的触发器。举例而言，当半导体存储装置的附加延时设定为两个时钟时，第三附加延时信号AL<2>处于作用中状态。将接收第三附加延时信号AL<2>的第二触发器562的第一输出重设为逻辑低电平。因此，连接于第二触发器562及锁存单元566之后的触发器(例如，563)被关闭。因此，使用图8所示的触发器的内部地址产生器能够降低电流消耗。
尽管在上文提及的实施例中内部地址产生器仅用于产生内部行地址，但本发明亦用于产生内部指令及内部存储库地址。
本发明藉由使用由对应的附加延时及CAS延时重设的延迟组件而降低了电流消耗。
本申请含有与分别在2005年9月29日及2005年12月29日于韩国专利局申请的韩国专利申请第2005-091582号及第2005-133960号有关的主旨，所述专利申请的全部内容作为参考在此引用。
尽管已参考特定实施例对本发明进行了描述，但本领域的技术人员将明显看出在不偏离本发明的权利要求所界定的本发明的精神及范畴的情况下，可进行各种改变及修正。

Claims (51)

1.一种使用于半导体存储装置中的内部信号产生器，其包含：
一内部读地址产生单元，其配置为以藉由将一外部地址延迟一短于一藉由该半导体存储装置设定的附加延时的预定延时而产生多个读取延迟地址，并选择所述读取延迟地址中之一，藉此输出一内部读地址；以及
一内部写地址产生单元，其配置为以藉由将该内部读地址延迟一短于一藉由该半导体存储装置设定的行地址选通(CAS)延时的预设延时而产生多个写入延迟地址，并选择所述写入延迟地址中之一，藉此输出一内部写地址。
2.如权利要求1的内部信号产生器，进一步包含：
一驱动时钟产生单元，其配置为以产生分别输入至该内部读地址产生单元及该内部写地址产生单元的一附加驱动时钟及一CAS驱动时钟；以及
一输出驱动器，其配置为以选择该内部读地址及该内部写地址中之一，藉此输出一内部地址。
3.如权利要求2的内部信号产生器，其中该内部读地址产生单元包括：
一输入锁存单元，其配置为以响应一在输入一外部读指令或一外部写指令时被启用的读取/写入标记而锁存该外部地址；
一读取触发器单元，其配置为以藉由将该外部地址延迟该预定延时而产生该多个读取延迟地址；以及
一读取选择单元，其配置为以选择所述读取延迟地址中对应于一具有关于该附加延时的信息的附加延时信号的一读取延迟地址，藉此输出该内部读地址。
4.如权利要求3的内部信号产生器，其中该读取触发器单元包括：
相互串联连接的多个附加触发器，其每一个分别经由一第一输出端子及一第二输出端子而输出一第一输出及一第二输出，其中该第一输出传输至下一附加触发器的一输入端子，且该第二输出作为该读取延迟地址予以输出；以及
一附加锁存单元，其配置为以响应于该附加驱动时钟而将最末附加触发器的该第一输出作为一对应读取延迟地址予以输出，
其中该第一附加触发器接收该输入锁存单元的一输出，且该多个附加触发器藉由对应附加延时信号予以分别重设。
5.如权利要求4的内部信号产生器，其中所述附加触发器中每一个回应于该对应附加延时信号的启动而重设该第一输出及该第二输出，且在撤销该对应附加延时信号时，以同步于该附加驱动时钟的一下降边缘方式经由一第二输出端子，或以同步于该附加驱动时钟的一上升边缘方式经由一第一输出端子，而输出一输入信号。
6.如权利要求4的内部信号产生器，其中所述附加触发器中每一个回应于该对应附加延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应附加延时信号时，以同步于该附加驱动时钟的一上升边缘方式经由该第二输出端子，及以同步于该附加驱动时钟的一下降边缘方式经由该第一输出端子，而输出一输入信号。
7.如权利要求5的内部信号产生器，其中所述附加触发器中每一个包括：
一第一传输门，其用于响应于一第一逻辑电平的该附加驱动时钟而传输该输入信号；
一第一锁存器，其用于在启动一重设信号时将该第二输出重设为一第二逻辑电平，及在撤销该重设信号时锁存该第一传输门的一输出，藉此经由该第二输出端子将该输出作为该读取延迟地址予以输出；
一第二传输门，其用于响应于该第二逻辑电平的该附加驱动时钟而传输该第一锁存器的一输出；以及
一第二锁存器，其用于在启动该重设信号时将该第一输出重设为该第一逻辑电平，及在撤销该重设信号时锁存该第二传输门的一输出，以输出该第一输出，
其中该重设信号为该对应附加延时信号。
8.如权利要求7的内部信号产生器，其中该第一锁存器包括：
一第一反相器，其用于使该重设信号反相；
一「与非」门，其用于逻辑地组合该第一反相器的一输出及该第一传输门的该输出；及
一第二反相器，其用于使该「与非」门的一输出反相，其中该第二反相器的一输出端子连接至该第一传输门的一输出端子。
9.如权利要求8的内部信号产生器，其中该第二锁存器包括：
一「或非」门，其用于逻辑地组合该重设信号及该第二传输门的该输出；及
一第三反相器，其用于使该「或非」门的一输出反相，其中该第三反相器的一输出端子连接至该第二传输门的一输出端子。
10.如权利要求9的内部信号产生器，其中该驱动时钟产生单元包括：
一附加驱动时钟产生单元，其配置为以在撤销一零附加延时信号时将一内部时钟作为该附加驱动时钟予以输出；以及
一CAS驱动时钟产生单元，其配置为以在撤销一写入状态信号时将一内部时钟作为该CAS驱动时钟予以输出，
其中当该附加延时设定为零时钟时启动该零附加延时信号，且当该半导体存储装置执行一写入操作时启动该写入状态信号。
11.如权利要求10的内部信号产生器，其中该附加驱动时钟产生单元包括：
一第四反相器，其用于使该零附加延时信号反相；以及
一第一「与」门，其用于逻辑地组合该内部时钟及该第四反相器的一输出，以输出该附加驱动时钟。
12.如权利要求11的内部信号产生器，其中该CAS驱动时钟产生单元包括：
一第五反相器，其用于使该写入状态信号反相；以及
一第二「与」门，其用于逻辑地组合该附加驱动时钟及该第五反相器的一输出，以输出该CAS驱动时钟。
13.如权利要求5的内部信号产生器，其中该内部写地址产生单元包括：
一写入触发器单元，其配置为以藉由将该内部读地址延迟该预设延时而产生该多个写入延迟地址；以及
一写入选择单元，其配置为以选择所述写入延迟地址中对应于一具有关于该CAS延时的信息的CAS延时信号的一写入延迟地址，藉此输出该内部写地址。
14.如权利要求13的内部信号产生单元，其中该写入触发器单元包括：
相互串联连接的多个CAS触发器，其每一个分别经由一第一输出端子及一第二输出端子而输出一第一输出及一第二输出，其中该第一输出传输至下一CAS触发器的一输入端子，且该第二输出作为该写入延迟地址予以输出；及
一CAS锁存单元，其配置为以响应于该CAS驱动时钟而将最末CAS触发器的该第一输出作为一对应写入延迟地址予以输出，
其中该第一CAS触发器接收该内部读地址，且该多个CAS触发器藉由对应CAS延时信号予以分别重设。
15.如权利要求14的内部信号产生单元，其中所述CAS触发器中每一个回应于该对应CAS延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应CAS延时信号时，以同步于该CAS驱动时钟的一下降边缘方式经由该第二输出端子，及以同步于该CAS驱动时钟的一上升边缘方式经由该第一输出端子，而输出一输入信号。
16.如权利要求14的内部信号产生器，其中所述CAS触发器中每一个回应于该对应CAS延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应CAS延时信号时，以同步于该CAS驱动时钟的一上升边缘方式经由该第二输出端子，及以同步于该CAS驱动时钟的一下降边缘方式经由该第一输出端子，而输出一输入信号。
17.如权利要求15的内部信号产生器，其中所述CAS触发器中每一个包括：
一第一传输门，其用于响应于一第一逻辑电平的该CAS驱动时钟而传输该输入信号；
一第一锁存器，其用于当启动该重设信号时将该第二输出重设为一第二逻辑电平，及在撤销该重设信号时锁存该第一传输门的一输出，藉此经由该第二输出端子输出该写入延迟地址；
一第二传输门，其配置为以响应于该第二逻辑电平的该CAS驱动时钟而传输该第一锁存器的一输出；以及
一第二锁存器，其用于当启动该重设信号时将该第一输出重设为该第一逻辑电平，及在撤销该重设信号时锁存该第二传输门的一输出，藉此输出该第一输出，
其中该重设信号为该对应CAS延时信号。
18.如权利要求17的内部信号产生器，其中该第一锁存器包括：
一第一反相器，其用于使该重设信号反相；
一「与非」门，其用于逻辑地组合该第一反相器的一输出及该第一传输门的该输出；以及
一第二反相器，其用于使该「与非」门的一输出反相，其中该第二反相器的一输出端子连接至该第一传输门的一输出端子。
19.如权利要求18的内部信号产生器，其中该第二锁存器包括：
一「或非」门，其用于逻辑地组合该重设信号及该第二传输门的该输出；及
一第三反相器，其用于使该「或非」门的一输出反相，其中该第三反相器的一输出端子连接至该第二传输门的一输出端子。
20.如权利要求19的内部信号产生器，其中该驱动时钟产生单元包括：
一附加驱动时钟产生单元，其配置为以在撤销一零附加延时信号时将一内部时钟作为该附加驱动时钟予以输出；以及
一CAS驱动时钟产生单元，其配置为以在撤销一写入状态信号时将一内部时钟作为该CAS驱动时钟予以输出，
其中当该附加延时设定为零时钟时启动该零附加延时信号，且当该半导体存储装置执行一写入操作时启动该写入状态信号。
21.如权利要求20的内部信号产生器，其中该附加驱动时钟产生单元包括：
一第四反相器，其用于使该零附加延时信号反相；以及
一「与」门，其用于逻辑地组合该内部时钟及该第四反相器的一输出，以输出该附加驱动时钟。
22.如权利要求21的内部信号产生器，其中该CAS驱动时钟产生单元包括：
一第五反相器，其用于使该写入状态信号反相；以及
一第二「与」门，其用于逻辑地组合该附加驱动时钟及该第五反相器的一输出，以输出该CAS驱动时钟。
23.如权利要求2的内部信号产生器，其中该内部读地址产生单元包括：
一输入锁存单元，其配置为以响应于一在输入一外部读指令或一外部写指令时被启用的读取/写入标记而锁存该外部地址；
一输入控制单元，其配置为以在一于该附加延时设定为零时钟时被启用的零附加延时信号的控制下传输该输入锁存单元的一输出；
一读取触发器单元，其配置为以藉由将该外部地址延迟该预定延时而产生该多个读取延迟地址；以及
一读取选择单元，其配置为以选择所述读取延迟地址中对应于一具有关于该附加延时的信息的附加延时信号的一读取延迟地址，藉此输出该内部读地址。
24.如权利要求23的内部信号产生器，其中该输入控制单元包括：
一第一反相器，其用于使该输入锁存单元的该输出反相；以及
一第一「或非」门，其用于逻辑地组合该零附加延时信号及该第一反相器的一输出。
25.如权利要求24的内部信号产生器，其中该读取触发器单元包括：
相互串联连接的多个附加触发器，其每一个分别经由一第一输出端子及一第二输出端子而输出一第一输出及一第二输出，其中该第一输出传输至该下一附加触发器的一输入端子，且该第二输出作为该读取延迟地址予以输出；以及
一附加锁存单元，其配置为以响应于该附加驱动时钟而将最末附加触发器的该第一输出作为最末读取延迟地址予以输出，
其中该第一附加触发器接收该输入锁存单元的一输出，且该多个附加触发器藉由对应附加延时信号予以分别重设。
26.如权利要求25的内部信号产生器，其中所述附加触发器中每一个回应于该对应附加延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应附加延时信号时，以同步于该附加驱动时钟的一下降边缘方式经由一第二输出端子，或以同步于该附加驱动时钟的一上升边缘方式经由一第一输出端子，而输出一输入信号。
27.如权利要求25的内部信号产生器，其中所述附加触发器中每一个回应于该对应附加延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应附加延时信号时，以同步于该附加驱动时钟的一上升边缘方式经由该第二输出端子，及以同步于该附加驱动时钟的一下降边缘方式经由该第一输出端子，而输出一输入信号。
28.如权利要求26的内部信号产生器，其中所述附加触发器中每一个包括：
一第一传输门，其用于响应于一第一逻辑电平的该附加驱动时钟而传输该输入信号；
一第一锁存器，其用于重设、锁存该第一传输门的一输出，以经由该第二输出端子输出该读取延迟地址；
一第二传输门，其用于响应于该第二逻辑电平的该附加驱动时钟而传输该第一锁存器的一输出；以及
一第二锁存器，其用于在启动该重设信号时将该第一输出重设为该第一逻辑电平，及在撤销该重设信号时锁存该第二传输门的一输出，藉此输出该第一输出，
其中该重设信号为该对应附加延时信号。
29.如权利要求28的内部信号产生器，其中该第一锁存器包括：
一第二反相器，其用于使该第一传输门的该输出反相；以及
一第三反相器，其用于使该第二反相器的一输出反相，其中该第三反相器的一输出端子连接至该第二反相器的一输入端子。
30.如权利要求29的内部信号产生器，其中该第二锁存器包括：
一第二「或非」门，其用于逻辑地组合该重设信号及该第二传输门的该输出；及
一第四反相器，其用于使该第二「或非」门的一输出反相，其中该第四反相器的一输出端子连接至该第二传输门的一输出端子。
31.如权利要求30的内部信号产生器，其中该驱动时钟产生单元包括：
一附加驱动时钟产生单元，其配置为以在撤销一零附加延时信号时将一内部时钟作为该附加驱动时钟予以输出；以及
一CAS驱动时钟产生单元，其配置为以在撤销一写入状态信号时将一内部时钟作为该CAS驱动时钟予以输出，
其中当该附加延时设定为零时钟时启动该零附加延时信号，且当该半导体存储装置执行一写入操作时启动该写入状态信号。
32.如权利要求31的内部信号产生器，其中该附加驱动时钟产生单元包括：
一第五反相器，其用于使该零附加延时信号反相；以及
一第一「与」门，其用于逻辑地组合该内部时钟及该第五反相器的一输出，以输出该附加驱动时钟。
33.如权利要求32的内部信号产生器，其中该CAS驱动时钟产生单元包括：
一第六反相器，其用于使该写入状态信号反相；以及
一第二「与」门，其用于逻辑地组合该附加驱动时钟及该第六反相器的一输出，以输出该CAS驱动时钟。
34.如权利要求26的内部信号产生器，其中该内部写地址产生单元包括：
一写入触发器单元，其配置为以藉由将该内部读地址延迟该预设延时而产生该多个写入延迟地址；以及
一写入选择单元，其配置为以选择所述写入延迟地址中对应于一具有关于该CAS延时的信息的CAS延时信号的一写入延迟地址，藉此输出该内部写地址。
35.如权利要求34的内部信号产生单元，其中该写入触发器单元包括：
相互串联连接的多个CAS触发器，其每一个分别经由一第一输出端子及一第二输出端子而输出一第一输出及一第二输出，其中该第一输出传输至该下一CAS触发器的一输入端子，且该第二输出作为该写入延迟地址予以输出；以及
一CAS锁存单元，其配置为以响应于该CAS驱动时钟而将最末CAS触发器的该第一输出作为一对应写入延迟地址予以输出，
其中该第一CAS触发器接收该内部读地址，且该多个CAS触发器藉由对应的CAS延时信号予以分别重设。
36.如权利要求35的内部信号产生单元，其中所述CAS触发器中每一个回应于该对应CAS延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应CAS延时信号时，以同步于该CAS驱动时钟的一下降边缘方式经由该第二输出端子，及以同步于该CAS驱动时钟的一上升边缘方式经由该第一输出端子，而输出一输入信号。
37.如权利要求36的内部信号产生器，其中所述CAS触发器中每一个回应于该对应CAS延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应CAS延时信号时，以同步于该CAS驱动时钟的一上升边缘方式经由该第二输出端子，及以同步于该CAS驱动时钟的一下降边缘方式经由该第一输出端子，而输出一输入信号。
38.如权利要求37的内部信号产生器，其中所述CAS触发器中每一个包括：
一第一传输门，其用于响应于一第一逻辑电平的该CAS驱动时钟而传输该输入信号；
一第一锁存器，其用于在启动该重设信号时将该第二输出重设为一第二逻辑电平，及在撤销该重设信号时锁存该第一传输门的一输出，藉此经由该第二输出端子而输出该写入延迟地址；
一第二传输门，其用于响应于该第二逻辑电平的该CAS驱动时钟而传输该第一锁存器的一输出；以及
一第二锁存器，其用于在启动该重设信号时将该第一输出重设为该第一逻辑电平，及在撤销该重设信号时锁存该第二传输门的一输出，藉此输出该第一输出，
其中该重设信号为该对应CAS延时信号。
39.如权利要求38的内部信号产生器，其中该第一锁存器包括：
一第二反相器，其用于使该重设信号反相；
一第一「与非」门，其用于逻辑地组合该第二反相器的一输出及该第一传输门的该输出；以及
一第三反相器，其用于使该第一「与非」门的一输出反相，其中该第三反相器的一输出端子连接至该第一传输门的一输出端子。
40.如权利要求39的内部信号产生器，其中该第二锁存器包括：
一第二「或非」门，其用于逻辑地组合该重设信号及该第二传输门的该输出；及
一第四反相器，其用于使该第二「或非」门的一输出反相，其中该第四反相器的一输出端子连接至该第二传输门的一输出端子。
41.如权利要求40的内部信号产生器，其中该驱动时钟产生单元包括：
一附加驱动时钟产生单元，其配置为以在撤销一零附加延时信号时将一内部时钟作为该附加驱动时钟予以输出；及
一CAS驱动时钟产生单元，其配置为以在撤销一写入状态信号时将一内部时钟作为该CAS驱动时钟予以输出，
其中当该附加延时设定为零时钟时启动该零附加延时信号，且当该半导体存储装置执行一写入操作时启动该写入状态信号。
42.如权利要求41的内部信号产生器，其中该附加驱动时钟产生单元包括：
一第五反相器，其用于使该零附加延时信号反相；以及
一第一「与」门，其用于逻辑地组合该内部时钟及该第五反相器的一输出，以输出该附加驱动时钟。
43.如权利要求42的内部信号产生器，其中该CAS驱动时钟产生单元包括：
一第六反相器，其用于使该写入状态信号反相；以及
一第二「与」门，其用于逻辑地组合该附加驱动时钟及该第六反相器的一输出，以输出该CAS驱动时钟。
44.一种半导体存储装置，其包含：
一内部信号产生单元，其配置为以藉由以同步于一驱动时钟方式将一外部信号延迟一短于一藉由该半导体存储装置设定的延时的预定延时而产生多个延迟信号，并选择所述延迟信号中之一以输出一内部信号；以及
一驱动时钟产生单元，其配置为以回应于藉由该半导体存储装置设定的该延时而将一内部时钟作为该驱动时钟予以输出。
45.如权利要求44的半导体存储装置，其中该内部信号产生单元包括：
一触发器单元，其配置为以藉由将该外部信号延迟该预定延时而产生该多个延迟信号；以及
一选择单元，其配置为以选择所述延迟信号中对应于一具有关于该延时的信息的延时信号的一延迟信号，藉此输出该内部信号。
46.如权利要求45的内部信号产生器，其中该触发器单元包括：
相互串联连接的多个触发器，其每一个分别经由一第一输出端子及一第二输出端子而输出一第一输出及一第二输出，其中该第一输出传输至下一触发器的一输入端子，且该第二输出作为该延迟信号予以输出；以及
一锁存单元，其配置为以响应于该驱动时钟而将最末触发器的该第一输出作为最末延迟信号予以输出，
其中该第一触发器接收该外部信号，且该多个触发器藉由对应延时信号予以分别重设。
47.如权利要求46的内部信号产生器，其中所述触发器中每一个回应于该对应延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应延时信号时，以同步于该驱动时钟的一下降边缘方式经由该第二输出端子，或以同步于该驱动时钟的一上升边缘方式经由该第一输出端子，而输出一输入信号。
48.如权利要求46的内部信号产生器，其中所述触发器中每一个回应于该对应延时信号的该启动而重设该第一输出及该第二输出，且在撤销该对应延时信号时，以同步于该驱动时钟的一上升边缘方式经由该第二输出端子，及以同步于该驱动时钟的一下降边缘方式经由该第一输出端子，而输出一输入信号。
49.如权利要求47的内部信号产生器，其中所述触发器中每一个包括：
一第一传输门，其响应于一第一逻辑电平的该驱动时钟而传输该输入信号；
一第一锁存器，其用于在启动一重设信号时将该第二输出重设为一第二逻辑电平，及在撤销该重设信号时锁存该第一传输门的一输出，以经由该第二输出端子输出该延迟信号；
一第二传输门，其用于响应于该第二逻辑电平的该驱动时钟而传输该第一锁存器的一输出；以及
一第二锁存器，其用于在启动该重设信号时将该第一输出重设为该第一逻辑电平，及在撤销该重设信号时锁存该第二传输门的一输出，以输出该第一输出，
其中该重设信号为该对应延时信号。
50.如权利要求49的内部信号产生器，其中该第一锁存器包括：
一第一反相器，其用于使该重设信号反相；
一「与非」门，其用于逻辑地组合该第一反相器的一输出及该第一传输门的该输出；以及
一第二反相器，其用于使该「与非」门的一输出反相，其中该第二反相器的一输出端子连接至该第一传输门的一输出端子。
51.如权利要求50的内部信号产生器，其中该第二锁存器包括：
一「或非」门，其用于逻辑地组合该重设信号及该第二传输门的该输出；以及
一第三反相器，其用于使该「或非」门的一输出反相，其中该第三反相器的一输出端子连接至该第二传输门的一输出端子。
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