CN1943028A - 垂直eeprom nrom存储器件 - Google Patents

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CN1943028A CNA2005800115413A CN200580011541A CN1943028A CN 1943028 A CN1943028 A CN 1943028A CN A2005800115413 A CNA2005800115413 A CN A2005800115413A CN 200580011541 A CN200580011541 A CN 200580011541A CN 1943028 A CN1943028 A CN 1943028A
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Abstract

描述了便于在NOR或NAND高密度存储结构中使用垂直NROM存储单元和选择门电路的NROM EEPROM存储器件和阵列。本发明的存储器实施例利用垂直选择栅和NROM存储单元来构成NOR和NAND NROM结构存储单元串、段以及阵列。这些NROM存储单元架构允许具有可利用形体尺寸半导体制造工艺的集成选择栅的经改进高密度存储器件或阵列通常能承受、并且不会遭受典型的多位NROM单元中的电荷分离问题。该存储单元架构通过将NROM存储单元置于将存储单元与其相关联的位/数据线和/或源线隔离的选择栅的后面，以允许减轻干扰及过度擦除问题。

Description

垂直EEPROM NROM存储器件
相关申请
本申请相关于2004年1月30日提交的序列号为10/769116(律师案号No.400.261US01)的题为“VERTICAL DEVICE 4F2 EEPROM MEMORY”(垂直器件4F2EEPROM存储器)的共同受让美国申请。
技术领域
本发明一般涉及集成电路，尤其涉及EEPROM存储器件。
背景技术
存储器件通常作为内部存储区设置在计算机中。术语存储器标识以集成电路芯片方式实现的数据存储。在现代电子仪器中使用了一些不同类型的存储器，一种通用类型是RAM(随机存取存储器)。从特性上看，发现在计算机环境中RAM被用作主存储器。RAM指读写存储器，即，可向RAM中写入数据，也可从RAM中读出数据。这与只允许读取数据的只读存储器(ROM)相反。大多数RAM是易失性的，这意味着它需要稳定的电流来保持其内容。一旦切断电源，RAM中的任何数据都会丢失。
计算机几乎总是包含保存用于启动计算机的指令的少量ROM。与RAM不同，ROM不能被写入。EEPROM(电可擦除只读存储器)是一种特定类型的、可通过暴露于电荷来擦除之的非易失性ROM。EEPROM包括大量具有电隔离栅(浮动栅)的存储单元。数据以浮动栅极上的电荷的形式存储在存储单元中。电荷分别通过专用编程和擦除操作来传输到浮动栅极、或从中去除。
另一种非易失性存储器是闪速存储器(闪存)。闪存是通常一次多块而非一次一个字节地擦除和重新编程的一种EEPROM。典型的闪存包括含有大量存储单元的存储器阵列。各存储单元包括可保存电荷的浮动栅极场效应晶体管。单元中的数据根据浮动栅极中存在或不存在电荷来确定。这些单元通常被分组成称为“擦除块”的片段。闪存阵列的存储单元通常排列成“NOR”架构(各单元直接耦合到位线)或“NAND”架构(多个单元耦合成单元串，从而各个单元间接地耦合到位线，并且需要激活该串中的其它单元来访问)。可通过充电浮动栅极而在随机基础上电编程擦除块内的各个单元。通过块擦除操作可从浮动栅极中去除电荷，其中在单次操作中就可擦除在擦除块中的所有浮动栅极存储单元。
一种较新闪存是氮化物只读存储器(NROM)。NROM具有一些闪存的特征，但不需要常规闪存的特定制造工艺，因而可使用标准CMOS工艺来实现NROM集成电路。由于它们独特的器件特征，一些NROM存储单元也可在每个单元中存储多个数据位(通常为每个单元两位)。
图1示出沟道长度为L的典型现有技术NROM存储单元的横截面视图。该单元包括在氧化物-氮化物-氧化物(ONO)层上形成的控制栅100。该层包括在氮化物层103上的氧化物层101，在氮化层103上存储电荷用于该单元的各种状态。在一实施例中，该单元在氮化物层103上具有用于存储两位数据的俘获区105和106。该氮化物层103沉积于在衬底上面的另一氧化物层104之上。
两个源/漏区109和111在栅100的任一端。源/漏区109和111通过它们之间的沟道区110连接。各个源/漏区109或111(即不管源区还是漏区)的功能取决于正在读或写哪一位的俘获区105或106。例如，在读操作中，如果载流子在左侧的源/漏区111输入，并从右侧的区域109输出，则左侧是源111而右侧是漏109，且数据位电荷存储在位俘获区106的源端111处的氮化物103上俘获。
随着集成电路工艺技术的进步，生产商试图减小所生产器件的形体尺寸，并因而增加IC电路和存储器阵列的密度。具体地在NROM存储器阵列中，构成该存储器阵列的NROM存储单元的沟道长度、以及存储单元串中存储单元之间的间隔对可置于给定区域上的存储单元数目有很大的影响，并从而直接影响该阵列的密度、以及结果存储器件的大小。另外，在很多情况下，在工艺技术能达到最小形体尺寸之前，器件的特征已限制了器件的形体尺寸。具体地在NROM器件中，随着沟道长度的减小，通常达到主要根据器件操作特征所支配的最小尺寸。图2示出了典型的现有技术平面NROM器件，它具有小于100nm的沟道长度。在这种情况下，沟道长度太短使两个数据位/单元NROM器件的俘获区205和206部分重叠。该重叠部分可导致数据读写错误。
在浮动栅极和NROM存储单元阵列中，进一步的问题是过度擦除存储单元的问题。NROM存储单元在结构上类似于MOSFET晶体管：具有通过绝缘子与沟道、源、以及漏分开的控制栅。另外，在绝缘子中嵌入隔离的俘获层。与MOSFET晶体管中一样，当选择或激活NROM存储单元/晶体管时电流流动，取决于其工作(在沟道中流动的电流)的方向，俘获层所捕获的电荷影响NROM晶体管中的电流量，从而有效地升高或降低它在工作方向上的阈值。在编程或擦除NROM存储单元时，电荷往返NROM晶体管的电隔离俘获层传输。如果从NROM晶体管/存储单元的俘获层去除过多电荷，则即使未选中，在该工作方向上也将流过电流。NROM晶体管在该过度擦除状态下可影响流过共享位线和/或存储器串的电流，从而可能破坏从共用位线和/或存储器串的其它存储单元中读取的数据。
出于上述原因以及下面所阐述的、本领域技术人员在阅读和理解本说明书后将变得显而易见的其它原因，在本领域中需要用于制造间隔更紧密的、从而更高密度的俘获NROM存储阵列的一种方法或架构，其中俘获区无重叠、且具有经改进的过度擦除处理特征。
发明内容
以上所提到的制造更紧密间隔和更高密度的、具有经改进的过度擦除处理特征的问题、以及其它问题由本发明解决，并可通过阅读和学习以下的说明书来理解。
根据本发明实施例的NROM EEPROM存储器件和阵列，便于使用垂直NROM存储单元并在NOR或NAND高密度存储架构中选择栅。本发明的存储器实施例将垂直选择栅和NROM存储单元用来构成NOR和NAND NROM架构存储单元串、片段、以及阵列。这些NROM存储单元架构允许具有可利用形体尺寸半导体制造工艺的组成选择栅的经改进高密度存储器件或阵列通常能够进行电荷分离、但还不会受到典型多位NROM单元中的电荷分离问题。该存储单元架构通过将NROM存储单元置于将存储单元和与之相关联的位/数据线隔离的选择选择栅的后面，以允许减轻干扰及过度擦除问题。
本发明向一实施例提供一存储器件，包括：在具有多个支柱和相关联居间沟槽的衬底上形成NOR架构的NROM存储器阵列。多个存储单元结构在沟槽的第一侧壁上垂直地形成，其中每个存储单元结构包括一NROM存储单元。在沟槽的第二侧壁上形成选择栅。该选择栅通过在沟槽底部形成的第一源/漏区耦合到NROM存储单元。
本发明向另一实施例提供了包括具有限定其间沟槽的两个凸起区域的NROM存储单元结构。NROM存储单元在该沟槽的第一侧壁上垂直地形成，且选择栅极存储单元在该沟槽的第二侧壁上垂直地形成。该NROM存储单元通过在沟槽底部的源/漏区耦合到选择栅。
本发明还向又一实施例提供形成NROM存储单元结构的一种方法，包括：在衬底上形成两个凸起区域，该凸起区域限定了相关联的居间沟槽。该方法还包括在沟槽的第一侧壁上形成NROM存储单元，在沟槽的第二侧壁上形成选择栅，并在其间相关联的沟槽底部形成源/漏区。
本发明向再一实施例提供包括衬底的NAND架构的NROM存储单元串，该衬底包括其间限定沟槽的一个或多个凸起区域。多个NROM存储单元在沟槽的侧壁上垂直地形成，并通过在一个或多个凸起区域顶部以及一个或多个沟槽底部形成的源/漏区耦合为一连续串。
本发明还向另一实施例提供了包括衬底的存储器阵列，该衬底具有多个支柱和相关联的居间沟槽。多个NROM存储单元在多个支柱和沟槽的侧壁上垂直地形成，其中该多个NROM存储单元通过在多个支柱顶部以及相关联沟槽底部上形成的源/漏区，耦合成多个NAND架构存储器串。另外，各个NAND架构的存储器串的第一个NROM存储单元耦合到第一个垂直选择栅，且每个NAND结构的存储器串的最后一个NROM存储单元耦合到第二个垂直选择栅。
本发明向又一实施例提供了一种形成NAND架构的存储单元串的方法，包括：在衬底上形成一个或多个凸起区域，该凸起区域限定其间相关联的沟槽。该方法还包括：在一个或多个凸起区域的侧壁上形成多个NROM存储单元，在一个或多个凸起区域顶部以及一个或多个其间相关联的沟槽底部形成一个或多个源/漏区，并形成耦合到该串的第一个NROM存储单元的垂直选择栅，以及耦合到该串的最后一个NROM存储单元的第二个垂直选择栅。
还描述并公开了其它实施例。
附图说明
图1示出了一典型现有技术的NROM单元的横截面视图。
图2示出了沟道长度小于100nm的一典型现有技术的NROM单元的横截面视图。
图3A和3B详细示出NROM存储单元中的擦除操作。
图4A-4C详细示出了现有技术的一个平面NAND NROM存储器阵列。
图5A-5C详细示出了现有技术的一个平面NOR NROM存储器阵列。
图6A-6C详细示出了根据本发明实施例的垂直NOR NROM存储器阵列和单元。
图7A-7D详细示出了根据本发明实施例的垂直NAND NROM存储器阵列和单元。
图8A-8C详细示出了根据本发明实施例的具有NROM存储器单元和选择栅的垂直NAND架构的NROM存储器阵列的形成。
图9详细示出了根据本发明实施例的一电子系统的框图。
具体实施方式
在以下较佳实施例的详细说明书中，要参考附图，其中附图构成说明书的一部分，并且通过说明其中可实践本发明的特定较佳实施例来示出。这些实施例充分详细地进行了描述以使本领域技术人员能实践本发明，并且应当理解，可使用其它实施例，并且可作逻辑、机械和电气的改变而不背离本发明的精神和范围。在前面以及下面的描述中使用的术语晶片和衬底包括任何基底半导体结构。可以理解，包括：蓝宝石上硅结构(SOS)技术、绝缘子上硅结构(SOI)技术、薄膜晶体管(TFT)技术、掺杂和非掺杂半导体、由基底半导体支撑的硅外延层、以及本领域技术人员所熟知的其它半导体结构。此外，当在下面的描述中涉及晶片和衬底时，可利用前面的工艺步骤在基底半导体结构中形成区/结。因此，下面的详细描述并不具有限制含义，且本发明的范围只通过权利要求及其等效方案来限定。
根据本发明实施例，NROM EEPROM存储器器件和阵列便于在NOR或NAND高密度存储架构中使用垂直NROM存储单元和选择栅。本发明的存储器实施例使用垂直选择栅和NROM存储器单元来构成NOR和NAND NROM架构的存储单元串、段、以及阵列。这些NROM存储单元架构允许经改进的高密度存储器件或阵列一般能够承受、并且不会遭受典型多位NROM单元中的电荷分离问题，其中这些高密度存储器件或阵列具有可利用形体尺寸半导体制造工艺的必要选择栅。通过在垂直方向上构建NROM存储单元/栅，本发明的实施例允许增加存储器阵列单元的密度，并改进使用处理最小形体尺寸的能力，同时保持NROM存储单元沟道的适当长度来允许有效的电荷隔离。通过将NROM存储单元放置在将存储单元与其相关联的位/数据线和/或源线相隔离的选择栅的后面，该存储单元结构还允许减轻干扰及过度擦除问题。
如上所述，随着集成电路工艺技术的进步，生产商试图减小所生产设备的形体尺寸，从而增加了IC电路和存储阵列的密度。在很多情况下，在达到工艺能力所及的最小形体尺寸之前，器件的特征限制了器件的形体尺寸。在NAND和NOR架构的NROM EEPROM存储阵列中，随着沟道长度及存储器串上存储单元之间的间隔的减小，可达到由构成存储器阵列的NROM存储单元的工作特征指定的最小尺寸。结果，即使工艺技术可获得甚至更小的特征和/或沟道长度，也限制了存储单元阵列的最大密度。具体地，在更大容量的存储器类别中有这样的问题：在存储单元覆盖区(即存储单元沟道宽度)、以及阵列中单元密度的细微改变对于整个阵列的尺寸和结果的存储容量有着很大的影响。如上所述，对NROM存储单元进行编程涉及电荷在存储单元中的俘获层上的插入和存储。然而，也如上所述，由于其独特的器件特征，NROM存储单元也可在各个单元中存储多个数据位，在靠近源/漏区的器件的俘获层中一个数据位存储常规NROM存储单元晶体管的两个位。其中，在源/漏区(交换它们源/漏功能)中电流的正反两个方向上读取和编程NROM存储单元晶体管，允许进入编程、读取和擦除该两个所存储的数据位。各个源/漏区(即，不管源区还是漏区)的功能取决于读取或写入哪个俘获区。例如，在读取操作中，载流子输入左侧的源/漏区并从右侧区域输出，则左侧是源区，右侧是漏区，并且数据位电荷存储在源区末端用作位俘获区的氮化物上。由于俘获层中电子的局部存储，当读取该NROM存储单元时，只有存储在最靠近作为源的源/漏区的俘获层中的电荷才会影响流经器件的电流。靠近另一源/漏区存储的电荷是“通读”且具有最小的影响。在与读取方向相反的偏压/电流流向中，为每个所存储的数据位编程NROM存储单元晶体管中的位。
通常，NROM存储单元作为增强型MOS晶体管电气操作，从而需要在栅极和沟道上施加一正电压以使电流流动。在靠近偏置为漏区的源/漏区的NROM晶体管/存储单元的俘获层上存在或缺少俘获电荷，会改变该晶体管在该偏置方向上的电压阈值特性，因而会改变晶体管在给定的栅沟道电压下流过的电流量。在选定偏置方向上，NROM晶体管存储单元的有效阈值电压随着电子在靠近作为源区工作的源/漏区的俘获层上的存储而增加，并随着所存储电荷的移出而降低。然后，通过用控制栅、以及耦合到偏置为源区的源/漏区的数据/位线上的选定读取电压电平来访问存储单元，来完成在EEPROM存储阵列中读取NROM存储单元。然后，通常根据流经耦合到偏置为漏区的源/漏区的耦合位/数据线的电流量从NROM存储单元中读出存储数据。
在编程EEPROM存储阵列中的NROM存储单元时，电子通常通过Fowler-Nordheim隧道效应(FN隧道效应)或沟道热电子注射(HEI)之一传送到存储单元的俘获层。例如衬底增强热电子注射(SEHE)的编程NROM存储单元的其它方式，也被熟知和利用，但可能并不适合多位操作。通常通过相对于其沟道在NROM存储单元上施加正控制栅电压来完成FN隧道效应，来向俘获层隧道注入电子俘获。沟道热电子注射(HEI)通常通过在NROM存储单元的控制栅与偏置为漏区的源/漏区上施加一正电压、以及在偏置为源区俘获的源/漏区上施加低电压或接地来完成，以向俘获层注射电子。在许多情形中，编程电压反复脉动并读取存储单元来检查编程过程，并更准确地对NROM存储单元进行编程。
EEPROM存储阵列的NROM存储单元的擦除工作通常通过常规隧道或者相对沟道施加于控制栅电压上的负电压来完成。或者，例如衬底增强的段对段隧道效应所诱导的热空穴注射(SEBBHH)的其它擦除方式也可用于NROM存储单元的擦除，但再一次可能不适用于多位操作。为确保一致性，在许多情形中，在施加电压擦除存储单元之前，EEPROM存储器件对要擦除的数据段中的所有NROM存储单元进行编程。对于编程，擦除电压通常重复脉动、并在每次脉动后检查存储器单元以验证擦除、并将NROM存储单元返回到未经编程的阈值电压状态。
不幸的是，在擦除过程中，过多的电荷从NROM存储单元的俘获层或个别俘获区移出可能会使之处于“过度擦除”状态。在这种情形下，移出足以改变NROM存储单元晶体管的阈值电压使它用作损耗模式器件的电荷，这需要施加负控制栅-沟道电压来切断选定偏置方向上的电流。在这种状态下，甚至在未通过存储器选定NROM存储单元晶体管时，它也会流过电流，除非在相对于源的控制栅上施加负电压。该“过度擦除”状态、以及当未选定过度擦除NROM存储单元时以选定偏置方向流动的结果电流会妨碍读取共享公共位线上的其它NROM存储单元的值，从而破坏所读取的数据。
使在NROM存储单元中过度擦除问题复杂化的是：并非所有NROM存储单元都以相同的速度擦除(从它们的俘获层或俘获区移出电荷)。通常，一个或多个“快速擦除”存储单元将以比其它选定擦除单元组更快的速度擦除。为了最小化因疏忽导致过度擦除快速擦除NROM存储单元组的可能性，大多数NROM EEPROM与闪存器件/阵列通常利用上述复杂且耗时的重复擦除电压脉冲-存储单元验证过程来擦除NROM存储单元。
图3A详细地示出给定阵列中的NROM存储单元的阈值电压300的分布图，显示了在NROM存储器件典型的给定偏置方向上，NROM存储单元处于编程状态302和擦除状态304时的电压阈值的钟状分布曲线。图3A也详细示出许多因疏忽处于过度擦除(损耗模式)306状态的多个擦除单元。图3B详细示出存储器阵列312的位线310、以及流过尚未选定/激活以便读取的过度擦除NROM存储单元316的电流314。
另一个可影响EEPROM或闪存阵列的存储单元的问题是“干扰”。当用来编程或擦除NROM存储单元段、或用来擦除块的升高电压“干扰”存储在其它NROM存储单元的其它俘获区中的编程值时通常会发生干扰，从而破坏这些编程值，并在后来读取时导致错误。这些因疏忽而受干扰的单元通常与正在编程或擦除的存储单元共享公共字线、位线或源线。
通过垂直地构造NROM存储单元、并使它们与选择栅隔离，本发明的各个实施例允许增加存储器阵列单元的密度、并改进对处理最小形体尺寸的能力的使用，同时保持存储单元沟道的大小以允许适当的器件操作。另外，通过增大晶体管的可用表面积、并结合也以垂直方式构建的选择栅，本发明实施例可缓和过度擦除和干扰的物体，从而允许更强的可靠性以及更快的编程和擦除。
如前所述，两种通用类型的EEPROM和闪存阵列架构是“NAND”和“NOR”架构，这样命名是因为各基本存储单元配置与相应逻辑门设计相似。在NOR阵列架构中，存储器阵列的NROM存储单元以类似于RAM或ROM的矩阵排列。阵列矩阵的各个NROM存储单元的栅极通过行耦合到字选择线(字线)，并且它们的源/漏区耦合到列位线。NOR架构的NROM存储器阵列由激活NROM存储单元行的行解码器通过选择耦合到其栅极的字线来访问。然后，通过取决于其编程状态使不同电流从所耦合的源线流到所耦合的列位线，选定的存储单元行将其存储的数据值置于列位线上。选定并读出位线的列页面，并且从列页面的读出数据字中选择单独的数据字并从存储器中传送。
NAND阵列架构也将其NROM存储单元阵列排列成矩阵，从而阵列的每个NROM存储单元的栅通过行耦合到字线。然而，每个存储单元并不直接耦合到源线和列位线。相反，阵列的存储单元一起排列成串，通常每串为8、16、32个或更多，其中在该串中的存储单元在公共源线与列位线之间从源区到漏区地串联耦合。这允许NAND阵列架构的存储单元比同等的NOR阵列具有更高的存储单元密度，但代价是一般更慢的访问速度、以及编程复杂性。
NAND架构的NROM存储单元由激活NROM存储单元的行的行解码器，通过选择耦合到其栅极的字线来访问。另外，也驱动耦合到各个串的未选定存储单元的栅极的字线。然而，各个串的未选定存储单元通常由更高的栅电压驱动，从而将它们作为旁路晶体管操作，并允许它们以不受其存储数据值限制的方式来通过电流。然后，电流通过串联耦合串的每个NROM存储单元从源线流向列位线，该电流只受选定要读取的各个串的存储单元限制。这会将选定存储单元的行的当前编码的存储数据值置于列位线上。选择并读出位线的列页面，然后从列页面的读出数据字中选择单独的数据字、并从存储器中传送。
图4A、4B和4C示出了现有技术的EEPROM或闪存器件的简化平面NROM存储器阵列。图4A详细示出平面NOR架构NROM存储器阵列400的顶视图，该平面NROM存储器阵列400的侧视图在图4B中详细示出。在图4A、4B和4C中，NROM存储单元402一起耦合成具有位线412和字线406的NOR架构存储阵列。位/源线412从沉积于衬底408中的N+掺杂区本地地形成。各个NROM存储单元402具有在位线412的N+掺杂区之间形成的栅极绝缘体堆栈，从而分别将N+掺杂区用作漏区和源区。栅极绝缘体堆栈由以下构成：衬底408顶部的绝缘体、在该绝缘体上形成的俘获层、在该俘获层上形成的栅极间绝缘体、以及在该栅极间绝缘体上形成的控制栅406(通常不可或缺地形成字线406，也称为控制栅线)。图4C详细示出NOR架构存储器阵列400的等效电路原理图420，显示了NROM存储单元402耦合到位线、字线、以及衬底连接422。
图5A、5B和5C示出了现有技术的EEPROM或闪存器件的简化平面NANDNROM存储器阵列。图5A详细示出NAND架构的NROM存储器阵列500的平面NAND NROM存储器串504的顶视图，该平面NAND NROM存储器串504的侧视图在图5B中详细示出。在图5A和5B中，一串NROM存储单元502一起耦合成一串联NAND串504(通常有8、16、32个或更多个单元)。各个NROM存储单元502具有由以下构成的栅极绝缘体堆栈：衬底508顶部的绝缘体、在该绝缘体上形成的俘获层、在该俘获层上形成的栅极间的绝缘体、以及在该栅极间绝缘体上形成的控制栅506(通常形成为一控制栅线，也称为字线)。N+掺杂区在各个栅极绝缘体堆栈之间形成，以形成相邻NROM存储单元的源/漏区，这些N+掺杂区又作为连接器将NAND存储单元串504的单元耦合在一起。耦合到栅极选择线的选择栅510在NAND NROM串504的任一端形成，并选择性地将NAND NROM串504的另一端耦合到位线触点512。图5C详细示出NAND架构的NROM存储器串504的等效电路原理图，表示NROM存储单元502和衬底连接522。
本发明实施例使用垂直NROM存储单元和垂直栅结构。形成垂直存储单元的方法在2002年6月21日提交的题为“Vertical NROM having a storage densityof 1 bit per 1F2”(存储密度为1位/1F2的垂直NROM)的美国专利申请No.10/177208，以及1999年8月10日授权的题为“High density flash memory”(高密度闪存)的美国专利No.5,936,274中详细说明，它们是共同受让的。形成垂直划分控制栅的方法在2000年11月21日授权的题为“Memory cell having avertical transistor with buried source/drain and dual gates”(具有带有埋入式源/漏和双栅的垂直晶体管的存储单元)的美国专利No.6,150,687、以及2000年6月6号授权的题为“Four F2 folded bit line DRAM cell strcture having buried bitand word lines”(具有埋入式位线和字线的4F2倍位线DRAM单元结构)的美国专利No.6,072,209中详细说明，它们是共同受让的。
图6A-6C详细示出根据本发明实施例的NOR架构的NROM存储器阵列的垂直NROM存储单元和选择栅。图6A详细示出简化的垂直NOR架构的存储单元结构604的侧视图，而垂直NOR存储器阵列600的侧视图在图6B中详细示出。图6C详细示出垂直NOR架构的NROM存储器阵列的等效电路图620，显示了NROM存储单元602和衬底连接622。注意，NOR架构的NROM存储阵列600可在EEPROM或闪存阵列和器件中使用。如图6A和6B所示，在单个垂直NOR架构的存储单元结构604中，两个垂直形成的晶体管占据单个平面NROM晶体管将占据的区域(从上面查看时是一块4F2的区域，每个晶体管要占据2F2的区域)。其中“F”是特定工艺技术中最小的可分解光刻尺寸。
在图6A中，垂直形成的NOR存储单元602与选择栅610一起串联地耦合成垂直NOR架构的存储单元结构604。在创建垂直NOR架构的存储单元结构604时，在衬底608上形成沟槽630。然后，在该沟槽630的侧壁上形成垂直NROM存储单元602和选择栅610。垂直NROM存储单元602具有由以下构成的栅极绝缘体堆栈：在侧壁表面形成的绝缘体620、在该绝缘体620上形成的俘获层622(通常由氮化物构成)、在NROM622上形成的栅极间的绝缘体624、以及在该栅极间绝缘体624上形成的控制栅606(通常形成控制栅线，也称为字线)。在一实施例中，衬底沟槽630通过使覆盖在衬底608上的掩模材料形成图案、并且各向异性地蚀刻该沟槽630来形成。在一实施例中，NROM存储单元602的栅极绝缘体堆栈通过连续地在沟槽630上覆盖栅极绝缘体堆栈的各个材料，然后通过掩模和定向蚀刻各个层的沉积物直至只剩下沉积于沟槽630侧壁的材料来形成。在另一实施例中，栅极绝缘体堆栈的不同层形成，然后在单个步骤中掩模和定向蚀刻。
垂直选择栅610具有由在沟槽630的另一侧壁上形成的绝缘体642、以及在该绝缘体642上形成的控制栅644构成的栅极绝缘体堆栈。选择栅610的栅极绝缘体堆栈通过连续地在沟槽630上覆盖各个栅极绝缘体堆栈材料形成，这与垂直NROM存储单元602的一样，但跳过绝缘体620和俘获层622的沉积。在本发明一实施例中，NROM存储单元602的绝缘体620和俘获层622形成，然后NROM存储单元602的栅极间绝缘体624/控制栅606、以及选择栅610的绝缘体642/控制栅644连续形成。
N+掺杂区626在凸起区的顶部和底部的沟槽630上形成，以形成垂直NROM存储单元/栅极绝缘体堆栈602和选择栅610的源/漏区。N+区还将存储单元602和选择栅610耦合在一起，以形成垂直NOR存储结构604，并还将垂直NOR架构的存储单元604耦合到位线612。注意，可在NROM存储单元602与选择栅610栅极绝缘体堆栈形成之前或之后形成N+源/漏区626。
在图6B中，垂直NOR架构的NROM存储器阵列600由一串垂直NOR架构的存储单元结构604形成。各个垂直NOR架构的存储单元结构604具有垂直构成的NROM存储单元602以及耦合的选择栅610，其中选择栅的漏区耦合到第一位/数据线612，而该NROM 602的源/漏区耦合到第二位/数据线612。
在构建垂直NOR架构的NROM存储器阵列600时，在衬底608上形成一串衬底支柱628以及位于其间的沟槽630。然后，在沟槽630内的支柱628的侧壁上形成垂直NROM存储单元602和选择栅610，以形成垂直NOR架构的存储单元结构604。垂直NROM存储单元602和选择栅610以交替的模式形成(NROM-选择栅、选择栅-NROM、NROM-选择栅等等)，从而在各个支柱628的侧壁上形成选择栅610或NROM存储单元。
在支柱628的顶部和沟槽630的底部形成N+掺杂区626，以形成源区和漏区。沟槽630底部的N+区将存储单元602与各个垂直NOR架构的存储单元结构604的选择栅610耦合在一起。支柱628顶部的N+区将选择栅610的漏区、以及各个垂直NOR架构的存储单元结构604的NROM存储单元602的源区分别耦合到位线612。再次需要注意的是：可在NROM存储单元602与选择栅610栅极绝缘体堆栈形成之前或之后形成N+源/漏区626。
还需要注意的是：通常由氧化物绝缘体构成的隔离区可用于在相邻的垂直NOR架构的存储单元结构604行之间以将各行与其相邻行隔离开。这些隔离区可延伸到衬底608中以允许形成P-阱，其中各个P-阱包含单行垂直NOR架构的存储单元结构604，该行可偏置成与阵列600的其它行相隔离。还要注意：控制栅/字地址线606和选择线640可跨越这些隔离区，从而各控制栅/字地址线606和选择线640可跨越多行垂直NOR架构的存储单元结构604，分别控制多个NROM存储单元602和选择栅610的操作。
如上所述，图6C详细示出垂直NOR架构的NROM存储器阵列600的等效电路原620，显示了NROM存储单元602和衬底连接622。垂直NROM存储单元602和选择栅610形成交替模式(NROM-选择栅、选择栅-NROM、NROM-选择栅等等)，从而选择栅610的漏极、以及相邻垂直NOR架构的存储单元结构604的NROM存储单元602的源/漏极都耦合到单条位线612。注意非交替方式也是可能的。需要注意的是：垂直NROM存储单元602、选择栅610、以及垂直NROM存储单元结构604的其它阵列模式是可能的，并且对于获益于本发明公开内容的本领域技术人员是显而易见的。
在图6A-6C的垂直NOR架构的NROM存储阵列600中，各个NROM存储单元602、以及垂直NOR架构的存储单元结构604中选择栅610的沟道长度都根据沟槽630的深度而不是根据最小形体尺寸来确定。因为本发明实施例的垂直NOR架构的NROM存储阵列600、以及垂直NOR架构的存储单元结构604的垂直形式，垂直NOR架构的NROM存储阵列可生成为包含：不会遭受电荷分离问题的垂直NROM存储单元602、以及在可由单个常规的平面NROM存储单元利用的空间中的耦合选择栅610。
在位线612与各个NROM存储单元602的源/漏区之间耦合的选择栅610的附加允许NROM存储单元602与位线612隔离，由此有利于垂直NOR架构的NROM存储阵列600的NROM存储单元602的编程和擦除。在擦除时，所耦合的选择栅610通过将各个存储单元602隔离在选择栅610后面来容许避免过度擦除问题，从而即使NROM存储单元602被过度擦除而进入耗损模式，它仍然不会破坏通过流动电流对其耦合位线612上的其它存储单元602的读取。因为降低了由于过度擦除导致的数据读取破坏的可能性，所以允许NOR架构的NROM存储阵列600通过使用更大的擦除脉冲(在时间或电压上)甚至只利用单个擦除脉冲来加速其擦除过程。另外，通过允许增大擦除脉冲时间及电压，减少甚至消除所需擦除验证的次数。所耦合的选择栅610也允许一个或多个NROM存储单元602的隔离擦除，从而允许单个NROM存储单元602、一个或多个选定数据字、数据段或块的擦除。
在编程时，所耦合的选择栅610通过使存储单元602与位线612相隔离或缓冲，允许减轻阵列600中的NROM存储单元602的编程干扰。这允许使用更长及更高电压的编程脉冲，而不增加干扰问题的可能性。
图7A-7D详细示出根据本发明实施例的垂直NROM单元、垂直选择栅、以及NAND架构的NROM存储器串。图7A详细示出具有垂直选择栅710的简化的垂直NAND架构的NROM存储器串704的侧视图。图7B详细示出垂直NAND架构的NROM存储器串704的等效电路图720，显示了NROM存储单元702和衬底连接734。图7C详细示出简化的垂直NAND架构的NROM存储阵列700的侧视图，而图7D详细示出本发明一实施例的等效电路图。再一次，如图7A和7C所示，在垂直NAND架构的存储器串704中，两个垂直形成的晶体管占据了一个简单平板晶体管会占据的区域(从上面看是4F2的区域，每个晶体管具有2F2的区域)。其中“F”是特别工艺技术中所能解析的最小光刻尺寸。因为每个晶体管都能存储单一数据位，所以数据存储密度是每2F2单元区域一位。从而，例如如果F＝0.1微米，则存储密度是每平方厘米0.5千兆位。
在图7A中，一串垂直形成的NROM存储单元702一起耦合成串联NROMNAND串704(通常是8、16、32个或更多个单元)。在图7A-7D的垂直NROMNAND存储器阵列串704中，在衬底708上形成一串衬底支柱728，且沟槽730位于其间。然后，在沟槽730内的衬底支柱728的侧壁上形成垂直NROM存储单元702。各个垂直NROM存储单元702在衬底支柱728的侧壁上形成(每个沟槽730有两个NROM存储单元702)并具有：由在该侧壁的表面上形成的绝缘体720构成的栅极绝缘体堆栈、在该绝缘体720上形成的俘获层722(通常是多晶硅的)、在该俘获层722上形成栅间绝缘体724、以及在该栅间绝缘体724上形成的控制栅706(通常在控制栅行中形成，也称为字线)。
在一实施例中，衬底支柱728和沟槽730通过对覆盖在衬底708上的掩模材料形成图案、并各向异性地蚀刻沟道730来形成。在一实施例中，各个NROM存储单元702的栅极绝缘体堆栈如下地形成：在支柱728和沟槽730上连续地覆盖栅极绝缘体堆栈的各层材料，接着通过掩模和直接蚀刻各个层的沉积物直至只剩下沉积在支柱728的侧壁上的材料。在另一实施例中，栅极绝缘体堆栈的不同层形成，然后在单个步骤中掩模并直接蚀刻。
N+掺杂区726在衬底支柱728的顶部、以及各个垂直NROM存储单元/栅极绝缘体堆栈702之间的沟槽730的底部形成，以形成相邻NROM存储单元702的源极和漏极，并且将存储单元702耦合在一起以形成垂直NAND架构的存储器串704。注意：N+源/漏区726可在NROM存储单元/栅极绝缘体堆栈702形成之前或之后形成。
耦合到栅极选择线的选择栅710在NAND NROM存储器串704的任一端形成，并选择形地将NAND NROM存储器串704的另一端耦合到位线接触点712。垂直选择栅710具有由在侧壁上形成的绝缘体742构成的栅极绝缘体堆栈，其中控制栅744在绝缘体742上形成。与NROM存储单元702一样，选择栅710的栅极绝缘体堆栈也通过连续地在支柱728和沟槽730上覆盖栅极绝缘体堆栈的各个材料而形成，但是跳过绝缘体720与俘获层722的沉积。N+区726还将垂直NAND架构的NROM存储器串704的第一个和最后一个存储单元702耦合到选择栅710，并还将垂直NAND架构的NROM存储器串704耦合到位线712。
如上所述，图7B详细示出垂直NAND架构的NROM存储阵列700的等效电路图，显示了根据本发明实施例的垂直NROM存储单元702、选择栅710、位线712连接、以及衬底连接734。如图所示，该示图提供了与传统平面NAND架构NROM存储器串一样的等效电路。
在图7C中，本发明一实施例的垂直NAND架构的NROM存储阵列700的一部分由一串垂直NAND架构的NROM存储单元串704形成。在图7C中，在垂直NAND架构的NROM存储阵列700中每对相邻的垂直NAND架构的NROM存储单元串704，都通过形成于支柱728顶部的N+掺杂区726经由垂直选择栅710耦合到位线712。
还要注意：通常由氧化物绝缘体构成的隔离区，可用于在垂直NAND架构的NROM存储单元串704之间使各个串704与其相邻串隔开。这些隔离区可延伸到衬底708中以允许形成P-阱，其中各个P-阱包含可偏置成与阵列700中的其它串或行相隔离的单个垂直NAND架构的NROM存储单元串704。还要注意的是：控制栅/字地址线706和选择线740可跨越这些隔离区，从而各个控制栅/字地址线706与选择线740可跨越多行垂直NAND架构的NROM存储单元串704，来分别控制NROM存储单元702与选择栅710的操作。
如上所述，图7D详细示出图7C的垂直NAND架构的NROM存储阵列的等效电路图，显示了NROM存储单元702和相邻串704的连接。
在图7A-7D的垂直NAND架构的NROM存储阵列700中，各个NROM存储单元702、以及垂直NAND架构的存储器串704的选择栅710的沟道长度根据支柱728与沟道730的深度、而非最小形体尺寸来确定。由于本发明实施例的垂直NAND架构的NROM存储阵列700、以及NAND架构的存储器串704的垂直形式，因此垂直NAND架构的存储阵列串704和选择栅710可构造成：对于给定串水平游程，通常具有两倍于对应的平面NAND架构的NROM存储阵列串的密度。
在位线712与垂直NAND架构的存储器串704的NROM存储单元702之间耦合的选择栅710的附加允许垂直NAND架构的存储器串704的NROM存储单元702与位线712的一条或两条相隔离，从而有利于垂直NAND架构的存储器串704的编程和擦除。在擦除时，所耦合的选择栅710通过将各个垂直NAND架构的存储器串704隔离在一个或多个选择栅710之后，允许避免对NROM存储单元702的过度擦除问题，从而即使一个垂直NAND架构的存储器串704的NROM存储单元702因过度擦除而进入损耗模式，也不会破坏对耦合到相同位线712上的垂直NAND架构的存储器串704上的其它存储单元702的读取。因为降低了因过度擦除引起的数据读取破坏的可能性，所以允许垂直NAND架构的NROM存储阵列700通过使用更大的擦除脉冲甚至单个擦除脉冲、以及通过减少或消除擦除验证来加速擦除过程。所耦合的选择栅710也允许一个或多个NROM存储单元702的单独擦除，即允许单独NROM存储单元702的擦除、单独垂直NAND架构的存储器串704、一个或多个选定数据字、或擦除块的擦除。在编程时，所耦合的选择栅710通过选择栅710使垂直NAND架构的存储器串704的存储单元702与位线712相隔离，来允许减轻阵列700中NROM存储单元702的编程干扰。这允许使用更长及更高电压的编程脉冲，而不会增加干扰问题。
图8A-8C详细示出根据本发明实施例在一些中间制造过程中的垂直NAND架构的存储器阵列800的垂直NROM单元802和垂直选择栅810的三维视图。注意：除选择栅810、位线和源线接触点的放置和数目之外，类似NAND工艺的构造工艺可用于形成垂直NOR NROM存储器阵列600。如上所述，在创建垂直NAND NROM存储器阵列800时，一串衬底支柱828在衬底808上形成，其间设置有沟槽830。然后，在沟槽830内支柱828的侧壁上形成垂直NROM存储单元802和选择栅810。在连续行的衬底支柱828之间，隔离区832在未用来形成NROM存储单元802或选择栅810的支柱828的表面上形成，以将垂直NAND NROM存储器串804的各个行与相邻行隔离开来。这些隔离区832通常由氧化物绝缘体构成。
如上所述，在创建各NROM存储单元栅极绝缘体堆栈802时，在侧壁表面上上形成绝缘体820，在该绝缘体820上形成俘获层822，在该俘获层822上栅间绝缘体824，并且在该栅间绝缘体824上形成控制栅806。在创建各选择栅绝缘体堆栈810时，在侧壁表面上形成绝缘体842，并且在该绝缘体842上形成控制栅844。
在图8A中，沟槽830已通过掩模和各向异性/直接地蚀刻在衬底808中的沟槽830形成。N+掺杂区826已在未形成的衬底支柱828的顶部、以及沟槽830的底部形成，以形成NROM存储单元802的源/漏区。在沟槽830的侧壁上部分地形成各个NROM存储单元802的栅极绝缘体堆栈。在各沟槽830中，除了要在其上形成选择栅810的支柱828之外，绝缘体820、俘获层822、以及栅间绝缘体824通过连续地沉积、掩模、以及直接蚀刻材料层来形成。
在图8B中，支柱828形成，并且在连续行的NAND架构的NROM存储单元串804中的各个支柱间的空间用氧化物来填充，以形成隔离区832。在形成支柱828时，掩模并直接蚀刻多行NAND架构的NROM存储单元串804。该掩模和蚀刻工艺还将NROM层分成独立的俘获层822。
在图8C中，形成控制栅/字线806和选择栅810/选择线840。在形成控制栅/字线806和选择栅810/选择线840时，用来构成控制栅/字线806及选择栅810/选择线840的连续层绝缘体和多晶硅在支柱828、沟槽830上沉积，并部分地形成存储器阵列800的NROM存储单元802的栅极绝缘体堆栈。然后，掩模材料层在多晶硅上形成，并形成图案。额外的掩模材料被去除、并且存储器阵列800被各向异性/直接地蚀刻以去除覆盖所沉积多晶硅的不需要部分、并在支柱828和沟槽830的侧壁上形成控制栅/字线806和选择栅810/选择线840。
注意：在垂直NAND架构的NROM串804之间的隔离区832可延伸到衬底808中以允许形成P-阱，其中各个P-阱包含单个NAND串804，并且可偏置成与阵列800的其它串804相隔离。还要注意：控制栅/字线806和选择栅810/选择线840跨越这些隔离区832，从而各个控制栅/字地址线806跨越多个NAND存储器串804来控制NROM存储单元802的操作、并且各个选择线840控制选择栅810的操作。
在图8A-8C中，垂直NAND架构的NROM存储器阵列800的衬底808是P-掺杂的。可使用可允许偏置P-掺杂衬底808的衬底连接。注意：在本发明实施例中其它形式的衬底掺杂、衬底偏置、以及衬底类型和区域(包括但并不限于蓝宝石上硅结构(SOS)技术、绝缘体上硅结构(SOI)技术、薄膜晶体管(TFT)技术、掺杂和非掺杂半导体、基底半导体支持的硅的外延层)是可能的，并且对于获益于本发明的本领域技术人员而言应该是显而易见的。
注意：本发明实施例的NROM存储单元可由多种常规材料来构成。对于栅极绝缘体堆栈(栅绝缘体-俘获层-顶部绝缘体)，这些材料可包括但不限于：氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化铝、氧化物-氧化铝-氧化物、氧化物-碳氧化硅-氧化物、氧化硅-Ti、Ta、Hf、Zr或La的氧化物和氧化硅的复合层、氧化物-Si、N、Al、Ti、Ta、Hf、Zr、以及La的非化学计量氧化物和氧化物的复合层。用于本发明的NROM存储单元实施例的附加俘获层的材料还可包括但不限于：未退火湿氧化物、富硅氧化物、富硅氧化铝、碳氧化硅、具有碳化硅纳米微粒的氧化硅、Si，N，Al，Ti，Ta，Hf，Zr和La的非化学计量氧化物。
如上所述，本发明实施例的垂直NAND和NORNROM架构的存储结构、串、及阵列的NROM存储单元的编程，可通过电子的常规隧道效应注射使用关于衬底或P-阱的正栅电压来实现。在本发明另一实施例中，编程通过沟道热电子注射(HEI)来完成。本发明实施例中的NROM存储单元的擦除通过常规隧道效应、或施加于关于衬底或P-阱的控制栅电压的负电压来完成。使用以上列示的编程和擦除技术，与常规平板NROM存储单元一样，本发明实施例的NROM存储单元可用于两位存储：在靠近各个源/漏区的俘获层中存储电荷、允许一位在正向偏置时读取/编程、而允许另一位在反向偏置时读取/编程。
在本发明的另一实施例中，衬底增强式热电子注射(SEHE)可用于NROM存储单元编程，和/或衬底增强的段对段隧道效应诱导的热空穴注射(SEBBHH)可用于擦除NROM存储单元。然而，尽管可降低这些操作所需的电压，它们只适于单位存储操作模式。
图9示出可结合本发明垂直NAND架构的NROM存储阵列700或垂直NOR架构的NROM存储单元阵列600的存储器件900的功能框图。存储器件900耦合到处理器910。该处理器910可是微处理器或其它一些类型的控制电路。该存储器件900与该处理器910构成电子系统920的一部分。该存储器件900已被简化，以集中在有助于理解本发明的的存储器的特性。
存储器件包括垂直NROM存储单元和选择栅930的阵列。在一实施例中，存储单元是垂直NROM存储单元，并且存储器阵列930排列在行和列的堆。各行存储单元的控制栅都耦合到字线，而存储单元的漏和源连接都耦合到位线。作为本领域所公知的，单元到位线的连接取决于阵列是NAND架构还是NOR架构。地址缓冲电路940被设置成锁存在地址/数据总线962上提供的地址信号。地址信号由行解码器944和列解码器946接收和解码，以访问存储器阵列930。获益于本说明书的本领域技术人员可理解：输入到地址/数据总线962上的地址的大小取决于存储阵列930的密度和架构。即，输入地址的大小随着存储单元的计数增大以及堆和块的计数的增大而增加。注意：获益于本发明说明书的本领域技术人员也应当知道并理解诸如通过单独地址总线的其它地址输入方式。
存储器件900使用读出/缓冲电路950，通过读出存储阵列纵列中的电压或电流的改变来读取存储在存储阵列930中的数据。在一实施例中，该读出/缓冲电路被耦合以读取和锁存来自存储器阵列930的数据行。数据输入和输出缓冲电路960被包括在内用于地址/数据总线962中与处理器/控制器910的多个数据连接上的双向通信。写入电路955被设置成向存储器阵列写入数据。
控制电路970解码从处理器910的控制连接972上提供的信号。这些信号用于控制存储器阵列930上的操作，包括数据读取、数据写入、以及擦除操作。控制电路970可是状态机、序列发生器、或一些其它类型的控制器。
因为本发明的垂直NROM存储单元使用CMOS兼容工艺，所以图9的存储器件900可是嵌入CMOS处理器的设备。
在图9中示出的存储器件已被简化以便于对存储器特性的基本理解。存储器的内部电路和功能的更详细了解是本领域技术人员熟知的。
还要注意：根据本发明实施例的其它垂直NAND和NOR架构的NROM存储器串、段、阵列和存储器件是可能的，并且对于获益于本说明书的本领域技术人员应该是显而易见的。
结论
已描述了便于在NOR或NAND高密度存储架构中使用垂直NROM存储单元和选择栅的NROM EEPROM存储器件和阵列。本发明的存储器实施例利用垂直选择栅和NROM存储单元来形成NOR和NAND NROM架构存储单元串、段、及阵列。这些NROM存储单元架构允许具有可利用形体尺寸半导体制造工艺的集成选择栅的经改进的高密度存储器件或阵列，它们通常能承受、并且不会遭受典型的多位NROM单元中的电荷分离问题。该存储单元架构通过将NROM存储单元置于将存储单元与其相关联的位/数据线和/或源线相隔离的选择栅的后面，来允许减轻干扰及过度擦除问题。
尽管在本文中已示出并描述了特定实施例，但本领域技术人员应当理解，通过计算来达到相同目的的任何装置都可替代所示出的特定实施例。本申请旨在涵盖本发明的任一改编或变体。因此，显然本发明旨在仅受权利要求及其等效方案限定。

Claims (71)

1.一种存储器件，其特征在于，包括：
NOR架构的NROM存储阵列，在具有多个支柱和相关联的居间沟槽的衬底上形成；以及
多个存储单元结构，各个存储单元结构包括：
NROM存储单元，其中所述NROM存储单元垂直地形成于沟槽的第一侧壁上；以及
选择栅，其中所述选择栅形成于所述沟槽的第二侧壁上，并且其中所述选择栅通过在所述沟槽的底部上形成的第一源/漏区耦合到所述NROM存储单元。
2.如权利要求1所述的存储器件，其特征在于，还包括：
多条字线，其中各字线耦合到所述多个存储单元结构的NROM存储单元的一个或多个控制栅；
多条选择线，其中各选择线耦合到所述多个存储单元结构的选择栅的一个或多个控制栅；
至少一条第一位线，其中所述至少一条第一位线耦合到在所述多个存储单元结构的多个支柱的顶部形成的一个或多个选择栅漏区；以及
至少一条第二位线，其中所述至少一条第二位线耦合到在所述多个存储单元结构的多个支柱的顶部形成的一个或多个第二源/漏区；
3.如权利要求2所述的存储器件，其特征在于，所述多个存储单元结构形成为行和列，从而各个沟槽包含一单元结构且其中NROM存储单元和各行的各个存储单元结构的选择栅排列成交替方式，使所述行的各个支柱具有在相对侧壁上形成的两个选择栅或两个NROM存储单元。
4.一种NROM存储单元结构，其特征在于，包括：
衬底，包括两个凸起区域，其间限定了一沟槽；
NROM存储单元，其中所述NROM存储单元垂直地形成于所述沟槽的第一侧壁；
选择栅存储单元，其中所述选择栅存储单元垂直地形成于沟槽的第二个侧壁；以及
其中所述NROM存储单元通过所述沟槽底部的源/漏区耦合到所述选择栅。
5.如权利要求4所述的NROM存储单元，其特征在于，所述凸起区域是支柱。
6.如权利要求4所述的NROM存储单元，其特征在于，还包括：字线，其中所述字线耦合到所述NROM存储单元结构的NROM存储单元的控制栅；
选择线，其中所述选择线耦合到所述NROM存储单元结构的选择栅的控制栅；
第一位线，其中所述第一位线耦合到所述选择栅的漏区；以及
第二位线，其中所述第二位线耦合到所述NROM存储单元的源/漏区。
7.一种NROM存储单元阵列，其特征在于，包括：
衬底，包括多个支柱和相关联的居间沟槽；以及
多个NROM存储单元结构，各个NROM存储单元包括：
NROM存储单元，其中所述NROM存储单元垂直地形成于沟槽的第一侧壁上；以及
选择栅，其中所述选择栅形成于所述沟槽的第二个侧壁上，且其中所述选择栅通过形成于所述沟槽底部的源/漏区耦合到所述NROM存储单元。
8.如权利要求7所述的NROM存储单元，其特征在于，还包括：
多条字线，其中各字线耦合到所述多个存储单元结构的NROM存储单元的一个或多个控制栅；
多条选择线，其中各选择线耦合到所述多个存储单元结构的选择栅的一个或多个控制栅；
至少一条第一位线，其中所述至少一条第一位线耦合到在所述多个NROM存储单元结构的多个支柱的顶部形成的一个或多个选择栅漏区；以及
至少一条第二位线，其中所述至少一条第二位线耦合到在所述多个NROM存储单元结构的多个支柱的顶部形成的一个或多个NROM存储单元源/漏区。
9.如权利要求8所述的NROM存储单元，其特征在于，所述多个存储单元结构形成行和列，从而各个沟槽包含一NROM单元结构，并且其中所述NROM存储单元和各行的各个NROM存储单元结构的选择栅被排列成交替方式，使得所述行的各个支柱具有在相对侧壁上形成的两个选择栅或两个NROM存储单元。
10.如权利要求7所述的NROM存储单元，其特征在于，多个NROM存储单元结构被形成为行和列，并且隔离区形成于NROM存储单元结构的相邻行之间。
11.如权利要求10所述的NROM存储单元，其特征在于，所述隔离区是氧化物绝缘体。
12.如权利要求7所述的NROM存储单元，其特征在于，所述多个NROM存储单元结构形成为行和列，并且每行NROM存储单元结构形成于单独的、在衬底上形成的P-阱隔离区上。
13.一种存储器件，其特征在于，包括：
NOR架构的NROM存储单元阵列，形成于具有多个支柱和相关联的居间沟槽的衬底上；
多个NROM存储单元结构，各个NROM存储单元结构包括：
NROM存储单元，其中所述NROM存储单元垂直地形成于所述沟槽的第一侧壁上；以及
选择栅，其中所述选择栅形成于所述沟槽的第二侧壁上，且其中所述选择栅通过在所述沟槽底部形成的源/漏区耦合到所述NROM存储单元。
控制电路；
行解码器；
多条字线，其中各字线耦合到所述多个NROM存储单元结构的NROM存储单元的一个或多个控制栅；
多条选择线，其中各选择线耦合到所述多个NROM存储单元结构的选择栅的一个或多个控制栅；
至少一条第一位/数据线，其中所述至少一条第一位/数据线耦合到在所述多个NROM存储单元结构的多个支柱的顶部上形成的一个或多个选择栅漏区；
至少一条第二位/数据线，其中所述至少一条第二位/数据线耦合到在所述多个NROM存储单元结构的多个支柱的顶部上形成的一个或多个NROM存储单元源/漏区。
14.一个系统，其特征在于，包括：
处理器，耦合到至少一存储器件，其中所述至少一存储器件包括：
NOR架构的NROM存储单元阵列，形成于具有多个支柱和相关联的居间沟槽的衬底上；以及
多个NROM存储单元结构，各个NROM存储单元结构包括：
NROM存储单元，其中所述NROM存储单元形成于所述沟槽的第一侧壁上；
选择栅，其中所述选择栅形成于所述沟槽的第二侧壁上，并且通过在沟槽底部形成的第一源/漏区耦合到所述NROM存储单元。
15.一种形成NROM存储单元结构的方法，其特征在于，包括：
在衬底上形成两个凸起区域，所述凸起区域限定其间相关联的沟槽；
在所述沟槽的第一侧壁上形成NROM存储单元；
在所述沟槽的第二侧壁上形成选择栅；以及
在其间相关联沟槽的底部形成源/漏区。
16.如权利要求15所述的方法，其特征在于，在衬底上形成两个凸起区域还包括在衬底上蚀刻沟槽。
17.如权利要求15所述的方法，其特征在于，在衬底上形成两个凸起区域还包括在衬底上形成两个支柱。
18.如权利要求17所述的方法，其特征在于，在衬底上形成两个支柱还包括在衬底沉积额外的衬底材料以形成两个支柱。
19.如权利要求15所述的方法，其特征在于，在其间相关联的沟槽的底部形成源/漏区还包括在形成NROM存储单元和选择栅之前或形成NROM存储单元和选择栅之后，在两个凸起区域的顶部与所述相关联的居间沟槽的底部形成源/漏区。
20.如权利要求15所述的方法，其特征在于，其中所述衬底是P-掺杂的。
21.如权利要求15所述的方法，其特征在于，在沟槽第一侧壁上形成NROM存储单元，以及在沟槽第二侧壁形成选择栅还包括在所述第一侧壁的表面上形成NROM晶体管栅极绝缘体堆栈，以及在所述第二侧壁的表面上形成选择栅晶体管栅极绝缘堆栈。
22.如权利要求21所述的方法，其特征在于，在所述第一侧壁的表面上形成NROM晶体管栅极绝缘体堆栈，以及在所述第二侧壁的表面上形成选择栅晶体管栅极绝缘体堆栈还包括：在所述第一侧壁的表面形成隧道绝缘体，在所述隧道绝缘体上形成俘获层，在所述俘获层上形成第一绝缘体作为栅间绝缘体，在所述第一绝缘体上形成第一控制栅，在第二侧壁的表面上形成第二绝缘体，以及在所述第二绝缘体上形成第二控制栅。
23.如权利要求21所述的方法，其特征在于，在所述第一侧壁的表面形成NROM晶体管栅极绝缘体堆栈还包括由以下一种形成NROM晶体管栅极绝缘体堆栈：氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化铝、氧化物-氧化铝-氧化物、氧化物-碳氧化硅-氧化物、氧化物-Ti、Ta、Hf、Zr、或La的氧化物和氧化物的复合层，以及氧化物-Si、N、Al、Ti、Ta、Hf、Zr、和La的非化学计量氧化物和氧化物的复合层，氧化物-未退火的湿氧化物和氧化物的复合层，氧化物-富硅氧化硅和氧化物的复合层，氧化物-富硅氧化铝和氧化物的复合层，以及氧化物-具有碳化硅纳米微粒的氧化硅和氧化物的复合层。
24.如权利要求22所述的方法，其特征在于，在所述第一侧壁的表面上形成隧道绝缘体，在所述隧道绝缘体上形成俘获层，在所述俘获层上形成第一绝缘体作为栅间绝缘体，以及在所述第一绝缘体上形成第一控制栅，在第二侧壁上形成第二绝缘体，以及在所述第二绝缘体上形成第二控制栅，包括：首先，在所述第一侧壁的表面上形成隧道绝缘体，然后在俘获层和所述第二侧壁的表面上形成第一和第二绝缘体，在所述第一和第二绝缘体上形成所述第一和第二控制栅，其中各个层沉积在两个凸起区域和沟槽上，并被掩模及直接蚀刻。
25.一种形成浮动栅极存储器阵列的方法，其特征在于，包括：
通过沉积一层掩模材料层、对掩模材料形成图案、并各向异性地蚀刻衬底，形成多个支柱和相关联的居间沟槽；
形成多个NROM存储单元结构，各个NROM存储单元结构具有俘获层和耦合的选择栅，其中各个NROM存储单元结构通过以下形成：
在两个支柱和相关联的居间沟槽上沉积一层隧道绝缘体材料；
掩模并各向异性地蚀刻所述隧道绝缘体材料，以在所述沟槽的第一侧壁上形成NROM存储单元的隧道绝缘体；
在两个支柱和相关联的居间沟槽上沉积一层俘获层材料；
掩模并各向异性地蚀刻所述俘获层材料，以在所述沟槽的第一侧壁上的隧道绝缘体上形成俘获层；
在两个支柱和相关联的居间沟槽上沉积一层栅绝缘体材料；
掩模并各向异性地蚀刻所述栅绝缘体材料，以在所述沟槽的第一侧壁的俘获层上形成第一栅绝缘体、并在所述沟槽的第二侧壁上形成选择栅的第二栅绝缘体；
在两个支柱和相关联的居间沟槽上沉积一层栅材料；
掩模并各向异性地蚀刻所述栅材料，以在所述沟槽的第一和第二侧壁上的第一和第二绝缘体上形成第一和第二控制栅；
向所述沟槽的底部和两个支柱的顶部扩散掺杂材料，以形成所述选择栅和NROM存储单元的源/漏区。
26.如权利要求25所述的方法，其特征在于，还包括：
将所述多个NROM存储单元结构形成为多个行；
通过在NROM存储单元结构的相邻行之间沉积氧化物，在所述相邻行之间形成隔离区。
27.一种形成NROM存储器阵列的方法，其特征在于，包括：
在衬底上形成多个支柱和相关联的居间沟槽；
形成多个NROM存储单元结构，各个NROM存储单元结构通过以下形成：
在沟槽的第一侧壁上形成NROM存储单元结构；
在所述沟槽的第二侧壁上形成选择栅；
在所述沟槽的底部形成源/漏区。
28.如权利要求27所述的方法，其特征在于，所述衬底是P-掺杂的。
29.如权利要求27所述的方法，其特征在于，还包括：
将所述多个NROM存储单元结构形成为多个行；以及
在各行NROM存储单元结构下形成P-阱隔离区。
30.如权利要求27所述的方法，其特征在于，还包括：
将所述多个NROM存储单元结构形成为多个行；以及
在NROM存储单元结构的相邻行之间形成隔离区。
31.如权利要求30所述的方法，其特征在于，在垂直NOR架构的NROM存储单元结构的相邻行之间形成隔离区还包括形成氧化物绝缘体的隔离区。
32.如权利要求30所述的方法，其特征在于，还包括：
跨越NROM存储单元结构的相邻行之间的隔离区形成多条字线，其中各字线耦合到各行NROM存储单元结构的单个NROM存储单元的控制栅。
33.如权利要求30所述的方法，其特征在于，还包括：
跨越NROM存储单元结构的相邻行之间的隔离区形成多条选择线，其中各选择线耦合到各行NROM存储单元结构的单个选择栅的控制栅。
34.如权利要求27所述的方法，其特征在于，在所述沟槽的第一侧壁上形成NROM存储单元结构，以及在所述沟槽的第二侧壁上形成选择栅还包括在所述第一侧壁的表面上形成NROM晶体管栅极绝缘体堆栈，以及在所述第二侧壁的表面上形成选择栅晶体管栅极绝缘体堆栈。
35.如权利要求34所述的方法，其特征在于，在所述第一侧壁的表面上形成NROM晶体管栅极绝缘体堆栈还包括由以下之一形成NROM晶体管栅极绝缘体堆栈：氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化铝、氧化物-氧化铝-氧化物、氧化物-碳氧化硅-氧化物、氧化物-Ti、Ta、Hf、Zr、或La的氧化物和氧化物的复合层，氧化物-Si、N、A1、Ti、Ta、Hf、Zr、和La的非化学计量氧化物和氧化物的复合层，氧化物-未退火的湿氧化物和氧化物的复合层，氧化物-富硅氧化物和氧化物的复合层，氧化物-富硅氧化铝和氧化物的复合层，以及氧化物-具有碳化硅纳米微粒的氧化硅和氧化物的复合层。
36.如权利要求34所述的方法，其特征在于，在所述第一侧壁的表面上形成NROM晶体管栅极绝缘体堆栈，以及在所述第二侧壁的表面上形成选择栅晶体管栅极绝缘体堆栈，还包括：在所述第一侧壁的表面上形成隧道绝缘体，在所述隧道绝缘体上形成俘获层，在所述俘获层上形成第一绝缘体作为栅间绝缘体，在所述第一绝缘体上形成第一控制栅，在第二侧壁的表面上形成第二绝缘体，以及在所述第二绝缘体上形成第二控制栅。
37.如权利要求36所述的方法，其特征在于，在所述第一侧壁的表面上形成隧道绝缘体，在所述隧道绝缘体上形成俘获层，在所述俘获层上形成第一绝缘体作为栅间绝缘体，在所述第一绝缘体上形成第一控制栅，在所述第二侧壁的表面上形成第二绝缘体，以及在所述第二绝缘体上形成第二控制栅，还包括：首先，在所述第一侧壁的表面形成隧道绝缘体并在所述隧道绝缘体上形成俘获层，然后在所述俘获层和第二侧壁的表面上形成第一和第二绝缘体，在所述第一和第二绝缘体上形成第一和第二控制栅，其中各个层沉积在所述沟槽上，掩模，以及在组合层上直接蚀刻来生成NROM和选择栅栅极绝缘体堆栈。
38.如权利要求27所述的方法，其特征在于，还包括：
至少一条第一位/数据线，其中所述至少一条第一位/数据线耦合到在所述多个NROM存储单元结构的多个支柱的顶部上形成的一个或多个选择栅漏区；
至少一条第二位/数据线，其中所述至少一条第二位/数据线耦合到在所述多个NROM存储单元结构的多个支柱的顶部上形成的一个或多个NROM存储单元源/漏区。
39.如权利要求27所述的方法，其特征在于，形成多个NROM存储单元结构还包括：形成多个NROM存储单元结构，其中所述多个NROM存储单元结构形成多个行，且其中各行的各个NROM存储单元结构的NROM存储单元和选择栅排列成交替方式，从而所述行的各个支柱具有在其侧壁上形成的两个选择栅或两个NROM存储单元。
40.一种形成NROM EEPROM存储器件的方法，其特征在于，包括：
在衬底上形成多个支柱和相关联的居间沟槽；
在各个沟槽的第一侧壁上形成多个NROM存储单元；
在各个沟槽的第二侧壁上形成多个选择栅；
在多个支柱的顶部和相关联的居间沟槽的底部形成一个或多个源/漏区。
41.一种NAND架构的NROM存储单元串，其特征在于，包括：
衬底，包括两个凸起区域，其间限定了沟槽；
多个NROM存储单元，其中NROM存储单元垂直地形成于所述沟槽的第一侧壁上；
其中所述多个NROM存储单元通过在一个或多个凸起区域、以及一个或多个沟槽底部上形成的源/漏区耦合成串联串；
其中，所述串的第一个NROM存储单元耦合到第一个选择栅。
42.如权利要求41所述的NROM存储单元串，其特征在于，所述串的最后一个NROM存储单元耦合到第二个选择栅。
43.如权利要求41所述的NROM存储单元串，其特征在于，所述凸起区域是支柱。
44.如权利要求42所述的NROM存储单元串，其特征在于，还包括：
多条字线，其中各字线耦合到所述串的NROM存储单元的控制栅；
一条或多条选择线，其中各选择线耦合到所述串的的选择栅的控制栅；
第一位线，其中所述第一位线耦合到第一选择栅的源/漏区；
第二位线，其中所述第二位线耦合到所述串的第二选择栅的源/漏区；
45.一种存储器阵列，其特征在于，包括：
衬底，包括多个支柱和相关联的居间沟槽；
多个NROM存储单元，其中所述NROM存储单元垂直地形成于多个支柱和沟槽的侧壁上；
其中，所述多个NROM存储单元通过在所述多个支柱的顶部和相关联沟槽的底部形成的源/漏区耦合成多个NAND结构存储器串；以及
其中，各个NAND结构存储器串的第一个NROM存储单元耦合到第一个垂直选择栅，并且各个NAND结构存储器串的最后一个NROM存储单元耦合到第二个垂直选择栅。
46.如权利要求45所述的存储阵列，其特征在于，还包括：
多条字线，其中各字线耦合到一个或多个NROM存储单元的一个或多个控制栅，其中所述一个或多个NROM存储单元的每一个都来自不同的存储器串；
多条选择线，其中各选择线耦合到一个或多个选择栅；
至少一条第一位线，其中所述至少一条第一位线耦合到各个存储器串的第一选择栅的源/漏区；以及
至少一条第二位线，其中所述至少一条第二位线耦合到各个存储器串的第二选择栅的源/漏区。
47.如权利要求45所述存储阵列，其特征在于，隔离区在相邻的存储器串之间形成。
48.一种存储器件，其特征在于，包括：
存储器阵列，形成于具有多个支柱和相关联的居间沟槽的衬底上；
多个NROM存储单元，其中所述NROM存储单元垂直地形成于多个支柱和沟槽的侧壁上；
其中，所述多个NROM存储单元通过在所述多个支柱的顶部和相关联沟槽的底部形成的源/漏区耦合成多个NAND结构存储器串；
其中，各个串的第一NROM存储单元耦合到第一选择栅，而各个串的最后一个NROM存储单元耦合到第二选择栅。
49.如权利要求48所述存储器件，其特征在于，还包括：
多条字线，其中各字线耦合到一个或多个NROM存储单元的一个或多个控制栅，并且所述一个或多个NROM存储单元的每一个都来自不同的存储器串；
多条选择线，其中各选择线耦合到一个或多个选择栅；
至少一条第一位/数据线，其中所述至少条一第一位/数据线耦合到各个存储器串的第一个选择栅的源/漏区；
至少一条第二位/数据线，其中所述至少一条第二位/数据线耦合到各个存储器串的第二个选择栅的源/漏区。
50.一种存储器件，其特征在于，包括：
NAND架构的存储阵列，形成于具有多个支柱和相关联的居间沟槽的衬底上；
多个NROM存储单元，其中所述NROM存储单元垂直地形成于多个支柱和沟槽的侧壁上；
其中，所述多个NROM存储单元通过在所述多个支柱的顶部和相关联沟槽的底部形成的源/漏区耦合成多个NAND结构存储器串；
其中，各个串的第一个NROM存储单元耦合到第一个垂直选择栅，并且各个串的最后一个NROM存储单元耦合到第二个垂直选择栅。
控制电路；
行解码器；
耦合到行解码器的多条字线，其中各字线耦合到一个或多个NROM存储单元的一个或多个控制栅，并且所述一个或多个NROM存储单元的每一个都来自不同的存储器串；
多条选择线，其中各选择线耦合到一个或多个选择栅；
至少一条第一位线，其中所述至少一条第一位线耦合到各存储器串的第一个选择栅的源/漏区；
至少一条第二位线，其中所述至少一条第二位线耦合到各存储器串的第二个选择栅的源/漏区。
51.一个系统，其特征在于，包括：
处理器，耦合到至少一个存储器件，其中所述至少一个存储器件包括：
存储器阵列，形成于具有多个支柱和相关联的居间沟槽的衬底上；多个NROM存储单元，其中所述NROM存储单元垂直地形成于多个支柱和沟槽的侧壁上；
其中，所述多个NROM存储单元通过在所述多个支柱的顶部和相关联沟槽的底部形成的源/漏区耦合成多个NAND结构存储器串；
其中，各个串的第一个NROM存储单元耦合到第一个垂直选择栅，并且各个串的最后一个NROM存储单元耦合到第二个垂直选择栅。
52.一种存储器件，其特征在于，包括：
存储器阵列，形成于具有多个按行和列排列的NROM存储单元、并耦合成多个NAND结构存储器串的衬底上，其中所述NROM存储单元垂直地形成于在所述衬底上形成的多个支柱和沟槽的侧壁上，并且所述多个NROM存储单元通过在所述多个支柱的顶部和相关联沟槽的底部上形成的源/漏区耦合成多个NAND结构存储器串；
其中，各个串的第一个NROM存储单元耦合到第一个垂直选择栅，并且各个串的最后一个NROM存储单元耦合到第二个垂直选择栅；
多条字线，其中各字线耦合到一行NROM存储单元的一个或多个栅；
多条选择线，其中各选择线耦合到一个或多个选择栅；
至少一条第一位线，其中所述至少一条第一位线耦合到各个串的第一个选择栅的源/漏区；以及
至少一条第二位线，其中所述至少一条第二位线耦合到各个串的第二个选择栅的源/漏区。
53.一种形成NAND结构的存储单元串的方法，其特征在于，包括：
在衬底上形成一个或多个凸起区域，所述凸起区域限定相关联的居间沟槽；
在所述一个或多个凸起区域的侧壁上形成多个NROM存储单元；
在搜索即一个或多个凸起区域的顶部和所述一个或多个相关联的居间沟槽的底部形成一个或多个源/漏区；
形成耦合到所述串的第一个NROM存储单元的第一个垂直选择栅，以及耦合到所述串的最后一个NROM存储单元的第二个垂直选择栅。
54.如权利要求53所述的方法，其特征在于，在衬底上形成一个或多个凸起区域还包括在衬底上蚀刻沟槽。
55.如权利要求53所述的方法，其特征在于，在衬底上形成一个或多个凸起区域还包括在衬底上形成一个或多个支柱。
56.如权利要求55所述的方法，其特征在于，在衬底上形成一个或多个凸起区域还包括在衬底上沉积附加衬底材料来形成一个或多个支柱。
57.如权利要求53所述的方法，其特征在于，在所述一个或多个凸起区域的顶部和一个或多个相关联的居间沟槽的底部形成一个或多个源/漏区，还包括在形成多个NROM存储单元之前或之后，在所述一个或多个凸起区域的顶部和一个或多个相关联的居间沟槽的底部形成一个或多个源/漏区。
58.如权利要求53所述的方法，其特征在于，在所述一个或多个凸起区域的侧壁上形成多个NROM存储单元，以及形成耦合到NAND架构存储器串的第一个NROM存储单元的第一个垂直选择栅和形成耦合到NAND架构存储器串的最后一个NROM存储单元的第二个垂直选择栅，还包括在第一多个选定侧壁的表面上形成NROM栅极绝缘体堆栈，以及在第二多个选定侧壁的表面上形成第一和第二个选择栅栅极绝缘体堆栈。
59.如权利要求58所述的方法，其特征在于，在所述第一多个选定侧壁的表面上形成多个NROM晶体管栅极绝缘体堆栈，还包括由以下之一形成NROM晶体管栅极绝缘体堆栈：氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化铝、氧化物-氧化铝-氧化物、氧化物-碳氧化硅-氧化物、氧化物-Ti、Ta、Hf、Zr、或La的氧化物和氧化物的复合层，氧化物-Si、N、Al、Ti、Ta、Hf、Zr、和La的非化学计量氧化物和氧化物的复合层，氧化物-未退火的湿氧化物和氧化物的复合层，氧化物-富硅氧化物和氧化物的复合层，氧化物-富硅氧化铝和氧化物的复合层，以及氧化物-具有碳化硅纳米微粒的氧化硅和氧化物的复合层。
60.如权利要求58所述的方法，其特征在于，通过在第一多个选定侧壁的表面上形成NROM栅极绝缘体堆栈，以及在第二多个选定侧壁的表面上形成第一和第二个选择栅栅极绝缘体堆栈，以在一个或多个凸起区域的侧壁上形成多个NROM存储单元，还包括：在第一多个选定侧壁的表面上形成隧道绝缘体，在所述隧道绝缘体上形成俘获层，在所述俘获层上形成第一绝缘体作为栅间绝缘体，在所述第一绝缘体上形成第一控制栅，在所述第二多个选定侧壁的表面上形成第二绝缘体，以及在所述第二绝缘体上形成第二控制栅。
61.如权利要求60所述的方法，其特征在于，在第一多个选定侧壁的表面上形成隧道绝缘体，在所述隧道绝缘体上形成俘获层，在所述俘获层上形成作为栅间绝缘体的第一绝缘体，在所述第一绝缘体上形成第一控制栅，在第二多个选定侧壁的表面上形成第二绝缘体，以及在所述第二绝缘体上形成第二控制栅，还包括：首先，在第一多个选定侧壁的表面上形成通道绝缘体，在通道绝缘体上形成俘获层，然后在第一多个选定侧壁的俘获层和第二多个选定侧壁的表面上形成第一和第二绝缘体，在第一和第二绝缘体上形成第一和第二控制栅，其中各个层沉积在两个凸起区域和沟槽上，并被掩模并直接蚀刻。
62.一种形成NAND结构的存储器阵列的方法，其特征在于，包括：
在衬底上形成多个支柱和相关联的居间沟槽；
在多个支柱的第一多个选定侧壁的表面上形成多个垂直NROM存储单元；
在多个支柱的第二多个选定侧壁的表面上形成多个选择栅；
在多个支柱的顶部形成一个或多个源/漏区，以及在相关联的居间沟槽的底部形成多个NAND结构的存储器串。
63.如权利要求62所述的方法，其特征在于，还包括：
在各个存储器串之下形成P-阱隔离区。
64.如权利要求62所述的方法，其特征在于，还包括：
在相邻的存储器串之间形成隔离区。
65.如权利要求64所述的方法，其特征在于，还包括：
跨越相邻存储单元串之间的隔离区形成多条字线和多条选择线，其中各字线耦合到各个存储器串的单个NROM存储单元的控制栅，并且其中各条选择线耦合到各个存储器串的选择栅。
66.如权利要求62所述的方法，其特征在于，在第一多个选定侧壁的的表面上形成多个垂直NROM存储单元，以及在第二多个选定侧壁的表面上形成多个选择栅，还包括：在第一多个选定侧壁的表面上形成NROM栅极绝缘体堆栈，以及在第二多个选定侧壁的表面上形成选择栅栅极绝缘体堆栈。
67.如权利要求66所述的方法，其特征在于，在第一多个选定侧壁的表面上形成多个NROM晶体管栅极绝缘体堆栈，还包括由以下之一形成NROM晶体管栅极绝缘体堆栈：氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化铝、氧化物-氧化铝-氧化物、氧化物-碳氧化硅-氧化物、氧化物-Ti、Ta、Hf、Zr、或La的氧化物和氧化物的复合层，氧化物-Si、N、Al、Ti、Ta、Hf、Zr、和La的非化学计量氧化物和氧化物的复合层，氧化物-未退火的湿氧化物和氧化物的复合层，氧化物-富硅氧化物和氧化物的复合层，氧化物-富硅氧化铝和氧化物的复合层，以及氧化物-具有碳化硅纳米微粒的氧化硅和氧化物的复合层。
68.如权利要求66所述的方法，其特征在于，在第一多个选定侧壁的表面上形成NROM栅极绝缘体堆栈，以及在第二多个选定侧壁的表面上形成选择栅栅极绝缘体堆栈，还包括：在第一多个选定侧壁的表面上形成隧道绝缘体，在所述隧道绝缘体上形成俘获层，在所述俘获层上形成栅间绝缘体，在所述栅间绝缘体上形成控制栅，在第二多个选定侧壁的表面上形成绝缘体，以及在所述绝缘体上形成控制栅。
69.一种形成存储器件的方法，其特征在于，包括：
在衬底上形成多个支柱和相关联的居间沟槽；
在多个支柱的第一多个选定侧壁的表面上形成多个垂直NROM存储单元；
在多个支柱的第二多个选定侧壁的表面上形成多个选择栅；
在多个支柱的顶部以及在相关联的居间沟槽的底部形成一个或多个源/漏区，以形成多个NAND结构的存储器串。
70.一种形成NROM NAND架构的存储单元串的方法，其特征在于，包括：
通过沉积一层掩模材料、对掩模材料形成图案、以及各向异性地蚀刻衬底以在衬底上形成多个支柱和相关联的居间沟槽；
形成具有多个NROM存储单元和一个或多个选择栅的NAND架构的NROM存储单元串，其中所述串通过以下形成：
在多个支柱和相关联的居间沟槽上沉积一层隧道绝缘体材料；
掩模并各向异性地蚀刻这层隧道绝缘体材料，以在所述支柱的第一选定数量的侧壁上形成NROM存储单元的隧道绝缘体；
在所述多个支柱和相关联的居间沟槽上沉积一层俘获层材料；
掩模并各向异性地蚀刻该层俘获层材料，以在第一选定数量的侧壁的隧道绝缘体上形成俘获层；
在多个支柱和相关联的居间沟槽上沉积一层栅绝缘体材料；
掩模并各向异性地蚀刻该层栅绝缘体材料，以在第一选定数量的侧壁的NROM存储单元形成栅绝缘体、以及在第二选定数量的侧壁上形成选择栅的栅绝缘体；
在多个支柱和相关联的居间沟槽沉积一层栅材料；
掩模并各向异性地蚀刻该层栅材料，以在第一和第二选定数量的侧壁的栅绝缘体材料上形成控制栅。
71.如权利要求70所述的方法，其特征在于，还包括：
向各个沟槽的底部以及各个支柱的顶部扩散掺杂材料，以形成一个或多个选择栅和多个NROM存储单元的源区和漏区。
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