CN1967896B - 隔离的相变存储器单元及其制造方法 - Google Patents

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Abstract

一种存储器器件，其包括有改良的热传导特征。此器件首先包括电介质材料层；第一及第二电极，垂直地分隔并包括有彼此相对的接触表面。相变存储器元件包覆在此电介质材料层中，其包括相变层，其位于这些电极之间并与之形成电接触，其中此相变层的横向宽度小于这些电极的横向宽度。隔离材料位于此相变层与此电介质层之间，其中此隔离材料的导热性低于此电介质材料的导热性。

Description

隔离的相变存储器单元及其制造方法
相关申请信息
本发明于2005年11月15日申请美国临时专利申请，该申请案的申请号为60/736,721，发明名称为“隔离的相变存储器单元以及其制造方法”。
联合研究合约的当事人
国际商业机械公司纽约公司、旺宏国际股份有限公司台湾公司及英飞凌技术公司(Infineon Technologies A.G)德国公司为联合研究合约的当事人。
技术领域
本发明涉及高密度存储器器件，其基于以相变为基础的存储器材料，包括以硫属化物(chalcogenide)为基础的材料以及其它材料，及制造这种器件的方法，并尤其涉及相变存储器元件，其包括有较低电流以及更佳的热控制特征。
背景技术
以相变为基础的存储器材料广泛地运用于非易失性随机存取存储器单元中。如硫属化物及类似材料的这些材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相在非晶态(amorphous state)与结晶态(crystalline state)之间转换。一般而言，非晶态的特征是其电阻高于结晶态，此电阻值可轻易测量得到而用来作为指示。
从非晶态转变至结晶态一般是低电流步骤。从结晶态转变至非晶态(以下称为重置(reset))一般是高电流步骤，其包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变材料会快速冷却，抑制相变的过程，使得至少部份相变结构得以维持在非晶态。在理想状态下，致使相变材料从结晶态转变至非晶态的重置电流幅度应该是越低越好。可以通过减小在存储器单元中的相变材料元件的尺寸、以及减少电极与此相变材料的接触面积来实现降低重置所需的重置电流幅度的目的，因此可针对此相变材料元件施加较小的绝对电流值来实现较高的电流密度。
该领域发展的一种方法是致力于在集成电路结构上形成微小孔洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于这种微小孔洞的专利包括：于1997年11月11日公告的美国专利No.5,687,112“Multibit Single Cell Memory Element Having TaperedContact”、发明人为Ovshinky；于1998年8月4日公告的美国专利No.5,789,277“Method of Making Chalogenide[sic]Memory Device”、发明人为Zahorik等；以及于2000年11月21日公告的美国专利No.6,150,253“Controllable Ovonic Phase-Change SemiconductorMemory Device and Methods of Fabricating the Same”、发明人为Doan等。
在现有技术中所遭遇到的一个特殊问题在于如何控制操作电流、以及伴随此电流而生的热量。此相变过程会随着此相变材料受到焦耳热(joule heating)而继续进展，并随之产生两个问题.第一是采用包括有数以十亿计的单独存储器单元(在gigabyte范围作为提供储存电容的单位显然需要这么多)的存储器单元，来控制所需电流.第二则是由此极大数量的存储器单元所产生的热量，即使不会破坏所有的存储器单元，至少也会使得一个存储器单元劣化.
因此，理想地可以提供一种存储器单元结构，其具有较低的热量特性以及低重置电流；以及一种制造方法，其可配合大量制造存储器器件时所需要的严格的工艺变量规格。此外，理想地还可提供一种制造过程以及一种结构，其可适用于在同一集成电路上制造周边电路。
发明内容
本发明的第一方面是一种存储器器件，其具有改良的热传导特征。所述器件首先包括电介质材料层；第一及第二电极，其彼此垂直分离并包括有相向的接触表面。相变存储器元件(phase-changememory element)包覆在所述电介质材料层中；相变层，其位于第一及第二电极间并与之形成电接触，其中所述相变层的横向面积小于所述电极的横向面积；及隔离材料，位于所述相变层与所述电介质层之间，其中所述隔离材料的热传导性低于所述电介质材料的热传导性；导电层，包括插设在所述第一电极与相变层之间的第一导电层。
所述隔离层将所述相变层的材料隔离于蚀刻工艺之外，而所述蚀刻工艺可能损伤所述材料或造成所述材料下方的过度削切。在本文所述的实例中，所述隔离材料同时改良了所述相变材料的热隔离性。
本发明的第二方面，提供了一种存储器器件，其包括：多个栓塞电极(plug electrode)元件；位线(bit line)，用于传输电信号；多个相变存储器元件，每一个所述相变存储器元件包括：上导电层，其电接触至所述位线；下导电层，其电接触至栓塞电极；第二导电层，其电接触至所述上导电层；其中，所述上导电层、所述下导电层以及所述第二导电层包括氮化钛；相变层，其位于所述第二导电层与所述下导电层之间且与所述两个层形成电接触，其中，所述相变层的横向宽度小于所述上导电层与所述下导电层的横向宽度，并由锗、锑、及碲所形成的复合物所构成，且其厚度介于10至100nm之间；电介质材料，其包覆所述栓塞电极元件以及所述相变存储器元件；以及隔离材料，其位于所述上导电层与所述下导电层之间且环绕所述第二导电层和相变层，其中，所述隔离材料的导热性低于所述电介质材料的导热性。
本发明的第三方面，提供了一种用于构建存储器器件的方法，包括下列步骤：提供衬底，其包括在其中形成有栓塞电极的电介质材料，并包括暴露出所述栓塞电极的上表面；在所述衬底的上表面沉积电极导电层；平坦化所述电极导电层；在所述电极导电层上沉积下导电层；在所述下导电层上沉积相变材料层；在所述相变材料层上沉积第二导电层；对所述相变材料层以及所述第二导电层进行图案化并蚀刻，以形成相变元件以及第二导电元件；沉积隔离材料层直到可覆盖所述相变层以及所述第二导电元件的厚度；平坦化所述隔离材料层以暴露所述第二导电元件；在所述隔离材料层上沉积上导电层；通过图案化且非等向性蚀刻而隔离相变元件，使得所述上导电层的横向宽度大于所述相变元件的横向宽度，并且使得所述隔离材料包覆所述相变材料；沉积电介质填充材料以包覆所述相变元件；以及平坦化所述电介质填充材料，以暴露出所述上导电层。
本发明的第四方面，提供了一种用于构建存储器器件的方法，包括下列步骤：提供衬底，其包括在其中形成有栓塞电极的电介质材料，并包括暴露出所述些栓塞电极的上表面；在所述衬底的上表面沉积电极导电层；平坦化所述电极导电层；在所述电极导电层上沉积下导电层；在所述下导电层上沉积GST相变材料层；对所述相变材料层进行图案化并蚀刻，以形成相变元件；沉积隔离材料层直到可覆盖所述相变元件；平坦化所述隔离材料层以暴露所述相变元件；在所述隔离层上沉积上导电层；通过图案化且非等向性蚀刻来隔离相变元件，使得所述上导电层的横向宽度大于所述相变元件的横向宽度，且使所述隔离材料包覆所述相变元件；沉积电介质填充材料以包覆所述相变元件；以及平坦化所述电介质填充材料，以暴露出所述上导电层.
本发明的第五方面，提供了一种存储器器件，其包括：多个栓塞电极(plug electrode)元件；位线(bit line)，用于传输电信号；多个相变存储器元件，每一个所述相变存储器元件包括：相变层，其位于所述位线与所述栓塞电极之间且与所述二者电接触，其中，所述相变层的横向宽度小于所述栓塞电极的横向宽度，且由锗、锑、及碲所形成的复合物所构成，并且其厚度介于10至100nm之间；电介质材料，其包覆所述栓塞电极元件以及所述相变存储器元件；以及隔离材料，其位于所述位线与所述栓塞电极之间、且包围所述相变层，其中所述隔离材料的导热性低于所述电介质材料的导热性。
本发明的第六方面，提供了一种用于构建存储器器件的方法，包括下列步骤：提供包括相变元件的结构，所述相变元件被图案化且形成在下层(underlying layer)上；沉积隔离材料层直到可覆盖所述相变元件的厚度；以及对所述隔离材料进行图案化且非等向性蚀刻，使得所述隔离材料环绕并保护所述相变元件。
本发明的第七方面，提供了一种存储器器件，其包括：多个栓塞电极元件；位线，用于传输电信号；多个相变存储器元件，每一个所述相变存储器元件包括：上导电层，其电接触至所述位线；下导电层，其电接触至栓塞电极元件；相变层，其位于所述上导电层与所述下导电层之间并与所述二者形成电接触，其中，所述相变层包括基底部分以及突出部分，其中，所述基底部分一般与所述栓塞电极元件共同延伸，所述突出部分自所述基底部分突出至所述上导电层，且以由锗、锑、及碲所形成的复合物所构成，并且其厚度介于10至100nm之间；电介质填充材料，其包覆所述栓塞电极元件以及所述相变存储器元件；以及隔离材料，其位于所述上导电层与所述下导电层之间，并包覆且保护所述相变层的突出部分，其中所述隔离材料的导热性低于所述电介质填充材料的导热性。
附图说明
图1说明本发明的相变存储器元件；
图2说明随机存取存储器单元，其包括本发明的相变存储器元件；
图3说明在制造本发明的随机存取存储器单元过程中的初始步骤；
图4说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图5说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图6说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图7说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图8说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图9说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图10说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图11说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图12说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图13说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图14说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图15说明在制造本发明的随机存取存储器单元过程中的后续步骤；
图16说明本发明的随机存取存储器单元的另一实施例；
图17说明本发明的随机存取存储器单元的另一实施例；
图17A说明本发明的随机存取存储器单元的另一实施例；
图18说明本发明的随机存取存储器单元的另一实施例；
图19说明当制造图18中的随机存取存储器单元时的初始步骤；
图20说明当制造图18中的随机存取存储器单元时的后续步骤；
图21说明当制造图18中的随机存取存储器单元时的后续步骤；
图22说明当制造图18中的随机存取存储器单元时的后续步骤；
图23说明当制造图18中的随机存取存储器单元时的后续步骤；
图24说明当制造图18中的随机存取存储器单元时的后续步骤；
图25说明当制造图18中的随机存取存储器单元时的后续步骤。
【主要元件符号说明】
10             相变存储器元件
119            GST层
12             电介质填充物
121            GST基底
122，122a，122b相变元件
13            衬底
14            栓塞电极
15            基底元件
16            字线
17            源极终端
18            电极导电层
19            凹陷区域
20            下导电层
22            相变材料薄膜
24，24a，24b  第二导电层
25            相变核心
25a，25b      掩膜元件
26            隔离材料
28，28a，28b  上导电层
30            位线
200           相变存储器元件
222           相变层
226           隔离层
300           相变元件
322           相变层
324           第二导电层
318           导电层
326           隔离层
328           导电层
具体实施方式
以下详细说明本发明的结构与方法。本发明内容说明章节目的并非在于定义本发明。本发明由权利要求所定义。所有本发明的实施例、特征、观点及优点等将可透过以下说明书及其附图获得充分了解。
关于本文中所提及的方向性描述，图示中的方向是相对于参考框而对应于相关图示中并用“上”、“下”、“左”、及“右”进行描述。相似地，“厚度”一词指的是垂直尺度、而“宽度”则指称水平尺度。如本领域技术人员可知，这些方向性对于电路本身的方向并无实际操作上的对应。
以下描述本发明的相变元件以及存储器单元，其后则讨论制造上述二者的过程。
图1描绘根据本发明的实施例的相变存储器元件10。如图中所示，此相变元件在二电极中延伸，包括栓塞电极14(plug electrode)，以及上电极或称位线30(bit line)。如本领域中所周知，存储器单元通常通过二组数据线所控制，其呈矩形排列。字线(word line)被施加能量以选择特定数据字地址，同时位线在该数据字中选择特定位。这些线路传统上布局为垂直阵列。属于本发明的部分的此存储器单元可被解读为，此电路布局中的位线30形成此相变元件的上层，且图中可见其横向延伸整个图示。字线16则正交至此元件。此字线信号将栓塞电极14连接到用于读写的电流路径。此栓塞电极、位线、以及字线的导电材料可为钨、铜、铝、或其它材料、以及一般在此领域中被认为适用于栓塞电极以及线结构的复合物。
在此栓塞元件的上端形成有电极导电层18以及下导电层20。设置这两个层的目的将在以下解释。这些层需要三个特征：第一，如下所述的与相变材料间的优秀附着力；第二，优良的导电性；以及第三，扩散壁垒特征，尤其是防止相变材料扩散入电极金属。这些层优选地优选地由氮化钛(TiN)或氮化钽(TaN)所构成。或者，这些导电层可以是氮化铝钛(TiAlN)或氮化铝钽(TaAlN)、或可包括(仅作为额外举例)一个以上的选自下列群组的元素：钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、以及钌(Ru)、以及上述的复合物。这些导电层优选地延伸经过此栓塞元件的宽度。
在这些导电层18，20之上为一相变材料薄膜22，其优选地由硫属化物(chalcogenide)所构成.硫属化物包括下列形成元素周期表上第VI族的部分的四种元素之中任意一种：氧(O)、硫(S)、硒(Se)、以及碲(Te).硫属化物是将硫属元素与更为正电性的元素或自由基结合而得到.硫属化合物合金是将硫属化合物与例如过渡金属等的其它物质结合.硫属化合物合金通常包括一个以上的选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn).通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag).许多以相变为基础的存储器材料已经在技术文件中进行了描述，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫.在锗/锑/碲合金族中，可以尝试大范围的合金成分.此成分可以下列特征式表示：TeaGebSb100-(a+b)。一位研究员描述了最有用的合金为：在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并且碲含量通常在从最低23％至最高58％的范围内，且最佳地是介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般为低于50％。最佳地，锗的浓度范围介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其为所有组成元素相加总和为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，“Potential of Ge-Sb-Te Phase-change Optical Disks forHigh-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属例如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变合金，其具有可编程的电阻特性。可使用的存储器材料的特殊示例如Ovshinsky‘112专利中栏11-13所述，在此引入该示例作为参考。
在此存储器单元的活性沟道区域中，相变合金可在第一结构态与第二结构态之间按照其局部次序进行切换，其中第一结构态一般为非晶固态(amorphous solid phase)，而第二结构态一般为结晶固态(crystalline solid phase)。术语“非晶”用于指示相对较无次序的结构，其与单晶相比更加无次序性，而具有可检测的特征，例如与结晶态相比具有更高的电阻值。术语“结晶态”用于指示相对较有次序的结构，其与非晶态相比更有次序，因此包括可检测的特征，例如比非晶态更低的电阻值。典型地，相变材料可以在完全结晶态与完全非晶态之间的所有可检测的不同状态之间进行电切换。其它受到非晶态与结晶态之间的改变的影响的材料特征包括：原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态，或者可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰度级部分。此材料中的电特性也可能随之改变。
相变材料可通过施加电脉冲而从一种相态切换至另一种相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量足够大，因此足以破坏结晶结构的结合键，同时其足够短，因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可以确定特别适用于特定相变合金的适当的脉冲量变曲线。在本文的后续部分，此相变材料称为GST，同时应该理解的是，也可以使用其它类型的相变材料。在本文中所描述的一种适用于相变元件中的材料为Ge2Sb2Te5。
可用于本发明其它实施例中的其它可编程存储器材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态之间的转换来决定电阻的物质；PrxCayMnO3、PrSrMnO、ZrOx、或其它使用电脉冲来改变电阻状态的物质；TCNQ、PCBM、TCNQ-PCBM、Cu-TCN、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或包括用电脉冲控制的双稳定或多稳定电阻态的任何其它聚合物材料。
如图1所示的实施例中的相变层22为薄膜，优选地，其厚度介于约10nm至约100nm，最佳地为约40nm。
在此相变层22之上，设有第二导电层24，至少覆盖此相变层的上表面。该导电层也可由氮化钛所构成，如前所述。为了叙述上的方便，以下将此相变层22与第二导电层24两个层共称为相变核心25。
在本发明的一个实施例中，此相变核心并不完全延伸横越此导电材料的表面，而是将此相变材料与导电层以隔离材料26包覆或环绕。在优选实施例中，此隔离材料与所述被环绕的电介质填充物12相比具备有较低导热性。
由如前所述的氮化钛或类似材料所构成的上导电层28设置在此第二导电层/隔离组之上。本发明的实施例将此栓塞以及后续的叠置层构建成为柱状结构。如下所述，此种设计使高效率制造成为可能。位线30位于此上导电层28之上并与之形成电接触，且由如上所述的适当金属所构成。
电介质填充物质12环绕并包覆整个相变存储器元件。此物质优选地由一层以上的硅氧化物或替代物如氮氧化硅、经掺杂的硅氧化物、聚亚酰胺、硅氮化物、或其它电介质填充材料所构成。
在操作上，在栓塞14与位线30之间存在电流路径。在一个实施例中，电流从位线开始流经此相变元件、而经过此栓塞元件流出，然而此方向在其它实施例中可能逆转。当电流流经此相变材料时，焦耳热效应会导致此相变材料的温度上升，并且如上所解释，基于此电流脉冲的长度与幅度，此元件可被置于SET或RESET状态下。若仅需读取此相变材料的状态，则施加相对低电流脉冲，足够决定此材料的电阻即可。在实施例中的此隔离层包括具备有相对低导热性的材料，降低从此相变材料所传导出的热量，并因此将温度维持在高温。因此，每一单位电流可实现较大的加热效果，因而允许较快的反应时间、较低电流使用量、以及此单元的总加热量。
由控制元件提供对存取此存储器单元的控制，优选地由存取晶体管提供。替代电路配置可以使用二极管或类似器件。图2说明了优选的设置方式，其中位于同一栏中的两个存储器元件10a及10b共享相同的源极终端(source terminal)17。如图中所示，每一个存储器元件在结构上与上述的存储器元件10相同，包括导电层18a/18b、20a/20b、以及24a/24b；相变层22a/22b；以及隔离元件26a/26b。位线30与二个元件的上导电层28a与28b接触，且每一个元件包括有与其关联且与其靠近的字线16a/16b，并通过适当的电路进行连接。共享源线17经过此存储器单元，提供电流路径至此存取晶体管。
为了写入至存储器元件10b，举例而言，需要将适当的使能信号(enabling signal)送至位线30以及字线16b。其结果是，电流将流入存储器单元10b，从位线30流经导电层28b及24b，并流入此相转变层22b。在此，电流将产生加热效果，其接着会致使材料成为结晶相或非晶相，这是视此电流脉冲的幅度以及持续时间而定的。读取此存储器元件需要通过施加低电流脉冲经过此元件、并检测此相变元件的电阻值来实现。电流继续经过导电层20b及18b、栓塞元件14b，经过其下的控制电路而进入公共源线17。
制造本发明的器件的起始点可以参考图3，其显示在衬底13的形成之后的制造过程中的一个时间点，此衬底包括电介质材料12以及相关特征，主要是栓塞元件14a及14b、字线16a及16b、以及公共源极线17.在此半导体衬底中的经掺杂的区域用作包括字线16a及16b的晶体管的端子，所述字符线16a及16b作为将栓塞14a，14b耦接至公共源极线17的栅极.这些元件优选地以已知方式形成，优选地牵涉到沉积氧化物层、对其图案化以及蚀刻、并进一步沉积这些金属元件.
在制造相变元件时会遭遇到的明显问题是，当利用最常用的化学气相沉积(chemical vapor deposition，CVD)或一些类似的已知方法形成金属栓塞时，此沉积型态典型地会在此栓塞的中央造成低陷或凹陷区域。如图3中所示的凹陷区域19，即说明了此问题。因为沉积层一般随着其所沉积在其上的表面轮廓而定，因此后续的沉积层无可避免地会显现相同的外型，而容易导致粘附或剥离问题。此问题无论对于直接施加的相变层或施加到中介层的相变层而言，均是相当严重的。
对于此问题的一个解决方法如图4所示，其说明了基底元件15的形成，其中将电极导电层18沉积至衬底13之上。在沉积过程之后，对该导电层进行平坦化处理，优选地使用化学机械研磨(chemical-mechanical polishing，CMP)，以提供完美的平坦表面，并可在其上构建其余的结构。
图5描绘了下一制造过程步骤的结果，其中在电极导电层18上形成下导电层20。图6继续进行工艺的下一步骤，沉积相变材料22以及第二导电层24。每一层可通过化学气相沉积(chemical vapordeposition，CVD)或物理气相沉积(physical vapor deposition，PVD)或其它类似方式而形成。这些层的厚度可为约10至300nm厚。在一个实施例中的优选厚度为50nm。此第二导电层可由氮化钛或其它类似物所构成，如前所述。优选地，在进行层20，22及24的沉积时，使用原位沉积技术(in-situ deposition)。即，此结构并未从工艺处理室中移出，而此工艺处理室在工艺各步骤进行期间也未开启。维持低压的反应气体可在各层之间提供较佳的界面以及附着度，同时改善此器件的质量。对于此工艺而言，最佳地是使用PVD溅镀方法。本发明的实施例还通过使用多晶硅进一步改变了此元件的构造，且另一个实施例中则使用了钨。本领域技术人员应能了解在该应用中使用这些已知材料的方式。优选地施加2层氮化钛层，如图所示。第一层氮化钛层在平坦化后为后续的各层提供了优秀的平坦表面。在一个实施例中，此下导电层以及相变材料层是利用PVD集束制造设备(PVDcluster tooling equipment)沉积而成的，其可提供较佳的粘附以及沉积特征。
接着，各层材料经由一系列的光刻图案化工艺，而被转变为分离的存储器元件。首先参见图7，在第二导电层24上形成掩膜元件25a及25b，其通过在此结构上沉积光阻材料、利用标线(reticle)或掩膜使此光阻材料曝光、并剥除未曝光部分的光阻材料，从而留下此掩膜元件。若此掩膜的尺度小于所使用的光刻工艺的最小特征尺寸，则此掩膜元件可使用已知方式沉积，并以计时蚀刻(timed etching)方式修剪，优选地对于所生成掩膜进行干蚀刻，基于氧气等离子化学作用而使用反应式离子蚀刻(reactive ion etching，RIE)工作。
接着如图8所示，此掩膜元件用于实现蚀刻过程，以移除第二导电层以及相变层中没有被此掩膜元件覆盖的部分。当蚀刻至下导电层20时，此蚀刻过程则应该停止。在实施例中所使用的蚀刻过程为使用RIE的干式非等向性蚀刻，并利用氟化氩或氧气等离子化学作用。可使用光学发射工具(optical emission tool)来分辨并控制蚀刻过程的终点，也即当蚀刻至氮化钛层时。
在移除了相变材料以及第二导电层中过量的氮化钛之后，图9显示了隔离材料层26，其沉积至图8中所示的结构之上。
此隔离材料层的代表性材料，包括下列元素的复合物所形成的材料：硅(Si)、碳(C)、氧(O)、氟(F)、及氢(H).当导热性并非关键因素时，也可使用硅氮化物或其它导热性比二氧化硅(SiO2)高的物质。隔热材料，也即可用于隔热层的物质，可以是例如二氧化硅、硅碳氢氧化物(SiCOH)、聚亚酰胺(polyimide)、聚酰胺(polyamide)、以及氟碳聚合物，其选择原因是因为这些材料的导热性低于沉积在其上的电介质填充层的导热性。当其上的材料为二氧化硅时，此隔热材料所具有的导热性应该低于二氧化硅的导热性，或低于约0.014J/cm*degK*Sec。许多低介电常数的材料(low-K)可用做为隔离材料，而低介电常数的材料的介电常数低于二氧化硅的介电常数。适合用于隔热绝缘层中的物质可以是例如包括含氟二氧化硅、硅氧烷(silsesquioxane)、聚亚芳香醚(polyarylene ether)、聚对二甲苯(parylene)、含氟聚合物、含氟非晶碳、金刚石类碳、多孔性二氧化硅(porous silica)、中孔性二氧化硅(mesoporous silica)、多孔性硅氧烷、多孔性聚亚酰胺、以及多孔性聚亚芳香醚。单层或复合层均可提供隔热效果。
其它可选择的实施例在此隔离层中使用了第二相变材料，其与层22的区别在于其经过高度掺杂，且掺杂物如硅、氧、或氮。有了上述的条件，本领域技术人员可从上述以及其它已知的材料中选择适当材料，以制造有效的隔离层。此沉积过程持续到超过前二个相变材料/导电材料层结构22a/24a及22b/24b的深度。此结构接着被平坦化，如图10所示，优选地使用CMP工艺，以暴露出第二导电层24a及24b的上表面。平坦化之后则进行上导电层28的沉积，如图11所示。此层优选地由氮化钛或其它适合的材料所构成，如同前述所讨论的其它导电层一样。
用于界定并隔离相变存储器元件10a及10b的过程如图12及图13所示。如图12中所示，在上导电层28的上表面上沉积光阻剂层。对该层进行图案化以及蚀刻，以界定光阻剂薄膜29a及29b。这些薄膜形成时的宽度与相变存储器元件的最终理想宽度相同。在此图案化步骤之后，如图13所示，针对被光阻剂薄膜所暴露出的各层进行蚀刻直到电介质填充层12的平面。此蚀刻工艺将留下二个孤立的结构，也即相变存储器元件10a及10b，其各包括与栓塞元件14a/14b接触的电极以及下导电层18a/18b及20a/20b，同时相变材料22a/22b位于下导电层的上表面，且第二导电层24a/24b也位于相同表面之上，而相变材料与第二导电层二者则形成相变核心25a/25b。上导电层28a/28b与此第二导电层接触，且这两个导电层以及下导电层/电极导电层栈(stack)横向延伸超过此相变核。在上导电层以及下导电层之间的空间中，延伸了隔离材料层26a/26b，其包覆了相变核心的两侧。此结构由蚀刻步骤界定，而此蚀刻步骤优选地为干式非等向性蚀刻，其在实施例中优选地使用反应式离子蚀刻工具实现。优选地在此蚀刻步骤中使用氩、氟、或氯。最佳地，是在氮化钛层中使用氯化学反应，接着转换至氟化学反应。
在此需要注意的是，优选的隔离材料26并不仅仅是用于提供如上所述的较低的热传导效应，同时在蚀刻工艺中其也可以保护相变材料不受到蚀刻剂的作用。否则，蚀刻作用可能造成相变材料下方的过度削切。在本文所示的设计则可排除上述结果。
在相变层以及导电层的蚀刻步骤之后，光阻剂则被剥离。优选地剥离这些光阻剂而非让光阻剂留在原位，因为光阻剂中的聚合物质可能在后续步骤中被分解，造成可能难以处理的有机废弃材料。优选的剥离方法是使用氧气等离子，之后则可使用如EKC265之类的适当溶剂进行湿式蚀刻以增进其效能。这些工艺以及其使用方式在此领域中是广为周知的。
在此工艺中的最后步骤中，一般目的是制造已完成的集成电路产品，如图14及15中所示。首先，形成由电介质填充材料31所形成的厚层，其从先前的电介质填充层12的上表面延伸至这两个相变存储器元件10a及10b之上的水平面。优选地在此层中所使用的材料与先前层12中所使用的材料相同，但本领域技术人员可了解，若使用不同材料时可能产生的好处，且本领域技术人员也能了解其它可选择材料的范围。
在电介质层沉积之后，将该电介质层31平坦化至水平面，其可暴露出上导电层28a及28b的上表面，如图15所示。在此操作过程中，优选地使用本领域中所周知的化学机械研磨方法(CMP)。接着，如同图1所示，以适当金属形成位线30，同前所述。
图16提供了较少结构复杂度的替代实施例。在此，相变存储器元件200仅由相变层222所构成，其位于栓塞元件14以及位线30之间。隔离层226为相变材料提供了隔热效果。在图17中可见到中介结构——相变元件300，其保留了相变层322以及隔离层326，但其中在此相变层之上以及之下提供了两个导电层328及318。另一种变体如图17a所示，其中在相变元件300的结构中加入第二导电层324，其位置与功能与前述的第二导电元件24相同。优选地，此实施例并未包括图17中的上导电层328。
另一个实施例可允许更有效率的制造流程。本实施例的结构如图18所示。如图中所示，在下导电层20上形成GST基底121。其它实施例中的第二导电层24被省略，同时相变元件122则从GST基底121延伸至上导电层28。此实施例的功能类似于先前的各实施例，其电流从控制电路流经栓塞元件14、流经电极导电层18、下导电层20、以及GST基底121，之后流经相变元件122。电流接着经由上导电层28离开此元件，而流至位线30。
图18的实施例的制造过程如图19-25所示。此流程的初始步骤与先前实施例相同，历经衬底及相关元件的生成、以及电极导电层18与下导电层20的沉积。接着则接续至图19所示的过程，在下导电层上沉积GST层119。此层比先前各层厚，其原因将叙述于下。此层的厚度优选地介于70nm与150nm之间，且最佳地为约100nm。通过光刻工艺对此GST层进行图案化以形成GST基底，如图20及21所示，其与各导电层共同延伸，并且柱状的相变元件122a及122b由此GST基底向上突出。如同在其它光刻工艺中所讨论，优选地使用修剪(trimming)过程以形成光刻掩膜元件，其尺寸小于此给定工艺的最小特征尺寸所允许的尺寸。不同于先前蚀刻步骤的是，此过程并不完全移除所蚀刻的层。剩余的GST层作为相变区域以及底下电极(bottom electrode)间的热绝缘层，并为此存储器提供了较佳的机械强度。其厚度介于20至70nm之间，且优选地为50nm。
隔离材料26在下一步骤中进行沉积(图22)，优选地沉积到可完全覆盖这些相变元件的深度。接着将此材料移除，优选地使用CMP工艺，如图23所示，以显露出相变元件122a及122b的上表面。如先前实施例中所述，在该隔离材料上沉积优选地由氮化钛所形成的上电极层28(图24)。从掩膜元件29a及29b开始，如图25所示，以光刻方式形成这些单独的存储器元件。从该时间点开始，采用已知的光刻工艺继续制造过程，接着沉积位线30以及额外的电介质填充材料31，以形成如图18所示的结构。
先前实施例中所提及的各尺度在本实施例中也适用，除了GST层的厚度以外。先前关于各材料的讨论在此也适用。
虽然已经参考优选实施例对本发明进行了描述，但是应该理解的是，本发明并非限制于所述内容.先前描述中已经建议了可替换方案及修改方式，并且其它可替换方案及修改方式是本领域技术人员能够想到的.特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件组合从而实现与本发明实质上相同的结果的技术都不脱离本发明的精神范畴.因此，所有这些可替换方案及修改方式都会落在本发明的附带的权利要求以及等价物所界定的范围中.

Claims (28)

1.一种存储器器件，其包括：
电介质材料层；
第一及第二电极，其垂直地分离并包括有彼此相对的接触表面；以及
相变存储器元件，其被包覆于所述电介质材料层中，包括：
相变层，其位于所述第一及第二电极之间且与所述第一及第二电极形成电接触，其中所述相变层的横向宽度小于所述第一及第二电极的横向宽度；
隔离材料，其位于所述相变层以及所述电介质材料层之间，其中所述隔离材料的导热性低于所述电介质材料的导热性；以及
导电层，包括插设在所述第一电极与相变层之间的第一导电层。
2.如权利要求1所述的存储器器件，其中，所述相变存储器元件包括由锗、锑及碲所形成的复合物。
3.如权利要求1所述的存储器器件，其中，所述相变层的厚度介于10至100nm之间。
4.如权利要求1所述的存储器器件，其中，所述相变层的厚度为40nm。
5.如权利要求1所述的存储器器件，其中，所述相变存储器元件包括由选自下列群组中两种以上的元素所形成的复合物：锗、锑、碲、钛、铟、镓、铋、锡、铜、钯、铅、银、硫及金。
6.如权利要求1所述的存储器器件，其中，导电层还包括插设在所述相变层与所述第二电极之间的第二导电层。
7.如权利要求6所述的存储器器件，其中，所述第一导电层和第二导电层包括选自下列群组的物质：氮化钛、氮化钽、氮化铝钛、以及氮化铝钽。
8.如权利要求6所述的存储器器件，其中，所述第一导电层和第二导电层包括由下列物质所形成的复合物：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍以及钌。
9.如权利要求1所述的存储器器件，其中，所述隔离材料包括其导热性与介电常数小于二氧化硅的导热性及介电常数的材料。
10.如权利要求1所述的存储器器件，其中，所述隔离材料包括由硅、氧或氮高度掺杂的相变材料。
11.如权利要求1所述的存储器器件，其中，所述隔离材料环绕并保护所述相变层。
12.一种存储器器件，其包括：
多个栓塞电极元件；
位线，用于传输电信号；
多个相变存储器元件，每一个所述相变存储器元件包括：
上导电层，其电接触至所述位线；
下导电层，其电接触至栓塞电极；
第二导电层，其电接触至所述上导电层；
其中，所述上导电层、所述下导电层以及所述第二导电层包括氮化钛；
相变层，其位于所述第二导电层与所述下导电层之间且与所述两个层形成电接触，其中，所述相变层的横向宽度小于所述上导电层与所述下导电层的横向宽度，并由锗、锑、及碲所形成的复合物所构成，且其厚度介于10至100nm之间；
电介质材料，其包覆所述栓塞电极元件以及所述相变存储器元件；以及
隔离材料，其位于所述上导电层与所述下导电层之间且环绕所述第二导电层和相变层，其中，所述隔离材料的导热性低于所述电介质材料的导热性.
13.如权利要求12所述的存储器器件，其中，所述相变存储器元件包括由下列群组中的两种以上的元素所形成的复合物：锗、锑、碲、钛、铟、镓、铋、锡、铜、钯、铅、银、硫及金。
14.如权利要求12所述的存储器器件，其中，所述相变层的厚度为40nm。
15.如权利要求12所述的存储器器件，其中，所述上导电层、所述下导电层、以及所述第二导电层包括选自下列群组的物质：氮化钛、氮化钽、氮化铝钛以及氮化铝钽。
16.如权利要求12所述的存储器器件，其中，所述上导电层、所述下导电层、以及所述第二导电层包括由下列各元素所形成的复合物：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍以及钌。
17.如权利要求12所述的存储器器件，其中，所述隔离材料包括由硅、氧或氮高度掺杂的相变材料。
18.如权利要求12所述的存储器器件，其中，所述隔离材料包括低介电常数材料。
19.一种用于构建存储器器件的方法，包括下列步骤：
提供衬底，其包括在其中形成有栓塞电极的电介质材料，并包括暴露出所述栓塞电极的上表面；
在所述衬底的上表面沉积电极导电层；
平坦化所述电极导电层；
在所述电极导电层上沉积下导电层；
在所述下导电层上沉积相变材料层；
在所述相变材料层上沉积第二导电层；
对所述相变材料层以及所述第二导电层进行图案化并蚀刻，以形成相变元件以及第二导电元件；
沉积隔离材料层直到可覆盖所述相变层以及所述第二导电元件的厚度；
平坦化所述隔离材料层以暴露所述第二导电元件；
在所述隔离材料层上沉积上导电层；
通过图案化且非等向性蚀刻而隔离相变元件，使得所述上导电层的横向宽度大于所述相变元件的横向宽度，并且使得所述隔离材料包覆所述相变材料；
沉积电介质填充材料以包覆所述相变元件；以及
平坦化所述电介质填充材料，以暴露出所述上导电层。
20.如权利要求19所述的方法，还包括沉积电极构件，其与所述上导电层接触。
21.如权利要求19所述的方法，其中所述图案化并蚀刻所述相变材料层以及第二导电层的步骤，包括在使用一具有最小特征尺寸的光刻工艺中应用光刻元件的步骤，其特征在于修剪所述光刻元件直到小于所述最小特征尺寸的尺寸。
22.如权利要求19所述的方法，其中所述沉积所述相变材料层与沉积所述第二导电层的步骤是采用原位沉积方法完成的。
23.一种用于构建存储器器件的方法，包括下列步骤：
提供衬底，其包括在其中形成有栓塞电极的电介质材料，并包括暴露出所述些栓塞电极的上表面；
在所述衬底的上表面沉积电极导电层；
平坦化所述电极导电层；
在所述电极导电层上沉积下导电层；
在所述下导电层上沉积相变材料层；
对所述相变材料层进行图案化并蚀刻，以形成相变元件；
沉积隔离材料层直到可覆盖所述相变元件的厚度；
平坦化所述隔离材料层以暴露所述相变元件；
在所述隔离材料层上沉积上导电层；
通过图案化且非等向性蚀刻来隔离相变元件，使得所述上导电层的横向宽度大于所述相变元件的横向宽度，且使所述隔离材料包覆所述相变元件；
沉积电介质填充材料以包覆所述相变元件；以及
平坦化所述电介质填充材料，以暴露出所述上导电层。
24.一种存储器器件，其包括：
多个栓塞电极元件；
位线，用于传输电信号；
多个相变存储器元件，每一个所述相变存储器元件包括：
相变层，其位于所述位线与所述栓塞电极之间且与所述二者电接触，其中，所述相变层的横向宽度小于所述栓塞电极的横向宽度，且由锗、锑、及碲所形成的复合物所构成，并且其厚度介于10至100nm之间；
电介质材料，其包覆所述栓塞电极元件以及所述相变存储器元件；以及
隔离材料，其位于所述位线与所述栓塞电极之间、且包围所述相变层，其中所述隔离材料的导热性低于所述电介质材料的导热性。
25.如权利要求24所述的存储器器件，还包括下导电层，其位于所述栓塞电极与所述相变元件之间，以及上导电层，其位于所述位线与所述相变元件之间。
26.如权利要求25所述的存储器器件，还包括第二导电层，其位于所述上导电层与所述相变元件之间，且被所述隔离材料所环绕。
27.一种用于构建存储器器件的方法，包括下列步骤：
提供包括相变元件的结构，所述相变元件被图案化且形成在下层上；
沉积隔离材料层直到可覆盖所述相变元件的厚度；以及
对所述隔离材料进行图案化且非等向性蚀刻，使得所述隔离材料环绕并保护所述相变元件。
28.一种存储器器件，其包括：
多个栓塞电极元件；
位线，用于传输电信号；
多个相变存储器元件，每一个所述相变存储器元件包括：
上导电层，其电接触至所述位线；
下导电层，其电接触至栓塞电极元件；
相变层，其位于所述上导电层与所述下导电层之间并与所述二者形成电接触，其中，所述相变层包括基底部分以及突出部分，其中，所述基底部分与所述栓塞电极元件共同延伸，所述突出部分自所述基底部分突出至所述上导电层，且以由锗、锑、及碲所形成的复合物所构成，并且其厚度介于10至100nm之间；
电介质填充材料，其包覆所述栓塞电极元件以及所述相变存储器元件；以及
隔离材料，其位于所述上导电层与所述下导电层之间，并包覆且保护所述相变层的突出部分，其中所述隔离材料的导热性低于所述电介质填充材料的导热性。
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