CN1973336A - 用于非易失性存储器的编程控制的双调谐管理方法 - Google Patents

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Abstract

本发明揭示在一用于编程非易失性存储器的系统中用于以较高精确度和合理的编程时间进行编程的技术。在一个实施例中，将一第一电压施加到一第一非易失性存储元件的一位线以便抑制所述第一非易失性存储元件。将一第一编程电压施加到所述第一非易失性存储元件。举例来说，将一编程脉冲施加到所述第一非易失性存储元件的一控制栅极。在所述编程脉冲期间，所述位线从所述第一电压改变为一第二电压，其中所述第二电压允许编程所述第一非易失性存储元件。

Description

用于非易失性存储器的编程控制的双调谐管理方法
相关申请案的交叉参考
对以下申请案进行交叉参考，且其全文以引用的方式并入本文中：
与本申请案同日申请的Daniel C.Guterman、Nima Mokhlesi和Yupin Fong的题为BOOSTING TO CONTROL PROGRAMMIMG OF NON-VOLATILE MEMORY的美国专利申请案第10/839,764号[代理人案号SAND-01028US0]。
技术领域
本发明涉及用于编程非易失性存储器的技术。
背景技术
半导体存储器装置已变得更普及地用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普及的非易失性半导体存储器之一。
EEPROM和快闪存储器两者均利用定位在半导体衬底中沟道区上方并与沟道区绝缘的浮栅。浮栅定位在源极与漏极区之间。控制栅极提供在浮栅上方并与浮栅绝缘。晶体管的阈值电压由保留在浮栅上的电荷量控制。也就是说，在晶体管接通以允许其源极与漏极之间的传导之前必须施加到控制栅极的最小量电压由浮栅上的电荷电平控制。
一些EEPROM和快闪存储器装置具有用于存储两个范围电荷的浮栅，因此可在两个状态(擦除状态与编程状态)之间编程/擦除存储器单元。当编程完全基于隧穿的EEPROM或快闪存储器装置时，通常将编程电压施加到控制栅极，且将位线接地。来自沟道的电子注入到浮栅中。当电子聚集在浮栅中时，浮栅变为带负电，且存储器单元的阈值电压升高使得存储器单元处于编程状态。关于编程  的更多信息可参阅2003年3月5日申请的题为“SelfBoosting Technique”的美国专利申请案10/379,608和2003年7月29日申请的题为“Detecting Over Programmed Memory”的美国专利申请案10/629,068，两个申请案的全文均以引用的方式并入本文中。
通过识别由禁用电压范围分离的多个明显的允用阈值电压范围来实施多状态快闪存储器单元。每一明显的阈值电压范围对应于数据位集合的预定值。
通常，施加到控制栅极的编程电压是作为一系列脉冲而施加的。脉冲的量值随着每一连续脉冲而增加预定步长(例如，0.2v)。在脉冲之间的周期中，执行检验操作。随着可编程状态的数目增加，检验操作的数目增加且需要更多时间。减少检验的时间负担的一种方法是使用更有效的检验过程，例如2002年12月5日申请的美国专利申请案序列号10/314,055“Smart Verify for Multi-State Memories”中揭示的过程，所述申请案的全文以引用的方式并入本文中。然而，对于尽可能快地编程的存储器装置存在消费需求。举例来说，将图像存储在快闪存储器卡上的数码相机的用户不希望在图片之间等待。
除了以合理速度编程外，为了实现多状态存储器单元的适当数据存储，多状态存储器单元的阈值电压电平的多个范围应彼此分离足够容限，使得可以明确的方式编程和读取存储器单元的电平。另外，推荐紧密的阈值电压分布。为了实现紧密的阈值电压分布，通常已使用小编程步骤，藉此较缓慢地编程单元的阈值电压。所期望的阈值分布越紧密，步骤越小且编程过程越缓慢。
一种实现紧密的阈值分布而不会不合理地减缓编程过程的解决方案是使用两个阶段编程过程。第一阶段(粗略编程阶段)包含以较快方式升高阈值电压的尝试，和较少关注实现紧密的阈值分布。第二阶段(精细编程阶段)尝试以较慢方式升高阈值电压以便达到目标阈值电压，同时也实现紧密的阈值分布。粗略/精细编程方法的实例可参阅全文以引用的方式并入本文中的以下专利文件：2004年1月27日申请的美国专利申请案第10/766,217号“Efficient Verification for Coarse/Fine Programming of Non-VolatileMemory”；2002年1月22日申请的美国专利申请案第10/051,372号“Non-VolatileSemiconductor Memory Device Adapted to Store A Multi-Valued Data in a Single.MemoryCell”；美国专利6,301,161；美国专利5,712,815；美国专利第5,220,531号；和美国专利第5,761,222号。
随着存储器装置变得更小且更密集，对于紧密的阈值分布和合理的编程时间的需要增加。尽管粗略/精细编程方法提供一些现有问题的解决方案，但需要进一步改进粗略/精细编程方法以提供期望的更紧密的阈值分布和合理的编程时间。
发明内容
概略地描述，本发明关于用于以较高精确度和合理的编程时间编程非易失性存储器的方法。本发明可用于改进粗略/精细编程方法，且/或可在不实施粗略/精细编程的情况下独立地使用。
本发明的一个实施例包含：将一第一电压施加到一第一非易失性存储元件的一位线；在将所述第一电压施加到所述第一非易失性存储元件的所述位线的同时将一第一编程电压施加到所述第一非易失性存储元件的一控制栅极；在将所述第一电压施加到所述第一非易失性存储元件的所述位线的同时降低施加到所述第一非易失性存储元件的所述控制栅极的所述第一编程电压；在降低所述第一编程电压的同时将一第二电压施加到所述位线；和在将所述第二电压施加到所述第一非易失性存储元件的所述位线的同时升高施加到所述第一非易失性存储元件的所述控制栅极的所述第一编程电压。
举例来说，在一个实施方案中，第一非易失性存储元件是作为NAND串的一部分的NAND型快闪存储器装置。施加第一编程电压包含将编程脉冲施加到NAND型快闪存储器装置的控制栅极。施加到位线的第一电压是抑制编程的电压电平，且施加到位线的第二电压是允许编程的电压电平。在施加编程脉冲的时间期间，位线从第一电压改变为第二电压。可针对额外编程脉冲重复此过程。
本发明的另一实施例包含将一第一编程电压施加到复数个非易失性存储元件，其中所述非易失性存储元件的一第一集合处于一粗略编程模式，且所述非易失性存储元件的一第二集合处于一精细编程模式。所述过程进一步包含：在所述第一编程电压期间将一编程位线电压提供到非易失性存储元件的所述第一集合的位线；在所述第一编程电压期间将一抑制位线电压提供到非易失性存储元件的所述第二集合的位线；和在所述第一编程电压期间改变非易失性存储元件的所述第二集合的所述位线以允许编程非易失性存储元件的所述第二集合。
本发明的一个或一个以上实施方案可包含编程一个或一个以上非易失性存储元件。举例来说，本发明可用于编程快闪存储器装置的阵列。在一些示范性实施方案中，一个或一个以上非易失性存储元件的编程由控制电路执行或在控制电路的引导下执行。控制电路的组件可基于特定应用而不同。举例来说，控制电路可包含以下组件中的任一者或以下组件的任何组合：控制器、命令电路、状态机、行控制、列控制、源极控制、p阱或n阱控制，或执行类似功能的其它电路。
从以下描述中将更清楚地了解本发明的这些和其它目的及优点，以下描述中结合附图描述本发明的优选实施例。
附图说明
图1是NAND串的俯视图。
图2是NAND串的等效电路图。
图3是NAND串的横截面图。
图4是在其中实施本发明的各个方面的非易失性存储器系统的一个实施例的方框图。
图5说明存储器阵列的组织的实例。
图6展示多状态非易失性存储器装置的阈值电压分布。
图7描绘包含具有随着时间增加的量值的编程脉冲的集合的编程电压信号。
图8描绘来自图7的信号的编程脉冲中的三个编程脉冲，和编程脉冲之间的检验脉冲。
图9是描述编程快闪存储器的过程的一个实施例的流程图。
图10是描述执行检验和粗略/精细模式确定的过程的一个实施例的流程图。
图11A-C是描述编程的过程的各种实施例的时序图。
图11D、11E和11F绘示沟道(NAND串)电压的各种组合的减小的编程速度和/或减少的编程时间的实验结果。
图12是用于检验并编程非易失性存储器单元的组件的一个实施例的方框图。
图12A是位线电压与感测时间的曲线图。
图13A是描绘针对不同位线电压的粗略/精细编程的精细阶段期间施加的编程脉冲的阈值电压的变化的曲线图。
图13B是描绘针对不同升压电压的粗略/精细编程的精细阶段期间施加的编程脉冲的阈值电压的变化的曲线图。
图14A、14B、14C和15是描述编程过程的各种实施例的时序图。
图16是描述编程快闪存储器的过程的一个实施例的流程图。
图17A和17B是描述编程过程的各种实施例的时序图。
图18是用于检验并编程非易失性存储器单元的组件的一个实施例的方框图。
图19是描述编程快闪存储器的过程的一个实施例的流程图。
图20是描绘用于检验并编程非易失性存储器单元的组件的一个实施例的方框图。
具体实施方式
附图的各图中以举例的方式而非限定的方式说明本发明，附图中相似参考表示类似元件。应注意，本揭示案中对一或一个实施例的参考不必是同一实施例，且这些参考表示至少一个。
在以下描述内容中，将描述本发明的各个方面。然而，所属领域的技术人员将了解，可以本揭示案的各方面中的仅一些方面或所有方面来实践本发明。为了解释的目的，陈述特定数字、材料和配置以便提供对本发明的详尽理解。然而，所属领域的技术人员将了解，可在没有所有特定细节的情况下实践本发明。在其它例子中，为了不混淆本发明而省略或简化了众所周知的特征。
将以对理解本发明最有帮助的方式将各种实施例依次作为多个离散步骤进行描述。然而，此描述内容的次序不应理解为意味着这些操作必然是与次序相关的。
适于实施本发明的快闪存储器系统的一个实例使用NAND结构，其包含在两个选择栅极之间串联排列多个晶体管。串联的晶体管和选择栅极表示为NAND串。图1是展示一个NAND串的俯视图。图2是其等效电路。图1和图2中描绘的NAND串包含串联并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过将适当电压施加到控制栅极120CG来控制选择栅极120。通过将适当电压施加到控制栅极120CG来控制选择栅极122。晶体管100、102、104和106的每一者具有控制栅极和浮栅。晶体管100具有控制栅极100CG和浮栅100FG。晶体管102包含控制栅极102CG和浮栅102FG。晶体管104包含控制栅极104CG和浮栅104FG。晶体管106包含控制栅极106CG和浮栅106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106每一者为存储器单元。在其它实施例中，存储器单元可包含多个晶体管或可不同于图1和2中所描绘的存储器单元。选择栅极120连接到选择线SGD，且选择栅极122连接到选择线SGS。
图3提供上述NAND串的横截面图。如图3所描绘，NAND串的晶体管形成在p阱区140中。每一晶体管包含由控制栅极(100CG、102CG、104CG和106CG)和浮栅(100FG、102FG、104FG和106FG)组成的堆叠栅极结构。浮栅形成在氧化物膜上面的p阱的表面上。控制栅极在浮栅上方，其中中间多晶硅介电层分离控制栅极与浮栅。存储器单元(100、102、104、106)的控制栅极形成字线。N+扩散层130、132、134、136和138在邻近的单元之间共享，藉此所述单元彼此串联连接以形成NAND串。这些N+扩散层形成单元的每一者的源极和漏极。举例来说，N+扩散层130用作晶体管122的漏极和晶体管106的源极，N+扩散层132用作晶体管106的漏极和晶体管104的源极，N+扩散层134用作晶体管104的漏极和晶体管102的源极，N+扩散层136用作晶体管102的漏极和晶体管100的源极，且N+扩散层138用作晶体管100的漏极和晶体管120的源极。N+扩散层126连接到NAND串的位线，而N+扩散层128连接到多个NAND串的共用源极线。
注意，尽管图1-3展示NAND串中四个存储器单元，但四个晶体管的使用仅作为实例而提供。NAND串可具有少于四个存储器单元或四个以上存储器单元。举例来说，一些NAND串将包含8个存储器单元，16个存储器单元，32个存储器单元等。本文的论述不限于NAND串中任何特定数目的存储器单元。
每一存储器单元可存储以模拟或数字形式表示的数据。当存储一个数字数据位时，存储器单元的可能的阈值电压的范围划分为两个范围，其被分配有逻辑数据“1”和“0”。在NAND型快闪存储器的一个实例中，在擦除存储器单元之后，阈值电压为负并定义为逻辑“1”。在编程操作之后，阈值电压为正并定义为逻辑“0”。当阈值电压为负且尝试进行读取时，存储器单元将接通以指示正存储逻辑一。当阈值电压为正且尝试进行读取操作时，存储器单元将不接通，这指示存储逻辑零。存储器单元也可存储(例如)多个级别的信息，藉此存储多个数字数据位。在存储多个级别的数据的情况下，可能的阈值电压的范围划分为所述数目的存储级别。举例来说，如果存储四个级别的信息，那么将有四个阈值电压范围分配到数据值“11”、“10”、“01”和“00”。在NAND型存储器的一个实例中，在擦除操作之后，阈值电压为负并定义为逻辑“11”。将正阈值电压用于状态“10”、“01”和“00”。
以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的相关实例，所有所述专利/专利申请案的全文以引用的方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第5,386,422号；美国专利第6,456,528号和美国专利申请案序列号09/893,277(公开案号US2003/0002348)。关于编程NAND快闪存储器(包含自升压技术)的信息可参阅2003年3月5日申请的标题为“SelfBoosting Technique”的美国专利申请案10/379,608和2003年7月29日申请的标题为“Detecting Over Programmed Memory”的美国专利申请案10/629,068，两个申请案的全文均以引用的方式并入本文中。其它类型的快闪存储器装置也可与本发明一起使用。举例来说，以下专利描述NOR型快闪存储器且其全文以引用的方式并入本文中：美国专利第5,095,344、5,172,338、5,890,192和6,151,248号。关于快闪存储器类型的另一实例，参阅美国专利第6,151,248号，其全文以引用的方式并入本文中。
图4是可用于实施本发明的快闪存储器系统的一个实施例的方框图。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310和p阱控制电路308控制。列控制电路304连接到存储器单元阵列302的位线以便读取存储在存储器单元中的数据，用于确定编程操作期间存储器单元的状态，并用于控制位线的电位电平以促进编程或抑制编程。行控制电路306连接到字线以选择字线中的一者，以便施加读取电压，施加编程电压和施加擦除电压。C源极控制电路310控制连接到存储器单元的共用源极线(图5中标识为“C源极”)。p阱控制电路308控制p阱电压。
存储在存储器单元中的数据由列控制电路304读出并经由数据输入/输出缓冲器312而输出到外部I/O线。将要存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器312，并传递到列控制电路304。外部I/O线连接到控制器318。
用于控制快闪存储器装置的命令数据输入到控制器318。命令数据通知快闪存储器请求什么操作。输入命令传递到状态机316，所述状态机316控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308和数据输入/输出缓冲器312。状态机316也可输出快闪存储器的状态数据，例如准备就绪/忙(READY/BUSY)或通过/失败(PASS/FAIL)。
控制器318与例如个人计算机、数码相机、个人数字助理等主机系统连接或可与其连接。控制器318与主机通信以便从主机接收命令，从主机接收数据，将数据提供给主机，和将状态信息提供给主机。控制器318将来自主机的命令转换成可由命令电路314翻译并执行的命令信号，命令电路314与状态机316通信。控制器318通常含有针对正写入到存储器阵列或从存储器阵列读取的用户数据的缓冲存储器。
一个示范性存储器系统包括一个集成电路，所述集成电路包含控制器318和一个或一个以上集成电路芯片，每一集成电路芯片含有存储器阵列和关联的控制、输入/输出和状态机电路。趋势是将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上。存储器系统可作为主机系统的一部分被内嵌，或可包含在以可抽取的方式插入到主机系统中的存储器卡(或其它封装)中。这种抽取式卡可包含整个存储器系统(例如，包含控制器)，或仅仅包含存储器阵列和关联的外围电路(其中控制器内嵌在主机中)。因此，控制器(或控制能力)可内嵌在主机中或包含在抽取式存储器系统内。
在一些实施方案中，可组合图4的一些组件。在各种设计中，图4的组件中除了存储器单元阵列302的一个或一个以上组件可视为控制电路。
参看图5，描述存储器单元阵列302的示范性结构。作为一个实例，NAND快闪EEPROM描述为被划分成1024个块。存储在每一块中的数据同时被擦除。在一个实施例中，块是同时被擦除的单元的最小单位。此实例中，在每一块中，有8512列被划分为偶数列和奇数列。位线也划分为偶数位线(BLe)和奇数位线(BLo)。图5展示串联连接以形成NAND串的四个存储器单元。尽管展示每一NAND串中将包含四个单元，但可使用多于或少于四个存储器单元。NAND串的一个端子经由第一选择晶体管SGD连接到相应的位线，且另一端子经由第二选择晶体管SGS连接到c源极。
在读取和编程操作的一个实施例期间，同时选择4256个存储器单元。选定的存储器单元具有相同字线和相同种类的位线(例如，偶数位线或奇数位线)。因此，可同时读取或编程532个字节的数据。这些同时读取或编程的532个字节的数据形成逻辑页。因此，一个块可存储至少八个逻辑页(四个字线，每一字线具有奇数和偶数页)。当每一存储器单元存储两个数据位(例如，多级别单元)，其中这两个位中的每一者存储在不同的页中，一个块存储16个逻辑页。其它尺寸的块和页也可与本发明一起使用。另外，也可使用除了图4和5的架构以外的架构来实施本发明。
通过将p阱升高到擦除电压(例如，20伏)并将选定块的字线接地来擦除存储器单元。源极和位线为浮动的。可对整个存储器阵列、分离的块或单元的其它单位执行擦除。电子可从浮栅传递到p阱区，且阈值电压变为负的(在一个实施例中)。
在读取和检验操作中，将选择栅极(SGD和SGS)和未选定字线(例如，WL0、WL2和WL3)升高到读取通过电压(例如，4.5伏)以使晶体管如通过栅极一样操作。选定字线(例如，WL1)连接到一电压，为每一读取和检验操作指定所述电压的电平以便确定所关注的存储器单元的阈值电压是在这一电平以上还是以下。举例来说，在两个级别存储器单元的读取操作中，选定字线WL1可接地，使得检测到阈值电压是否高于0V。在两个级别存储器单元的检验操作中，选定字线WL1连接到(例如)0.8V，使得检验出阈值电压是否已达到至少0.8V。源极和p阱为零伏。选定位线(BLe)预充电到(例如)0.7V的电平。如果阈值电压高于字线上的读取或检验电平，那么与所关注的单元关联的位线(BLe)(例如，单元330的BLe1)的电位电平由于非导电存储器单元而维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么所关注的位线(BLe)的电位电平由于导电存储器单元而减小为低电平，例如小于0.5V。藉此连接到位线的电压比较器读出放大器检测存储器单元的状态。
根据此项技术中已知的技术执行上述擦除、读取和检验操作。因此，所属领域的技术人员可改变所解释的许多细节。也可使用此项技术中已知的其它读取和检验技术。
图6说明存储两个数据位(例如，四个数据状态)的存储器单元的阈值电压分布。在一个实施例中，分布460表示处于擦除状态(例如，存储“11”)的具有负阈值电压电平的单元的阈值电压分布。分布462表示存储“10”的具有正阈值电压电平的单元的阈值电压分布。分布464表示存储“00”的存储器单元的阈值电压分布。分布466表示存储“01”的单元的阈值电压分布。在其它实施例中，所述分布的每一者可对应于与上文所述不同的数据状态。在一些实施方案(如上文所例证)中，使用格雷码分配将这些数据值(例如，逻辑状态)分配到阈值范围，使得当浮栅的阈值电压错误地变换为其邻近的物理状态时只有一个逻辑位将受到影响。编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系取决于为存储器单元采用的数据编码方案。举例来说，2003年6月13日申请的美国专利第6,222,762号和美国专利申请案第10/461,244号“TrackingCells For A Memory System”描述多状态快闪存储器单元的各种数据编码方案，所述专利和专利申请案两者的全文均以引用的方式并入本文中。另外，本发明可以存储两个以上数据位的存储器单元工作。
在一个实施方案中，处于擦除状态(例如，分布460)的存储器单元可被编程为编程状态(分布462、464或466)的任一者。在另一实施例中，根据两步骤方法(two-stepmethodology)来编程处于擦除状态的存储器单元。在此两步骤方法中，存储在数据状态中的位的每一者对应于不同的逻辑页。也就是说，存储在存储器单元中的每一位具有与下逻辑页和上逻辑页有关的不同的逻辑页地址。举例来说，在状态“10”中，为下逻辑页存储“0”，且为上逻辑页存储“1”。在第一编程步骤中，根据将要编程到下逻辑页中的位来设定单元的阈值电压电平。如果所述位是逻辑“1”，那么阈值电压不改变，因为其由于先前已被擦除而处于适当状态。然而，如果所述位将被编程为逻辑“0”，那么单元的阈值电平增加而处于阈值电压分布462内。
在第二编程步骤中，根据正编程到上逻辑页中的位来设定存储器单元的阈值电压电平。如果上逻辑页位为逻辑“1”，那么不发生进一步编程，因为单元处于对应于均载有上页位“1”的阈值电压分布460或462的状态之一。如果上逻辑页位为逻辑“0”且第一步骤导致单元保持在对应于阈值460的擦除状态，那么编程过程的第二步骤包含将阈值电压升高为处于阈值分布466内。如果上逻辑页位为逻辑“0”且所述单元由于第一编程步骤而已经被编程为对应于阈值分布462的状态中，那么编程过程的第二步骤包含将阈值电压升高为处于阈值电压分布464内。这两个步骤过程仅是编程多状态存储器的方法的一个实例。可使用包含一个步骤过程或两个以上步骤的许多其它方法。尽管图6展示四个状态(两位)，但本发明也可在其它多状态结构的情况下使用，所述其它多状态结构包含那些含有八个状态、十六个状态、三十二个状态等的多状态结构。
当编程完全基于隧穿的EEPROM或快闪存储器装置时，通常将编程电压施加到控制栅极，且位线接地。将来自沟道的电子注入到浮栅中。当电子聚集在浮栅中时，浮栅变为带负电，且存储器单元的阈值电压升高为上述阈值电压分布之一。通常，施加到控制栅极的编程电压是作为一系列脉冲而施加的。在一个实施例中，脉冲的量值随着每一连续脉冲而增加预定步长(例如，0.4v、0.2v或其它值)。图7展示施加到快闪存储器单元的控制栅极(或者在一些情况下，操纵栅极)的编程电压信号Vpgm。编程电压信号Vpgm包含量值随着时间增加的一系列脉冲。
在编程脉冲之间的周期中，执行检验操作。也就是说，在连续编程脉冲之间读取正并行编程的一组单元中每一单元的编程电平以确定其是等于还是大于其正被编程要达到的检验电平。对于多状态快闪存储器单元的阵列来说，存储器单元将执行每一状态的检验步骤以允许确定所述单元是否已达到其与数据关联的检验电平。举例来说，能够存储四个状态的数据的多状态存储器单元可能需要执行针对三个比较点的检验操作。图8展示三个编程脉冲10a、10b和10c(图7中也描绘了其每一者)。编程脉冲之间是三个检验脉冲以便执行三个检验操作。基于所述三个检验操作，系统可确定存储器单元是否已达到其相应的数据状态检验电平。注意，所述检验电平中的一个是0伏。
图9是描述使用粗略/精细编程过程进行编程的过程的一个实施例的流程图。步骤502中，选择存储器的将被编程的部分。在一个实施方案中，这可以是适于存储器结构的一个或一个以上写入单位。写入单位的一个实例表示为页。在其它实施例中，也可使用其它单位和/或结构。步骤504中，有时使用预编程(或预擦除)过程，其中对寻址的存储器单元进行非数据依赖编程(non-data dependent programming)以较平(level out)存储元件磨损并为后续擦除提供更均一的起点。步骤506中，执行适于正使用的存储元件的类型的擦除过程。美国专利第5,095,344号中描述了合适的智能擦除过程的一个实例，所述专利的全文以引用的方式并入本文中。步骤508包含经设计以将已擦除存储器单元的阈值电压置于用于实际写入阶段的更均一的开始范围中的软编程过程。在一个实施例中，如果存储器单元的任一者在擦除期间(或在软编程期间)未能通过检验，那么可将其规划出逻辑地址空间。此时，存储器准备就绪进行数据条件编程阶段。
步骤510中，将编程电压(Vpgm)设定为初始值。举例来说，在一些实施例中，使用图7的阶梯波形，且步骤510包含设定初始脉冲。并且，步骤510中，将编程计数器(PC)初始化为零，且(通常)将编程操作和关联的寄存器设定到粗略模式中。步骤520中，执行NAND串的升压，并施加编程脉冲。以下描述关于步骤520的更多信息。步骤522中，执行检验过程。根据需要，检验无、一个或一个以上存储器单元用于进行粗略编程，且检验无、一个或一个以上存储器单元用于进行精细编程。举例来说，关于二进制存储器单元(例如，两个状态)，在检验一些存储器单元用于进行粗略编程的同时，检验其它存储器单元用于进行精细编程。关于多状态存储器单元，在针对一特定状态检验一些存储器单元用于进行粗略编程的同时，针对同一特定状态检验其它存储器单元用于进行精细编程。在关于多状态存储器单元的其它实施例中，可针对不同状态同时编程/检验不同存储器单元，其中检验一些存储器单元用于进行粗略编程，同时检验其它存储器单元用于进行精细编程。同样在步骤522中，系统确定哪些存储器单元需要从编程的粗略模式切换为精细模式。以下描述步骤522的更多细节。
步骤524中，确定是否所有存储器单元已校验其阈值电压已满足各自的最终或目标阈值电压。如果这样，那么在步骤526中成功(状态＝通过)完成编程过程。如果没有检验所有存储器单元，那么确定编程计数器(PC)是否小于20。如果编程计数器(PC)不小于20(步骤528)，那么编程过程已失败(步骤530)。如果编程计数器(PC)小于20，那么在步骤532中编程计数器(PC)递增1，且编程电压逐步提高到下一脉冲。步骤532之后，过程返回步骤520，且将下一编程脉冲施加到存储器单元。
图10提供描述检验并确定编程模式(图9的步骤522)的过程的一个实施例的更多细节的流程图。在图10的步骤562中，系统将检查寄存器(或其它存储装置)以确定特定的快闪存储器单元是处于粗略编程模式还是精细编程模式。如果存储器单元处于粗略阶段(步骤564)，那么在步骤566中执行粗略检验。举例来说，参看图6，存储器单元可将其阈值电压与稍许低于编程操作的最终或目标阈值电压电平VF的阈值电压电平VC进行比较。注意，图6展示阈值电压分布462的VC和VF；然而，在许多实施例中，存在存储器单元可被编程到的每一阈值电压分布的VC和VF。如果对目标状态，存储器单元的阈值电压处于VC或在VC以上，那么存储器单元已通过粗略检验测试(步骤568)。如果对目标状态，存储器单元的阈值电压小于VC，那么存储器单元未检验测试。如果存储器单元未通过粗略检验测试(参看步骤568)，那么存储器单元保持处于粗略编程模式(步骤570)。如果存储器单元已通过粗略检验测试，那么存储器单元将使编程模式变为精细编程模式(步骤572)。
如果在步骤564中，确定存储器单元处于精细编程模式，那么将在步骤580中执行精细检验过程。举例来说，参看图6，可将存储器单元的阈值电压与最终目标阈值电压VF进行比较。如果存储器单元的阈值电压处于或大于目标电压VF(步骤582)，那么已通过精细检验测试，且在所述编程期期间抑制或停止存储器单元进行进一步编程(步骤584)。抑制存储器单元进行进一步编程的一个实施例是在编程操作期间将位线升高到Vdd。也可使用抑制或锁定存储器单元的其它方法。如果在步骤582中，确定未通过检验测试(例如，因为存储器单元的阈值电压小于目标电压VF)，那么将不抑制存储器单元进行进一步编程(步骤586)。
对个别单元执行图10的过程。在许多实施例中，将同时编程多个存储器单元。因此将同时对多个存储器单元执行图10的过程。在此编程期间，一些存储器单元将处于粗略编程过程，而其它单元处于精细编程过程，而其它单元仍然将被抑制进行编程。
如上文所提及，当在一个实施例中进行编程时，选择每隔一个位线进行编程。举例来说，可选择所有偶数位线进行编程，而不选择所有奇数线进行编程。在其它实施例中，可选择不同组的位线进行编程。在特定编程操作中，选择位线是选择将编程哪些NAND串的一种方法。对于任何给定的编程操作，将选择NAND串上存储器单元中的一个。举例来说，返回参看图5，假定选择存储器单元330进行编程。因此，选择偶数位线进行编程，且选择字线WL1进行编程。如从图5可以看到，WL1连接到存储器单元330和存储器单元332两者。因此，尽管选择存储器单元330进行编程且未选择存储器单元332进行编程，但字线编程脉冲将施加到存储器单元330和存储器单元332两者。此项技术中众所周知，当需要编程字线上的一个单元而不编程连接到同一字线的所有其它单元时会出现问题。因为将编程电压施加到连接到字线的所有单元，所以可能会无意中编程(或部分编程)未选定的单元(例如，存储器单元332)。对未选定单元的同时编程称为“编程扰乱”。
可使用若干技术来防止编程扰乱。在一种称为“自升压”的方法中，在编程期间将未选定位线升高到抑制电压(例如，Vdd)且将通过电压(例如，9伏)施加到未选定字线，藉此将位于下方的沟道和互连的扩散物(可视情况将其开始状态初始化为预充电状态。例如1.5伏)耦合到约7.5伏的电位。这导致与编程控制栅极(其电位最终可逐步提高到约20伏)关联的存储器单元的沟道升高到所述7.5伏电平，藉此降低隧穿氧化物上的足以抑制此编程扰乱的差分电压。
为了获得更多细节，考虑如果VG-VS＞VTH那么NAND串中的晶体管将接通，其中VG是施加到栅极的电压，VS是源极处的电压，且VTH是晶体管的阈值电压。NAND晶体管是对称的，因为任一侧均可为源极或漏极。具有较低电压的一侧通常称为源极。因此随着电压变化，哪一侧是源极和哪一侧是漏极也可变化。如果VG-VS小于VTH，那么装置被切断(源极与漏极之间不导电)。在给定VG的情况下，如果VS和VD显著增加使得VG-VS＜VTH(记住，VD≥VS)，那么装置也被切断。
为了抑制NAND串编程，将将未选定位线升高到Vdd。在一个实施例中，漏极侧选择栅极(图2中SGD)的选定控制栅极也设定为Vdd，从而促使选择栅极向连接到NAND串的较低偏压源极导电。接着通过施加到与那些NAND串关联的未选定字线的通过电压来升压与未选定位线关联的未选定NAND串，这样以电容方式升高NAND串内的电压。当NAND串中的电压达到VG-VTH时，接着选择栅极将切断，藉此将NAND串隔离于位线，使得耦合在NAND串上的电压将不放电到位线中。NAND串上的电压接着将继续与不断增大的通过电压呼应而增大，使得其高于VG。然而，因为位线偏压不小于VG-VTH，所以选择栅极将保持切断，从而允许NAND串中的电压继续增大到约7.5伏。当沟道中的电压为7.5伏时，选定字线的隧道电介质上的电压差分没有大到允许电子隧穿到浮栅中。存在减小编程扰乱的其它方法，包含局部自升压和擦除区域自升压。2003年3月5日申请的美国专利申请案第10/379,608号“Self-Boosting Technique”中论述了这些升压方法中的许多方法，所述专利申请案的全文以引用的方式并入本文中。
图11A、11B和11C是描述执行图9的升压和编程脉冲步骤520的各种实施例的时序图。水平轴关于时间(以μsec为单位)。图11A描述针对步骤520的一次反复，与未选定位线(例如，与图5的存储器单元332关联的奇数位线)关联的各种信号的表现，所述反复包含一个编程脉冲。图11A展示从5μsec到40μsec，位线电压VBL处于Vdd(例如，2.5伏)。这抑制与所述特定位线关联的NAND串。在5μsec处选择栅极电压VSGD(选择晶体管SGD的控制栅极处的电压)升高到5伏，且接着在10μsec处降低到2.5伏(例如，Vdd)，这时其保持直到40μsec为止。5μsec与10μsec之间VSGD处于5伏时的周期用于增加NAND串的预充电电压电平。如上所述，在此实例中，假定选择存储器单元330进行编程。因此，WL1是选定字线，且未选定字线包含WL0、WL2和WL3。对应于连接到未选定字线的存储器单元的控制栅极上的电压(称为通过电压)的未选定字线上的电压VUWL在5μsec处升高到Vdd以允许预充电，且接着在10μsec处升高到约9伏以升压与未选定位线关联的NAND串。未选定字线上将保持9伏的通过电压直到约35μsec为止。选定字线(例如，WL1)上的电压VSWL在5μsec处升高到Vdd以允许预充电。在15μsec处，施加编程脉冲直到35μsec(实线)为止。在一个实例中，编程脉冲可在12伏与20伏的范围之间。注意，源极侧选择栅极(VSGS)的控制栅极始终为0伏，且源极电压VS在2.5μsec处升高到Vdd并保持在那里直到40μsec为止。NAND串中的合成电压VNAND首先到达预充电电平且接着升压到约7.5伏以便抑制对未选定存储器单元的编程。
图11B是描述与处于粗略编程阶段的选定位线关联的各种信号的表现的时序图。在此实例中，位线电压VBL在允许编程的整个相关时间内为0伏。漏极侧选择栅极晶体管接收与图11A相同的电压VSGD，因为相同的选择栅极电压被施加到所有位线。类似地，在一个实施例中，所有NAND串接收相同的未选定字线电压VUWL和相同的选定字线电压VSWL，不论其是被抑制，处于粗略编程还是处于精细编程中。因此，VUWL和VSWL在图11B中以及图11C中与其在图11A中是相同的，且VSGD和VS也类似。然而，因为位线电压为0伏，所以来自升压电位的电压通过传导回接地位线而被耗散，且NAND串保持在约0伏的电压。因此，当在15μsec处接收到编程脉冲时，其促使电子隧穿到浮栅中并编程选定的存储器单元。
图11C是描述与在一个实施例中处于精细编程模式的选定位线关联的各种信号的表现的时序图。为了实现编程的精细控制，一个实施例减少每一关联的编程脉冲期间隧穿到浮栅中的累积电荷的量。在一个实施例中，此使用位线控制来完成。精细控制的实施方案的一个实例是在编程脉冲开始时在编程抑制状态中开始。接着，在编程脉冲中途(例如，10μsec到20μsec编程脉冲)，将位线降低到其精细编程电平(例如，0伏、1/2伏或其它值)并使位线在编程脉冲的剩余时间内保持处于所述电平。这促使NAND串电压从约7.5伏减小到接近所述位线电压的值(例如，0伏、1/2伏或其它值)。
在位线处于抑制模式的情况下开始编程脉冲并在编程脉冲中途降低位线的效果是，通过减少有效编程时间而减小编程脉冲的效果。图11D是描绘缩短编程脉冲的效果的曲线图。可以看到，较长的编程脉冲(例如，20μsec)与较短编程脉冲(例如，10μsec)相比会导致较高阈值电压。
在一些实施例中，位线从抑制电平减小到低值(例如，0.5伏或除了零伏以外的另一合适的低电压)使得NAND串在粗略/精细编程的精细阶段的编程脉冲的未抑制部分期间处于0伏以上的电位。如下文将解释，使NAND串处于0伏以上且在抑制电平以下的值允许较缓慢且较精确的编程过程。举例来说，图11E和11F绘示沟道(NAND串)电压的各种组合的减小的编程速度和减少的编程时间(即，抑制编程脉冲的一部分)的实验结果。图11E展示紧接着粗略编程之后的精细编程Vt的四个曲线。所述曲线中的三个(0伏处沟道、0.6伏处沟道和1伏处沟道)是针对20μsec内未抑制的编程脉冲，其中脉冲步长为每步增加400mv。第四曲线针对0.6伏处沟道，针对10μsec内未抑制的编程脉冲，且脉冲步长为增加400mv。注意，对于每一曲线来说，第一脉冲处于相同状态(即，粗略脉冲序列中的最后)，且变化开始于第二(或紧接着开始的精细编程之后)脉冲。类似地，图11F展示四个曲线。所述曲线中的两个(0伏处沟道和1.6伏处沟道)是针对40μsec内未抑制的编程脉冲，其中脉冲步长为增加400mv。第三曲线针对0.6伏处沟道，针对20μsec内未抑制的编程脉冲，且脉冲步长为增加400mv。第四曲线针对0.6伏处沟道，针对10μsec内未抑制的编程脉冲，且脉冲步长为增加400mv。注意，对于每一曲线来说，第一脉冲表示最后粗略模式编程脉冲，且与精细编程关联的变化开始于第二脉冲。
根据以上解释，图11C的时序图展示位线电压在5μsec处升高到Vdd且保持在Vdd直到编程脉冲的中间(25μsec处)为止。在其它实施例中，位线可在除了脉冲半途以外的时间(例如，脉冲途中四分之一，脉冲途中四分之三等)从Vdd下降到0伏。在其它实施例中，位线可在编程脉冲的中间或其它选定的时间从Vdd下降到除了0伏以外的低电压。选择栅极VSGD处的电压、未选定字线VUWL处的电压和选定字线VSWL处的电压与上文参看图11A和11B所述相同。NAND串中的电压首先在5μsec处预充电并在10μsec处升压到约7.5伏。当位线电压在脉冲中途下降时，NAND电压将在所述相应时间从7.5V减小到约0V(或其它预定的低位线电压)。注意，选定字线编程脉冲从15μsec施加直到35μsec为止。
图12是描绘用于实施图9-11的过程的一个实施例的组件的方框图。图12展示一个位线的电路。在一个实施例中，阵列的每一位线将存在一个这样的电路。在另一实施例中，一对位线(例如，每一奇/偶对)将存在这一电路。图12展示连接到开关600和电容器602的位线。电容器的另一端子连接到例如接地的参考电位。注意，电容可来自位线本身的电容。开关600连接到预充电电压(Vprecharge)电路并且还连接到读出放大电路610的输入。信号Vref也连接到读出放大电路610的输入。读出放大电路610的输出将数据提供到C/F寄存器620和锁定寄存器622。C/F寄存器620的输出将数据提供到多路复用器630和多路复用器640。多路复用器630接收选通信号Tc和Tf，并基于来自C/F寄存器620的数据在两个信号之间进行选择。多路复用器630的输出连接到读出放大电路610，藉此控制与感测有关的定时。
图12的组件的检验操作基于位线放电检验过程。首先，对位线进行预充电。接着，将检验脉冲提供到附接到所述位线的存储器单元的控制栅极。接着允许位线放电。基于放电的速率，可确定存储器单元是在特定阈值电压电平以上还是以下。
图12A展示位线电压(Vb1)与时间的曲线图。在一个实施方案中，从预充电状态开始，允许位线在时间T的周期内放电。在时间T处，将位线的电压与参考电压Vref进行比较。如果位线电压大于Vref，那么存储器单元具有较低驱动能力且与目标阈值电压相比被较多地编程。如果在时间T处，位线电压小于Vref，那么存储器单元的阈值电压小于目标阈值。在一个实施例中(参看图12)，对于使用粗略/精细方法编程的存储器单元来说，可改变时间T的量使得存在一个时间Tc，用于与粗略编程关联的放电；和与精细编程期间的放电关联的另一时间Tf。在替代实施例中，可通过使一个Vref用于粗略编程且另一Vref用于精细编程而在粗略与精细之间改变比较点。
在图12中描绘的设备的一个实施例中，C/F寄存器420是1位寄存器(或锁存器)，其指示特定存储器单元处于粗略编程模式还是精细编程模式。C/F寄存器620所存储的值传送到多路复用器630。读出放大器610包含电路，所述电路在由多路复用器630指示的参考时间选通处将位线电压与参考电压Vref进行比较。编程期间，如果存储器单元处于粗略编程模式，那么多路复用器630将把粗略模式编程参考时间选通Tc发送到读出放大器610。如果在粗略模式期间，读出放大器610因为位线在由Tc指示的时间内未放电到固定参考值Vref或Vref以下而确定成功地通过了粗略检验过程，那么读出放大器610将促使C/F寄存器620从粗略状态C变换为精细状态F。如果存储器单元处于精细编程模式，那么多路复用器630将把精细模式编程参考时间选通Tf发送到读出放大器610。如果在精细模式期间，读出放大器610因为位线在由Tf指示的时间内未放电到固定参考值Vref或Vref以下而确定成功地通过了精细检验过程，那么读出放大器610将促使锁定寄存器622指示应锁定(抑制)存储器单元进行进一步编程。
开关600也接收来自多路复用器604的输入。多路复用器604具有可选择的两个输入：0伏(允许编程)和Vdd(抑制编程)。在其它实施例中，可使用不同电压或可使用两个以上电压(即，使用具有两个以上输入的多路复用器)。多路复用器604由选择逻辑电路636控制。选择逻辑电路636从C/F寄存器620、锁定寄存器622和计时器(或计数器)634接收数据。C/F寄存器620指示存储器单元处于粗略模式还是精细模式。锁定寄存器62指示是否应锁定(抑制)存储器单元进行进一步编程。在一个实施例中，计时器634是可编程计时器，其在编程脉冲开始时开始定时的倒计时。计时器634经编程而在编程脉冲半途达到零(并在其输出处指示这一信息)。在另一实施例中，计时器将在除了脉冲半途以外的时间作出报告。
当锁定存储器单元使其不进行编程时，选择逻辑电路636将促使多路复用器604将Vdd施加到位线。当存储器单元正在粗略模式被编程时，选择逻辑电路636将促使多路复用器604将0伏施加到位线。当存储器单元正在精细模式被编程时，选择逻辑电路636将初始地促使多路复用器604将Vdd施加到位线。选择逻辑电路636将通过改变发送到多路复用器604的选择而促使位线电压改变(如计时器634所控制)，使得多路复用器604的输出在编程脉冲的中途(例如，半途)从Vdd变化为0伏。
在一些(并非所有)实施方案中，当正同时并行编程大量存储器单元时，编程脉冲期间改变位线电压可将显著电压噪音耦合到位于上方的控制栅极持续可(在一些情况下)潜在地影响编程控制或增加扰乱损害的非常短的时间周期。这在什么程度上变成限制取决于特定设计的细节。解决此问题的一种方式是刚好在降低位线之前将编程电压VSWL降低到2.5伏，且接着在位线降低之后将编程电压升高回完全量值。图11A-C展示虚线590，表示在23μsec处编程电压VSWL降低到2.5伏，且接着在27μsec处(在位线降低之后)将编程电压升高回完全量值。
本发明的另一组实施例关于控制NAND串内的电压电平。上述两个限制状态之间(在0伏处或0伏附近NAND串的完全升压与NAND串的编程状态)是可能的电压状态的连续，其值可由NAND串内维持的电压指示(例如，在0伏到7.5伏的范围内)。在给定的控制栅极电压状态下，升高NAND串中的电压减缓编程。举例来说，图13A是描绘针对不同位线电压的粗略/精细编程的精细阶段(紧接着粗略阶段之后)期间施加的编程脉冲的阈值电压的变化的曲线图。升高的位线电压(粗略编程期间正常为0伏)进入NAND串中，从而导致沟道电位升高且随后被编程的单元的隧道氧化物上电压减小。因此，存储器编程得较缓慢。图13A表现编程脉冲的步长为0.4mv的控制栅极阶梯(例如，参看图7)的情况下所述减小的编程速度。图13A绘示针对等于0伏、4伏、8伏、1.2伏、1.6伏和2伏的位线电压(Vb1)的粗略/精细编程的精细阶段(紧接着粗略阶段(Vb1等于0伏)之后)期间的阈值电压的累积增加与编程脉冲数。举例来说，通过将位线电压升高到1.2伏，编程减缓，使得精细模式中一个脉冲之后，存储器单元使其阈值电压增加34mv而不是当位线电压维持在0伏时增加的359mv，减缓了10倍。
为了通过控制栅极耦合实现NAND串上任意的电压电平(即，有时小于电位完全升压的7.5伏)，有必要(在一个实施例中)控制NAND串经历的耦合的净量。完成此的一种示范性方式是使耦合的电荷的一部分放电。为了解释此可如何实现，将控制栅极的升压波形想象为阶梯是有用的(为了举例的目的)。视设计的要求而定，实际实施方案可与此概念上的方法不同。举例来说，考虑9伏升压波形可形成为九步阶梯(nine stepstaircase)，每步具有1伏，存在九个关联的时间箱(time bin)。假定控制栅极上每一伏增加可使NAND串电压升高约0.8伏，接着只要相应的位线电压维持在其抑制(例如，Vdd)电平，NAND串将经历类似的阶梯(每步增加0.8伏)。然而，当位线电压保持在0伏时，不发生电压升压(即，NAND串保持0伏)。为了实现部分升压，在升压电压阶梯的某一时间点可将位线电压从0伏电平升高到抑制电平。如果第一步之后如此升高，那么其将获得与控制栅极的8伏耦合，或升压到约6.4伏。同样，如果第二步之后升高，那么NAND串将升压到约5.6伏等等，藉此提供(在此实例中)0.8伏、1.6伏、2.4伏...至多达完全升压电位的耦合电压电平。注意，如果抑制状态经定时在阶梯结束之后发生，那么甚至可获得0伏电位。
此方法可应用于粗略/精细编程过程的精细编程阶段，在NAND串中(在一个实施例中)所述阶段需要(在一个实施例中)约1.6伏以实现充分的精细编程。控制栅极升压电压由两个步骤组成。第一步骤包含将升压电压升高到7伏。第二步骤包含将升压电压从7伏升高到9伏。在粗略编程的情况下，两个步骤中位线始终保持接地。为了实现编程抑制，两个步骤中位线始终保持在抑制电压。然而，如果存储器单元即将处于精细编程阶段，那么在升压的第一步骤期间关联的位线保持接地，且在第二步骤期间使位线达到抑制电平。剩余的2伏升压导致耦合到NAND串的1.6v电压电平。
一个问题是有限的储存器NAND串(例如，由8、16、32等个单元组成)是否可在上述状态下支持有用的隧穿。为了举例的目的，考虑表现具有约0.8fF的总电容的16单元NAND串。此电容的两个主要成分是(1)来自被绕过的15NAND单元的沟道到控制栅极电容(例如，沟道穿过隧道氧化物到浮栅电容与浮栅穿过中间多晶硅ONO到控制栅极电容的系列和组合-表现为每单元约0.05fF)，和到达衬底/阱的累积NAND串接合与沟道电容。单个浮栅的电容表现为约0.2fF。为了达成在单个编程脉冲(例如，针对精细编程)中将单元的阈值电压变换约100mv的目标，并假定控制栅极耦合比为60％，这由于从NAND串阴极隧穿的电荷而转化为负电压增加60mv。给定NAND串电容与浮栅电容的比率为4∶1，这转化为NAND串电位增加60/4＝15mv。虽然阴极电位的任何增加都将减小隧穿电流，但这种相对较小的增加将对编程具有相应较小影响。
较大影响来自于编程控制栅极(其可一直上升到20伏)到NAND串的电容耦合。表现约6.25％(约0.05fF÷0.8fF)的耦合，完全20伏控制栅极摆动(例如，从0伏开始)将电容上提升NAND串1.2V，且藉此对减小隧穿电流具有较大影响。为了减小耦合的量值，需要减小电压摆动，且这可通过使所述编程控制栅极在某一中间电压处开始而实现。一种方法是在升压相位期间使选定控制栅极遵循(或部分遵循)未选定控制栅极的波形，藉此将额外电压增加的量减小到20伏电平。在任何情况下，使所述选定控制栅极参与(以完全量或部分量)初始升压以确保通过寻址的存储器单元从位线到NAND串的剩余部分(源极侧)的通信路径是有益的。
数据类型敏感性的问题与能够贯穿NAND串进行通信的问题有关。明确地说，需要穿过正编程的目标单元与源极侧之间的单元维持通信，因为那些单元可能已被编程。通信是指不论为NAND串设定了怎样的升压电位作为目标，沿着所述NAND串的所有存储器单元(在一个实施例中)均应参与支持所述值，而无数据类型无关。由于任何存储器单元上均允许存在最大阈值电压，所以这意味着升压控制栅极在位线从接地被驱动到抑制电位时应达到至少为所述最大阈值电压的下限(加上针对保护禁令的某一额外值)。这确保NAND串中所有旁路存储器单元均得到相同的沟道升压量，而与其数据类型无关。假定阈值电压下限约为4.25伏且最大控制栅极升压电平为9伏，这对于电位升压约为4.75伏，比粗略/精细编程需要的合适值大。
图13B是描绘针对不同升压电压的粗略/精细编程的精细阶段期间施加的编程脉冲的阈值电压的变化的曲线图。图13B中描绘的数据证实了使用升压电位来增加NAND串的电压可用于精确地控制编程的概念。举例来说，图13B展示六个曲线，所有曲线指示紧接着粗略编程之后的粗略/精细编程的精细模式中脉冲的阈值电压的变化。也就是说，脉冲#1是精细模式的第一脉冲并跟随粗略模式。六个曲线中的每一者关于施加编程脉冲之前NAND串中不同的升压电压。第一曲线(其未描绘数据点)关于施加编程脉冲之前NAND串中0伏的升压电压。第二曲线关于施加编程脉冲之前NAND串中0.5伏的升压电压。第三曲线关于施加编程脉冲之前NAND串中1.0伏的升压电压。第四曲线关于施加编程脉冲之前NAND串中1.5伏的升压电压。第五曲线关于施加编程脉冲之前NAND串中2.0伏的升压电压。第六曲线关于施加编程脉冲之前NAND串中2.5伏的升压电压。可以看到，增加NAND串中的升压电位减缓编程。举例来说，精细模式中两个脉冲之后，经受1伏的升压电位的存储器单元将在精细模式期间将其阈值电压升高385mv，而经受2.5伏的升压电位的存储器单元将在精细模式期间将其阈值电压升高31mv。注意，在图13B操作的情况下，在升压相位期间，选定字线保持在0伏而不是已提高到通过字线的升压电压电平。
图14A、14B和14C是描述如上所述通过部分升压沟道/NAND串来升压并编程(实施图9的步骤520)非易失性存储器单元的实施例的时序图。明确地说，图14A描述针对选定用于编程并经历精细编程模式的NAND串的各种信号的表现。在5μsec处选择晶体管的控制栅极处的电压VSGD初始地斜线上升到5伏以允许进行完全NAND串预充电(如果需要的话)。10μsec处，使VSGD下降到Vdd以确定启用抑制所需的偏压电平并保持在所述偏压电平直到约43μsec为止。未选定字线上的电压VUWL在5μsec处升高到约7伏并保持约7伏直到15μsec为止，此时其升高到约9伏并保持约9伏直到40μsec为止。选定字线上的电压VSWL在5μsec处升高到约5伏并保持约5伏直到编程脉冲开始为止。编程脉冲在20μsec处开始并在约40μsec处结束。源极侧选择晶体管的控制栅极VSGS接地，且源极电压VS处于Vdd。NAND串中的电压VNAND初始地处于0伏，因为在第一升压相位期间(当VUWL从0升高到7伏时)位线接地。因为在第二升压相位约12μsec处(例如，刚好在VUWL升高到9伏之前)位线升高到Vdd，15μsec处NAND串中的电压将升压到约1.6伏。当编程脉冲在20μsec处开始时，NAND串中的电压将稍许增加(通过先前论述的耦合和隧穿机制，其量值取决于实际电压和电容，且可与一伏一样大)，并维持所述状态直到约40μsec为止。因为NAND串至少部分地升压，所以编程将减缓。也就是说，隧穿到浮栅中的电子数将减少，且因此阈值电压将以比粗略编程期间小的增量升高。
图14B是描述经历粗略编程模式的选定位线和字线上信号的表现的时序图。在相关时帧期间，位线接地。漏极侧选择栅极晶体管的控制栅极处的电压VSGD、未选定字线上的电压VUWL、选定字线上的电压VSWL、源极电压和源极侧选择晶体管处的电压VSGS(为编程目标的单元的选定块的所有单元所共用)均与图14A中相同。因为位线接地，所以NAND串电位维持在接地处或接地附近，且发生粗略模式编程。
图14C是描述与未选定位线关联的相关信号的表现的时序图。因为未选定位线进行编程，所以位线保持处于Vdd。漏极侧选择栅极晶体管、未选定字线、选定字线、源极侧选择晶体管和源极的电压与图14A中相同。因为在整个升压过程中位线保持处于Vdd，所以NAND串将根据所述特定升压信号而升压到最大电位电平；藉此抑制编程。举例来说，NAND串将由于升压信号的第一相位而升压到至多达5.6伏，且随后NAND串将由于升压信号的第二相位而升压到约7.2伏。当编程脉冲在20μsec处开始时，NAND串中的电压将稍许增加(通过耦合，其量值取决于实际电压和电容)，并维持抑制状态直到约40μsec为止，在此时间点编程操作结束。
先前描述的实施例的一个方面是介绍刚好在第二升压之前的NAND串预充电电位。发生这一情况是因为通过将关联的位线从0伏升高到抑制电平(例如，Vdd)来启用第二升压。在此位线电压升高过程期间，NAND串电压也将升高到由偏压选择栅极VSGD的源极跟随器操作指示的电平。这接着使NAND电压增加相应的量。为了使此额外NAND电压增加最小(在不合需要的程度上)，可使选择栅极的选择电压最小。
图15描述根据减小施加到漏极侧选择晶体管的控制栅极的电压VSGD的替代实施例，在精细编程阶段期间选定用于编程的NAND串的信号的表现。图15与图14A之间关键不同之处是选择栅极VSGD波形。控制NAND串与相应位线之间的通信的选择栅极信号VSGD首先在5μsec处升高到5伏，与图14A实施例中所进行的一样。在约10μsec处修改选择栅极电压VSGD以将其电压下降到0伏，且保持0伏直到约17μsec为止，此后将其下降到Vdd。在从10μsec到17μsec的时间间隔期间下降选择栅极电压VSGD使NAND串与关联的位线断开，在此时间间隔期间位线电压从0伏(用于对初始升压进行放电)升高到其抑制电压(为启用第二升压作准备)，且执行第二升压步骤。通过在接通VSGD装置及其关联的源极跟随器动作之前首先执行此升压，NAND串不会在其第二升压之前升高到上述源极跟随器电压开始状态。因此，一旦耦合电压超出选择栅极电压减去阈值电压，此升压方法不会致使另外额外电压到达NAND串上，电容上超出所述耦合的电压。
注意，图12的设备(或其变化形式)也可用于实施图14-15的实施例。倒计时计时器634可用于确定升压电压的相位之间升高位线电压VBL的定时。或者，正被升高的位线的定时可由软件执行；可通过将未选定字线电压与比较器进行比较并相应地运作来执行；或通过所属领域的技术人员已知或将知晓的其它方法来执行。图9和10的过程也适用于图14-15的实施例。
上述实施例通过编程时间控制或NAND串电压(或沟道电压)控制来控制编程速度和/或精确度以便实施粗略/精细编程的精细阶段。相同技术也可用于控制不使用粗略/精细编程的存储器单元的精确度和定时。举例来说，上述方法可用于通过提供数据状态指示编程NAND串电压或时间来提供数据状态定制编程。在一个实施例中，主旨是为每一数据状态提供优化的NAND串(或沟道)电压或编程时间。
使用升压NAND串电压技术，最高阈值电压状态的编程将使用最低升压电压(可能使NAND串静止地保持在0伏)，而逐渐变低的阈值电压状态将使用较高升压电压。在所有状态的同时编程期间，这可减少编程所有不同阈值电压状态所需的脉冲数。类似考虑适用于使用受迫NAND串电压与可变位线电压直接通信的实施方案。
在使用编程脉冲期间的定时的情况下，位线可视特定存储器单元正被编程要达到的数据状态而定在不同时间从Vdd下降到0伏。上阈值电压状态将使位线较早下降，且下阈值电压状态使位线较迟下降。举例来说，在4状态存储器单元中，最大程度编程状态(参看图6的阈值分布466)可使位线在施加编程脉冲之前下降。对于编程到中间状态的存储器单元(参看图6的阈值电压分布464)，位线可在编程脉冲的25％处(5μsec到20μsec脉冲)从Vdd下降到0。对于编程到最低编程状态的存储器单元(参看图6的阈值电压分布462)，位线可在编程脉冲的50％处(10μsec到20μsec脉冲)下降。
图16是描述根据此替代实施例的编程过程的流程图，在所述替代实施例中通过如上所述适当调节位线将多个存储器单元同时编程到多个编程状态。步骤652-660类似于图9的步骤502-510。步骤670中，设定适当的位线时间。举例来说，在位线电压在编程脉冲期间改变的实施例中，将为每一位线存储时间值以指示位线应在到脉冲什么程度从Vdd下降到0。对于使用多个升压相位的实施例，将为每一位线存储定时值，指示升压相位期间何时应升高位线。步骤672中，执行升压并施加编程脉冲。步骤674中，检验存储器单元以确定阈值电压是否已达到相应的状态目标电平。图16的步骤676-684类似于图9的步骤524-532。步骤684之后，过程返回步骤672用于下一编程脉冲。
图17A描绘针对使用多个升压相位来控制编程量的实施方案，执行图16的步骤672的过程的一个实施例。图17A展示针对正编程的三个不同存储器单元的三个位线电压。位线电压S2-VBL对应于正编程为图6的阈值电压分布464的存储器单元。位线电压S1-VBL对应于正编程为阈值分布464的存储器单元。位线电压S0-VBL对应于正编程为阈值分布462的存储器单元。注意，选择栅极波形VSGD和选定字线波形VSWL类似于图14A的所述波形。然而，未选定字线电压VUWL分裂为具有三个升压相位的阶梯。第一升压相位在未选定字线电压VUWL在5μsec处从0升高到3伏时发生。第二升压相位在未选定字线电压VUWL在10μsec处从3伏升高到6伏时发生。第三升压相位在未选定字线电压VUWL在15μsec处从6伏升高到9伏时发生。注意，也可使用其它值。对于正编程为最大程度编程阈值电压分布(例如，图6处分布466)的存储器单元，位线直到第三升压相位之后才升高到Vdd。注意，对于此特定状态来说，S2-VBL可替代地始终保持在0v。正编程为阈值分布464(对应于S1-VBL)的存储器单元将通过在第二升压相位之后升高其位线而参与第三升压相位。正编程为阈值分布462(对应于S0-VBL)的存储器单元将通过在第一升压相位之后升高其位线电压而参与第二和第三升压相位。注意，尽管未选定字线的升压信号展示为阶梯，但升压信号也可展示为直线或曲线，其中各个升压相位就是直线部分或曲线部分的一部分。
图17B是图16的步骤672的替代实施例，其实施通过在编程脉冲期间改变位线电压来控制编程的技术。图17展示三个存储器单元的位线电压。位线电压V2BL对应于正编程为图6的阈值分布466的存储器单元。位线电压V1BL对应于正编程为阈值电压分布464的存储器单元。位线电压V0BL对应于正编程为阈值电压分布462的存储器单元。位线电压V2BL在20μsec处(即在编程脉冲VSWL的25％处)从Vdd变为0伏。编程脉冲(参看VSWL)在15μsec处开始且在35μsec处结束。位线电压V1BL在25μsec处(即电压脉冲的半途)从Vdd变为0伏。位线电压V0BL在30μsec处(对应于电压脉冲的75％处)从Vdd变为0伏。因为V2BL在时间上改变得较早，所以与V2BL关联的存储器单元将接收编程脉冲的较多部分，且将比与V1BL和V0BL关联的存储器单元更大程度地被编程。也可使用其它时间来维持相同编程权重关系。
图18是可用于实施图17A和17B的实施例的编程和检验的组件的一个实施例的方框图。图18中许多组件类似于图12的组件。图18展示连接到开关700和电容器702的位线。电容器的另一端子连接到例如接地的参考电位。开关700连接到预充电电压(Vprecharge)电路并且还连接到读出放大电路704的输入并连接到多路复用器714的输出。信号VREF连接到读出放大电路704的输入。读出作用电路704的输出将数据提供到锁定寄存器706。锁定寄存器706的输出提供到选择逻辑电路708。在一个实施例中，图18的设备不执行粗略/精细编程且不需要接收两个不同的定时选通(如针对图12所实施)。事实上，定时选通可为读出放大器704所固有的。在替代实施例中，图18的组件可用于执行粗略/精细编程，使得图17A和17B中描述的实施例也可用于一个或一个以上可编程状态的粗略/精细编程的精细模式。在所述情况下，多路复用器可用于针对粗略和精细检验状态提供不同的定时选通和不同的参考电压。计数器710连接到选择逻辑电路708。数据寄存器712连接到计数器710。选择逻辑708的输出连接到多路复用器714，多路复用器714基于选择逻辑708的输出而在0伏与Vdd之间进行接收和选择。
在一个实施例中，将要被编程的数据载入到数据寄存器712中。所述数据用于在计数器710中启动计数以通知选择逻辑电路708在编程脉冲期间何时降低位线电压(参看图17B)。在另一实施例中，数据寄存器712用于在计数器710中启动计数以通知选择逻辑708在各种升压相位期间何时升高位线电压(参看图17A)，藉此建立由多路复用器714提供的适当电压电平。
在其它实施例中，关于在编程脉冲期间何时降低位线或在各种升压相位期间何时升高位线的定时是基于一旦存储器单元进入精细编程时脉冲序列中的脉冲数而改变的。举例来说，随着精细阶段中每一连续脉冲，位线将在编程脉冲期间逐渐更迟的时间从Vdd降低到0伏。类似地，在精细阶段期间，对于每一连续脉冲，位线可在更早的升压相位期间从0升高到Vdd。此实施例随着精细编程阶段的进行提供更精细的控制。
另一实施例包含对于编程非易失性存储器的完全成比例控制。此实施例在存储器单元的编程期间基于检验过程预见模拟误差信号。误差信号用于成比例地控制以逐单元为基础的后续编程；因此，实现在较短编程时间内较大的编程分布紧密度。举例来说，检验期间产生的模拟感测电压信号可转化为误差或定时信号以便控制下一编程脉冲的NAND升压量。此误差信号又可用于产生较高升压NAND串电压(例如，在升压相位期间加快时间，其中位线电压从0变化为截止电压电平)，从而在下一编程脉冲期间导致编程减少。这种实现编程状态的逐步方法也趋向于减弱由于最接近的邻近单元从编程变换为抑制时的锁定而产生的编程突跳效应(programming kick effect)。参看Raul-AdrianCernea、Yan Li、Mehrdad Mofidi和Shahzad Khalid的2003年9月17日申请的题为“Non-Volatile Memory And Method With Bit Line To Bit Line Coupled Compensation”的美国专利申请案10/667,222，和Shahzad Khalid、Yan Li、Raul-Adrian Cernea和MehrdadMofidi的2003年9月17日申请的题为“Non-Volatile Memory and Method with Bit LineCompensation Dependent on Neighboring Operating Modes”的美国专利申请案10/667,223，两个申请案的全文均以引用的方式并入本文中。误差信号也可用于根据图11A-C的实施例改变在编程脉冲期间位线电压从Vdd降低到0伏时的定时。阈值电压越接近目标阈值电压，位线将在时间上将越迟从Vdd下降到0伏。可通过经由充电电流源将电容器从感测电压充电到较高跳变电压电平来实现电压到时间转换电路。感测电压越低，跳变的时间越长。
图19是描述根据使用误差信号的实施例或根据减少连续脉冲的编程的实施例进行编程的过程的流程图。图19的步骤802-810类似于图9的步骤502-510。步骤820中，如上所述执行升压且施加编程脉冲。步骤822中，执行检验。在一个实施例中，图19的过程适用于不使用粗略/精细编程的实施方案。在另一实施例中，实施粗略/精细编程，且步骤822用于确定模式，如上所述。步骤824-832类似于步骤524-532。步骤832之后，在步骤834中系统基于误差信号来调节位线定时。步骤822中，在检验期间，产生误差信号。此误差信号指示特定存储器单元的目标阈值电压与阈值电压的当前电平之间的差异。在步骤834中误差信号用于调节位线电压的定时(如上所述)。步骤834之后，过程返回步骤820，且施加升压和编程电压，同时位线基于步骤834中建立的定时而受到控制。在位线定时针对连续脉冲而自动调节的实施例中，此调节在步骤834中进行，而不需要误差信号(在此情况下步骤834将基于脉冲数调节位线定时)。
图20是描绘用于实施与图19关联的实施例的组件的一个实施例的方框图。图20描绘连接到开关850和电容器852的位线。电容器的另一端子连接到例如接地的参考电位。开关850连接到预充电电压电路(VPRECHARGE)并且还连接到读出放大电路860的输入。信号VREF也连接到读出放大电路860的输入。读出放大电路860的输出提供到控制逻辑882。读出放大电路860将检验存储器的阈值电压是否已达到其目标电平，且如果这样，那么为控制882提供锁定状态。如果尚未达到目标电平，那么读出放大电路860将确定误差信号，如上所述。读出放大电路将所述误差信号提供给控制逻辑882。基于误差信号，控制逻辑882将适当地控制多路复用器854的选择线以在其0伏与Vdd的输入之间进行选择，因此将适当位线电压在下一编程脉冲期间适当时间处经由开关850施加到位线。
已为了说明和描述的目的提供对本发明的以上详细描述。不希望所述描述为详尽的或将本发明限于所揭示的精确形式。根据以上教示可能作出许多修改和变化。选择所描述的实施例是为了最佳地解释本发明原理及其实践应用，以藉此使所属领域的技术人员能够在各种实施例中最佳运用本发明，且其中各种修改适于所预期的特定用途。希望本发明范围由所附权利要求书界定。

Claims (9)

1.一种编程非易失性存储器的方法，其包括：
将一第一电压施加到一第一非易失性存储元件的一位线；
在将所述第一电压施加到所述第一非易失性存储元件的所述位线的同时，将一第一编程电压施加到所述第一非易失性存储元件的一控制栅极；
在将所述第一电压施加到所述第一非易失性存储元件的所述位线的同时，降低施加到所述第一非易失性存储元件的所述控制栅极的所述第一编程电压；
在降低所述第一编程电压的同时，将一第二电压施加到所述位线；和
在将所述第二电压施加到所述第一非易失性存储元件的所述位线的同时，升高施加到所述第一非易失性存储元件的所述控制栅极的所述第一编程电压。
2.一种编程非易失性存储器的方法，其包括：
将一第一编程电压施加到复数个非易失性存储元件，所述非易失性存储元件的一第一集合处于一粗略编程模式，且所述非易失性存储元件的一第二集合处于一精细编程模式；
在所述第一编程电压期间将一编程位线电压提供到非易失性存储元件的所述第一集合的位线；
在所述第一编程电压期间将一抑制位线电压提供到非易失性存储元件的所述第二集合的位线；和
在所述第一编程电压期间改变非易失性存储元件的所述第二集合的所述位线以允许编程非易失性存储元件的所述第二集合。
3.根据权利要求2所述的方法，其中：
所述施加一第一编程电压包含在一第一字线上施加一编程脉冲；且
所述改变所述位线的步骤包含在所述脉冲期间将非易失性存储元件的所述第二集合的所述位线从一抑制电平降低为一编程电平。
4.根据权利要求2所述的方法，其中：
所述施加一第一编程电压包含在一第一字线上施加一编程脉冲；
所述改变所述位线的步骤包含在所述脉冲期间的不同时间，基于当前阈值电压电平与目标阈值电压电平之间的一差异，将非易失性存储元件的所述第二集合的所述位线从所述抑制位线电压降低为一编程电平。
5.一种非易失性存储器系统，其包括：
一第一非易失性存储元件；和
一控制电路，所述控制电路将一第一电压施加到所述第一非易失性存储元件的一第一位线，在将所述第一电压施加到所述第一位线的同时将一第一编程电压施加到所述第一非易失性存储元件的一控制栅极，降低所述第一编程电压，在降低所述第一编程电压的同时将所述第一位线从所述第一电压改变为一第二电压，并随后升高所述第一编程电压。
6.根据权利要求5所述的非易失性存储器系统，其中：
所述控制电路包含一控制器、一状态机、解码器和读出放大器。
7.根据权利要求5所述的非易失性存储器系统，其中：
所述第一非易失性存储元件是一NAND串的部分；
所述非易失性存储器系统包含与位线关联的多个NAND串；
所述非易失性存储器系统包含连接到所述多个NAND串的多个字线；
所述控制电路通过在所述多个字线的一第一字线上施加一第一脉冲来施加所述第一编程电压；
所述控制电路在所述第一脉冲期间降低所述第一编程电压；且
所述控制电路在所述第一脉冲的一时间期间改变所述第一位线。
8.根据权利要求5所述的非易失性存储器系统，其中：
所述控制电路促使在一粗略模式下编程非易失性存储元件的一第一集合；且
所述控制电路促使在一精细模式下编程非易失性存储元件的一第二集合，非易失性存储元件的所述第二集合包含所述第一非易失性存储元件。
9.一种非易失性存储器系统，其包括：
一第一非易失性存储元件；和
一控制电路，所述控制电路执行一包括以下步骤的方法：
将一第一编程电压施加到复数个非易失性存储元件，所述非易失性存储元件的一第一集合处于一粗略编程模式，且所述非易失性存储元件的一第二集合处于一精细编程模式，
在所述第一编程电压期间将一编程位线电压提供到非易失性存储元件的所述第一集合的位线；
在所述第一编程电压期间将一抑制位线电压提供到非易失性存储元件的所述第二集合的位线；和
在所述第一编程电压期间改变非易失性存储元件的所述第二集合的所述位线以允许编程非易失性存储元件的所述第二集合。
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