CN85107221A - 微处理机系统 - Google Patents

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Abstract

通过把n/2位存储器与/或1/0装置连到n位微处理机而构成的微处理机系统。该系统中的时间发生器包括检测器和定时控制器。当微处理机执行对存储器与/或1/0装置的字传送指令时，通过允许和禁止读/写控制信号以实现两个存取周期。在第二个存取周期结束之前，撤消微处理机的等待状态，从而结束整个操作。字传送指令可以自动转换为两个1/2字传送指令。

Description

本发明涉及了一种微处理机系统，此系统是通过将具有n/2位宽度数据总线的存储器与/或I/O装置和具有n位宽度数据总线的微处理机连接而构成。
最近几年，半导体技术的发展使得通过结合微处理机及其外围控制LSI-（大规模集成电路）（直接存储器存取DMA控制器，等等）以形成高性能计算机系统成为可能，并且已发展到可以很容易地设计计算机系统的程度。而且，8位微处理机正在逐渐地被16位和32位微处理机所代替，微处理机的能力增强了。然而，大多数现正使用的外围控制器芯片是以8位操作为条件运行的。例如，当一个16位微处理机控制一个具有8位宽度数据总线的外围控制器芯片时，就要用两个字节的传送指令代替一个字长的传送指令。在这种情况下，程序员编制程序时必须考虑系统结构和可执行指令（1-/2-/4-字节存取指令或类似指令）的结合。由于一个字长的传送指令不能用于8位外围控制器芯片。所以16位微处理机的现有软件必须重写，以便用两个字节的传送指令代替一个16位字长的指令。
先有技术将在下文描述，图1是一个传统的微处理机系统的方块图。此系统包括：一个微处理机（μCPU    8086）1，一个总线控制器（BuS    CTRLR）2，一个锁存器（LATCH）3，一个总线收发机（TRANSCEI    VER）4，有16位宽度数据总线的存储器与/或I/O装置（MEMORY    AND/OR    I/O）（在下文称做存储器）5，和一个系统总线6。例如，微处理机1包括：可从美国Intel公司买到的微处理机8086。微处理机1接收时钟信号CLK并发送状态数据STS1到控制器2。根据接收到数据STS1，控制器2发送读/写控制信号 STS给存储器5或类似装置。微处理机1通过地址数据总线ADR/DAT连接到锁存器3和收发机4。微处理机1发送地址信号给锁存器3，并发送数据信号给收发机4。锁存器3接收来自微处理机的地址信号并发送地址ADDR到存储器5。收发机4通过数据总线DATA和总线6连接到存储器5，并从存储器5送出数据及向存储器5送入数据。控制器2发送信号ALE给锁存器3并发送信号BDCTL给收发机4。信号ALE控制地址的锁存定时，信号BDCTL控制收发机4的输入/输出。
微处理机系统的操作将被描述。图2A到2E是定时图，它图解在如图1所示的线路中以偶数地址开始的读周期字传送指令的时间序列。如图2A所示，机器周期基本是由时钟（CLK）T1，T2，T3和T4组成。如图2B所示，在以偶数地址开始的读周期中，微处理机1响应时钟T1产生地址和状态数据。如图2D所示，控制器2响应状态数据而发送信号ALE给锁存器3。如图2C所示，控制器2发送信号 STS给存储器5。锁存器3响应从控制器2产生的信号ALE而锁存地址。从存储器5读出16位数据到总线DATA上，收发机4根据图2E所示的来自总线控制器2的控制信号BD CTL而发送来自存储器5（如图2B所示）的16位数据到总线ADR/DAT。
微处理机1在时钟T3的后沿取出数据。在从奇数地址开始的读周期的字传送指令中，有两个存取周期。执行取出数据的方式和从偶数地址开始的读周期中的方式相同。但在第一个存取周期中，与从偶数地址开始相对应的数据被取出做为16位数据的最高有效部分。然后修改地址，在第二个存取周期中，与从奇数地址开始相对应的数据被取出，做为最低有效部分。因此以这种方式，微处理机1取出了16位数据。
上述操作可以以与写周期的字传送指令相同的方式执行。从上述描述显而易见：先有技术的微处理机系统有16位的限制。虽然一个地址是1字节长的数据，但做为这个地址所指目标的存储器却有16位宽度数据总线。由于这个原因，此微处理机系统结构不够灵活，导致诸多不便（见Intel公司1983年出版的“微处理机的存储器组织和外围设备手册”做为进一步的参考）。
本发明考虑到传统系统的固有缺陷，并如上所述，做为本发明的目的，提供自动转换一个字长的传送指令成为两个字节的传送指令的微处理机系统。
为了实现本发明的上述目标，而提供了一个通过把具有n/2位宽度数据总线的存储器与/或I/O装置连接到有n位宽度数据总线的微处理机构造的微处理机系统，它包括：
微处理机;
时间发生器装置
用于检测出微处理机当前执行的指令是用于存储器和/或I/O装置所需要的两个存取周期的字传送指令：
用于在第一个存取周期中，向微处理机发送设置微处理机处于等待状态的控制信号，当某指令被确定为是对存储器与/或I/O装置的字传送指令时，在第二个存取周期中，向微处理机发送撤消等待状态的控制信号;
用于对由微处理机产生的状态数据所得到的存储器和/或I/O装置的读/写控制信号的发生次数进行计数，并在第二个存取周期结束时，清除内部线路;
用于给读/写控制器装置发送用来控制产生读/写控制信号的信号，给地址锁存计数器装置发送地址修改信号，根据起始地址是偶数地址或奇数地址发送互相区别的控制信号，当某指令被确定为用于存储器与/或I/O装置的字传送指令时，有选择地给总线转换器发送控制信号;
读/写控制器装置，用于响应来自时间发生器装置的控制信号，通过允许或禁止发出读/写控制信号实现两个存取周期，并用于给地址锁存计数器发送地址锁存控制信号;
地址锁存计数器装置，用于响应来自读/写控制器装置的控制信号，从微处理机取出地址，并用于给存储器与/或I/O装置发送地址，还用于当禁止发出读/写控制信号时，响应来自时间发生器装置的控制信号修改地址数据，以及用于给存储器与/或I/O装置发送修改过的地址;
总线转换器装置，响应来自时间发生器装置的控制信号并在第一个存取周期进行操作，以便当某指令被确定为是以偶数地址开始的读周期的字传送指令时，使来自存储器与/或I/O装置的数据被做为n位数据的最低有效部分取出，反之，当读周期的字传送指令是以奇数地址开始时，来自存储器与/或I/O装置的数据被做为n位数据的最高有效部分取出，因此，当某指令被确定为是写周期的字传送指令，并且是从偶数地址开始的字传送指令时，从微处理机发出的n位数据的最低有效部分就被发送到存储器与/或I/O装置，当写周期的字传送指令是从奇数地址开始时，n位数据的最高有效部分就被发送到存储器与/或I/O装置;总线转换器装置在第二个存取周期进行操作，以便当某指令被确定为是从偶数地址开始的读周期的字传送指令时，使来自存储器与/或I/O装置的数据做为n位数据的最高有效部分和第一个存取周期的数据一起发送到微处理机，当读周期的字传送指令是从奇数地址开始时，来自存储器与/或I/O装置的数据做为n位数据的最低有效部分和第一个存取周期的数据一起发送到微处理机，因此，当某指令被确定为是从偶数地址开始的写周期的字传送指令时，来自微处理机的n位数据的最高有效部分就被发送到存储器与/或/I/O装置，当写周期的字传送指令是从奇数地址开始时，来自微处理机的n位数据的最低有效部分就被发送到存储器与/或I/O装置。
在本发明所提供的微处理机系统中，软件程序员不需要根据存储器与/或I/O装置的数据总线宽度选择使用字传送指令或字节传送指令。换言之，程序员可以全用字传送指令。
图1是先有技术的微处理机系统的方块图。
图2A至2E是图解如图1的系统中从偶数地址开始的读周期的时间序列的图表，在这些图表中，图2A表示时钟CLK，图2B表示地址数据总线ADR/DAT的一个状态，图2C表示由总线控制器2发出的读/写控制信号 STS，图2D表示由控制器2发出的地址锁存控制信号ALE，图2E表示由控制器2发出的控制收发机4的信号BDCTL;
图3是根据本发明具体实施方案得出的微处理机系统的方块图;
图4是如图3所示系统中读/写控制器的详细方块图;
图5是如图3所示系统中检测器的详细方块图;
图6是如图3所示系统中计数器的详细方块图;
图7是如图3所示系统中地址锁存计数器的详细方块图;
图8是如图3所示系统中总线转换器的详细方块图;
图9A至9T，图10A至10T和图11A至11T是在一个通过把有8位宽度数据总线的存储器与/或I/O装置连接到16位微处理机构成的微处理机系统中，分别图解从偶数地址、偶数地址以及奇数地址开始的读周期、写周期及读周期的字传送指令的时间序列，在这些图表中，图9A，10A及11A表示时钟CLK，图9B，10B和11B表示微处理机发出的状态数据 STS1，图9C，10C和11C表示控制发出读/写控制信号的信号COMEN/ DIS，图9D，10D和11D表示读/写控制信号的输出 STS，图9E，10E和11E表示地址总线ADR/DAT15-0的状态，图9F，10F和11F表示地址总线ADDR19-1的状态，图9G，10G和11G表示一个地址位ADDRO的状态，图9H，10H和11H表示控制微处理机等待状态的信号 WAIT，图9I，10I和11I表示清除定时控制器的信号 RESET，图9J，10J和11J表示数据总线DATA7-0的状态，图9K，10K和11K表示数据总线DATA15-8的状态，图9L和10L表示来自锁存器74的输出而图11L表示来自锁存器72的输出，图9M，10M和11M表示决定双向总线驱动器31输出方向的信号BD1DIR，图9N，10N和11N表示禁止驱动器产生输出的信号 BD1EN，图9O，10O和11O表示决定双向总线驱动器33输出方向的信号BD2DIR，图9P，10P和11P表示控制驱动器33允许或禁止产生输出的信号 BD2EN，图9Q，10Q和11Q表示决定双向总线驱动器35输出方向的信号BD3DIR，图9R，10R和11R表示控制驱动器35允许/禁止产生输出的信号 BD3EN，图9S和10S表示控制锁存器74锁存定时的信号LT1CNT而图11S表示控制锁存器72锁存定时的信号LT2CNT，图9T和10T表示控制由锁定器74锁存的数据发出的信号 LT1EN而图11T表示控制由锁存器72锁存的数据发出的信号 LT2EN;
图12是表示图3中地址锁存计数器的改进方案的方块图。
本发明参考一最佳的具体实施方案加以详细描述。
图3是通过把有8位宽度数据总线的存储器与/或I/O装置17连到一个16位微处理机11而构成的微处理机系统的方块图。
首先，参考图3描述系统结构。此微处理机系统包括微处理机11，读/写控制器12，地址锁存计数器13，时间发生器14，总线转换器15，16位存储器与/或I/O装置16，8位存储器与/或I/O装置17，系统总线18。进而，时间发生器包括检测器19，计数器20，定时控制器21。微处理机接收时钟信号CLK和来自控制器21的等待控制信号 WAIT并给控制器12发送状态数据 STS1及向计数器13发送地址ADR19-0。如图4所示，控制器12包括译码器31，脉冲器32，锁存器33和门电路34。译码器31译出微处理机11发送的状态数据 STS1的编码并向脉冲器32和锁存器33发送经过译码后的数据。脉冲器32响应时钟信号CLK后向计数器13发送地址锁存允许信号ALE。锁存器33响应时钟信号CLK后锁存译码器31的输出数据，并将此锁存数据发送到门电路34。门电路34向检测器19和控制器21发送读/写控制信号 STS，此信号标志存储器或I/O装置的读/写方式里此信号被来自下文描述的控制器21的控制信号COM EN/DIS所控制。门电路34也通过总线18向存储器与/或I/O装置发送读/写控制信号 STS。
如图7所示，地址锁存计数器13包括锁存器61和计数器62。锁存器61响应来自控制器12的信号ALE后锁存来自微处理机11的地址ADR19-0。地址ADR19-0被发送至计数器62和检测器19。此地址的最低有效位ADR0被发送至控制器21。计数器62接收作为预置值而来自锁存器61的输出数据，并计数直到接收到来自控制器21的逻辑“1”信号为止。修改后的地址数据从计数器62通过总线ADDR19-0和总线18向存储器与/或I/O装置16和17发送。如图5所示，检测器19包括译码器41和门电路42及43。译码器41译出计数器13发送的地址数据ADR19-0的编码并向门电路43发送译码结果。门电路42计算做为控制器12输出的读/写控制信号 STS的与非乘积并向门电路43发送与非信号。门电路43也计算此输入的与非乘积。当某个微处理机11执行的指令被确定为是对8位存储器与/或I/O装置17的字传送指令时，门电路43就向计数器20和控制器21发送检测信号DET。如图6所示，计数器20包括计数器51，延迟器52和脉冲器53。计数器51计数来自检测器19的输出信号DET。当计数器51的计数已达到“2”，即，当第二个存储周期已经开始，计数器51就向控制器21和延迟器52发送信号CYC。延迟器52接收来自计数器51的输出数据和时钟信号CLK。
在经过一段预定的时间周期后，延迟器52向脉冲器53发送一个信号。脉冲器53向控制器21发送信号 RESET以清除控制器21。参看图3，微处理机11通过数据总线DAT与转换器15交换数据。如图8所示，转换器15包括双向总线驱动器71，73和75以及锁存器72和74。一组驱动器71和锁存器72，与另一组驱动器73和锁存器74被并联连接在数据总线DAT15-8和DATA15-8之间及数据总线DAT7-0和DATA7-0之间。在这种情况下，锁存器72和74就被连接向微处理机11发送数据。驱动器75用于连接总线DATA15-8与总线DATA7-0。转换器15接收来自控制器21用于驱动器71的控制信号 BD1EN和BD1DIR，用于驱动器73的控制信号 BD2EN和BD2DIR，用于驱动器75的控制信号 BD3EN和BD3DIR，用于锁存器72的控制信号LT2CNT和 LT2EN，用于锁存器74的控制信号LT1CNT和 LT1EN。存储器与/或I/O装置16和17接收信号 STS和地址ADDR。数据总线DATA15-0被连接到16位存储器与/或I/O装置16，数据总线DATA7-0被连接到8位存储器与/或I/O装置17。存储器与/或I/O装置17被连接到一个预定的地址。
本具体实施方案的微处理机系统的操作将参考时间序列图表9A至11T加以描述。首先，参考图9A至9T，描述从偶数地址开始的读周期。时钟信号CLK基本上由时钟脉冲T1，T2，T3和T4组成。当微处理机11处于等待状态时，时钟信号CLK被表示为TW。如图9B所示，当微处理机11执行字传送指令时，它向控制器12发送状态 STS1。如图9E所示，微处理机11也向地址锁存计数器13发送地址。如图9F和9G所示，计数器13响应来自读/写控制器12的锁存控制信号ALE锁存此地址。如图9C所示，由于读/写控制信号的禁止信号COM EN/ STS在此时刻尚未由控制器21产生，如图9D所示，所以控制器12产生信号 STS。同时，若此指令是对16位存储器与/或I/O装置16的读指令，则如图9M至9T所示，控制器12产生总线控制信号 BD1EN，BD/DIR， BD2EN，BD2DIR， BD3EN，BD3DIR，LT1CNT和 LT1EN。在这些信号中，信号 BD1EN， BD2EN; BD3EN和 LT1EN是输出允许/禁止信号。信号BD1DIR，BD2DIR和BD3DIR是输出方向控制信号。当信号BD1DIR，BD2DIR或BD3DIR之中的某一信号被设置为高电平，如图8所示，信号就从方向A至B输出。然而，当信号BD1DIR，BD2DIR或BD3DIR之中的某一信号被设置为低电平，信号就从方向B至A输出。信号LT1CNT是锁存定时控制信号。
操作驱动器71和73从存储器与/或I/O装置16和17向微处理机11发送数据。然而，当检测器19根据读/写控制信号和地址检测出该指令是对8位存储器与/或I/O装置17的指令时，检测器19就向控制器21发送信号DET。然后如图9H所示，控制器21就向微处理机11发送信号 WAIT，以便将微处理机11设置为等待状态。如图9E所示，来自存储器与/或I/O装置17的数据被送至总线DAT7-0。然而，微处理机11并不取此数据。如图9S所示，控制器21向锁存器74发送信号LT1CNT，以使锁存器74锁存总线DAT7-0上的数据。同时，如图9P所示，控制器21向驱动器73发送信号 BD2EN以禁止数据输出。如图9C所示，控制器21向控制器12发送信号COM EN/ DIS以禁止产生信号 STS。因此，如图9D所示，读/写控制信号 STS被禁止。控制器21向计数器62发送逻辑“1”信号。计数器62将修改后的地址送至地址总线ADDR。如图9T所示，控制器21向锁存器74发送信号 LT1EN。如图9L所示，锁存器74将数据送至数据总线DAT7-0。控制器21向控制器12发送信号COM EN/ DIS以允许产生读/写控制信号 STS。如图9D所示，信号 STS重新得到允许从而可以开始第二个存取周期。如图9J和9K所示，驱动器75响应来自控制器21的信号 BD3EN（图9R），将从存储器与/或I/O装置17读出的数据通过总线DATA7-0送至总线DATA15-8。如图9M和9N所示，驱动器71响应来自控制器21的信号 BD1EN，将来自总线DATA15-8的数据送至总线DAT15-8。如图9E所示，16位数据出现在总线DAT15-0上。在这种情况下，如图9H所示，控制器21产生信号 WAIT以撤消微处理机11的等待状态。如图9B所示，微处理机11取出16位数据并禁止产生数据 STS1。因此，如图9D所示，信号 STS也被禁止。如图9I所示，脉冲器53向控制器21发送信号 RESET。分别如图9N，9R，9S和9T所示，控制器21清除信号 BD1EN，BD3EN，LT1CNT和 LT1EN。接着，控制器21清除信号BD1DIR，BD2DIR和BD3DIR（图9M，9O和9Q）。以这种方式完成转换操作。在从偶数地址开始的读周期中，保持禁止锁存器72。
从偶数地址开始的写周期将参考图10A至10T加以描述。在这种情况下，时钟信号CLK，数据 STS1，控制信号COM EN/ DIS，读/写控制信号 STS，用于微处理机11的控制信号 WAIT，清除信号RESET及逻辑“1”信号和从偶数地址开始的读周期中的这些信号相同。在以下说明中，主要考察与转换器15有关的信号。如图10M，10N，10O和10P所示，在第一个存取周期中，驱动器71和73的作用是向存储器与/或I/O装置16传送16位数据。因为如图10R所示，驱动器75被禁止，所以如图10J所示，由驱动器73从总线DAT7-0向总线DATA7-0传送数据。此数据通过总线DATA7-0向存储器与/或I/O装置17传送。在第二个存取周期中，如图10M和10N所示，驱动器71保持被允许。然而，如图10P所示，驱动器73被禁止。如图10R所示，由驱动器75代替驱动器73得到允许。为此，如图10J所示，由微处理机11产生的16位数据的最高有效部分由驱动器71和75通过总线DATA7-O向存储器与/或I/O装置17传送。在写周期中，锁存器72和74被保持禁止。以这种方式，执行从偶数地址开始的写周期。
以奇数地址开始的读周期将加以描述。在这种情况下，时钟信号CLK，数据STSI，控制信号COM EN/ DIS，读/写控制信号 STS，用于微处理机11的控制信号 WAIT，清除信号 RESET和逻辑“1”信号与从偶数地址开始的读周期中的这些信号相同。在下面的说明中，主要考察与转换器15有关的信号。如图11M，11N，11O和11P所示，驱动器71和73的作用是从存储器与/或I/O装置16向微处理机11传送16位数据。在这种情况下，当该指令被确定为是从奇数地址开始的读周期时，如图11Q和11R所示，转换器15保持运行。在第一个存取周期中，如图11K所示，从存储器与/或I/O装置17读出的数据（图11J）以及出现在总线DATA7-0上的数据被送至总线DATA15-8。如图11E所示，驱动器71和73从总线DATA15-0向总线DAT15-0传送数据。如图11H所示，微处理机保持在等待状态，并不取数据。如图11S所示，控制器21向锁存器72发送信号LT2CNT，以使锁存器72锁存此数据。如图11N和11R所示，控制器21向驱动器71和75发送信号 BD1EN和 BD3EN以禁止产生数据，并如图11T所示，向锁存器72发送信号 LT2EN。因此如图11L所示，锁存器72将数据送至总线DAT15-8。在第二个存取周期中，如图11K所示，驱动器73将从存储器与/或I/O装置17读出的数据送至总线DAT7-0，因此，如图11E所示，16位数据出现在总线DAT15-0上。如图11H所示，响应来自控制器21的信号 WAIT，微处理机11撤消等待状态且取出16位数据。以这种方式，完成从奇数地址开始的读周期。在从奇数地址开始的读周期中，锁存器74被保持禁止。
当控制器21执行顺序操作时，可以忽略计数器20的输出CYC。当由有16位宽度数据总线的存储器与/或I/O装置16执行读/写字传送指令时，其执行操作的时间序列见图2A至2E所示。
当执行从偶数地址开始的字传送指令并自动将其转换为两个字节传送指令时的微处理机操作方式将加以描述。在这种情况下，微处理机11由可从Intel公司买到的8086构成。转换器15中的锁存器72可以省略。控制器21中有关控制锁存器72的那一部分也可以省略。如图12所示，地址锁存计数器13可以简化。计数器13由锁存器81和门电路82组成。锁存器81锁存来自微处理机11的地址并将其最低有效位传送至控制器21和门电路82。该地址的剩余位从锁存器81送至地址总线ADDR19-1。门电路82对锁存器81的输出和来自控制器21的逻辑“1”进行逻辑或运算，并将其和做为该地址数据的最低有效位。该地址信号的所有位都出现在地址总线ADDR上并传送至存储器与/或I/O装置16和17。这个微处理机系统的时间序列图表和图9A至10T中从偶数地址开始的字传送指令的时间序列图表相同。
本发明通过由连接8位存储器与/或I/O装置到16位微处理机构成的微处理机系统做为例证而加以说明。然而，当此微处理机系统的地址和数据总线加以扩展后，16位存储器与/或I/O装置可以连接到32位微处理机，或32位存储器与/或I/O装置可以连接到64位微处理机。

Claims (10)

1、通过把具有n/2位宽度数据总线的存储器与/或I/O装置连接到具有n位宽度数据总线的微处理机而构成的微处理机系统，包括：
上述的微处理机；
在存取n位存储器与/或I/O装置的状态下，用于产生控制信号的时间发生器；
用于向上述的存储器与/或I/O装置发送读/写控制信号，并向地址锁存计数器装置发送由上述微处理机产生的状态数据所得到的地址锁存控制信号的读/写控制器装置；
用于响应来自上述读/写控制器装置的控制信号从上述微处理机取出地址，并将此地址传送到上述存储器与/或I/O装置的地址锁存计数器；
用于响应来自上述时间发生器装置的控制信号，将总线设置为存取上述有n位宽度数据总线的存储器与/或I/O装置状态的总线转换器；
其特征在于：
上述时间发生器装置包括以下装置：
用于检测出上述微处理机当前执行的指令是对上述存储器与/或I/O装置的需要两个存取周期的字传送指令，并确定该指令存取的起始地址是偶数地址还是奇数地址；
用于当该指令被确定为定时上述存储器与/或I/O装置的字传送指令时，向上述微处理机发送控制信号，在第一个存取周期中，该控制信号将上述微处理机设置为等待状态，在第二个存取周期中，该控制信号撤消上述微处理机的等待状态；
用于对允许产生的读/写控制信号的次数进行计数，并当第二个存取周期结束时，清除内部线路；
用于向读/写控制器装置发送信号以控制读/写控制信号的产生，向地址锁存计数器发送地址修改信号，当某指令被确定为是对上述存储器与/或I/O装置的字传送指令时，有选择地向总线转换器发送控制信号，这些控制信号彼此不同以便用于区别起始地址是偶数地址或是奇数地址；
上述读/写控制器装置进而包括根据来自上述时间发生器装置的信号，通过允许/禁止读/写控制信号实现两个存取周期的线路装置；
上述地址锁存计数器装置进而包括用于向上述时间发生器装置和上述存储器与/或I/O装置发送锁存地址，用于当读/写控制信号被禁止时，响应来自上述时间发生器装置的控制信号，修改地址数据，并用于将此修改过的地址传送至上述存储器与/或I/O装置的线路装置；
上述总线转换器装置进而包括如下线路装置：响应来自上述时间发生器装置的控制信号，在第一个存取周期中操作以实现：当该指令被确定为是从偶数地址开始的读周期的字传送指令时，来自上述存储器与/或I/O装置的数据就做为n位数据的最低有效部分被锁存，而当该指令被确定为是从奇数地址开始的读周期的字传送指令时，来自上述存储器与/或I/O装置的数据就做为n位数据的最高有效部分被锁存，因此，当某指令被确定为是从偶数地址开始的写周期的字传送指令时，由上述微处理机产生的n位数据的最低有效部分就被传送至上述存储器与/或I/O装置，当写周期的字传送指令是从奇数地址开始时，最高有效部分就被传送至上述存储器与/或I/O装置；上述总线转换器装置在第二个存取周期中操作以实现：当某指令被确定为是从偶数地址开始的读周期的字传送指令时，来自上述存储器与/或I/O装置的数据做为n位数据的最高有效部分，和第一个存取周期的数据一起，被传送至上述微处理机，并当读周期的字传送指令是从奇数地址开始时，来自上述存储器与/或I/O装置的数据做为n位数据的最低有效部分，和第一个存取周期的数据一起，被传送至上述微处理机，因此，当某指令被确定为是从偶数地址开始的写周期的字传送指令时，来自上述微处理机的n位数据的最高有效部分就被传送至上述存储器与/或I/O装置，当写周期的字传送指令是从奇数地址开始时，来自上述微处理机的n位数据的最低有效部分就被传送至上述存储器与/或I/O装置。
2、如权利要求1所述的微处理机系统，其特征在于上述时间发生器装置包括：
用于检测出某指令是用于上述存储器与/或I/O装置的，并需要两个存取周期的字传送指令的检测器;
当某指令被确定为是上述存储器与/或I/O装置的字传送指令时，用于在第一个存取周期中，产生控制信号以将上述微处理机设置为等待状态，并用于在第二个存取周期中，产生控制信号以撤消上述微处理机的等待状态的等待状态控制器装置;
用于对允许产生的读/写控制信号的次数进行计数，并用于当第二个存取周期结束时，清除内部线路的计数器装置;
用于向上述微处理机，上述读/写控制器装置，上述地址锁存计数器及上述总线转换器装置发送控制信号，以控制实现由上述存储器与/或I/O装置的字传送指令到两个1/2字传送指令的自动转换。
3、如权利要求2所述的微处理机系统，特征在于上述检测器装置包括一个检测器和一个门电路，上述译码器的功能是译出由上述地址锁存计数器装置产生的地址编码，上述门电路完成一个来自上述读/写控制器装置的输出的逻辑运算，并对来自上述门电路的输出和来自上述译码器（它以进一步的逻辑操作为条件）的输出进行运算，以检测出，该指令是对上述存储器与/或I/O装置的字传送指令，这个做为结果的逻辑运算输出被传送至上述计数器装置和上述定时控制器装置。
4、如权利要求2所述的微处理机系统，特征在于上述计数器装置包括一个计数器，一个延迟电路和一个脉冲器，上述计数器的功能是对由上述读/写控制器装置产生的读/写控制信号进行计数，并当其计数法达到2时，向上述延迟线路发送信号，上述延迟线路将经过一预定时间周期延迟的输出传送至上述脉冲器，上述脉冲器向上述定时控制器装置发送一脉冲以将其清除。
5、如权利要求1所述的微处理机系统，其特征在于上述读/写控制器装置包括一个译码器，一个锁存器，一个门电路及一个脉冲器，上述译码器的功能在于译出由上述微处理机产生的状态数据编码，上述脉冲器响应来自上述译码器的输出，向上述地址锁存计数器装置发送一个锁存定时控制信号，上述锁存器锁存来自上述译码器的输出，上述门电路的功能在于通过对来自上述锁存器的输出和来自上述时间发生器装置的输出进行逻辑运算，以控制读/写控制信号的产生，来自上述门电路的输出被传送至上述时间发生器装置和上述存储器与/或I/O装置。
6、如权利要求1所述的微处理机系统，其特征在于上述地址锁存计数器装置包括一个锁存器和一个计数器电路，上述锁存器的功能是响应来自上述读/写控制器装置的控制信号，锁存来自上述微处理机的地址，并将此地址做为预置值传送至上述计数器，同时将此地址传送至上述时间发生器以检测出该指令是对上述存储器与/或I/O装置的字传送指令，然后检测该指令存取的起始地址是偶数地址或是奇数地址，上述计数器的功能是将来自上述锁存器的地址做为预置值传送至上述存储器与/或I/O装置，并当读/写控制信号被禁止时，响应来自上述时间发生器装置的信号，做增加地址的运算，还要将此修改过的地址传送至上述存储器与/或I/O装置。
7、如权利要求1所述的微处理机系统，其特征在于上述地址锁存计数器装置包括一个锁存器和一个或门，当通过把上述具有8位宽度数据总线的存储器与/或I/O装置连接到16位微处理机以构成上述系统时，仅有从偶数地址开始的字传送指令被转换为两个字节传送指令，上述锁存器的功能是锁存由上述微处理机产生的地址数据并向上述时间发生器装置发送此地址数据，上述或门的功能是执行来自上述锁存器的最低有效位和来自上述时间发生器装置的地址修改信号的逻辑和运算，并将此结果信号做为地址数据，与此地址的剩余位一起，传送至上述存储器与/或I/O装置。
8、如权利要求1所述的微处理机系统，其特征在于上述总线转换器装置将上述数据总线分为最高有效部分和最低有效部分，并将双向总线驱动器耦合在这两部分，以便将经过耦合的数据总线的最高或最低有效部分连接到上述微处理机和n位存储器与/或I/O装置，上述双向总线驱动器被并联连接到锁存器，以将来自上述存储器与/或I/O装置的数据传送到上述微处理机，并连接附加的总线驱动器以耦合连接到上述n位存储器与/或I/O装置的数据总线的最高和最低有效部分。
9、如权利要求1所述的微处理机系统，其特征在于：当有8位宽度数据总线的存储器与/或I/O装置被连接到16位微处理机，并且仅有从偶数地址开始的字传送指令被转换为两个字节传送指令时，上述总线转换器装置将上述数据总线分为最高有效部分和最低有效部分，并将双向总线驱动器耦合在这两部分上，以便将经过耦合的数据总线的最高或最低有效部分，连接到上述微处理机和n位存储器与/或I/O装置，连接到最低有效部分的上述双向总线驱动器是和锁存器并联的，以将来自上述存储器与/或I/O装置的数据传送至上述微处理机，并连接附加的总线驱动器以便把上述n位存储器与/或I/O装置耦合到数据总线的最高和最低有效部分。
10、在通过连接有n/2位宽度数据总线的存储器与/或I/O装置到有n位宽度数据总线的微处理机而构成的微处理机系统中，将一个字传送指令自动转换为两个1/2字传送指令的方法包括：
当上述微处理机执行字传送指令时，从由上述微处理机产生的状态数据中抽出对上述存储器与/或I/O装置的读/写控制信号，并将此读/写控制信号与一个地址一起传送到上述存储器与/或I/O装置，将用于连接耦合到上述存储器与/或I/O装置的数据总线与耦合到上述微处理机的数据总线的总线转换器设置为存取有n位宽度数据总线的存储器与/或I/O装置的状态，并启动第一个存取周期的步骤;
使上述微处理机禁止读/写控制信号的产生，以完成字传送指令的步骤;
其特征在于此方法进而包括：
检测出上述微处理机执行的指令是对上述存储器与/或I/O装置的字传送指令，并检测出存取地址是偶数地址或是奇数地址，当某指令被确定为是对上述存储器与/或I/O装置的字传送指令时，在第一个存取周期结束之前，将上述微处理机设置为等待状态的步骤;
当指令是从偶数地址开始时，将从上述存储器与/或I/O装置发送来的数据做为n位数据的最低有效部分锁存，当读周期的字传送指令是从奇数地址开始的指令时，则将从上述存储器与/或I/O装置发送来的数据做为n位数据的最高有效部分锁存，当指令是从偶数地址开始时，将来自上述微处理机的n位数据的最低有效部分传送至上述存储器与/或I/O装置，当写周期的字传送指令是从奇数地址开始的指令时，将来自上述微处理机的n位数据的最高有效部分传送至上述存储器与/或I/O装置，并禁止产生读/写控制信号以完成第一个存取周期的步骤;
当禁止读/写控制信号时，通过在地址上加1修改该地址，将此修改过的地址传送至上述存储器与/或I/O装置，并重新允许读/写控制信号以启动第二个存取周期的步骤;
当指令是从偶数地址开始时，将从上述存储器与/或I/O装置发送来的数据做为n位数据的最高有效部分传送至上述微处理机，当读周期的字传送指令是从奇数地址开始的指令时，将从上述存储器与/或I/O装置发送来的数据做为n位数据的最低有效部分传送至上述微处理机-最高或最低有效部分将与第一个存取周期中锁存的数据一起传送至上述微处理机-当指令是从偶数地址开始时，将来自上述微处理机的n位数据的最高有效部分传送至上述微处理机与/或I/O装置，当写周期的字传送指令是从奇数地址开始的指令时，将来自上述微处理机的n位数据的最低有效部分传送至上述微处理机与/或I/O装置的步骤;
在第二个存取周期中，撤消上述微处理机的等待状态，当指令是读周期的字传送指令时，使上述微处理机取出n位数据，当指令是写周期的字传送指令时，将此n位数据传送至上述存储器与/或I/O装置的步骤。
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