DE10014477A1 - Verfahren und System zum Synchronisieren von mehreren Untersystemen unter Anwendung eines spannungsgesteuerten Oszillators - Google Patents
Verfahren und System zum Synchronisieren von mehreren Untersystemen unter Anwendung eines spannungsgesteuerten OszillatorsInfo
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Abstract
Es wird ein Verfahren zum Synchronisieren von mehreren Untersystemen mit einem spannungsgesteuerten Oszillator beschrieben. Das Verfahren umfasst ein Übertragen eines phasen- und frequenzabgeglichenen Ausgangssignals eines spannungsgesteuerten Oszillators zu jedem Untersystem in einem digitalen System. Ein erstes Untersystem aus der Anzahl von Untersystemen erzeugt einen ersten internen Takt und gibt an jedes der anderen Untersysteme ein Synchronisationssignal aus. Das Synchronisationssignal weist eine Markierung auf, die einen bekannten Zeitpunkt des ersten internen Taktes definiert. Die anderen Untersysteme tasten das Synchronisationssignal unter Verwendung der Ausgangsspannung des spannungsgesteuerten Oszillators ab, um einen Startindikator zu bestimmen, der den bekannten Zeitpunkt des ersten internen Taktes anzeigt. Bei Erfassung der Markierung in dem Synchronisationssignal starten die anderen Untersysteme einen zweiten internen Takt, der mit dem ersten internen Takt synchronisiert ist.
Description
Die Erfindung betrifft allgemein eine Taktsynchronisation und insbesondere eine
Taktsynchronisation unter Anwendung eines spannungsgesteuerten Oszillators zur
Synchronisation von mehreren Chips oder Untersystemen.
Mit dem Ansteigen der Betriebsfrequenz von komplexen digitalen Kommunikations-
und Datenübertragungssystemen ist es zu einer Herausforderung geworden, das gesamte
digitale System in synchroner Weise zu betreiben. Ein komplexes digitales System
umfasst im allgemeinen verschiedene Chips, die jeweils mit einem Untersystem
verbundene Schaltkreise aufweisen, wobei das Untersystem Informationen mit anderen
Untersystemen austauschen muss. Der Austausch von Informationen zwischen den
verschiedenen Untersystemen muss synchronisiert werden, um einen Verlust oder eine
Verfälschung der ausgetauschten Information zu verhindern.
Wenn das komplexe digitale System z. B. in einem Netzwerk mit asynchronem
Übertragungsmodus (ATM) arbeitet, ist jedes Untersystem für die Extraktion eines
Datensignals aus einer von mehreren Zellen verantwortlich. Das Datensignal kann ein
Sprach-, Video- oder jede andere Art eines synchronen Signals darstellen. Kurz gefaßt
ist ATM ein Standard, der ein Verfahren zum Packen eines synchronen Signals in eine
Zelle beschreibt, so dass Sprache, Video, Daten oder andere Informationen über das
gleiche Netzwerk übertragen werden können. Jede Zelle hat eine feste Größen und
umfasst einen Kopf sowie eine Nutzbereich. Die synchrone Signalinformation wird in
den Nutzbereich einer Zelle eingebracht. Die Zelle wird mit Zellen von anderen Quellen
verschachtelt. Diese Zellen werden dann zu einem Ziel übermittelt. An dem Ziel werden
die einzelnen Zellen extrahiert, um die ursprünglichen synchronen Signale zu
rekonstruieren.
Wie bereits erwähnt wurde, ist im allgemeinen ein Untersystem für die Rekonstruktion
eines der ursprünglichen synchronen Signale aus den gepackten Zellen verantwortlich.
Aus diesem Grund muss jedes Untersystem mit den anderen Untersystemen
synchronisiert sein, so dass die Daten aus den verschiedenen Signalen nicht als Folge
einer Takt-Asymmetrie bzw. Taktverschiebung zwischen den Untersystemen verfälscht
werden. Das Problem mit der Takt-Asymmetrie (d. h. einer Phasendifferenz) zwischen
den Referenz-Takten der verschiedenen Untersysteme wird noch größer, wenn die
internen Betriebsfrequenzen auf mehr als einige hundert MHz erhöht werden. Somit
erlangt mit dem steigenden Bedarf nach höheren internen Betriebsfrequenzen ein
Synchronisationsschema mit einem hohen Synchronisationsgrad bzgl. der Untersysteme
steigende Bedeutung.
Bei einem bekannten Synchronisationsschema ist für jedes Untersystem eine Phasen-
Abgleichschaltung vorgesehen. Fig. 1 zeigt ein funktionales Blockschaltbild einer
bekannten Phasen-Abgleichschaltung 10. Die Phasen-Abgleichschaltung 10 umfasst
einen Phasendetektor 12, ein Schleifenfilter 14 und einen spannungsgesteuerten
Oszillator (VCO). Dem Schleifenfilter 14 wird ein Ausgangssignal V_VCO des
Phasendetektors 12 zugeführt, und es ist mit einem Steuereingang des VCO verbunden.
Der Phasendetektor 12 hat zwei Eingänge: einen für ein Referenzsignal C_SYS und
einen für ein Ausgangssignal, das direkt oder indirekt von dem VCO zugeführt wird.
Wie es einem Fachmann bekannt ist, kann der VCO das Ausgangssignal C_VCO mit
jeder Frequenz erzeugen, die ein Vielfaches von derjenigen des Signals C_SYS ist. Zum
Beispiel kann das C_SYS Signal bei 8 MHz liegen und der VCO das Signal C_VCO bei
32 MHz erzeugen. Das C_VCO Signal mit der höheren Frequenz wird dann intern als
Takt für das Untersystem verwendet. Wenn das C_VCO Signal eine höhere Frequenz
aufweist als das Referenzsignal C_SYS, so wird das C_VCO Signal einem Dividierer
16 zugeführt, um ein Signal C_SYS_INT mit der gleichen Frequenz wie derjenigen des
Referenzsignals C_SYS zu erzeugen. Der Ausgang des Dividierers 16 ist dann direkt
mit dem Phasendetektor 12 verbunden, und das Signal C_VCO wird nicht direkt von
dem VCO zugeführt. Im übrigen Teil der Offenbarung wird das Signal C_SYS_INT
benutzt, um sich auf den Eingang des Phasendetektors 12 zu beziehen.
Im Betrieb vergleicht der Phasendetektor 12 die Phase des Referenzsignals C_SYS mit
der Phase des Signals C_SYS_INT, das durch den VCO erzeugt wird. Das durch den
Phasendetektor 12 erzeugte Spannungsdifferenzsignal V_VCO ist ein Maß für die
Phasendifferenz zwischen den zwei Eingangssignalen C_SYS und C_SYS_INT. Das
Spannungsdifferenzsignal V_VCO wird mit dem Schleifenfilter 14 gefiltert, so dass
eine Steuerspannung erzeugt wird, die dem VCO zugeführt wird. Durch das Anlegen
der Steuerspannung an den VCO wird die durch den VCO erzeugte Frequenz des
Ausgangssignals C_VCO in einer Richtung verändert, die die Phasendifferenz zwischen
dem Eingangssignal C_SYS_INT und dem Referenzsignal C_SYS vermindert.
Fig. 2 zeigt ein Taktdiagramm des Phasenabgleichs oder Konvergenz des Signals
C_SYS_INT mit dem Signal C_SYS in der in Fig. 1 gezeigten
Phasenabgleichschaltung 10 in drei verschiedenen phasenverriegelten Zuständen: 0
Grad Phasendifferenz, 90 Grad Phasendifferenz und 180 Grad Phasendifferenz. Für
einen Fachmann ist es klar, dass im allgemeinen bei jedem Startzustand mit dem
Ansteigen der mittleren Spannung das Schleifenfilter 14 eine Steuerspannung erzeugt,
die bewirkt, dass der VCO die Frequenz F_VCO des Ausgangssignals C_VCO so
ändert, dass die Phasendifferenz zwischen den zwei Eingangssignalen des
Phasendetektors 12 reduziert wird. Wenn die Phasen der Signale abgeglichen sind,
befinden sich die Signale in einem in Fig. 2 dargestellten verriegelten
(synchronisierten) Zustand.
Wie bereits erwähnt wurde, hat ein komplexes digitales System im allgemeinem
mehrere Untersysteme, die im Hinblick auf ihre Phase mit dem Referenzsignal C_SYS
abgeglichen werden müssen. Aus diesem Grund ist bei dem bekannten System jedem
Untersystem ein VCO und eine Phasenabgleichschaltung 10 zugeordnet, um das
C_SYS_INT Signal in jedem Untersystem zu synchronisieren. Ein VCO sowie eine
Phasen-Detektionseinrichtung für jedes Untersystem erfordert jedoch relativ viel Platz
auf einer Platine und erhöht die mit dem digitalen System verbundenen Kosten.
Darüberhinaus kann die Qualität der rekonstruierten synchronen Signale in dem
digitalen System aufgrund einer Interferenz und eines Rauschens, das durch die
zahlreichen, nahe beieinander arbeitenden, spannungsgesteuerten Oszillatoren (VCOs)
verursacht wird, beeinträchtigt sein.
Es besteht somit ein Bedarf nach einem Synchronisationsschema für mehrfache Chip-
Konfigurationen, mit dem der Platzbedarf verringert und zur Rekonstruktion der Signale
mit hoher Qualität ein stabiles synchronisiertes Signal erzeugt wird.
Mit der Erfindung werden die oben genannten Nachteile überwunden, indem ein
Verfahren und ein System zum Synchronisieren mehrerer Chips oder Untersysteme
unter Anwendung von nur einem spannungsgesteuerten Oszillator vorgesehen ist. An
eines der Untersysteme, das als Master definiert wird, wird ein externer Systemtakt
angelegt. Der Master umfasst einen spannungsgesteuerten Oszillator (VCO), der ein
VCO Taktsignal mit einer Frequenz erzeugt, die ein Mehrfaches des externen
Systemtaktes ist und mit diesem phasenabgeglichen ist. Innerhalb des Masters wird ein
internes Taktsignal mit einer Frequenz erzeugt, die gleich dem externen Systemtakt ist
und einen Phasenabgleich mit dem VCO Taktsignal aufweist. Der Master erzeugt ein
Synchronisationssignal, das eine vordefinierte Flanke des internen Taktsignals markiert.
Um alle Untersysteme zu synchronisieren, wird das VCO Taktsignal jedem Untersystem
zugeführt, so dass es mit der gleichen Phase ankommt. Zusätzlich dazu wird das
Synchronisationssignal jedem Untersystem zugeführt, das das Synchronisationssignal
mit einer Flanke des VCO Taktsignals abtastet, um zu bestimmen, wann die
vordefinierte Flanke des internen Taktsignals des Masters aufgetreten ist. Da das interne
Taktsignal eine Frequenz aufweist, die ein bekannter Bruchteil des VCO Taktsignals ist,
verzögert das Untersystem für eine vordefinierte Anzahl von Perioden des VCO
Taktsignals, bevor es sein eigenes internes Taktsignal wieder abgleicht. Als Ergebnis ist
das interne Taktsignal des Slave-Untersystems mit dem internen Takt des Masters
synchronisiert.
Da der erste interne Takt und der zweite interne Takt synchronisiert sind, takten alle
Untersysteme die eintreffenden Daten mit identischer Zeit. Auf diese Weise wird mit
der Erfindung ein synchronisierter Betrieb von mehreren Untersystemen unter
Anwendung von nur einem spannungsgesteuerten Oszillator erzielt. Mit der Erfindung
werden folglich die Kosten und der erforderliche Raum für ein digitales System im
Vergleich zu den bekannten Synchronisationsschemata reduziert.
Die oben genannten Gesichtspunkte und die Vorteile der Erfindung ergeben sich aus der
folgenden detaillierten Beschreibung einer Ausführungsform im Zusammenhang mit der
Zeichnung. Es zeigt:
Fig. 1 eine funktionales Blockschaltbild einer bekannten Phasenabgleichschaltung;
Fig. 2 ein Taktdiagramm der in Fig. 1 gezeigten Phasenabgleichschaltung in drei
verschiedenen verriegelten Zuständen;
Fig. 3 ein funktionales Blockschaltbild eines digitalen Systems mit einer Mehrzahl von
Untersystemen und einem spannungsgesteuerten Oszillator zum Erzeugen eines
Synchronisationspulses zum Synchronisieren der Untersysteme gemäß der Erfindung;
Fig. 4 ein funktionales Blockschaltbild einer Schaltung des in Fig. 3 gezeigten
digitalen Systems zur Erzeugung eines Synchronisationspulses;
Fig. 5 ein Taktdiagramm der wesentlichen Signale zum Synchronisieren der in Fig. 4
gezeigten Untersysteme; und
Fig. 6 eine schematische Darstellung einer Synchronisationsschaltung gemäß der
Erfindung.
Fig. 3 zeigt ein funktionales Blockschaltbild eines digitalen Systems 20, bei dem eine
Mehrzahl von Untersystemen 22 individuelle interne Takte (nicht dargestellt) benötigt,
die alle synchronisiert werden, so dass Daten (nicht gezeigt) in jedem Untersystem 22
identisch getaktet sind, um eine Verfälschung von Daten während der Extraktion von
Signalen aus gemultiplexten Signalen zu vermeiden. Das digitale System 20 umfasst
eine Mehrzahl vom Untersystemen 22 und einen spannungsgesteuerten Oszillator
(VCO), um die 0-N Untersysteme 22 zu synchronisieren. Es soll darauf hingewiesen
werden, dass in dieser Offenbarung gleiche Elemente mit gleichen Bezugsziffern
bezeichnet sind. Eines der Untersysteme 22 wird als Master-Einrichtung 24 definiert,
die für die Erzeugung eines Synchronisationspulses SYNCO verantwortlich ist. Die
Erzeugung des Synchronisationspulses soll weiter unten im Detail erläutert werden. Die
Master-Einrichtung 24 ist elektrisch mit einem VCO verbunden, der ein Ausgangssignal
C_VCO mit einer Frequenz F_VCO erzeugt. Im allgemeinen liegen an der Master-
Einrichtung 24 zwei Eingangssignale an: ein Referenzsignal C_SYS und das Signal
C_VCO, das von dem VCO erzeugt wird. Nachdem ein Phasenabgleich des
Ausgangssignals C_VCO mit dem Signal C_SYS vorgenommen worden ist, erzeugt die
Master-Einrichtung 24 den Synchronisationspuls SYNCO, der als ein Eingang jedem
der anderen Untersysteme 22 zugeführt wird. Diese anderen Untersysteme 22 sind somit
als Slave-Einrichtungen 26 definiert. Wie in Fig. 3 gezeigt ist, liegen an jeder Slave-
Einrichtung 26 drei Eingangssignale an: der durch die Master-Einrichtung 24 erzeugte
Synchronisationspuls SYNCO, das durch den VCO erzeugte Signal C_VCO sowie das
Referenzsignal C_SYS.
Bei einer Ausführungsform kann das in Fig. 3 gezeigte digitale System 20 ein System
darstellen, bei dem jedes Untersystem 22 für die Verarbeitung eines von mehreren
Zeitschlitzen verantwortlich ist, der einer Zelle in einem ATM-Netzwerk zugeordnet ist.
Die Erfindung ist jedoch auch auf jedes andere synchronisierte digitale System
anwendbar, bei dem Signale extrahiert werden, die unter Verwendung verschiedener
Signalverarbeitungsverfahren gemultiplext sind, wie zum Beispiel TDM- (Time
Division Multiplexed) oder PCM- (Pulse Code Modulation)
Signalverarbeitungsverfahren zum Multiplexen eines einzelnen Kanals auf T-1 oder T-3
Trägern. Jedes dieser Systeme erfordert ein Synchronisationsschema, um die
verschiedenen Untersysteme zu synchronisieren, so dass keine Daten verloren gehen
oder verfälscht werden. Mit der Erfindung wird diese Synchronisation durch
Anwendung des Synchronisationspulses SYNCO erreicht, der in der Master-Einrichtung
24 erzeugt wird, um ein Signal C_SYS_INTSLAVE (nicht gezeigt) in der Slave-
Einrichtung 26 zu erzeugen, das mit dem Signal C_SYS_INTMASTER (nicht gezeigt)
synchronisiert ist. Die Erzeugung des Synchronisationssignals SYNCO soll nun im
Detail beschrieben werden.
Fig. 4 zeigt ein funktionales Blockschaltbild einer Synchronisationssignal-
Generatorschaltung 30 eines in Fig. 3 gezeigten digitalen Systems 20. Die
Synchronisationssignal-Generatorschaltung 30 kann eine in Fig. 1 gezeigte
Phasenabgleichschaltung 10 oder eine andere bekannte Phasenabgleichschaltung
umfassen. Zusätzlich kann die Synchronisationssignal-Generatorschaltung 30 eine
Verzögerung 32 beinhalten, die das Signal C_SYS_INTMASTER verzögert, um das
Synchronisationssignal SYNCO zu erzeugen. Im allgemeinen ergibt sich die
Verzögerung 32 aus Verschiebungen, die durch elektrische Eigenschaften der
verbindenden Komponenten der integrierten Schaltung verursacht werden. Das
Synchronisationssignal SYNCO weist einen Puls auf, der periodisch als ein Vielfaches
des Inversen der Referenzfrequenz (d. h. 1/F_SYS) auftritt. Bei einer Ausführungsform
hat das Signal SYNCO eine Periode, die äquivalent zu einer Dauer von k Zeitschlitzen
(zum Beispiel Zellen) in einem gepackten Datenstrom ist. Die k Zeitschlitze können mit
k synchronisierten Datenströmen korrespondieren.
Fig. 5 zeigt ein Taktdiagramm der wesentlichen Signale zum Synchronisieren der in
Fig. 3 dargestellten Untersysteme. Allgemein wird mit der Erfindung ein Verfahren
und ein System zum Synchronisieren des Signals C_SYS_INTMASTER mit dem Signal
C_SYS_INTSLAVE unter Verwendung von nur einem spannungsgesteuerten Oszillator
geschaffen. Das Ausgangssignal C_VCO des spannungsgesteuerten Oszillators wird
einem Eingang der Master-Einrichtung und der Slave-Einrichtung in
phasenabgeglichener Weise zugeführt. Ein Synchronisationssignal SYNCO, das eine
verzögerte Halbperiode des Signals C_SYS_INTMASTER darstellt, wird in der Master-
Einrichtung erzeugt und jeder Slave-Einrichtung mit verschiedenen Verzögerungen
entsprechend der verschiedenen Ausbreitungsverzögerungen zwischen jedem einzelnen
Untersystem zugeführt. Unter Verwendung des phasenabgeglichenen Signals C_VCO
tastet jede Slave-Einrichtung das Synchronisationssignal an der steigenden Flanke des
Signals C_VCO ab, um einen Synchronisationspuls zu erfassen. Da die
Gesamtverzögerung von der fallende Flanke des Signals C_SYS_INTMASTER in der
Master-Einrichtung bis zu dem Empfang des Signals SYNCI in der Slave-Einrichtung
geringer ist, als eine Periode des Signals C_VCO, bestimmt der Schaltkreis in der
Slave-Einrichtung eine Startzeit für das Signal C_SYS_INTSLAVE auf der Basis einer
Frequenzvervielfachung zwischen den Signalen C_SYS_INTMASTER und C_VCO. Nach
einer bestimmten Anzahl von Perioden des Signals C_VCO beginnt der Schaltkreis in
den Slave-Einrichtungen mit der Erzeugung des Signals C_SYS_INTSLAVE, das dann
synchron mit dem Signal C_SYS_INTMASTER ist. Die Einzelheiten dieser Taktung sind in
Fig. 5 für eine Ausführungsform dargestellt, bei der die Frequenzvervielfachung zwei
beträgt.
In Fig. 5 bezeichnen die vertikal gestrichelten Linien besonders interessante Zeiten, die
im folgenden beschrieben werden. Es sind drei Sätze von Taktsignalen vorhanden: das
mit der Bezugsziffer 40 bezeichnete Referenzsignal C_SYS, ein Satz von mit der
Bezugsziffer 42 bezeichneten Signalen in der Master-Einrichtung, sowie ein Satz von
mit der Bezugsziffer 44 bezeichneten Signalen in der Slave-Einrichtung. Wie oben
bereits erwähnt wurde, ist das Referenzsignal C_SYS ein periodisches, durch eine
externe System-Schnittstelle zugeführtes Signal, das jedem Untersystem in
phasenabgeglichener Weise zugeführt wird. Das Referenzsignal C_SYS kann in einer
ersten Stufe einer zweistufigen Abtastschaltung zum Takten von Eingangsdaten
verwendet werden. Die zweite Stufe benutzt das Signal C_SYS_INT, das später im
Detail beschrieben werden wird.
Zunächst wird der Satz von Signalen 40 der Master-Einrichtung zum Erzeugen des
Synchronisationssignals SYNCO in Relation zu dem Referenzsignal C_SYS
beschrieben. Wie oben bereits erwähnt wurde, erzeugt die Master-Einrichtung 24 das
interne Signal C_SYS_INT und das Synchronisationsignal SYNCO auf der Basis des
Eingangs-Referenzsignals C_SYS und des Eingangssignals C_VCO von dem VCO.
Wie bereits erwähnt wurde, hat die Frequenzvervielfachung bei dieser Ausführungsform
korrespondierend zu dem Taktdiagramm gemäß Fig. 5 den Wert 4. Folglich haben die
VCO Ausgänge C_VCO das Vierfache der Frequenz des Signals C_SYS. Wie oben
bereits erklärt wurde, stellt die Phasenabgleichschaltung 10 sicher, dass das Signal
C_SYS_INT im Hinblick auf seine Phase und Frequenz mit dem Signal C_SYS
abgeglichen ist. Bei dem dargestellten Taktdiagramm haben das Signal C_SYS_INT
und das Signal C_SYS einen mit 90 Grad verriegelten Phasenabgleich.
Korrespondierend dazu ist das Signal C_VCO, das zur Erzeugung des Signals
C_SYS_INT verwendet wird, ebenfalls mit dem Signal C_SYS phasenabgeglichen, hat
jedoch eine andere Frequenz. Wie oben bereits erwähnt wurde, ist die Frequenz F_VCO
des Signals C_VCO im allgemeinen ein Vielfaches der System-Taktfrequenz F_SYS. In
dem Taktdiagramm initialisiert zum Zeitpunkt T1 eine steigende Flanke 60A des Signals
C_VCO einen Zähler, der das Signal C_SYS_INTMASTER von dem Signal C_VCO
abgeleitet. Für einen Fachmann ist es klar, dass auch die fallende Flanke des Signals
C_VCO dazu dienen kann, den Zähler zum Ableiten des Signals C_SYS_INTMASTER von
dem Signal C_VCO zu initialisieren.
Zum Zeitpunkt T2 wird das Synchronisationssignal SYNCO nach einer ersten
Verzögerung D1 als Antwort auf die fallende Flanke 62 des Signals C_SYS_INTMASTER
erzeugt. Das Synchronisationssignal SYNCO bleibt bis zu einer zweiten Verzögerung
D2 nach der steigenden Flanke 66 des Signals C_SYS_INTMASTER auf niedrigem Pegel.
Der niedrige Puls des Synchronisationssignals SYNCO wird hier als
Synchronisationspuls 64 bezeichnet, der eine Dauer von einer Hälfte einer Periode des
Signals C_SYS_INTMASTER aufweist. Die Verzögerungen D1 und D2 beruhen auf
Leitungstreibern und anderen inhärenten Eigenschaften der elektrischen Signale, die
allgemein bekannt sind. Eine feste Haltezeit D3 ermöglicht eine adäquate Zeit für die
Detektion der steigenden Flanke 66 des Signals C_SYS_INTMASTER. Nach Ablauf der
Haltezeit D3 ist der Zustand des Synchronisationssignals SYNCO nicht relevant, bis
eine vorbestimmte Zeit abgelaufen ist und der Schaltkreis in der Master-Einrichtung 24
die Erzeugung eines anderen gültigen Synchronisationspulses 64 freigibt. Die
vorbestimmte Zeit erstreckt sich für eine Dauer, die gleich einigen Mehrfachen der
inversen Referenzfrequenz (1/F_SYS) ist. Bei einer Ausführungsform erstreckt sich die
vorbestimmte Zeit für eine Dauer von k Zeitschlitzen (zum Beispiel Zellen) in dem
gepackten Strom. Die k Zeitschlitze können mit N Untersystemen korrelieren, die die k
synchronen Signale aus dem gepackten Strom extrahieren.
Im folgenden soll nun der Satz von Signalen 44 für die Slave-Einrichtung zum
Synchronisieren des Signals C_SYS_INTSLAVE mit dem Signal C_SYS_INTMASTER in der
Master-Einrichtung 24 beschrieben werden. Zu einem Zeitpunkt T3 wird das
Synchronisationssignal SYNCO von der Master-Einrichtung 24 in eine der Slave-
Einrichtungen 26 als Signal SYNCI mit einer Verzögerung D4 gegenüber dem Signal
SYNCO eingegeben. Für einen Fachmann ist klar, dass sich die Verzögerungen D4 der
Slave-Einrichtungen aufgrund der Ausbreitungsverzögerung zwischen der Master-
Einrichtung und der korrespondierenden Slave-Einrichtung voneinander unterscheiden
können. Auch wenn jede Slave-Einrichtung das Synchronisationssignal SYNCO zu
einer anderen Zeit empfangen kann, wird mit der Erfindung ein
Synchronisationsschema geschaffen, mit dem das Signal C_SYS_INTSLAVE für jede
Slave-Einrichtung einen Phasen- und Frequenzabgleich mit dem Signal
C_SYS_INTMASTER aufweist, das in der Master-Einrichtung 24 erzeugt wird. Eine
Ausführungsform des Synchronisationsschemas in Relation zu der Slave-Einrichtung 26
soll nachfolgend im Detail beschrieben werden.
Fig. 5 zeigt in Verbindung mit Fig. 6 eine Ausführungsform eines
erfindungsgemäßen Synchronisationsschemas. Im allgemeinen weisen gemäß der
Darstellung in Fig. 5 die Signale C_VCOMASTER und C_VCOSLAVE einen Frequenz- und
Phasenabgleich von 0 Grad auf. Die Art und Weise, in der eine Platine ausgelegt wird,
um sicherzustellen, dass diese beiden Signale einen Phasenabgleich von 0 Grad
aufweisen, ist allgemein bekannt und soll hier nicht weiter erläutert werden. Da die
Signale C_VCOMASTER und C_VCOSLAVE einen Phasenabgleich von 0 Grad aufweisen,
bezieht sich die folgende Beschreibung des Signals C_VCO auf beide Signale.
Das Synchronisationssignal SYNCI wird an jeder steigenden Flanke 60 A-O des Signals
C_VCO abgetastet. Gemäß der Darstellung hat das Synchronisationssignal SYNCI zu
einem Zeitpunkt T1 an der steigenden Flanke 60 A des Signals C_CVO hohen Pegel,
während das Synchronisationssignal SYNCI zu einem Zeitpunkt T4 an der steigenden
Flanke 60 B des Signals C_VCO korrespondierend zu dem Synchronisationspuls 64
niedrigen Pegel aufweist. Wenn die Abtastung ergibt, dass das Synchronisationssignal
SYNCI niedrigen Pegel aufweist, läßt der Schaltkreis in der Slave-Einrichtung 26 ein
Signal A an der gleichen steigenden Flanke 60 B des Signals C_VCO abfallen, die den
niedrigen Pegel des Signals SYNCI erfasst hat (siehe Zeitpunkt T4). Der Slave-
Schaltkreis läßt dann das Signal A auf der Basis der oben beschriebenen
Frequenzvervielfachung wieder ansteigen. Bei der dargestellten Ausführungsform
beträgt die Frequenzvervielfachung zwei, so dass der Schaltkreis das Signal an der
zweiten steigenden Flanke 60 D des Signals C_VCO gemäß der Darstellung zum
Zeitpunkt T6 ansteigen läßt. Das Signal A wird für eine Periode des Signals C_VCO
verzögert, um korrespondierend zu den steigenden Flanken 60 C und 60 E des Signals
C_VCO ein Signal B zu erzeugen (siehe Zeitpunkte T5 und T7). Auf der Basis der
Signale A und B erzeugt der Slave-Schaltkreis ein internes Zähler-Abgleichsignal CTR,
das einen invertierten Puls darstellt, der eine Startzeit zur Erzeugung des Signals
C_SYS_INTSLAVE signalisiert. Die steigende Flanke 74 des Signals CTR zum Zeitpunkt
T5 macht das Signal C_SYS_INTSLAVE gültig, das dann als ein periodisches Signal unter
Anwendung der Frequenzvervielfachung getaktet wird, um zu bestimmen, welche
steigende Flanke 60 des Signals C_VCO zu verwenden ist. Somit werden gemäß der
Darstellung in Fig. 5 die Signale C_SYS_INTMASTER und C_SYS_INTSLAVE zum
Zeitpunkt T5 synchronisiert.
Fig. 6 zeigt schematisch eine Ausführungsform der Erfindung mit einer
Synchronisationsschaltung 78 für eine Slave-Einrichtung 26. Die Eingänge und
Ausgänge der Synchronisationsschaltung 78 korrespondieren mit Eingängen und
Ausgängen der in Fig. 3 gezeigten Slave-Einrichtung 26. Die
Synchronisationsschaltung 78 ist für die Erzeugung des Signals C_SYS_INTSLAVE
verantwortlich, das als Antwort auf das von der Master-Einrichtung 24 empfangene
Synchronisationssignal SYNCO einen Phasen- und Frequenzabgleich mit dem Signal
C_SYS_INTMASTER aufweist.
Im folgenden soll nun die Arbeitsweise der Schaltung beschrieben werden. An einem
ersten Flip-Flop 80 liegen die Eingangssignale SYNCI und C_VCO an. Wie bereits
beschrieben wurde, ist das Signal SYNCI das verzögerte Signal SYNCO von der
Master-Einrichtung. An der steigenden Flanke des Signals C_VCO tastet das Flip-Flop
80 das Signal SYNCI ab und erzeugt an seinem Ausgang den abgetasteten Zustand des
Signals SYNCI als Signal A. In dem Taktdiagramm der Fig. 5 sind die Zeiten T1 und
T4 Beispiele von Abtast-Zeitpunkten, die durch das Flip-Flop 80 bestimmt wurden. Ein
zweites Flip-Flop 82 tastet das Signal A an der steigenden Flanke des Signals C_VCO
ab und gibt das Signal B (in Fig. 5 zum Zeitpunkt T4 dargestellt) ab. Somit stellt
gemäß obiger Beschreibung das Signal B das um eine Periode des Signals C_VCO
verzögerte Signal A dar. Das Signal A wird dann mit einem Inverter 84 invertiert und in
einem NAND-Gatter 86 zu dem Signal B addiert. Wenn die beiden invertierten Signale
A und B hohen Pegel aufweisen, liegt am Ausgang des NAND-Gatters 86
korrespondierend zu dem Signal CTR zu den Zeitpunkten T4 und T5 in Fig. 5 ein
niedriger Pegel an. Durch einen niedrigen Pegel des Signals CTR wird ein Zähler 88 so
eingestellt, dass er korrespondierend zu der steigenden Flanke 74 des Signals CTR
gemäß der Darstellung in Fig. 5 ein gültiges Signal C_SYS_INTSLAVE abgibt. Da das
Eingangssignal C_VCO bereits einen Phasen- und Frequenzabgleich mit dem Signal
C_VCO in der Master-Einrichtung aufweist, erzeugt der Zähler 88 ein Ausgangssignal
C_SYS_INTSLAVE mit der gleichen Frequenz wie derjenigen des Signals
C_SYS_INTMASTER, so dass das Signal C_SYS_INTSLAVE mit dem Signal
C_SYS_INTMASTER synchronisiert ist. Somit sind gemäß der Darstellung in Fig. 5 die
Signale C_SYS_INTMASTER und C_SYS_INTSLAVE zu dem Zeitpunkt 15 synchronisiert.
Für einen Fachmann ist es klar, dass das erfindungsgemäße Synchronisationsverfahren
und -System auf jedes digitale System mit mehreren Untersystemen anwendbar ist, die
synchronisiert werden müssen. Mit dem Synchronisationsverfahren wird in einer
Master-Einrichtung ein Synchronisationssignal erzeugt, das dann als Eingangsignal zu
einer oder mehreren Slave-Einrichtungen geführt wird. Mit dem Synchronisationssignal
wird ein Mechanismus geschaffen, durch den die Slave-Einrichtungen einen identischen
und simultanen Phasenabgleich mit dem intern in der Master-Einrichtung erzeugten
Takt erhalten. Somit ist es mit dem erfindungsgemäßen Synchronisationsverfahren
möglich, mit einem spannungsgesteuerten Oszillator eine Synchronisation einer
Mehrzahl von Untersystemen zu erzielen, ohne dass für jedes Untersystem ein VCO
erforderlich ist.
Auch wenn nur eine bevorzugte Ausführungsform der Erfindung dargestellt ist und
beschrieben wird, ist klar, dass zahlreiche Änderungen vorgenommen werden können,
ohne von dem Schutzumfang der Erfindung abzuweichen.
Claims (8)
1. Schaltung zum Erzeugen eines synchronen Taktes in einer Mehrzahl von
Untersystemen mit:
einer Phasenabgleichschaltung in einem ersten Untersystem außerhalb der Mehrzahl von Untersystemen, die einen externen Systemtakt empfängt und ein Taktsignal mit einer Frequenz erzeugt, die ein Vielfaches des externen Systemtaktes ist und mit diesem einen Phasenabgleich aufweist, wobei die Phasenabgleichschaltung ferner einen internen Takt erzeugt, der einen Phasenabgleich mit dem externen Systemtakt aufweist und ein Synchronisationssignal erzeugt, das eine vordefinierte Flanke des internen Taktes markiert; und
einer Synchronisationsschaltung in den anderen Untersystemen, die auf den Synchronisationspuls und das Taktsignal anspricht und so betreibbar ist, dass ein zweiter interner Takt erzeugt wird, der mit dem internen Takt in dem ersten Untersystem synchronisiert ist.
einer Phasenabgleichschaltung in einem ersten Untersystem außerhalb der Mehrzahl von Untersystemen, die einen externen Systemtakt empfängt und ein Taktsignal mit einer Frequenz erzeugt, die ein Vielfaches des externen Systemtaktes ist und mit diesem einen Phasenabgleich aufweist, wobei die Phasenabgleichschaltung ferner einen internen Takt erzeugt, der einen Phasenabgleich mit dem externen Systemtakt aufweist und ein Synchronisationssignal erzeugt, das eine vordefinierte Flanke des internen Taktes markiert; und
einer Synchronisationsschaltung in den anderen Untersystemen, die auf den Synchronisationspuls und das Taktsignal anspricht und so betreibbar ist, dass ein zweiter interner Takt erzeugt wird, der mit dem internen Takt in dem ersten Untersystem synchronisiert ist.
2. Schaltung nach Anspruch 1,
bei der die Phasenabgleichschaltung umfasst:
einen Phasendetektor zum Bestimmen eines Spannungsdifferenzsignals zwischen dem externen Systemtakt und dem internen Takt;
einen spannungsgesteuerten Oszillator (VCO) zum Erzeugen eines Ausgangssignals durch Ändern einer Oszillatorfrequenz des Oszillators in Übereinstimmung mit einem gefilterten Phasendifferenzsignal; und
ein Tiefpass-Filter, das elektrisch mit dem Phasendetektor und dem VCO verbunden ist und das Spannungsdifferenzsignal empfängt und das gefilterte Phasendifferenzsignal erzeugt.
einen Phasendetektor zum Bestimmen eines Spannungsdifferenzsignals zwischen dem externen Systemtakt und dem internen Takt;
einen spannungsgesteuerten Oszillator (VCO) zum Erzeugen eines Ausgangssignals durch Ändern einer Oszillatorfrequenz des Oszillators in Übereinstimmung mit einem gefilterten Phasendifferenzsignal; und
ein Tiefpass-Filter, das elektrisch mit dem Phasendetektor und dem VCO verbunden ist und das Spannungsdifferenzsignal empfängt und das gefilterte Phasendifferenzsignal erzeugt.
3. Schaltung nach Anspruch 1,
bei der die Synchronisationsschaltung das Synchronisationssignal mit dem Taktsignal
abtastet und bei Erfassung der Markierung für die vordefinierte Flanke des internen
Taktes in dem ersten Untersystem eine vorbestimmte Anzahl von Perioden des
Taktsignals wartet, bevor ein zweites internes Taktsignal wieder abgeglichen wird, um
das zweite interne Taktsignal mit dem internen Takt des ersten Untersystems zu
synchronisieren.
4. Schaltung nach Anspruch 1,
bei der das an jedem der anderen Untersysteme empfangene Taktsignal einen
Phasenabgleich mit dem Taktsignal an dem ersten Untersystem aufweist.
5. Schaltung nach Anspruch 3,
bei der die vorbestimmte Anzahl von Perioden mit einem Frequenzvervielfacher
korreliert, durch den das Taktsignal ein Vielfaches des externen Systemtaktes ist.
6. Verfahren zum Synchronisieren von mehreren Untersystemen unter Anwendung
eines spannungsgesteuerten Oszillators mit folgenden Schritten:
Übertragen eines phasen- und frequenzabgeglichenen Ausgangssignals eines spannungsgesteuerten Oszillators zu einer Mehrzahl von Untersystemen in einem digitalen System;
Erzeugen eines ersten internen Taktes in einem ersten Untersystem der Mehrzahl von Untersystemen;
Ausgeben eines Synchronisationssignals durch das erste Untersystem an jedes der anderen Untersysteme in dem digitalen System, wobei das Synchronisationssignal eine Markierung aufweist, die einen bekannten Zeitpunkt des ersten internen Taktes definiert;
Empfangen des Synchronisationssignals an den anderen Untersystemen;
Abtasten des Synchronisationssignals unter Verwendung des Ausgangssignals des spannungsgesteuerten Oszillators, das von dem ersten Untersystem empfangen wird, um einen Startindikator zu bestimmen, der den bekannten Zeitpunkt des ersten internen Taktes anzeigt; und
Starten eines zweiten internen Taktes, der mit dem ersten internen Takt synchronisiert ist, bei Erfassung der Markierung in dem Synchronisationssignal.
Übertragen eines phasen- und frequenzabgeglichenen Ausgangssignals eines spannungsgesteuerten Oszillators zu einer Mehrzahl von Untersystemen in einem digitalen System;
Erzeugen eines ersten internen Taktes in einem ersten Untersystem der Mehrzahl von Untersystemen;
Ausgeben eines Synchronisationssignals durch das erste Untersystem an jedes der anderen Untersysteme in dem digitalen System, wobei das Synchronisationssignal eine Markierung aufweist, die einen bekannten Zeitpunkt des ersten internen Taktes definiert;
Empfangen des Synchronisationssignals an den anderen Untersystemen;
Abtasten des Synchronisationssignals unter Verwendung des Ausgangssignals des spannungsgesteuerten Oszillators, das von dem ersten Untersystem empfangen wird, um einen Startindikator zu bestimmen, der den bekannten Zeitpunkt des ersten internen Taktes anzeigt; und
Starten eines zweiten internen Taktes, der mit dem ersten internen Takt synchronisiert ist, bei Erfassung der Markierung in dem Synchronisationssignal.
7. Verfahren nach Anspruch 6,
bei dem das Starten des zweiten internen Taktes ein Warten für eine vorbestimmte
Anzahl von Perioden des Ausgangssignals umfasst, bevor der zweite interne Takt
wieder mit dem ersten internen Takt abgeglichen wird.
8. Verfahren nach Anspruch 7,
bei dem die vorbestimmte Anzahl von Perioden mit einem Frequenzvervielfacher
korreliert ist, durch den das Ausgangssignal ein Vielfaches eines externen
Referenzsignals wird.
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