DE10031479A1

DE10031479A1 - Leistungsversorgungssteuervorrichtung zum Ändern der Art der Versorgungsleitungsverbindung in Reaktion auf die Betriebsweise in einem Halbleiterspeicherbauteil

Info

Publication number: DE10031479A1
Application number: DE10031479A
Authority: DE
Inventors: Jae-Jin Lee
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1999-06-28
Filing date: 2000-06-28
Publication date: 2001-03-08
Anticipated expiration: 2020-06-29
Also published as: KR100616496B1; DE10031479B4; JP2001028187A; JP4441073B2; KR20010004222A; US6275439B1; TW472259B

Abstract

Die vorliegende Erfindung betrifft eine Leistungsversorgung, die selektiv eine Chip-Treiberleistung und eine Dateneingangs/Ausgangstreiberleistung in einem Halbleiterbauelement verwendet. Die Leistungsversorgung gemäß der vorliegenden Erfindung umfasst einen Schalter zum selektiven Koppeln einer ersten Versorgungsleitung, die Leistung an eine interne Schaltung liefert, an eine zweite Versorgungsleitung, die Leistung an eine Dateneingangs/Ausgangseinheit liefert, in Reaktion auf ein Kontrollsignal, das in Übereinstimmung mit einem Betriebsmodus erzeugt ist; und einen Kontroller zum Empfangen von jeder von Speicherbänken entsprechenden Zeilenadresstaktsignalen, und von einem Selbstauffrischungssignal, das in einem Auffrischungsmodus aktiviert ist, und zum Erzeugen des Kontrollsignals. Folglich bewirkt die vorliegende Erfindung eine Reduktion eines in der Versorgungsleitung erzeugten Rauschens, in dem selektiv die Chip-Treiberleistung und die Dateneingangs/Ausgangstreiberleistung verwendet wird. Ferner erhöht die vorliegende Erfindung durch effizientes Nutzen der Versorgungsleitungen die Arbeitsgeschwindigkeit des Speicherbauteils.

Description

Die vorliegende Erfindung betrifft eine Leistungsversorgung in einem Halbleiterbauele ment; und betrifft insbesondere eine Leistungsversorgung, die selektiv eine Chip- Treiberleistung und eine Dateneingangs/Ausgangstreiberleistung in einem Halbleiter bauelement verwendet.

BESCHREIBUNG DES STANDS DER TECHNIK

Im Allgemeinen wird in einem DRAM(dynamischer Speicher mit wahlfreiem Zugriff)- Element eine für das Bauteil angewendete Leistungsversorgung sowohl zum Treiben des Speicherchips und der Dateneingangs/Ausgangselemente ohne Verwendung einer separaten Leistungsversorgung verwendet. In synchronen DRAM-Bauelementen mit ei ner schnellen Dateneingangs/Ausgangsgeschwindigkeit werden jedoch zwei Leistungs versorgungen, d. h. erste und zweite Leistungsversorgungen Vcc und Vccq, verwendet, um Leistung an eine interne Schaltung und an Dateneingangs/Ausgangselemente zu liefern.

Gemäß Fig. 1 umfasst eine konventionelle Leistungsversorgung eine erste Leistungs versorgung Vcc zum Treiben einer internen Schaltung 110 und eine zweite Leistungs versorgung Vccq zum Treiben einer Dateneingangs/Ausgangseinheit 150.

Obwohl die separate Leistungsversorgung zum Treiben des Dateneingangs/Ausgangs vorgesehen ist, trägt dies dennoch nicht zu der höheren Arbeitsgeschwindigkeit bei, ins besondere in einem Ladungsauffrischungsmodus, da lediglich die erste Leistungsver sorgung verwendet wird. Folglich wird leicht ein Rauschen herbeigeführt und es sind viele Ladungsauffrischungsvorgänge notwendig.

ÜBERBLICK ÜBER DIE ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung eine Leistungsversorgungssteu ervorrichtung bereitzustellen, um die Betriebsgeschwindigkeit in einem Speicherbauteil zu erhöhen, indem abwechselnd die Art einer Versorgungsleitungsverbindung auf der Grundlage eines Betriebsmodus eines Speicherbauteils geändert wird.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Leistungsversorgungskon trollvorrichtung bereitzustellen, um ein Rauschen zu minimieren und die Arbeitsge schwindigkeit eines Speicherbauteils zu verbessern.

Gemäß einem Aspekt der vorliegenden Erfindung wird ein Halbleiterspeicherbauteil be reitgestellt mit: einer Schalteinrichtung zum selektiven Ankoppeln einer ersten Versor gungsleitung, die einer internen Schaltung Leistung zuspeist zu einer zweiten Versor gungsleitung, die einer Dateneingangs/Ausgangseinheit Leistung zuspeist, in Reaktion auf ein Kontrollsignal, das in Übereinstimmung mit einem Betriebsmodus erzeugt ist; und einer Kontrolleinrichtung zum Empfangen von Zeilenadresstaktsignalen entspre chend jeder Speicherbank, und zum Empfangen eines Selbstauffrischungssignals, das in einem Ladungsauffrischungsmodus aktiviert ist, und zum Erzeugen des Kontrollsig nals.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Weitere Aufgaben und Aspekte der Erfindung werden aus der folgenden Beschreibung der Ausführungsformen mit Bezug zu den begleitenden Zeichnungen deutlich; es zei gen

Fig. 1 ein Blockdiagramm, das eine herkömmliche Leistungsversorgung darstellt;

Fig. 2 ein Blockdiagramm, das eine Leistungsversorgung gemäß der vorliegenden Er findung darstellt; und

Fig. 3 einen Aufbau einer Kontrolleinheit aus Fig. 2

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Gemäß Fig. 2 umfasst eine Leistungsversorgung gemäß der vorliegenden Erfindung ei nen Leistungsversorgungskontroller 270 zur Steuerung einer ersten Versorgungsleis tung Vcc, die mit einer internen Schaltung 210 verbunden ist, und einer zweiten Versor gungsleitung Vccq, die mit einer Dateneingangs/Ausgangseinheit 230 verbunden ist. Ein Schalter 250 koppelt die erste Versorgungsleitung Vcc an die zweite Vccq in Reaktion auf ein Schalterfreigabesignal /sw_en von dem Leistungsversorgungskontroller 270, das auf der Grundlage eines Arbeitsmodus erzeugt wird. Der Leistungsversorgungskontroller 270 empfängt ein erstes Zeilenadresstaktsignal (im weiteren als "RAS-Signal" bezeich net) ras1, das in einem aktiven Modus einer ersten Bank im Speicherbauteil freigegeben wird, ein zweites RAS-Signal ras2, das in einem aktiven Modus einer zweiten Bank in dem Speicherbauteil freigegeben wird, und ein Zellenladungsauffrischungssignal self_ref, das im Ladungsauffrischungsmodus des Speicherbauteils freigegeben wird. Ferner sind die erste Versorgungsleitung Vcc und die zweite Versorgungsleitung Vccq an den Leistungsversorgungskontroller 270 gekoppelt, der das Schalterfreigabesignal /sw_en erzeugt. Der Schalter 250 stellt eine elektrische Verbindung zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq in Reaktion auf das Schalterfreigabesignal /sw_en von dem Leistungsversorgungskontroller 270 her.

Gemäß Fig. 3 umfasst der Leistungsversorgungskontroller 270 eine Bankvergleichsein heit 330, eine Leistungsversorgungsvergleichseinheit 310 und einen Schalterfreigabe signalgenerator 350. Die Bankvergleichseinheit 330 vergleicht das erste RAS-Signal ras1 mit dem zweiten RAS-Signal ras2 und erzeugt als ein resultierendes Signal des Vergleichs ein Bankvergleichssignal bank_com. Die an die erste Versorgungsleitung Vcc und die zweite Versorgungsleitung Vccq gekoppelte Leistungsversorgungsver gleichseinheit 310 erzeugt ein Leistungsvergleichssignal Vcc_com, wenn eine Span nungsdifferenz (ΔV) zwischen den zwei Versorgungsleitungen Vcc und Vccq innerhalb eines vorbestimmten Spannungsbereichs liegt. Der Schalterfreigabesignalgenerator 350 empfängt das Bankvergleichssignal bank_com, das Zellenauffrischsignal self_ref und das Leistungsversorgungssignal Vcc_com und erzeugt das Schalterfreigabesignal /sw_en.

Die Bankvergleichseinheit 330 umfasst ein das erste RAS-Signal ras1 und das zweite RAS-Signal ras2 empfangendes NOR-Gatter NOR33, einen ein Ausgangssignal von dem NOR-Gatter NOR33 empfangenden Inverter INV33, ein das erste RAS-Signal ras1 und das zweite RAS-Signal ras2 empfangendes NAND-Gatter ND33, ein Ausgangssig nal von dem Inverter INV33 und dem NAND-Gatter NAND33 empfangendes NAND- Gatter ND34, und einen Inverter INV34, der ein Ausgangssignal von dem NAND-Gatter ND34 invertiert, um das Bankvergleichssignal bank_com zu erzeugen.

Die Leistungsversorgungsvergleichseinheit 310 umfasst einen Differenzverstärker 311, der zwei Spannungssignale von der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq empfängt und ein erster Vergleichssignal Vcc_d1 und ein zweites Vergleichssignal Vcc_d2 erzeugt, einen das erste Vergleichssignal Vcc_d1 in vertierenden Inverter INV31, ein NAND-Gatter ND31 zum NAND-Verknüpfen eines Aus gangs von dem Inverter INV31 und dem zweiten Vergleichssignal Vcc_d2, und einen In verter INV31, der ein Ausgangssignal von dem NAND-Gatter ND31 invertiert.

Der Differenzverstärker 311 umfasst mehrere NMOS-Transistoren NM31 bis NM34 und mehrere PMOS-Transistoren PM31 bis PM33. Der NMOS-Transistor NM34 empfängt ein Freigabesignal (eine Leistungsversorgung), um den Differenzverstärker 311 einzu schalten, und der NMOS-Transistor NM31 zieht die Spannung am Knotenpunkt N31 in Reaktion auf die erste Versorgungsleitung Vcc herunter. Der NMOS-Transistor NM32, der eine größere Belastbarkeit als der NMOS-Transistor NM31 aufweist, erhält die zweite Versorgungsleitung Vccq und zieht das erste Vergleichssignal Vcc_d1 und den NMOS-Transistor NM33 herunter, der eine geringere Belastbarkeit als der NMOS- Transistor NM31 aufweist, empfängt die zweite Versorgungsleitung Vccq und zieht das zweite Vergleichssignal Vcc d2 herunter. Der PMOS-Transistor PM31 zieht den Kno tenpunkt N31 mit einem Gate, das die Spannung am Knotenpunkt N31 empfängt, hoch, der PMOS-Transistor PM32 bringt das erste Vergleichssignal Vcc_d1 mittels eines Ga tes, das die Spannung am Knotenpunkt N31 empfängt, auf einen hohen Spannungspe gel, und der PMOS-Transistor PM33 bringt das zweite Vergleichssignal Vcc_d2 mittels eines Gates, das die Spannung am Knotenpunkt N31 empfängt, auf einen hohen Span nungspegel.

Der Schalterfreigabesignalgenerator 350 umfasst ein NOR-Gatter NOR 35 zum NOR- Verknüpfen des Zellenauffrischungssignals self_ref und des Bankvergleichssignals bank_com, einen Inverter INV35 zum Invertieren eines Ausgangs von dem NOR-Gatter NOR35, und ein NAND-Gatter ND35 zum NAND-Verknüpfen eines Ausgangs von dem Inverter INV35 und dem Leistungsversorgungssignal Vcc_com, um das Schalterfreiga besignal /sw_en zu erzeugen.

Das Schalterfreigabesignal /sw_en steuert die elektrische Verbindung zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq. Das Schal terfreigabesignal /sw_en wird aktiviert, wenn das Speicherelement sich im Auffri schungsmodus befindet und wenn lediglich eine von zumindest zwei Bänken in einem aktiven Modus ist. Das heißt, wenn das erste oder zweite RAS-Signal ras1 und ras2, wovon jedes eine unterschiedliche Bank aktiviert, mit einem hohen Spannungspegel vorliegt, oder das Selbstauffrischungssignal self_ref, das zum Zeitpunkt des Selbstauf frischungsmodus in einem hohen Spannungspegel freigegeben wird, mit einem hohen Spannungspegel aktiviert ist, wird das Schalterfreigabesignal /sw_en mit einem tiefen Spannungspegel aktiviert. Da der PMOS-Transistor PM25 durch das tiefpegelige akti vierte Schalterfreigabesignal /sw_en eingeschaltet wird, sind folglich die erste und die zweite Versorgungsleitung Vcc und Vccq miteinander verbunden.

Da die zweite Leistungsversorgung (Vccq), die der Dateneingangs/Ausgangseinheit 230 zugeführt ist, nicht verwendet wird, ist in dem obigen Ladungsauffrischungsmodus diese mit der ersten Versorgungsleitung Vcc verbunden, die die Ladungsauffrischung ausführt, um genügend Leistung zu der internen Schaltung 210 zu liefern. Dies kann ein Rau schen im stabilen Betrieb reduzieren, und ein ausreichendes Zellenpotential an der in ternen Schaltung 210 mit einem Anwachsen der gewünschten Auffrischungsintervallzeit sicherstellen. Wenn zwei Bänke gleichzeitig arbeiten oder wenn es keinen Zellenauffri schungsmodus gibt, wird der PMOS-Transistor PM25 abgeschaltet und die erste Ver sorgungsleitung Vcc wird von der zweiten Versorgungsleitung Vccq getrennt. Da ledig lich die zweite Leistungsversorgung mit einem geringen Rauschen der Dateneingangs/ Ausgangseinheit 230 zugeführt wird, kann in diesem Fall die Dateneingangs/Ausgangs einheit 230 einen stabilen Datenverarbeitungsbetrieb ausführen.

Erneut gemäß Fig. 3 wird, wenn das Leistungsvergleichssignal Vcc_com aktiviert ist, das Schalterfreigabesignal /sw_en dann freigegeben, wenn das Selbstauffrischungssig nal self_ref und das Bankvergleichssignal bank_com aktiviert sind. Das Leistungsver gleichssignal Vcc_com ist nur in einem hohen Spannungspegel aktiviert, wenn es eine vorbestimmte Spannungsdifferenz (ΔV) zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq gibt. Wenn eine Spannungsdifferenz inner halb eines vorbestimmten Spannungsbereiches auftritt, dient dies zur Verhinderung der Möglichkeit eines Stromflusses zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq, indem das Schalterfreigabesignal /sw_en deaktiviert wird.

Der Spannungsvergleich zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq wird im Differenzverstärker 311 durchgeführt. Das heißt, der Spannungsvergleich wird durch NMOS-Transistoren verschiedener Größe durchgeführt. Der die ersten Leistungsversorgung (Vcc) empfangende NMOS-Transistor NM31 unter scheidet sich von den die zweite Leistungsversorgung (Vccq) empfangenden NMOS- Transistoren NM32 und NM33 in ihrer Größe. Die Treiberfähigkeit des NMOS- Transistors NM32 ist größer als die des NNIOS-Transistors NM31, und ebenfalls ist die Treiberfähigkeit des NMOS-Transistors NM33 größer als die des NMOS-Transistors NM31.

Folglich ist, wenn Vcc - ΔV (Spannungsdifferenz, die durch ein Rauschen in der ersten Leistungsversorgung Vcc verursacht ist) größer als Vccq ist, das erste Vergleichssignal Vcc d1 in einem hohen Spannungspegel, basierend auf deren Treiberdifferenz, so dass das Leistungsversorgungssignal Vcc_com nicht in einem tiefen Spannungspegel akti viert ist und der PMOS-Transistor PM25 wird abgeschaltet.

Wenn Vcc + ΔV (Spannungsdifferenz, die durch ein Rauschen in der ersten Leistungs versorgung Vcc bewirkt wird) kleiner als Vccq ist, ist das erste Vergleichssignal Vcc_d2, basierend auf deren Treiberunterschied in einem tiefen Spannungspegel, so dass das Leistungsvergleichssignal Vcc_com nicht in einem tiefen Spannungspegel aktiviert ist, und der PMOS-Transistor PM25 ist abgeschaltet. Wenn die Spannungsdifferenz zwi schen Vcc ± ΔV (Spannungsdifferenz, die durch ein Rauschen in der ersten Leistungs versorgung Vcc bewirkt wird) und Vccq innerhalb eines vorbestimmten Bereichs liegt, wird das erste Vergleichssignal Vcc_d1, basierend auf deren Treiberunterschied, mit ei nem tiefen Spannungspegel, so dass das zweite Vergleichssignal Vcc_d2 mit einem ho hen Spannungspegel aktiviert ist und das Leistungsvergleichssignal Vcc_com mit einem tiefen Spannungspegel aktiviert ist.

Wenn sowohl das erste RAS-Signal ras1 und das zweite RAS-Signal ras2 der Bankver gleichseinheit 330 in einem hohen Spannungspegel zugeführt werden und jeweils die erste und zweite Bank in ihrem aktiven Modus sind, ist der Ausgang von dem NAND- Gatter ND 33 auf tiefem Spannungspotential, so dass das Bankvergleichssignal bank_com deaktiviert ist. Wenn die erste oder zweite Bank in einem aktiven Modus ist, werden das erste und zweite RAS-Signal ras1 und ras2 der Bankvergleichseinheit 330 in einem hohen Spannungspegel zugeführt und das Bankvergleichssignal bank_com wird über das NAND-Gatter ND 34 mit einem hohen Spannungspegel aktiviert. Wenn ferner die ersten und zweiten Bänke in einem Stand-by-Modus sind, werden die ersten und zweiten RAS-Signale ras1 und ras2 mit Einem tiefen Spannungspegel der Bankver gleichseinheit 330 zugeführt und das Bankvergleichssignal bank_com wird über den In verter INV33 in einem tiefen Spannungspegel deaktiviert.

Wie zuvor dargelegt wurde, wird das Schalterfreigabesignal /sw_en in Reaktion auf das Leistungsvergleichssignal Vcc_com, dem Bankvergleichssignal Vcc_com und dem Selbstauffrischungssignal self_ref gesteuert, und das Schalterfreigabesignal /sw_en steuert den PMOS-Transistor PM25, der selektiv die erste Versorgungsleitung Vcc an die zweite Versorgungsleitung Vccq koppelt.

Andererseits kann der Leistungsversorgungskontroller 270, der zum selektiven Koppeln der ersten Versorgungsleitung Vcc an die zweite Versorgungsleitung Vccq verwendet wird, zum selektiven Verbinden eines ersten Massespannungspegel in der internen Schaltung 210 mit einem zweiten Massespannungspegel in der Dateneingangs/ Ausgangseinheit 230 verwendet werden.

Wie aus dem obigen ersichtlich wird, bewirkt die vorliegende Erfindung eine Reduktion eines in der Versorgungsleitung erzeugten Rauschens, in dem selektiv die Chip- Treiberleistung und die Dateneingangs/Ausgangstreiberleistung verwendet wird. Ferner erhöht die vorliegende Erfindung die Arbeitsgeschwindigkeit des Speicherelements durch effizientes Nutzen der Versorgungsleitungen.

Obwohl die vorliegende Erfindung mit Bezug zu den speziellen Ausführungsformen be schrieben wurde, ist es für den Fachmann ersichtlich, dass diverse Änderungen und Modifikationen durchgeführt werden können, ohne vom Schutzbereich der Erfindung, wie sie in den folgenden Patentansprüchen definiert ist, abzuweichen.

Claims

1. Halbleiterspeicherelement mit:
einer Schalteinrichtung zum selektiven Koppeln einer ersten Versorgungsleitung, die Leistung an eine interne Schaltung liefert, an eine zweite Versorgungsleitung, die Leistung an eine Dateneingangs/Ausgangseinheit liefert, in Reaktion auf ein Kontrollsignal, das in Übereinstimmung mit einem Betriebsmodus erzeugt ist; und
einer Kontrolleinrichtung zum Empfangen von Zeilenadresstaktsignalen, die jeder von Speicherbänken entsprechen, und von einem in einem Auffrischungsmodus aktivierten Selbstauffrischungssignal und zum Erzeugen des Kontrollsignals.

2. Das Speicherelement gemäß Anspruch 1, wobei die Schalteinrichtung die erste Versorgungsleitung an die zweite Versorgungsleitung koppelt, wenn eine der Speicherbänke aktiviert ist und wenn das Speicherelement im Auffrischungsmodus ist, für den Fall, dass eine Spannungsdifferenz innerhalb eines vorbestimmten Be reichs liegt.

3. Das Speicherelement gemäß Anspruch 1, wobei die Schalteinrichtung ein PMOS- Transistor ist, der die erste Versorgungsleitung an die zweite Versorgungsleitung in Reaktion auf das an dessen Gateanschluss zugeführte Kontrollsignal koppelt.

4. Das Speicherelement gemäß Anspruch 1, wobei die Kontrolleinrichtung umfasst:
eine Bankvergleichseinrichtung zum Erzeugen eines Bankvergleichssignals, in dem ein erstes, einer ersten Speicherbank entsprechendes Zeilenadresstaktsignal mit einem zweiten, einer zweiten Speicherbank entsprechenden Zeilenadresstakt signal verglichen wird;
eine Leistungsvergleichseinheit zum Erzeugen eines Leistungsvergleichssignals, wenn eine Spannungsdifferenz zwischen der ersten Versorgungsleitung und der zweiten Versorgungsleitung innerhalb eines vorbestimmten Spannungsbereichs liegt; und
eine Schaltfreigabesignalerzeugungseinrichtung zum Empfangen des Bankver gleichssignals, des Selbstauffrischungssignals und des Leistungsvergleichssignals und zum Erzeugen des Kontrollsignals.

5. Das Speicherelement gemäß Anspruch 4, wobei die Bankvergleichseinrichtung umfasst:
eine erste Logikschaltung zum ODER-Verknüpfen der ersten und zweiten Zeilen adresstaktsignale;
eine zweite Logikschaltung zum NAND-Verknüpfen der ersten und zweiten Zeilen adresstaktsignale;
eine dritte Logikschaltung zum NAND-Verknüpfen von Ausgangssignalen von den ersten und zweiten Logikschaltungen.

6. Das Speicherelement gemäß Anspruch 5, wobei das Bankvergleichssignal akti viert ist, wenn sich die ersten und zweiten Bänke im Betriebszustand befinden.

7. Das Speicherelement gemäß Anspruch 4, wobei die Leistungsvergleichseinrich tung umfasst:
einen Differenzverstärker zum Erfassen und Verstärken der Spannungsdifferenz zwischen der ersten Versorgungsleitung und der zweiten Versorgungsleitung und zum Ausgeben erster und zweiter Spannungssignale; und
eine Logikschaltung zum UND-Verknüpfen eines invertierten Signals von dem ersten Spannungssignal und dem zweiten Spannungssignal.

8. Das Speicherelement gemäß Anspruch 7, wobei der Differenzverstärker umfasst:
einen ersten NMOS-Transistor mit einem Gateanschluss, der ein Verstärkerfreiga besignal empfängt, um den Differenzverstärker mit Leistung zu versorgen;
einen zweiten NMOS-Transistor mit einem Gateanschluss, der mit der ersten Ver sorgungsleitung verbunden ist, um einen Ausgangspunkt des Differenzverstärkers nach unten zu ziehen;
einen dritten NMOS-Transistor mit einem Gateanschluss, der mit der zweiten Ver sorgungsleitung verbunden ist, um das erste Spannungssignal nach unten zu zie hen, wobei der dritte NMOS-Transistor eine höhere Treiberfähigkeit als der zweite NMOS-Transistor aufweist;
einen vierten NMOS-Transistor mit einem Gateanschluss, der mit der zweiten Ver sorgungsleitung verbunden ist, um das zweite Spannungssignal nach unten zu ziehen, wobei der vierte NMOS-Transistor eine geringere Treiberfähigkeit als der zweite NMOS-Transistor aufweist;
einen ersten PMOS-Transistor mit einem Gateanschluss, der mit dem Ausgangs punkt des Differenzverstärkers verbunden ist, um den Ausgangspunkt des Diffe renzverstärkers hochzuziehen;
einen zweiten PMOS-Transistor mit einem Gateanschluss, der mit dem Aus gangspunkt des Differenzverstärkers verbunden ist, um das erste Spannungssig nal hochzuziehen; und
einen dritten PMOS-Transistor mit einem Gateanschluss, der mit dem Ausgangs punkt des Differenzverstärkers verbunden ist, um das zweite Spannungssignal hochzuziehen.

9. Das Speicherelement gemäß Anspruch 8, wobei die Treiberfähigkeit des dritten PMOS-Transistors so bestimmt ist, dass der dritte PMOS-Transistor aktiviert ist, wenn die Spannungsdifferenz zwischen den ersten und zweiten Versorgungslei tungen innerhalb des vorbestimmten Spannungsbereichs liegt, wobei die Treiber fähigkeit des vierten PMOS-Transistors so bestimmt ist, dass der vierte PMOS- Transistor deaktiviert ist, wenn er die Spannungsdifferenz zwischen den ersten und zweiten Versorgungsleitungen innerhalb des vorbestimmten Spannungsbe reichs liegt und wobei das Leistungsvergleichssignal aktiviert ist.

10. Das Speicherelement gemäß Anspruch 4, wobei die Schaltfreigabesignalerzeu gungseinrichtung umfasst:
eine erste Logikschaltung zum ODER-Verknüpfen des Selbstauffrischungssignals und des Bankvergleichssignals; und
eine zweite Logikschaltung zum NAND-Verknüpfen eines Ausgangssignals von der ersten Logikschaltung mit dem Leistungsvergleichssignal.

11. Das Speicherelement gemäß Anspruch 10, wobei das Schaltfreigabesignal akti viert ist, wenn das Leistungsvergleichssignal aktiviert ist, oder wenn entweder das Bankvergleichssignal oder das Selbstauffrischungssignal aktiviert ist.

12. Das Speicherelement gemäß Anspruch 1, wobei die erste Versorgungsleitung eine erste Masseleitung und die zweite Versorgungsleitung eine zweite Masseleitung ist.

13. Das Speicherelement gemäß Anspruch 12, wobei die Schalteinrichtung ein NMOS-Transistor ist, der die erste Masseleitung mit dem zweiten Massepotential in Reaktion auf das an dessen Gateanschluss angelegten Kontrollsignals koppelt.

14. Das Speicherelement gemäß Anspruch 13, wobei das Kontrollsignal in einem Stand-by-Modus deaktiviert ist, wobei das Kontrollsignal im Auffrischungsmodus aktiviert ist und wobei das Kontrollsignal aktiviert ist, wenn nur eine der Bänke sich im Betriebszustand befindet.