DE10031479B4

DE10031479B4 - Leistungsversorgungssteuervorrichtung zum Ändern der Art der Versorgungsleitungsverbindung in Reaktion auf die Betriebsweise in einem Halbleiterspeicherbauteil

Info

Publication number: DE10031479B4
Application number: DE10031479A
Authority: DE
Inventors: Jae-Jin Lee
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1999-06-28
Filing date: 2000-06-28
Publication date: 2013-05-29
Anticipated expiration: 2020-06-29
Also published as: DE10031479A1; US6275439B1; KR20010004222A; JP2001028187A; TW472259B; KR100616496B1; JP4441073B2

Abstract

Halbleiterspeicherelement mit: einer Schalteinrichtung (250) zum selektiven Koppeln einer ersten Versorgungsleitung (Vcc), die Leistung an eine interne Schaltung (210) liefert, an eine zweite Versorgungsleitung (Vccq), die Leistung an eine Dateneingangs/Ausgangseinheit (230) liefert, in Reaktion auf ein Kontrollsignal (/sw_en), das in Übereinstimmung mit einem Betriebsmodus erzeugt ist; und einer Kontrolleinrichtung (270) zum Empfangen von Zeilenadresstaktsignalen (ras1, ras2), die jeweils Speicherbänken zugeordnet sind, und von einem in einem Auffrischungsmodus aktivierten Selbstauffrischungssignal (self_ref), und zum Erzeugen des Kontrollsignals, wobei die Schalteinrichtung die erste Versorgungsleitung an die zweite Versorgungsleitung koppelt, wenn eine der Speicherbänke aktiviert ist und wenn das Speicherelement im Auffrischungsmodus ist, für den Fall, dass eine Spannungsdifferenz innerhalb eines vorbestimmten Bereichs liegt.

Description

Die vorliegende Erfindung betrifft eine Leistungsversorgung in einem Halbleiterbauelement; und betrifft insbesondere eine Leistungsversorgung, die selektiv eine Chip-Treiberleistung und eine Dateneingangs/Ausgangstreiberleistung in einem Halbleiterbauelement verwendet.
BESCHREIBUNG DES STANDS DER TECHNIK
Im Allgemeinen wird in einem DRAM(dynamischer Speicher mit wahlfreiem Zugriff)-Element eine für das Bauteil angewendete Leistungsversorgung sowohl zum Treiben des Speicherchips und der Dateneingangs/Ausgangselemente ohne Verwendung einer separaten Leistungsversorgung verwendet. In synchronen DRAM-Bauelementen mit einer schnellen Dateneingangs/Ausgangsgeschwindigkeit werden jedoch zwei Leistungsversorgungen, d. h. erste und zweite Leistungsversorgungen Vcc und Vccq, verwendet, um Leistung an eine interne Schaltung und an Dateneingangs/Ausgangselemente zu liefern.
Gemäß 1 umfasst eine konventionelle Leistungsversorgung eine erste Leistungsversorgung Vcc zum Treiben einer internen Schaltung 110 und eine zweite Leistungsversorgung Vccq zum Treiben einer Dateneingangs/Ausgangseinheit 150.
Obwohl die separate Leistungsversorgung zum Treiben des Dateneingangs/Ausgangs vorgesehen ist, trägt dies dennoch nicht zu der höheren Arbeitsgeschwindigkeit bei, insbesondere in einem Ladungsauffrischungsmodus, da lediglich die erste Leistungsversorgung verwendet wird. Folglich wird leicht ein Rauschen herbeigeführt und es sind viele Ladungsauffrischungsvorgänge notwendig.
Die US 5 740 118 A beschreibt einen Schaltkreis für eine Halbleiterspeichereinrichtung, mit einer ersten Versorgungsleitung, die einer ersten Dateneingangs-/Ausgangseinheit Leistung zuspeist und mit einer zweiten Versorgungsleitung verbunden ist, die einer zweiten Dateneingangs-/Ausgangseinheit Leistung zuspeist. Hierbei speist eine Batterie den Schaltkreis, der die Versorgungsspannung in einem aktiven Modus den Dateneingangs-/Ausgangseinheiten bereit stellt. In einem Standby-Modus erzeug der Schaltkreis eine zweite, niedrigere Leistung und versorgt damit wiederum die Dateneingangs-/Ausgangseinheiten.
ÜBERBLICK ÜBER DIE ERFINDUNG
Es ist daher eine Aufgabe der vorliegenden Erfindung eine Leistungsversorgungssteuervorrichtung bereitzustellen, um die Betriebsgeschwindigkeit in einem Speicherbauteil zu erhöhen, indem abwechselnd die Art einer Versorgungsleitungsverbindung auf der Grundlage eines Betriebsmodus eines Speicherbauteils geändert wird.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Leistungsversorgungskontrollvorrichtung bereitzustellen, um ein Rauschen zu minimieren und die Arbeitsgeschwindigkeit eines Speicherbauteils zu verbessern.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Halbleiterspeicherbauteil gemäß Anspruch 1 bereitgestellt.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Weitere Aufgaben und Aspekte der Erfindung werden aus der folgenden Beschreibung der Ausführungsformen mit Bezug zu den begleitenden Zeichnungen deutlich; es zeigen:
1 ein Blockdiagramm, das eine herkömmliche Leistungsversorgung darstellt;
2 ein Blockdiagramm, das eine Leistungsversorgung gemäß der vorliegenden Erfindung darstellt; und
3 einen Aufbau einer Kontrolleinheit aus 2
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Gemäß 2 umfasst eine Leistungsversorgung gemäß der vorliegenden Erfindung einen Leistungsversorgungskontroller 270 zur Steuerung einer ersten Versorgungsleist- tung Vcc, die mit einer internen Schaltung 210 verbunden ist, und einer zweiten Versorgungsleitung Vccq, die mit einer Dateneingangs/Ausgangseinheit 230 verbunden ist. Ein Schalter 250 koppelt die erste Versorgungsleitung Vcc an die zweite Vccq in Reaktion auf ein Schalterfreigabesignal/sw_en von dem Leistungsversorgungskontroller 270, das auf der Grundlage eines Arbeitsmodus erzeugt wird. Der Leistungsversorgungskontroller 270 empfängt ein erstes Zeilenadresstaktsignal (im weiteren als ”RAS-Signal” bezeichnet) ras1, das in einem aktiven Modus einer ersten Bank im Speicherbauteil freigegeben wird, ein zweites RAS-Signal ras2, das in einem aktiven Modus einer zweiten Bank in dem Speicherbauteil freigegeben wird, und ein Zellenladungsauffrischungssignal self_ref, das im Ladungsauffrischungsmodus des Speicherbauteils freigegeben wird. Ferner sind die erste Versorgungsleitung Vcc und die zweite Versorgungsleitung Vccq an den Leistungsversorgungskontroller 270 gekoppelt, der das Schalterfreigabesignal/sw_en erzeugt. Der Schalter 250 stellt eine elektrische Verbindung zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq in Reaktion auf das Schalterfreigabesignal/sw_en von dem Leistungsversorgungskontroller 270 her.
Gemäß 3 umfasst der Leistungsversorgungskontroller 270 eine Bankvergleichseinheit 330, eine Leistungsversorgungsvergleichseinheit 310 und einen Schalterfreigabesignalgenerator 350. Die Bankvergleichseinheit 330 vergleicht das erste RAS-Signal ras1 mit dem zweiten RAS-Signal ras2 und erzeugt als ein resultierendes Signal des Vergleichs ein Bankvergleichssignal bank_com. Die an die erste Versorgungsleitung Vcc und die zweite Versorgungsleitung Vccq gekoppelte Leistungsversorgungsvergleichseinheit 310 erzeugt ein Leistungsvergleichssignal Vcc_com, wenn eine Spannungsdifferenz (ΔV) zwischen den zwei Versorgungsleitungen Vcc und Vccq innerhalb eines vorbestimmten Spannungsbereichs liegt. Der Schalterfreigabesignalgenerator 350 empfängt das Bankvergleichssignal bank_com, das Zellenauffrischsignal self_ref und das Leistungsversorgungssignal Vcc_com und erzeugt das Schalterfreigabesignal/sw_en.
Die Bankvergleichseinheit 330 umfasst ein das erste RAS-Signal ras1 und das zweite RAS-Signal ras2 empfangendes NOR-Gatter NOR33, einen ein Ausgangssignal von dem NOR-Gatter NOR33 empfangenden Inverter INV33, ein das erste RAS-Signal ras1 und das zweite RAS-Signal ras2 empfangendes NAND-Gatter ND33, ein Ausgangssignal von dem Inverter INV33 und dem NAND-Gatter NAND33 empfangendes NAND-Gatter ND34, und einen Inverter INV34, der ein Ausgangssignal von dem NAND-Gatter ND34 invertiert, um das Bankvergleichssignal bank_com zu erzeugen.
Die Leistungsversorgungsvergleichseinheit 310 umfasst einen Differenzverstärker 311, der zwei Spannungssignale von der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq empfängt und ein erster Vergleichssignal Vcc_d1 und ein zweites Vergleichssignal Vcc_d2 erzeugt, einen das erste Vergleichssignal Vcc_d1 invertierenden Inverter INV31, ein NAND-Gatter ND31 zum NAND-Verknüpfen eines Ausgangs von dem Inverter INV31 und dem zweiten Vergleichssignal Vcc_d2, und einen Inverter INV31, der ein Ausgangssignal von dem NAND-Gatter ND31 invertiert.
Der Differenzverstärker 311 umfasst mehrere NMOS-Transistoren NM31 bis NM34 und mehrere PMOS-Transistoren PM31 bis PM33. Der NMOS-Transistor NM34 empfängt ein Freigabesignal (eine Leistungsversorgung), um den Differenzverstärker 311 einzuschalten, und der NMOS-Transistor NM31 zieht die Spannung am Knotenpunkt N31 in Reaktion auf die erste Versorgungsleitung Vcc herunter. Der NMOS-Transistor NM32, der eine größere Belastbarkeit als der NMOS-Transistor NM31 aufweist, erhält die zweite Versorgungsleitung Vccq und zieht das erste Vergleichssignal Vcc_d1 und den NMOS-Transistor NM33 herunter, der eine geringere Belastbarkeit als der NMOS-Transistor NM31 aufweist, empfängt die zweite Versorgungsleitung Vccq und zieht das zweite Vergleichssignal Vcc_d2 herunter. Der PMOS-Transistor PM31 zieht den Knotenpunkt N31 mit einem Gate, das die Spannung am Knotenpunkt N31 empfängt, hoch, der PMOS-Transistor PM32 bringt das erste Vergleichssignal Vcc_d1 mittels eines Gates, das die Spannung am Knotenpunkt N31 empfängt, auf einen hohen Spannungspegel, und der PMOS-Transistor PM33 bringt das zweite Vergleichssignal Vcc_d2 mittels eines Gates, das die Spannung am Knotenpunkt N31 empfängt, auf einen hohen Spannungspegel.
Der Schalterfreigabesignalgenerator 350 umfasst ein NOR-Gatter NOR35 zum NOR-Verknüpfen des Zellenauffrischungssignals self_ref und des Bankvergleichssignals bank_com, einen Inverter INV35 zum Invertieren eines Ausgangs von dem NOR-Gatter NOR35, und ein NAND-Gatter ND35 zum NAND-Verknüpfen eines Ausgangs von dem Inverter INV35 und dem Leistungsversorgungssignal Vcc_com, um das Schalterfreigabesignal/sw_en zu erzeugen.
Das Schalterfreigabesignal/sw_en steuert die elektrische Verbindung zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq. Das Schalterfreigabesignal/sw_en wird aktiviert, wenn das Speicherelement sich im Auffrischungsmodus befindet und wenn lediglich eine von zumindest zwei Bänken in einem aktiven Modus ist. Das heißt, wenn das erste oder zweite RAS-Signal ras1 und ras2, wovon jedes eine unterschiedliche Bank aktiviert, mit einem hohen Spannungspegel vorliegt, oder das Selbstauffrischungssignal self_ref, das zum Zeitpunkt des Selbstauffrischungsmodus in einem hohen Spannungspegel freigegeben wird, mit einem hohen Spannungspegel aktiviert ist, wird das Schalterfreigabesignal/sw_en mit einem tiefen Spannungspegel aktiviert. Da der PMOS-Transistor PM25 durch das tiefpegelige aktivierte Schalterfreigabesignal/sw_en eingeschaltet wird, sind folglich die erste und die zweite Versorgungsleitung Vcc und Vccq miteinander verbunden.
Da die zweite Leistungsversorgung (Vccq), die der Dateneingangs/Ausgangseinheit 230 zugeführt ist, nicht verwendet wird, ist in dem obigen Ladungsauffrischungsmodus diese mit der ersten Versorgungsleitung Vcc verbunden, die die Ladungsauffrischung ausführt, um genügend Leistung zu der internen Schaltung 210 zu liefern. Dies kann ein Rauschen im stabilen Betrieb reduzieren, und ein ausreichendes Zellenpotential an der internen Schaltung 210 mit einem Anwachsen der gewünschten Auffrischungsintervallzeit sicherstellen. Wenn zwei Bänke gleichzeitig arbeiten oder wenn es keinen Zellenauffrischungsmodus gibt, wird der PMOS-Transistor PM25 abgeschaltet und die erste Versorgungsleitung Vcc wird von der zweiten Versorgungsleitung Vccq getrennt. Da lediglich die zweite Leistungsversorgung mit einem geringen Rauschen der Dateneingangs/Ausgangseinheit 230 zugeführt wird, kann in diesem Fall die Dateneingangs/Ausgangseinheit 230 einen stabilen Datenverarbeitungsbetrieb ausführen.
Erneut gemäß 3 wird, wenn das Leistungsvergleichssignal Vcc_com aktiviert ist, das Schalterfreigabesignal/sw_en dann freigegeben, wenn das Selbstauffrischungssignal self_ref und das Bankvergleichssignal bank_com aktiviert sind. Das Leistungsvergleichssignal Vcc_com ist nur in einem hohen Spannungspegel aktiviert, wenn es eine vorbestimmte Spannungsdifferenz (ΔV) zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq gibt. Wenn eine Spannungsdifferenz innerhalb eines vorbestimmten Spannungsbereiches auftritt, dient dies zur Verhinderung der Möglichkeit eines Stromflusses zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq, indem das Schalterfreigabesignal/sw_en deaktiviert wird.
Der Spannungsvergleich zwischen der ersten Versorgungsleitung Vcc und der zweiten Versorgungsleitung Vccq wird im Differenzverstärker 311 durchgeführt. Das heißt, der Spannungsvergleich wird durch NMOS-Transistoren verschiedener Größe durchgeführt. Der die ersten Leistungsversorgung (Vcc) empfangende NMOS-Transistor NM31 unterscheidet sich von den die zweite Leistungsversorgung (Vccq) empfangenden NMOS-Transistoren NM32 und NM33 in ihrer Größe. Die Treiberfähigkeit des NMOS-Transistors NM32 ist größer als die des NMOS-Transistors NM31, und ebenfalls ist die Treiberfähigkeit des NMOS-Transistors NM33 größer als die des NMOS-Transistors NM31.
Folglich ist, wenn Vcc – ΔV (Spannungsdifferenz, die durch ein Rauschen in der ersten Leistungsversorgung Vcc verursacht ist) größer als Vccq ist, das erste Vergleichssignal Vcc_d1 in einem hohen Spannungspegel, basierend auf deren Treiberdifferenz, so dass das Leistungsversorgungssignal Vcc_com nicht in einem tiefen Spannungspegel aktiviert ist und der PMOS-Transistor PM25 wird abgeschaltet.
Wenn Vcc + ΔV (Spannungsdifferenz, die durch ein Rauschen in der ersten Leistungsversorgung Vcc bewirkt wird) kleiner als Vccq ist, ist das erste Vergleichssignal Vcc_d2, basierend auf deren Treiberunterschied in einem tiefen Spannungspegel, so dass das Leistungsvergleichssignal Vcc_com nicht in einem tiefen Spannungspegel aktiviert ist, und der PMOS-Transistor PM25 ist abgeschaltet. Wenn die Spannungsdifferenz zwischen Vcc ± ΔV (Spannungsdifferenz, die durch ein Rauschen in der ersten Leistungsversorgung Vcc bewirkt wird) und Vccq innerhalb eines vorbestimmten Bereichs liegt, wird das erste Vergleichssignal Vcc_d1, basierend auf deren Treiberunterschied, mit einem tiefen Spannungspegel, so dass das zweite Vergleichssignal Vcc_d2 mit einem hohen Spannungspegel aktiviert ist und das Leistungsvergleichssignal Vcc_com mit einem tiefen Spannungspegel aktiviert ist.
Wenn sowohl das erste RAS-Signal ras1 und das zweite RAS-Signal ras2 der Bankvergleichseinheit 330 in einem hohen Spannungspegel zugeführt werden und jeweils die erste und zweite Bank in ihrem aktiven Modus sind, ist der Ausgang von dem NAND-Gatter ND33 auf tiefem Spannungspotential, so dass das Bankvergleichssignal bank_com deaktiviert ist. Wenn die erste oder zweite Bank in einem aktiven Modus ist, werden das erste und zweite RAS-Signal ras1 und ras2 der Bankvergleichseinheit 330 in einem hohen Spannungspegel zugeführt und das Bankvergleichssignal bank_com wird über das NAND-Gatter ND34 mit einem hohen Spannungspegel aktiviert. Wenn ferner die ersten und zweiten Bänke in einem Stand-by-Modus sind, werden die ersten und zweiten RAS-Signale ras1 und ras2 mit einem tiefen Spannungspegel der Bankvergleichseinheit 330 zugeführt und das Bankvergleichssignal bank_com wird über den Inverter INV33 in einem tiefen Spannungspegel deaktiviert.
Wie zuvor dargelegt wurde, wird das Schalterfreigabesignal/sw_en in Reaktion auf das Leistungsvergleichssignal Vcc_com, dem Bankvergleichssignal Vcc_com und dem Selbstauffrischungssignal self_ref gesteuert, und das Schalterfreigabesignal/sw_en steuert den PMOS-Transistor PM25, der selektiv die erste Versorgungsleitung Vcc an die zweite Versorgungsleitung Vccq koppelt.
Andererseits kann der Leistungsversorgungskontroller 270, der zum selektiven Koppeln der ersten Versorgungsleitung Vcc an die zweite Versorgungsleitung Vccq verwendet wird, zum selektiven Verbinden eines ersten Massespannungspegel in der internen Schaltung 210 mit einem zweiten Massespannungspegel in der Dateneingangs/Ausgangseinheit 230 verwendet werden.
Wie aus dem obigen ersichtlich wird, bewirkt die vorliegende Erfindung eine Reduktion eines in der Versorgungsleitung erzeugten Rauschens, in dem selektiv die Chip-Treiberleistung und die Dateneingangs/Ausgangstreiberleistung verwendet wird. Ferner erhöht die vorliegende Erfindung die Arbeitsgeschwindigkeit des Speicherelements durch effizientes Nutzen der Versorgungsleitungen.

Claims

Halbleiterspeicherelement mit: einer Schalteinrichtung (250) zum selektiven Koppeln einer ersten Versorgungsleitung (Vcc), die Leistung an eine interne Schaltung (210) liefert, an eine zweite Versorgungsleitung (Vccq), die Leistung an eine Dateneingangs/Ausgangseinheit (230) liefert, in Reaktion auf ein Kontrollsignal (/sw_en), das in Übereinstimmung mit einem Betriebsmodus erzeugt ist; und einer Kontrolleinrichtung (270) zum Empfangen von Zeilenadresstaktsignalen (ras1, ras2), die jeweils Speicherbänken zugeordnet sind, und von einem in einem Auffrischungsmodus aktivierten Selbstauffrischungssignal (self_ref), und zum Erzeugen des Kontrollsignals, wobei die Schalteinrichtung die erste Versorgungsleitung an die zweite Versorgungsleitung koppelt, wenn eine der Speicherbänke aktiviert ist und wenn das Speicherelement im Auffrischungsmodus ist, für den Fall, dass eine Spannungsdifferenz innerhalb eines vorbestimmten Bereichs liegt.
Das Speicherelement gemäß Anspruch 1, wobei die Schalteinrichtung ein PMOS-Transistor ist, der die erste Versorgungsleitung an die zweite Versorgungsleitung in Reaktion auf das an dessen Gateanschluss zugeführte Kontrollsignal koppelt.
Das Speicherelement gemäß Anspruch 1, wobei die Kontrolleinrichtung (270) umfasst: eine Bankvergleichseinrichtung (330) zum Erzeugen eines Bankvergleichssignals (bank_com), in dem ein erstes, einer ersten Speicherbank zugeordnetes Zeilenadresstaktsignal (ras1) mit einem zweiten, einer zweiten Speicherbank zugeordnetes Zeilenadresstaktsignal (ras2) verglichen wird; eine Leistungsvergleichseinheit (310) zum Erzeugen eines Leistungsvergleichssignals (vcc_com), wenn eine Spannungsdifferenz zwischen der ersten Versorgungsleitung und der zweiten Versorgungsleitung innerhalb eines vorbestimmten Spannungsbereichs liegt; und eine Schaltfreigabesignalerzeugungseinrichtung (350) zum Empfangen des Bankvergleichssignals, des Selbstauffrischungssignals und des Leistungsvergleichssignals und zum Erzeugen des Kontrollsignals.
Das Speicherelement gemäß Anspruch 3, wobei die Bankvergleichseinrichtung (330) umfasst: eine erste Logikschaltung (NDR33) zum ODER-Verknüpfen der ersten und zweiten Zeilenadresstaktsignale; eine zweite Logikschaltung (ND33) zum NAND-Verknüpfen der ersten und zweiten Zeilenadresstaktsignale; eine dritte Logikschaltung (ND34) zum NAND-Verknüpfen von Ausgangssignalen von den ersten und zweiten Logikschaltungen.
Das Speicherelement gemäß Anspruch 4, wobei das Bankvergleichssignal aktiviert ist, wenn sich die ersten und zweiten Bänke im Betriebszustand befinden.
Das Speicherelement gemäß Anspruch 3, wobei die Leistungsvergleichseinrichtung (310) umfasst: einen Differenzverstärker (311) zum Erfassen und Verstärken der Spannungsdifferenz zwischen der ersten Versorgungsleitung und der zweiten Versorgungsleitung und zum Ausgeben erster und zweiter Spannungssignale; und eine Logikschaltung (ND31) zum UND-Verknüpfen eines Invertierten Signals von dem ersten Spannungssignal und dem zweiten Spannungssignal.
Das Speicherelement gemäß Anspruch 6, wobei der Differenzverstärker (311) umfasst: einen ersten NMOS-Transistor (NM34) mit einem Gateanschluss, der ein Verstärkerfreigabesignal empfängt, um den Differenzverstärker mit Leistung zu versorgen; einen zweiten NMOS-Transistor (NM31) mit einem Gateanschluss, der mit der ersten Versorgungsleitung verbunden ist, um einen Ausgangspunkt des Differenzverstärkers nach unten zu ziehen; einen dritten NMOS-Transistor (NM32) mit einem Gateanschluss, der mit der zweiten Versorgungsleitung verbunden ist, um das erste Spannungssignal nach unten zu ziehen, wobei der dritte NMOS-Transistor eine höhere Treiberfähigkeit als der zweite NMOS-Transistor aufweist; einen vierten NMOS-Transistor (NM33) mit einem Gateanschluss, der mit der zweiten Versorgungsleitung verbunden ist, um das zweite Spannungssignal nach unten zu ziehen, wobei der vierte NMOS-Transistor eine geringere Treiberfähigkeit als der zweite NMOS-Transistor aufweist; einen ersten PMOS-Transistor (PM31) mit einem Gateanschluss, der mit dem Ausgangspunkt des Differenzverstärkers verbunden ist, um den Ausgangspunkt des Differenzverstärkers hochzuziehen; einen zweiten PMOS-Transistor (PM32) mit einem Gateanschluss, der mit dem Ausgangspunkt (N31) des Differenzverstärkers verbunden ist, um das erste Spannungssignal hochzuziehen; und einen dritten PMOS-Transistor (PM33) mit einem Gateanschluss, der mit dem Ausgangspunkt des Differenzverstärkers verbunden ist, um das zweite Spannungssignal hochzuziehen.
Das Speicherelement gemäß Anspruch 7, wobei die Treiberfähigkeit des dritten PMOS-Transistors so bestimmt ist, dass der dritte PMOS-Transistor aktiviert ist, wenn die Spannungsdifferenz zwischen den ersten und zweiten Versorgungsleitungen innerhalb des vorbestimmten Spannungsbereichs liegt, wobei die Treiberfähigkeit des vierten PMOS-Transistors so bestimmt ist, dass der vierte PMOS-Transistor deaktiviert ist, wenn er die Spannungsdifferenz zwischen den ersten und zweiten Versorgungsleitungen innerhalb des vorbestimmten Spannungsbereichs liegt und wobei das Leistungsvergleichssignal aktiviert ist.
Das Speicherelement gemäß Anspruch 3, wobei die Schaltfreigabesignalerzeugungseinrichtung (350) umfasst: eine erste Logikschaltung (NDR35) zum ODER-Verknüpfen des Selbstauffrischungssignals und des Bankvergleichssignals; und eine zweite Logikschaltung (ND35) zum NAND-Verknüpfen eines Ausgangssignals von der ersten Logikschaltung mit dem Leistungsvergleichssignal.
Das Speicherelement gemäß Anspruch 9, wobei das Schaltfreigabesignal aktiviert ist, wenn das Leistungsvergleichssignal aktiviert ist, oder wenn entweder das Bankvergleichssignal oder das Selbstauffrischungssignal aktiviert ist.
Das Speicherelement gemäß Anspruch 1, wobei die erste Versorgungsleitung (Vcc) eine erste Masseleitung und die zweite Versorgungsleitung (Vccq) eine zweite Masseleitung ist.
Das Speicherelement gemäß Anspruch 11, wobei die Schalteinrichtung (250) ein NMOS-Transistor ist, der die erste Masseleitung mit dem zweiten Massepotential in Reaktion auf das an dessen Gateanschluss angelegten Kontrollsignals koppelt.
Das Speicherelement gemäß Anspruch 2 wobei das Kontrollsignal in einem Stand-by-Modus deaktiviert ist, wobei das Kontrollsignal im Auffrischungsmodus aktiviert ist und wobei das Kontrollsignal aktiviert ist, wenn nur eine der Bänke sich im Betriebszustand befindet.