DE10035439B4 - Improved DRAM pass transistor with arsenic implantation - Google Patents

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Abstract

Durchgangstransistor, der in einer DRAM-Speicherzelle eingesetzt wird und aufweist:
ein auf einem Substrat (201) vorgesehenes Gate (203), das von dem Substrat (201) durch ein Gateoxid (204) getrennt ist,
eine Source (205), die neben einem ersten Rand des Gates (203) angeordnet ist, und durch das Einführen ausschließlich einer ersten Art eines Dotierstoffs des n-Typs in das Substrat (201) gebildet wird; und
einen Drain (207) neben einem zweiten Rand des Gates (203), der durch das Einführen ausschließlich eines zweiten Typs eines Dotierstoffs des n-Typs in das Substrat (201) gebildet wird.Pass-through transistor used in a DRAM memory cell, comprising:
a gate (203) provided on a substrate (201) separated from the substrate (201) by a gate oxide (204),
a source (205) disposed adjacent a first edge of the gate (203) and formed by introducing only a first type of n-type dopant into the substrate (201); and
a drain (207) adjacent a second edge of the gate (203) formed by introducing only a second type of n-type dopant into the substrate (201).

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft Halbleiter-DRAM-Speicher, und insbesondere einen Durchgangstransistor, der in einem DRAM-Speicherarray verwendet wird, der mit Arsen implantiert ist.The The present invention relates to semiconductor DRAM memories, and more particularly a pass transistor used in a DRAM memory array which is implanted with arsenic.

Dynamische Speicher mit wahlfreiem Zugriff (DRAM) werden nun üblicherweise in sämtlichen PC-Systemen (PC: Personalcomputer) eingesetzt. Ein DRAM besteht aus Millionen einzelner Speicherzellen, die in einem zweidimensionalen Array oder Feld angeordnet sind. Jede Speicherzelle weist einen Speicherkondensator zur Ladungsspeicherung auf. Das Vorhandensein bzw. die Abwesenheit von Ladung auf dem Speicherkondensator ist mit der dort gespeicherten digitalen Information korreliert. Weiterhin weist jede Speicherzelle einen Durchgangstransistor auf, der dazu eingesetzt wird, die Abtastung des Speicherkondensators durch einen Abtastverstärker zu ermöglichen. Der Durchgangstransistor wird auch als Zugriffstransistor bezeichnet.dynamic Random Access Memory (DRAM) is now becoming commonplace in all PC systems (PC: personal computer) used. A DRAM consists of millions single memory cells operating in a two-dimensional array or field are arranged. Each memory cell has a storage capacitor for charge storage. The presence or absence of charge on the storage capacitor is stored there with the correlated digital information. Furthermore, each memory cell a pass transistor used to scan the sample Storage capacitor through a sense amplifier to allow. The pass transistor becomes also referred to as access transistor.

In der amerikanischen Patentschrift US 5,376,566 wird ein MOS-Transistor beschrieben, der eine durch ein Gateoxid von einem Substrat getrennte Gate-Region, eine an einem Rand der Gate-Region ausgebildete Source-Region und eine an einem anderen Rand der Gate-Region ausgebildete Drain-Region aufweist. Für die Ausbildung der Source- bzw. Drain-Region werden zwar unterschiedliche Dotierstoffe verwendet, jedoch nicht ausschließlich, d.h., dass die Drain-Region auch einen Dotierstoff aufweist, der bei der Ausbildung der Source-Region Verwendung findet.In the American patent specification US 5,376,566 there is described a MOS transistor having a gate region separated from a substrate by a gate oxide, a source region formed at one edge of the gate region, and a drain region formed at another edge of the gate region. Although different dopants are used for the formation of the source or drain region, it is not exclusive, ie, that the drain region also has a dopant which is used in the formation of the source region.

Eine typische DRAM-Speicherzelle ist im Querschnitt in 1 dargestellt. Die Speicherzelle ist in einem Substrat 101 des p-Typs vorgesehen. Der Durchgangstransistor besteht aus einem Gate 103, einer Source 105 und einem Drain 107. Weiterhin sind Anordnungen 109 eines leicht dotierten Drains (LDD) zwischen den beiden Kanten des Gates 103 und des Drains 107 und der Source 105 vorgesehen. Das Gate 103 ist von dem Substrat 101 durch ein dünnes Gateoxid getrennt. Die Source 105 steht in elektrischem Kontakt mit einem unteren Speicherknoten 111 des Speicherkondensators. Ein oberer Speicherknoten des Kondensators befindet sich über dem unteren Speicherknoten 111. Der Drain 107 steht in elektrischen Kontakt mit der Bitleitung des DRAM-Arrays, und das Gate ist an die Wortleitung des DRAM-Arrays angeschlossen.A typical DRAM memory cell is in cross section in FIG 1 shown. The memory cell is in a substrate 101 provided of the p-type. The pass transistor consists of a gate 103 , a source 105 and a drain 107 , Furthermore, there are arrangements 109 a lightly doped drain (LDD) between the two edges of the gate 103 and the drain 107 and the source 105 intended. The gate 103 is from the substrate 101 separated by a thin gate oxide. The source 105 is in electrical contact with a lower storage node 111 of the storage capacitor. An upper storage node of the capacitor is located above the lower storage node 111 , The drain 107 is in electrical contact with the bit line of the DRAM array, and the gate is connected to the word line of the DRAM array.

Die Source 105, der Drain 107 und die LDD-Anordnungen 109 sind sämtlich vom n-Typ, und werden durch das Einführen von Dotierstoffen in das Substrat 101 ausgebildet. Typischerweise ist der verwendete Dotierstoff Phosphor. Weiterhin wird darauf hingewiesen, daß bei dem in 1 dargestellten Stand der Technik die Source 105 und der Drain 107 symmetrisch sind, und die LDD-Anordnungen 109 umfassen. Der Einsatz der LDD-Anordnungen 109 senkt das elektrische Feld im Betrieb für den Durchgangstransistor ab, wodurch die Verläßlichkeit und die Ladungshaltung in dem Kondensator verbessert werden.The source 105 , the drain 107 and the LDD arrangements 109 are all n-type, and are made by introducing dopants into the substrate 101 educated. Typically, the dopant used is phosphorus. It should also be noted that in the in 1 represented prior art, the source 105 and the drain 107 are symmetrical, and the LDD arrangements 109 include. The use of the LDD arrangements 109 lowers the electric field in operation for the pass transistor, thereby improving the reliability and charge retention in the capacitor.

Die symmetrischen LDD-Anordnungen 109, insbesondere die LDD-Anordnung am Drain 107, führen jedoch zu einem parasitären Widerstand, der die Zugriffsgeschwindigkeit der Lese- und Schreibfunktion der Speicherzelle verringert. Darüber hinaus wird der Treiberstrom verringert. Schließlich führen bei einem mit Phosphor dotierten Drain 107 Kurzschlußkanaleffekte und die sogenannte durch den Drain induzierte Barrierenabsenkung (DIBL) zur Beeinträchtigung der Leistung der Speicherzelle.The symmetrical LDD arrangements 109 , in particular the LDD arrangement at the drain 107 However, they lead to a parasitic resistance, which reduces the access speed of the read and write function of the memory cell. In addition, the drive current is reduced. Finally, in the case of a drain doped with phosphorus 107 Short-circuit channel effects and the so-called drain-induced barrier lowering (DIBL) for degrading the performance of the memory cell.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:The The invention will be described below with reference to drawings explained in more detail, from which further benefits and features emerge. It shows:

1 eine Querschnittsansicht eines Halbleitersubstrats mit der Darstellung einer DRAM-Speicherzelle nach dem Stand der Technik; 1 a cross-sectional view of a semiconductor substrate showing a DRAM memory cell according to the prior art;

2 eine Querschnittsansicht eines Halbleitersubstrats mit der Darstellung einer Speicherzelle gemäß der vorliegenden Erfindung; und 2 a cross-sectional view of a semiconductor substrate showing a memory cell according to the present invention; and

3 eine Querschnittsansicht eines Halbleitersubstrats mit der Darstellung einer Speicherzelle gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. 3 a cross-sectional view of a semiconductor substrate showing a memory cell according to an alternative embodiment of the present invention.

In 2 ist ein Halbleitersubstrat 201 des p-Typs dargestellt. Das Halbleitersubstrat kann möglicherweise einen Halbleiterwafer, aktive und passive Bauelemente innerhalb des Wafers, sowie auf der Oberfläche des Wafers vorgesehene Schichten umfassen. Der Begriff "Substrat" soll Bauelemente umfassen, die innerhalb eines Halbleiterwafers vorgesehen sind, sowie die Schichten, die sich auf dem Wafer befinden. Der Begriff "Substratoberfläche" soll die obersten, freiliegenden Schichten auf einem Halbleiterwafer umfassen, beispielsweise eine Siliziumoberfläche, eine Isolierschicht, und metallische Leitungen.In 2 is a semiconductor substrate 201 of the p-type. The semiconductor substrate may possibly include a semiconductor wafer, active and passive devices within the wafer, as well as layers provided on the surface of the wafer. The term "substrate" is intended to include components provided within a semiconductor wafer as well as the layers located on the wafer. The term "substrate surface" is intended to include the uppermost exposed layers on a semiconductor wafer, such as a silicon surface, an insulating layer, and metallic lines.

In 2 ist ein Durchgangstransistor 200 für den Einsatz in einer DRAM-Speicherzelle dargestellt. Der Durchgangstransistor 200 ist in dem Substrat 201 des p-Typs vorgesehen, und weist ein Gate 203, einen Drain und eine Source 205 auf. Alternativ hierzu kann der Durchgangstransistor 200 in einem p-Graben vorgesehen sein, der sich wiederum in einem tiefen n-Graben befindet. Weiterhin ist eine Anordnung 209d in Form eines leicht dotierten Drains (LDD) zwischen dem Gate 203 und dem Drain 207 angeordnet. Entsprechend ist eine LDD-Anordnung 209s zwischen dem Gate 203 und der Source 205 vorgesehen.In 2 is a continuity transistor 200 shown for use in a DRAM memory cell. The pass transistor 200 is in the substrate 201 of the p-type, and has a gate 203 , a drain and a source 205 on. Alternatively here to can the pass transistor 200 be provided in a p-trench, which in turn is located in a deep n-trench. Furthermore, an arrangement 209d in the form of a lightly doped drain (LDD) between the gate 203 and the drain 207 arranged. Accordingly, an LDD arrangement 209s between the gate 203 and the source 205 intended.

Das Gate 203 ist oben auf einem Gateoxid 204 angeordnet, das sich oben auf dem Substrat 201 befindet. Das Gateoxid 204 ist typischerweise Siliziumdioxid, das eine Dicke von etwa 50 Angström aufweist. Weiterhin ist das Gate 203 so angeordnet, daß es sich zwischen den LDD-Anordnungen 209d und 209s befindet.The gate 203 is on top of a gate oxide 204 arranged on top of the substrate 201 located. The gate oxide 204 is typically silicon dioxide having a thickness of about 50 angstroms. Furthermore, the gate 203 arranged so that it is between the LDD arrangements 209d and 209s located.

Die Source 205 ist elektrisch mit einem unteren Speicherknoten 211 eines Speicherkondensators 202 verbunden. Ein oberer Speicherknoten 213 des Speicherkondensators 202 liegt oberhalb des unteren Speicherknotens 211. Das Gate 103 ist an eine Wortleitung angeschlossen, und der Drain 107 an eine Bitleitung. Unter Einsatz herkömmlicher Verfahren kann die DRAM-Speicherzelle dadurch gelesen und beschrieben werden, daß Steuersignale an die Bitleitung und die Wortleitung angelegt werden.The source 205 is electrical with a lower storage node 211 a storage capacitor 202 connected. An upper storage node 213 of the storage capacitor 202 is above the lower storage node 211 , The gate 103 is connected to a word line, and the drain 107 to a bit line. Using conventional techniques, the DRAM memory cell can be read and written by applying control signals to the bitline and the wordline.

Die Source 205, der Drain 207 und die LDD-Anordnungen 209d und 209s sind sämtlich bevorzugt vom n-Typ, und werden durch das Einführen von Dotierstoffen in das Substrat 201 ausgebildet. Das Dotiermittel, das bei der Herstellung der Source 205 und von deren zugeordneter LDD-Anordnung 209s verwendet wird, ist Phosphor. Allerdings wird im Gegensatz zum Stand der Technik eine unterschiedliche Art von Dotierstoff bei der Ausbildung des Drains 207 und dessen zugehöriger LDD-Anordnung 209d eingesetzt. Bei der bevorzugten Ausführungsform ist dieses Dotierstoffelement Arsen. Der Drain 207 wird vorzugsweise in einer Konzentration von 1018 bis 1021/cm3 dotiert, und die LDD-Anordnung 209d in einer Konzentration von 1016 bis 1019/cm3.The source 205 , the drain 207 and the LDD arrangements 209d and 209s are all preferably n-type, and are made by introducing dopants into the substrate 201 educated. The dopant used in the preparation of the source 205 and their associated LDD arrangement 209s is used is phosphorus. However, in contrast to the prior art, a different type of dopant in the formation of the drain 207 and its associated LDD arrangement 209d used. In the preferred embodiment, this dopant element is arsenic. The drain 207 is preferably doped in a concentration of 10 18 to 10 21 / cm 3 , and the LDD arrangement 209d in a concentration of 10 16 to 10 19 / cm 3 .

Der wesentliche Unterschied zwischen dem Durchgangstransistor 200 gemäß der vorliegenden Erfindung und jenem beim Stand der Technik besteht daher darin, daß der Drain 207 durch Dotieren mit Arsen ausgebildet wird. Dies stellt einen Gegensatz zum Stand der Technik dar, bei welchem das Dotieren mit Phosphor sowohl auf der Sourceseite als auch auf der Drainseite eingesetzt wird. Es hat sich herausgestellt, daß durch Verwendung unterschiedlicher Dotierstoffelemente für die Source und den Drain die Leistung des Durchgangstransistors verbessert wird. Insbesondere ist Phosphor, wenn es bei der Source eingesetzt wird, besser als Arsen in Bezug auf die Ladungserhaltung. Allerdings ist Arsen besser als Phosphor im Drain in Bezug auf Geschwindigkeitsgesichtspunkte.The main difference between the pass transistor 200 according to the present invention and that in the prior art, therefore, is that the drain 207 is formed by doping with arsenic. This is in contrast to the prior art in which phosphorus doping is used on both the source side and the drain side. It has been found that by using different dopant elements for the source and the drain, the performance of the pass transistor is improved. In particular, phosphorus, when used at the source, is better than arsenic in terms of charge retention. However, arsenic is better than phosphorus in the drain in terms of speed considerations.

Eine alternative Ausführungsform ist in 3 gezeigt. Der Durchgangstransistor 300 ähnelt dem Durchgangstransistor 200 von 2, mit Ausnahme der Tatsache, daß die LDD-Anordnung 209d entfernt ist. Daher ist der Drain 207 nicht von dem Gate 203 durch eine LDD-Anordnung getrennt. Statt dessen stößt der Drain 207 direkt an den Rand des Gates 203 an. Bei dieser Ausführungsform hat sich herausgestellt, daß die Zugriffsgeschwindigkeit auf den Speicherkondensator 202 noch weiter erhöht wird. Allerdings ist dies mit Kompromissen in Bezug auf DIBL verbunden.An alternative embodiment is in 3 shown. The pass transistor 300 resembles the pass transistor 200 from 2 , except for the fact that the LDD arrangement 209d is removed. Therefore, the drain 207 not from the gate 203 separated by an LDD arrangement. Instead, the drain abuts 207 directly to the edge of the gate 203 at. In this embodiment, it has been found that the access speed to the storage capacitor 202 is further increased. However, this is associated with compromises regarding DIBL.

Zwar wurde die bevorzugte Ausführungsform der Erfindung erläutert und beschrieben, jedoch wird darauf hingewiesen, daß sich in dieser Hinsicht verschiedene Änderungen durchführen lassen, ohne vom Wesen und Umfang der Erfindung abzuweichen, die sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen ergeben und von den beigefügten Patentansprüchen umfaßt sein sollen.Though became the preferred embodiment of the invention explained and described, but it should be noted that in various changes in this regard carry out without departing from the spirit and scope of the invention arising from the entirety of the present application documents and from the attached claims comprises should be.

Claims (12)

Durchgangstransistor, der in einer DRAM-Speicherzelle eingesetzt wird und aufweist: ein auf einem Substrat (201) vorgesehenes Gate (203), das von dem Substrat (201) durch ein Gateoxid (204) getrennt ist, eine Source (205), die neben einem ersten Rand des Gates (203) angeordnet ist, und durch das Einführen ausschließlich einer ersten Art eines Dotierstoffs des n-Typs in das Substrat (201) gebildet wird; und einen Drain (207) neben einem zweiten Rand des Gates (203), der durch das Einführen ausschließlich eines zweiten Typs eines Dotierstoffs des n-Typs in das Substrat (201) gebildet wird.Pass-through transistor used in a DRAM memory cell, comprising: on a substrate ( 201 ) provided gate ( 203 ) derived from the substrate ( 201 ) by a gate oxide ( 204 ), a source ( 205 ) next to a first edge of the gate ( 203 ) and by introducing only a first type of n-type dopant into the substrate ( 201 ) is formed; and a drain ( 207 ) next to a second edge of the gate ( 203 ) introduced by introducing only a second type of n-type dopant into the substrate ( 201 ) is formed. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß da ein drainseitiger, leicht dotierter Drain (209D) vorgesehen ist, der durch das Einführen des zweiten Typs des Dotierstoffs des n-Typs gebildet wird, wobei der drainseitige, leicht dotierte Drain (209D) zwischen dem Drain (207) und dem Gate (203) vorgesehen ist.Transistor according to Claim 1, characterized in that a drain-side, lightly doped drain ( 209D ) formed by the introduction of the second type of n-type dopant, wherein the drain-side, lightly doped drain (10) 209D ) between the drain ( 207 ) and the gate ( 203 ) is provided. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die erste Art des Dotierstoffs des n-Typs Phosphor ist, und die zweite Art des Dotierstoffs des n-Typs Arsen.Transistor according to Claim 1, characterized that the the first type of n-type dopant is phosphorus, and the second Type of n-type dopant Arsenic. Transistor nach Anspruch 3, dadurch gekennzeichnet, daß die Konzentration des Arsen in dem Drain (207) 1018 bis 1021/cm3 beträgt, und die Konzentration des Arsen in dem drainseitigen, leicht dotierten Drain (209D) 1016 bis 1019/cm3 beträgt.Transistor according to Claim 3, characterized in that the concentration of arsenic in the drain ( 207 ) Is 10 18 to 10 21 / cm 3 , and the concentration of arsenic in the drain-side, lightly doped drain ( 209D ) Is 10 16 to 10 19 / cm 3 . Transistor nach Anspruch 1, dadurch gekennzeichnet, daß ein sourceseitiger, leicht dotierter Drain (209S) vorgesehen ist, der durch das Einführen der ersten Art des Dotierstoffs des n-Typs gebildet wird, wobei der sourceseitige, leicht dotierte Drain (209S) zwischen der Source (205) und dem Gate (203) vorgesehen ist.Transistor according to Claim 1, characterized in that a source-side, lightly doped drain ( 209S ) is provided by the introduction of the first type of dopant of the n-type is formed, wherein the source side, lightly doped drain ( 209S ) between the source ( 205 ) and the gate ( 203 ) is provided. Transistor nach Anspruch 2, dadurch gekennzeichnet, daß ein sourceseitiger, leicht dotierter Drain (209S) vorgesehen ist, der durch das Einführen der ersten Art des Dotierstoffs des n-Typs gebildet wird, wobei der sourceseitige, leicht dotierte Drain (209S) zwischen der Source (205) und dem Gate (203) vorgesehen ist.Transistor according to Claim 2, characterized in that a source-side, lightly doped drain ( 209S ) formed by the introduction of the first type of n-type dopant, wherein the source-side, lightly doped drain (12) 209S ) between the source ( 205 ) and the gate ( 203 ) is provided. Speicherzelle, welche aufweist: einen Speicherkondensator (202), der mit einem unteren Knoten (211) und einem oberen Knoten (213) versehen ist und einen Durchgangstransistor (200; 300), welcher aufweist: (a) ein Gate (203), das auf einem Substrat (201) vorgesehen ist, und von dem Substrat (201) durch ein Gateoxid (204) getrennt ist; (b) eine Source (205) neben einem ersten Rand des Gates (203), welche durch das Einführen ausschließlich einer ersten Art eines Dotierstoffs des n-Typs in das Substrat (201) gebildet wird; und (c) einen Drain (207) neben einem zweiten Rand des Gates (203), der durch das Einführen ausschließlich einer zweiten Art eines Dotierstoffs des n-Typs in das Substrat (201) gebildet wird; wobei die Source (205) elektrisch mit dem unteren Knoten (211) verbunden ist, der Drain (207) mit einer Bitleitung verbunden ist, und das Gate (203) elektrisch mit einer Wortleitung verbunden ist.A memory cell, comprising: a storage capacitor ( 202 ), which is connected to a lower node ( 211 ) and an upper node ( 213 ) and a pass transistor ( 200 ; 300 ), which comprises: (a) a gate ( 203 ) stored on a substrate ( 201 ) and from the substrate ( 201 ) by a gate oxide ( 204 ) is separated; (b) a source ( 205 ) next to a first edge of the gate ( 203 ) introduced by introducing only a first type of n-type dopant into the substrate ( 201 ) is formed; and (c) a drain ( 207 ) next to a second edge of the gate ( 203 ) introduced by introducing only a second type of n-type dopant into the substrate ( 201 ) is formed; where the source ( 205 ) electrically to the lower node ( 211 ), the drain ( 207 ) is connected to a bit line, and the gate ( 203 ) is electrically connected to a word line. Speicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß der Durchgangstransistor (200) weiterhin einen drainseitigen, leicht dotierten Drain (209D) aufweist, der durch das Einführen der zweiten Art des Dotierstoffs des n-Typs gebildet wird, wobei der drainseitige, leicht dotierte Drain (209D) zwischen dem Drain (207) und dem Gate (203) vorgesehen ist.Memory cell according to Claim 7, characterized in that the pass transistor ( 200 ) further comprises a drain-side, lightly doped drain ( 209D formed by the introduction of the second type of n-type dopant, wherein the drain-side, lightly doped drain (10) 209D ) between the drain ( 207 ) and the gate ( 203 ) is provided. Speicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß die erste Art des Dotierstoffs des n-Typs Phosphor ist, und die zweite Art des Dotierstoffs des n-Typs Arsen.Memory cell according to Claim 7, characterized that the the first type of n-type dopant is phosphorus, and the second Type of n-type dopant Arsenic. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, daß die Konzentration des Arsens in dem Drain (207) 1018 bis 1021/cm3 beträgt, und die Konzentration des Arsen in dem drainseitigen, leicht dotierten Drain (209D) 1016 bis 1019/cm3 beträgt.Memory cell according to Claim 9, characterized in that the concentration of arsenic in the drain ( 207 ) Is 10 18 to 10 21 / cm 3 , and the concentration of arsenic in the drain-side, lightly doped drain ( 209D ) Is 10 16 to 10 19 / cm 3 . Speicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß der Durchgangstransistor (200; 300) weiterhin einen sourceseitigen, leicht dotierten Drain (209S) aufweist, der durch das Einführen der ersten Art des Dotierstoffs des n-Typs gebildet wird, wobei der sourceseitige, leicht dotierte Drain (209S) zwischen der Source (205) und dem Gate (203) vorgesehen ist.Memory cell according to Claim 7, characterized in that the pass transistor ( 200 ; 300 ) further comprises a source side, lightly doped drain ( 209S formed by the introduction of the first type of n-type dopant, wherein the source-side, lightly doped drain (10) 209S ) between the source ( 205 ) and the gate ( 203 ) is provided. Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, daß der Durchgangstransistor (200) weiterhin einen sourceseitigen, leicht dotierten Drain (209S) aufweist, der durch das Einführen der ersten Art des Dotierstoffs des n-Typs gebildet wird, wobei der sourceseitige, leicht dotierte Drain (209S) zwischen der Source (205) und dem Gate (203) vorgesehen ist.Memory cell according to Claim 8, characterized in that the pass transistor ( 200 ) further comprises a source side, lightly doped drain ( 209S formed by the introduction of the first type of n-type dopant, wherein the source-side, lightly doped drain (10) 209S ) between the source ( 205 ) and the gate ( 203 ) is provided.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396566A (en) * 1993-03-04 1995-03-07 International Business Machines Corporation Estimation of baseline, line spacing and character height for handwriting recognition

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396566A (en) * 1993-03-04 1995-03-07 International Business Machines Corporation Estimation of baseline, line spacing and character height for handwriting recognition

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005009976B4 (en) * 2004-03-18 2012-12-06 Infineon Technologies Ag Transistor with dopant-carrying metal in the source and drain region
US8390080B2 (en) 2004-03-18 2013-03-05 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain

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