DE10055290C1 - Herstellungsverfahren für eine integrierte Schaltung - Google Patents

Herstellungsverfahren für eine integrierte Schaltung

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Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine integrierte Schaltung mit den Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einem zu kontaktierenden Schaltungsbereich (SS); Vorsehen einer Isolationsschicht (IS) auf der Oberfläche des Halbleitersubstrats (1); Vorsehen eines Kontaktlochs (KL) in der Isolationsschicht (IS) zum Kontaktieren des Schaltungsbereichs (SS); Vorsehen eines isolierenden Spacerbereichs (10') zumindest im oberen Bereich des Kontaktlochs (KL); Vorsehen von mindestens drei Leitungsgräben (BG1; BG2; BG3), von denen ein erster Leitungsgraben (BG1) benachbart zum Kontaktloch (KL), ein zweiter Leitungsgraben (BG2) durch das Kontaktloch (KL) und ein dritter Leitungsgraben (BG3) benachbart zum Kontaktloch (KL) verläuft, wobei der Spacerbereich (10') zwischen der zwischen dem ersten und dem zweiten Leitungsgraben (BG1; BG2) und dem zweiten und dem dritten Leitungsgraben (BG2; BG3) belassen wird; Auffüllen der Leitungsgräben (BG1; BG2; BG3) mit einem Leitungsmaterial; und chemisch-mechanisches Polieren des Leitungsmaterials zum Erzeugen dreier getrennter Leitungen (BL1; BL2: BL3).

Description

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte Schaltung.
Aus der US-A-5,930,668 ist ein Verfahren zum Herstellen einer eingebetteten Masseebene und von Abschirmstrukturen unter Verwendung von Seitenwandisolatoren in Hochfrequenzschaltun­ gen bekannt, welche Vias oder Kontakte aufweisen.
Die US-A-6,114,253 offenbart ein Verfahren zur Herstellung von Kontakten in einem Zwischenmetall-Dieelektrikum mittels einer Hartmaske.
Aus der WO 97/06556 ist ein Verfahren zum Erzeugen einer Spacerstruktur in einem Graben bekannt.
Die WO 97/10612 offenbart die Herstellung von Kontaktlöchern, mit Durchmessern, die unterhalb der Auflösungsmöglichkeit der optischen Lithographie liegen, mittels konformer Abscheidung und anisotropem Rückätzen von Spacerschichten bei "Damasce­ ne"-Verfahren.
Aus der US 46 56 732 ist es zudem bekannt auf einer Isolationsschicht mehrere metallische Leitbahnen mit minimaler Strukturbreite mit in der Isolationsschicht erzeugten Kontaktlöchern zu verbinden, wobei in den Kontaktlöchern zuvor ein isolierender Spacerbereich durch eine konform abgeschiedene und rückgeätzte Siliziumoxidschicht erzeugt wurde.
Obwohl prinzipiell auf beliebige integrierte Schaltungen an­ wendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf integrierte DRAM- Schaltungen in Silizium-Technologie erläutert.
Die der vorliegenden Erfindung zugrundeliegende allgemeine Problematik besteht darin, dass bei der Herstellung eines ge­ meinsamen selbstausgerichteten Bitlinekontakts eines DRAM- Speicherzellenpaares, die Aufweitung des Kontaktloches bzw. sein lateraler Versatz zu einer mit kleiner werdenden De­ signrules wachsenden Gefahr von Kurzschlüssen zu benachbarten Bitleitungen führt. Zunehmend problematisch ist das steigende Aspektverhältnis des Bitlinekontaktes wegen der kleiner wer­ denden horizontalen und größer werdenden vertikalen Abmessun­ gen, d. h. der Höhe des Gate-Stacks.
Fig. 3 zeigt eine schematische Darstellung einer bekannten integrierten DRAM-Schaltung in Silizium-Technologie.
In Fig. 3 bezeichnet 1 ein Silizium-Halbleitersubstrat, in dem ein aktiver Bereich bzw. Schaltungsbereich SS umgeben von Isolationsgräben STI vorgesehen ist.
Über dem Schaltungsbereich SS und den Isolationsgräben STI befindet sich eine Isolationsschicht IS, beispielsweise aus BPSG oder SiO2. Eingebracht in die Isolationsschicht IS ist ein Kontaktloch KL, in dem sich ein Kontakt befindet, welcher im unteren Bereich einen Polysilizium-Kontaktstopfen PP und im oberen Bereich eine Bitleitung BL2 aufweist. Benachbart zur Bitleitung BL2 befinden sich weitere Bitleitungen BL1 und BL3 in entsprechenden Bitleitungsgräben BG1 bzw. BG3.
Problematisch bei dieser Anordnung ist die Tatsache, dass das Kontaktloch KL zum Schaltungsbereich SS und zu den benachbar­ ten Bitleitungen einen gewissen Versatz aufweisen kann, im vorliegenden Beispiel eine Verschiebung zur linken Seite von Fig. 3. Die Bitleitungen BL1, BL2, BL3 werden derart herge­ stellt, daß über den Bitleitungsgräben und über der Substrat­ oberfläche eine Metallschicht aus Wolfram abgeschieden wird, welche in einem anschließenden Prozessschritt durch einen chemisch-mechanischen Polierprozess zurückpoliert wird. Durch den Versatz des Kontaktlochs KL nach links kann es an der mit BBS bezeichneten Stelle zu einem Kurzschluss zwischen den Bitleitungen BL1 und BL2 kommen, was die Funktion dieser Bit­ leitungen stört.
Dabei wird die vom Design lithographisch relativ unkritische Bitleitungs-Kontaktlochebene mit minimalen Kontaktlochabmes­ sungen hergestellt, um das Kurzschlussproblem zur benachbar­ ten, in einer separaten Lithographie hergestellten Bitleitung zu entschärfen. Die Overlayanforderungen dabei sind sehr hoch. Dies kompliziert und verteuert die Lithographie und die Kontaktlochätzung ohne das Problem prinzipiell zu lösen. Au­ ßerdem erhöht sich die Gefahr von ungenügend geöffneten Bit­ leitungskontakten am Kontaktboden. Die Anforderungen an das Alignment des Bitleitungskontakts zum aktiven Gebiet bzw. Schaltungsbereich SS werden erhöht. Hierbei ergibt sich ein genereller Widerspruch, der mit weiteren Shrinks immer prob­ lematischer wird.
Daher ist es Aufgabe der vorliegenden Erfindung, ein Herstel­ lungsverfahren für eine integrierte Schaltung dieser Art zu schaffen, wobei die Gefahr von Leitungskurzschlüssen benach­ barter Leitungen vermindert ist.
Erfindungsgemäß wird diese Aufgabe durch das in Abspruch 1 angegebene Herstellungsverfahren gelöst.
In der US 46 56 732 werden die metallischen Leitbahnen auf der Isolationsschicht abgeschieden und keine Leitungsgräben für die Aufnahme der Leitbahnen in die Isolationsschicht geätzt, daher wird auch kein Hinweis darauf geben, dass durch den isolierenden Spacerbereich insbesondere Kurzschlüsse bei einem abschließenden chemisch-mechanischen Polieren des Leitungsmaterials vermieden werden. Zudem wird kein Hinweis darauf gegeben, dass dadurch eine unkritischen Lithografie zum Herstellen der Kontaktlöcher möglich wird.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass auf die Seitenwände im oberen Bereich des Kon­ taktlochs eine isolierende, geeignete Schicht aufgebracht wird, die Kurzschlüsse zu benachbarten Bitleitungen verhin­ dert.
Das erfindungsgemäße Herstellungsverfahren weist gegenüber dem bekannten Lösungsansatz u. a. den Vorteil auf, daß dass durch Hinzufügen weniger technologisch unkritischer Prozesse die eigentliche Kontaktierung des Siliziums von der Kontak­ tierung der durchlaufenden Bitleitung entkoppelt wird. So ist es dann möglich, die Herstellung der Kontaktloch-Maske bezüg­ lich Dimension und Overlay zu entspannen, die Kontaktlochät­ zung separat zu optimieren und dennoch Kurzschlüsse zwischen den Bitleitungen zu vermeiden.
In den Unteransprüchen finden sich vorteilhafte Weiterbildun­ gen und Verbesserungen des in Anspruch 1 angegebenen Herstel­ lungsverfahrens.
Gemäß einer bevorzugten Weiterbildung wird im unteren Bereich des Kontaktlochs ein Kontaktstopfen aus einem leitenden Mate­ rial vorgesehen.
Gemäß einer weiteren bevorzugten Weiterbildung wird der Spacerbereich durch Abscheiden und anisotropes Rückätzen ei­ ner isolierenden Spacerschicht hergestellt, wodurch die Spacerschicht nur an den Seitenwänden des Kontaktlochs belas­ sen wird.
Gemäß einer weiteren bevorzugten Weiterbildung wird nach dem Vorsehen des Spacerbereichs eine Antireflexionsbeschichtung auf der gesamten Struktur abgeschieden, welche das Kontakt­ loch im wesentlichen auffüllt.
Gemäß einer weiteren bevorzugten Weiterbildung wird auf der Antireflexionsbeschichtung eine Maske für die Leitungsgräben aufgebracht; werden der erste und dritte Leitungsgraben nach Entfernen der darüberliegenden Antireflexionsbeschichtung un­ ter Verwendung der Maske in die Isolationsschicht geätzt; und wird der zweite Leitungsgraben unter Verwendung der Maske und nach Entfernen der Antireflexionsbeschichtung aus dem oberen Bereich des Kontaktlochs gebildet.
Gemäß einer weiteren bevorzugten Weiterbildung wird eine iso­ lierende Spacerschicht über der Struktur abgeschieden und auf der isolierenden Spacerschicht eine Maske für die Leitungs­ gräben aufgebracht; werden der erste, zweite und dritte Lei­ tungsgraben nach Entfernen der darüberliegenden isolierenden Spacerschicht unter Verwendung der Maske in die Isolations­ schicht geätzt, wobei gleichzeitig die isolierende Spacer­ schicht zumindest teilweise aus dem Kontaktloch beim Bilden des zweiten Leitungsgrabens entfernt wird.
Gemäß einer weiteren bevorzugten Weiterbildung weisen die Leitungsgräben einen Abstand und eine Breite auf, die der mi­ nimalen Strukturbreite entspricht.
Gemäß einer weiteren bevorzugten Weiterbildung ist der Schal­ tungsbereich von STI-Gräben umgeben.
Gemäß einer weiteren bevorzugten Weiterbildung ist das Lei­ tungsmaterial Wolfram.
Gemäß einer weiteren bevorzugten Weiterbildung wird beim che­ misch-mechanischen Polieren der obere Bereich des Spacerbe­ reichs entfernt.
Gemäß einer weiteren bevorzugten Weiterbildung werden die Spacerbereiche aus CVD-Siliziumdioxid hergestellt.
Gemäß einer weiteren bevorzugten Weiterbildung sind die Lei­ tungen Bitleitungen einer integrierten Speicherschaltung.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er­ läutert.
Es zeigen:
Fig. 1a-d schematische Darstellungen verschiedener Pro­ zeßschritte eines Herstellungsverfahren für eine integrierte DRAM-Schaltung in Silizium-Technologie als erste Ausführungsform der vorliegenden Erfin­ dung;
Fig. 2-c schematische Darstellungen verschiedener Pro­ zeßschritte eines Herstellungsverfahren für eine integrierte DRAM-Schaltung in Silizium-Technologie als zweite Ausführungsform der vorliegenden Erfin­ dung; und
Fig. 3 eine schematische Darstellung einer bekannten in­ tegrierten DRAM-Schaltung in Silizium-Technologie.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
Fig. 1a-d zeigen schematische Darstellungen verschiedener Prozeßschritte eines Herstellungsverfahren für eine integ­ rierte DRAM-Schaltung in Silizium-Technologie als erste Aus­ führungsform der vorliegenden Erfindung.
Gemäß Fig. 1a wird wie beim bekannten, in Bezug auf Fig. 3 erläuterten üblichen Prozessablauf zunächst ein Kontaktloch KL in der Isolationsschicht IS vorgesehen, welches mit gewis­ sem Versatz auf den Schaltungsbereich SS stößt.
Es folgt das Vorsehen des Polysilizium-Kontaktstöpsels PP in­ dem ganzflächig Polysilizium abgeschieden wird und anschlie­ ßend auf eine vorbestimmte Tiefe zurückgeätzt wird.
In einem anschließenden Prozessschritt erfolgt die Abschei­ dung einer CVD-SiO2-Schicht von circa 20 nm bis 70 nm Dicke, welche in Fig. 1a mit 10 bezeichnet ist.
In einem folgenden Prozessschritt erfolgt eine anisotrope Ät­ zung des SiO2 durch einen separaten Ätzprozess, um aus der Spacerschicht 10 Spacerbereiche 10' an den Seitenwänden des oberen Bereichs des Kontaktlochs KL auf dem Polysilizium- Kontaktstopfen PP zu bilden, wie in Fig. 1b illustriert. Insbesondere wird dabei die Spacerschicht 10 an der unteren Kontaktfläche zum Polysilizium-Kontaktstöpsel PP entfernt, wohin gegen die oberen Seitenwände des Kontaktlochs KL mit dem SiO2 bedeckt bleiben.
In einem darauffolgenden Prozessschritt wird eine Antirefle­ xionsbeschichtung 20 über der gesamten Struktur aufgebracht, welche im wesentlichen das Kontaktloch KL auffüllt, wie in Fig. 1b verdeutlicht. Über der resultierenden Struktur wird eine Fotolackmaske M0 gebildet, welche die Lage der späteren Bitleitungen BL1, BL2, BL3 festlegt.
Es folgt, wie in Fig. 1c illustriert, ein Entfernen der An­ tireflexionsbeschichtung 20 oberhalb der Isolationsschicht IS und zu einem gewissen Teil im Kontaktloch KL. In einem dar­ auffolgenden Prozessschritt findet eine selektive Ätzung der Isolationsschicht IS mittels der Maske M0 statt, um die Bit­ leitungsgräben BG1, BG3 links bzw. rechts des Kontaktlochs KL zu bilden. Danach werden die Maske M0 und die Antireflexions­ beschichtung 20 in entsprechenden Ätzprozessen bzw. Lösungs­ prozessen entfernt. Damit werden drei Bitleitungsgräben BL1, BL2, BL3, erhalten, wobei einer der Bitleitungsgräben BL2 zwischen den Spacerbereichen 10' liegt und die anderen Bitleitungsbereiche BL1, BL3, in der Isolationsschicht IS be­ nachbart untergebracht sind.
In einem darauffolgenden Prozessschritt wird ganzflächig über der resultierenden Struktur Wolfram abgeschieden und danach chemisch-mechanischen Polierschritt derart entfernt, dass sich separate Bitleitungen BL1, BL2, BL3 bilden.
In Fig. 1d ist illustriert, dass bei dem chemisch- mechanischen Polierschritt auch die Oberfläche der Isolati­ onsschicht IS teilweise entfernt wird (gestrichelte Linie in Fig. 1). Dieser Abtrag der Oberfläche der Isolationsschicht IS und auch der Abtrag des oberen Bereichs der Spacerbereiche 10' führt dazu, dass beiderseits der mittleren Bitleitung BL2 die gesamte Dicke des Spacerbereichs 10' auf der Seitenwand des Kontaktlochs zur Verbesserung der lateralen Isolation zur Wirkung kommt, wie deutlich aus Fig. 1d entnehmbar. Somit ist ein Kurzschlussbereich BBS (vergleiche in Fig. 3) ver­ mieden, und die Bitleitung BL2 ist durch die oberflächigen Spacerbereiche 10' von den benachbarten Bitleitungen BL1, BL3 hinreichend isoliert, wobei der oberflächliche Isolationsbe­ reich in Fig. 1d mit BBI bezeichnet ist.
Fig. 2a-c zeigen schematische Darstellungen verschiedener Pro­ zeßschritte eines Herstellungsverfahren für eine integrierte DRAM-Schaltung in Silizium-Technologie als zweite Ausfüh­ rungsform der vorliegenden Erfindung.
Die zweite Ausführungsform, welche mit Bezug auf Fig. 2a-c beschrieben ist, unterscheidet sich von der ersten Ausfüh­ rungsform dadurch, dass keine Antireflexionsbeschichtung 20 (vergleiche mit Fig. 1b) verwendet wird.
Der Ausgangspunkt der zweiten Ausführungsform entspricht dem in Fig. 1a dargestellten Zustand. Anschließend daran wird die Fotolackmaske M0 direkt auf der CVD-SiO2-Spacerschicht 10 aufgebracht, wie in Fig. 2a illustriert. Die Dicke dieser CVD-SiO2-Spacerschicht 10 beträgt analog zur ersten Ausfüh­ rungsform circa 20 nm bis 70 nm.
In einem darauffolgenden Ätzschritt wird mittels der Maske M0 zunächst die Spacerschicht 10 und darauf folgend die darunter liegende Isolationsschicht IS in einem entsprechenden an­ isotropen Ätzprozess geätzt, wobei innerhalb des Kontaktlochs KL der Polysilizium-Kontaktstopfen PP als Ätzstopp wirkt. Dies führt zu dem in Fig. 2b gezeigten Prozessstadium. Dazu sei erwähnt, dass, wie in Fig. 2a gezeigt, ein Versatz der Maske M0 auftritt, dieser jedoch unkritisch ist, da die linke Seitenwand des Kontaktlochs KL, welcher in kritischer Lage zur späteren Bitleitung BL1 liegt, mit SiO2 bedeckt bleibt, da dieser Bereich mit dem Lack der Maske M0 geschützt ist.
Nach Entfernen der Maske M0 erhält man gemäß Fig. 2b eine Struktur, wobei sich Spacerbereiche 10' im oberen Bereich des Kontaktlochs KL befinden, von denen der linke Spacerbereich deutlich dicker als der rechte Spacerbereich ist. In einem darauffolgenden Prozessschritt erfolgt analog zur ersten Aus­ führungsform eine ganzflächige Abscheidung von Wolfram über der resultierenden Struktur und ein anschließendes chemisch- mechanisches Zurückpolieren des Wolfram, um die in Fig. 2c gezeigte Struktur zu erhalten, in der getrennte Bitleitungen BL1, BL2, BL3 in den entsprechenden Bitleitungsgräben BG1, BG2, BG3 vorliegen.
Der mit BBI bezeichnete Bereich ist auch hier unkritisch, denn die Bitleitung BL2 ist durch einen breiten Spacerbereich BBI von der Bitleitung BL1 getrennt und somit das Kurz­ schlussrisiko minimiert.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzug­ ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und, Weise modi­ fizierbar.
Insbesondere sind die Auswahl der Schichtmaterialien und die konkrete Schaltung nur beispielhaft und kann in vielerlei Art variiert werden.
Bezugszeichenliste
SS Schaltungsbereich
STI ST-Isolationsbereich
PP Kontaktstöpsel
IS Isolationsschicht
10
Spacerschicht
M0 Metallmaske
20
Antireflexionsbeschichtung
BL1, BL2, BL3 Bitleitungen
BBI isolierender Zwischenbereich
BBS kurzschließender Zwischenbereich
1
Halbleitersubstrat
KL Kontaktloch

Claims (12)

1. Herstellungsverfahren für eine integrierte Schaltung mit den Schritten:
Vorsehen einer Isolationsschicht (IS) auf der Oberfläche des Halbleitersubstrats (1) mit einem zu kontaktierenden Schal­ tungsbereich (SS);
Vorsehen eines Kontaktlochs (KL) in der Isolationsschicht (IS) zum Kontaktieren des Schaltungsbereichs (SS);
Vorsehen eines isolierenden Spacerbereichs (10') zumindest im oberen Bereich des Kontaktlochs (KL);
Vorsehen von mindestens drei Leitungsgräben (BG1; BG2; BG3) mittels einer Maske (M0), von denen ein erster Leitungs­ graben (BG1) benachbart zum Kontaktloch (KL), ein zweiter Leitungsgraben (BG2) durch das Kontaktloch (KL) und ein drit­ ter Leitungsgraben (BG3) benachbart zum Kontaktloch (KL) ver­ läuft, wobei der Spacerbereich (10') zwischen dem ersten und dem zweiten Leitungsgraben (BG1; BG2) und dem zweiten und dem dritten Leitungsgraben (BG2; BG3) belassen wird;
Auffüllen der Leitungsgräben (BG1; BG2; BG3) mit einem Lei­ tungsmaterial; und
chemisch-mechanisches Polieren des Leitungsmaterials zum Er­ zeugen dreier getrennter Leitungen (BL1; BL2; BL3).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im unteren Bereich des Kontaktlochs (KL) ein Kontaktstop­ fen (PP) aus einem leitenden Material vorgesehen wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Spacerbereich (10') durch Abscheiden und anisotropes Rückätzen einer isolierenden Spacerschicht (10) hergestellt wird, wodurch die Spacerschicht (10) nur an den Seitenwänden des Kontaktlochs (KL) belassen wird.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß nach dem Vorsehen des Spacerbereichs (10') eine Antire­ flexionsbeschichtung (20) auf der gesamten Struktur abge­ schieden wird, welche das Kontaktloch (KL) im wesentlichen auffüllt.
5. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß auf der Antireflexionsbeschichtung (20) die Maske (M0) für die Leitungsgräben (BG1; BG2; BG3) aufgebracht wird; der erste und dritte Leitungsgraben (BG1; BG3) nach Entfernen der darüberliegenden Antireflexionsbeschichtung (20) unter Ver­ wendung der Maske (M0) in die Isolationsschicht (IS) geätzt werden; und der zweite Leitungsgraben (BG2) unter Verwendung der Maske (M0) und nach Entfernen der Antireflexionsbeschich­ tung (20) aus dem oberen Bereich des Kontaktlochs (KL) gebil­ det wird.
6. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine isolierende Spacerschicht (10) über der Struktur ab­ geschieden wird und auf der isolierenden Spacerschicht (10) die Maske (M0) für die Leitungsgräben (BG1; BG2; BG3) aufge­ bracht wird; der erste, zweite und dritte Leitungsgraben (BG1; BG2; BG3) nach Entfernen der darüberliegenden isolie­ renden Spacerschicht (10) unter Verwendung der Maske (M0) in die Isolationsschicht (IS) geätzt werden, wobei gleichzeitig die isolierende Spacerschicht (10) zumindest teilweise aus dem Kontaktloch (KL) beim Bilden des zweiten Leitungsgrabens (BL2) entfernt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Leitungsgräben (BG1; BG2; BG3) einen Abstand und eine Breite aufweisen, die der minimalen Strukturbreite ent­ spricht.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Schaltungsbereich (SS) von STI-Gräben (STI) umgeben ist.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Leitungsmaterial Wolfram ist.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß beim chemisch-mechanischen Polieren der obere Bereich des Spacerbereichs (10') entfernt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Spacerbereiche (10') aus CVD-Siliziumdioxid herge­ stellt werden.
12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Leitungen (BL1; BL2; BL3) Bitleitungen einer inte­ grierten Speicherschaltung sind.
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