DE10059836A1 - Structuring dielectric layer used in semiconductor industry comprises preparing substrate consisting of dielectric layer and mask, and etching dielectric layer - Google Patents

Structuring dielectric layer used in semiconductor industry comprises preparing substrate consisting of dielectric layer and mask, and etching dielectric layer

Info

Publication number
DE10059836A1
DE10059836A1 DE2000159836 DE10059836A DE10059836A1 DE 10059836 A1 DE10059836 A1 DE 10059836A1 DE 2000159836 DE2000159836 DE 2000159836 DE 10059836 A DE10059836 A DE 10059836A DE 10059836 A1 DE10059836 A1 DE 10059836A1
Authority
DE
Germany
Prior art keywords
dielectric layer
mask
etching
etching gas
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE2000159836
Other languages
German (de)
Inventor
Rene Tews
Gregoire Grandremy
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2000159836 priority Critical patent/DE10059836A1/en
Publication of DE10059836A1 publication Critical patent/DE10059836A1/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

Structuring a dielectric layer comprises preparing a substrate consisting of a dielectric layer (30) and a mask (32); etching the dielectric layer in regions covered by the mask using a plasma produced from a first etching gas to a first depth; and etching the dielectric layer using a plasma produced from a second etching gas to a second depth. Preferred Features: The dielectric layer is made from silicon oxide, silicon nitride and carbon-doped silicon oxide. The first etching gas is made from CxHyFz (where: x = 1-5; y = 0-11; and z = 1-12), preferably CHF3. The second etching gas is made from CxHyFz (where: x = 1-5; y = 0-11; and z = 1-12), preferably CHF3 or CF4.

Description

Die Erfindung betrifft ein Verfahren zum Strukturieren von dielektrischen Schichten.The invention relates to a method for structuring of dielectric layers.

In der Halbleitertechnologie spielen photolithographische Verfahren zur Erzeugung integrierter Schaltungen auf einem Halbleitersubstrat eine zentrale Rolle. Dabei wird eine strahlungsempfindliche Resistschicht auf der Oberfläche einer zu strukturierenden Schicht eines Substrats aufgebracht und in ausgesuchten Bereichen mit einer geeigneten Strahlung belichtet. Anschließend werden entweder nur die bestrahlten oder unbestrahlten Bereiche der Photoresistschicht durch einen oder mehrere geeignete Prozessschritte von dem Substrat entfernt. Das so in der Photoresistschicht erzeugte Muster entspricht dem Muster, das in einer anschließenden Ätzung in die unter der Photoresistschicht liegende, zu strukturierende Substratschicht übertragen werden soll. Während der Ätzung dient die entwickelte Photoresistschicht als Maske, die einen Materialabtrag in den durch sie abgedeckten Bereichen der Substratschicht verhindert. Nach dem strukturierenden Prozessschritt wird die Photoresistmaske wieder entfernt, die somit nicht Bestandteil der integrierten Schaltung wird.Play in semiconductor technology photolithographic process for producing integrated Circuits on a semiconductor substrate play a central role. A radiation-sensitive resist layer is thereby on the Surface of a layer of a substrate to be structured applied and in selected areas with a exposed to suitable radiation. Then either only the irradiated or unirradiated areas of the Photoresist layer by one or more suitable Process steps removed from the substrate. That in the Pattern created photoresist layer corresponds to the pattern that in a subsequent etching into the under the Photoresist layer to be structured Substrate layer is to be transferred. During the etching the developed photoresist layer serves as a mask that one Removal of material in the areas covered by it Prevents substrate layer. According to the structuring Process step, the photoresist mask is removed again thus does not become part of the integrated circuit.

Ein typisches lithographisches Strukturierungsverfahren ist in den Fig. 1a bis 1d am Beispiel des Aufbaus von Leiterbahnebenen in Halbleiterbauelementen, wie beispielweise DRAM, embedded DRAM, oder Logikbauelementen, dargestellt. Die Fig. 1a bis 1d zeigen schematisch einen typischen Prozessablauf zur Herstellung einer Wolfram- Metallisierungsebene mittels der Damascene-Technik. Auf einer isolierenden Schicht (10), beispielsweise Siliziumoxid, wird durch einen Lithographieprozess eine Lackmaske (16) aufgebracht (Fig. 1a). In dem in den Fig. 1a bis 1d dargestellten Verfahren besteht die Lackmaske aus einer Antireflektionschicht (12) und einer über dieser liegenden Photoresistschicht (14). Um die heutzutage geforderten Strukturgrößen bei der Strukturierung der Photoresistschicht (14) zu erreichen, wird diese üblicherweise mit Strahlung aus dem DUV-Wellenlängenbereich (deep-ultra-violett) belichtet. Die Verwendung von Antireflektionsschichten (ARC, anti reflective coating) verbessert die Qualität der entwickelten Lackmaske, indem störende Streu- und Interferenzeffekte während der Belichtung in der Lackmaske unterdrückt werden. Die belichtete Photoresistschicht wird anschließend entwickelt und die Antireflektionsschicht in den nach der Entwicklung freiliegenden Bereichen durch ein Ätzverfahren entfernt. Die so in der Lackmaske erzeugte Struktur wird anschließend durch einen Trockenätzprozeß, beispielsweise durch reaktives Ionenätzen (RIE, reactive ion etching), in die isolierende Schicht übertragen (Fig. 1b). Durch diese Ätzung werden nicht nur die gewünschten Strukturen, z. B. Leitergräben, in die isolierende Schicht geätzt, sondern auch die Lackmaske teilweise erodiert.A typical lithographic structuring method is shown in FIGS. 1a to 1d using the example of the construction of interconnect levels in semiconductor components, such as DRAM, embedded DRAM, or logic components. Figs. 1a to 1d schematically show a typical process flow for forming a tungsten metallization by means of the damascene technique. A lacquer mask ( 16 ) is applied to an insulating layer ( 10 ), for example silicon oxide, by means of a lithography process ( FIG. 1a). In the method shown in FIGS. 1a to 1d, the resist mask consists of an antireflection layer ( 12 ) and a photoresist layer ( 14 ) lying above it. In order to achieve the structure sizes required today when structuring the photoresist layer ( 14 ), it is usually exposed to radiation from the DUV wavelength range (deep-ultra-violet). The use of anti-reflective coatings (ARC, anti reflective coating) improves the quality of the developed resist mask by suppressing disturbing scatter and interference effects during the exposure in the resist mask. The exposed photoresist layer is then developed and the anti-reflective layer in the areas exposed after development is removed by an etching process. The structure thus produced in the resist mask is then transferred into the insulating layer by a dry etching process, for example by reactive ion etching (RIE, reactive ion etching) ( FIG. 1b). This etching not only the desired structures, eg. B. conductor trenches, etched in the insulating layer, but also partially eroded the resist mask.

Anschließend wird in einigen Zwischenschritten die erodierte Lackmaske von der isolierenden Schicht (10) entfernt und die Oberfläche der isolierenden Schicht (10) für einen Abscheidungsprozess vorbereitet. Dann wird in einem CVD-Prozeß (chemical vapor deposition) ganzflächig Wolfram auf der strukturierten Oberfläche der isolierenden Schicht (10) abgeschieden (Fig. 1c). Abschließend wird die abgeschiedene Metallschicht (18) durch chemisch-mechanisches- Polieren (CMP, Chemical mechanical polish) teilweise wieder abgetragen. Bei dem Polieren wird ein Teil der isolierenden Schicht (10) mit abgetragen (oxide touch up). In Fig. 1d ist die fertig strukturierte Metallisierungsebene dargestellt, in der die Leiterbahnen (20) entlang den durch die Ätzung erzeugten Gräben verlaufen.The eroded paint mask is then removed from the insulating layer ( 10 ) in a few intermediate steps and the surface of the insulating layer ( 10 ) is prepared for a deposition process. Then, in a CVD process (chemical vapor deposition), tungsten is deposited over the entire surface of the structured surface of the insulating layer ( 10 ) ( FIG. 1c). Finally, the deposited metal layer ( 18 ) is partially removed again by chemical mechanical polishing (CMP, Chemical mechanical polish). Part of the insulating layer ( 10 ) is also removed during polishing (oxide touch up). In Fig. 1d the completed structured metallization is shown in the run, the conductor tracks (20) along the generated by the etching trenches.

Mit der immer höher werdenden Integrationsdichte von Halbleiterschaltungen werden auch die Anforderungen an die Lithographiemasken und den Ätzprozeß zunehmend anspruchsvoller. Gefordert werden Verfahren, mit denen immer kleinere kritische Dimensionen sowie immer höhere Aspektverhältnisse verwirklicht werden können. Die Verringerung der kritischen Dimension, d. h. der kleinsten noch erzeugbaren Strukturabmessung, sowie die Steigerung des Aspektverhältnisses, d. h. das Verhältnis der vertikalen zur horizontalen Ausdehnung einer zu ätzenden Struktur, in lithographischen Strukturierungsprozessen sind Gegenstand ständiger Forschung.With the ever increasing integration density of Semiconductor circuits will also meet the requirements Lithography masks and the etching process increasingly demanding. Processes are always required smaller critical dimensions as well as ever higher ones Aspect relationships can be realized. The Reduction of the critical dimension, d. H. the smallest structural dimension that can still be generated, and the increase in the Aspect ratio, d. H. the ratio of the vertical to the horizontal extent of a structure to be etched, in lithographic structuring processes are the subject constant research.

Von besonderer Bedeutung ist die weitere Reduktion der kritischen Dimensionen bei der Ätzung von Leiterbahnen in Metallisierungsebenen. Mit der zunehmenden Leiterbahndichte, als Folge der steigenden Integrationsdichte der Halbleiterbauelemente, vergrößern sich die Koppelkapazitäten zwischen den Leiterbahnen. Um diesem Effekt entgegen zu wirken, müssen schmalere Leiterbahnen erzeugt werden, da so bei gleichbleibender Leiterbahndichte die Abstände zwischen den einzelnen Leiterbahnen zunehmen. Mit zunehmenden Abstand der Leiterbahnen untereinander werden die Koppelkapazitäten verringert. Auf diese Weise können z. B. die Koppelkapazitäten von Bitlines verringert werden und so in der trench-DRAM Technologie die Anforderungen an die trench-Kapazitäten weiter reduziert werden. Darüber hinaus vereinfachen schmale Leiterbahnen auch die zu ihrer Strukturierung eingesetzten chemisch-mechanischen Polierverfahren. Hier wirken sich die breiteren Oxidstege zwischen den Leiterbahnen positiv aus.The further reduction of the critical dimensions when etching conductor tracks in Metallization. With the increasing conductor density, as a result of the increasing integration density of the Semiconductor components, the coupling capacities increase between the conductor tracks. To counter this effect narrow conductor tracks have to be created, because of this with the same conductor density the distances between the individual conductor tracks increase. With increasing distance the interconnect capacities become the coupling capacities reduced. In this way, e.g. B. the coupling capacities be reduced by bitlines and so in the trench DRAM Technology the requirements for the trench capacities  can be further reduced. They also simplify narrow Conductors also used for their structuring chemical-mechanical polishing process. This is where they work wider oxide bars between the conductor tracks positive.

Zur Verringerung der kritischen Dimension in litographischen Prozessen werden verschiedene Ansätze verfolgt. Beispielsweise wird versucht, Photolacke zu entwickeln, die für die Belichtung mit besonders kurzwelliger Strahlung geeignet sind. Die Wellenlänge des zur Bestrahlung der Photoresistschicht verwendeten Lichtes bestimmt unmittelbar die minimale Größe einer Struktur, die in der Photoresistschicht noch aufgelöst werden kann. Je kurzwelliger das zur Bestrahlung eingesetzte Licht ist, um so feiner kann die Photoresistmaske strukturiert werden. Weiterhin wird versucht, effektivere Antireflektionsschichten zu entwickeln, um auf diese Weise die Qualität der Strukturübertragung von der Lithographiemaske in die Lackmaske weiter zu verbessern.To reduce the critical dimension in litographic processes are different approaches tracked. For example, attempts are being made to apply photoresists develop that for exposure with particularly short-wave Radiation are suitable. The wavelength of the radiation the light used in the photoresist layer immediately the minimum size of a structure in the Photoresist layer can still be resolved. ever shortwave the light used for the irradiation is so the photoresist mask can be structured more precisely. It is also trying to use more effective anti-reflective coatings to develop in this way the quality of Structure transfer from the lithography mask to the To further improve the paint mask.

Ein wesentlicher Nachteil der bisher genannten Ansätze liegt allerdings darin, dass die kritische Dimension der zu ätzenden Struktur durch die Belichtung der Photoresistschicht begrenzt wird. Kleinere Strukturen als die, die durch die Belichtung in der Photoresistschicht noch aufgelöst werden können, können anschließend nicht in die zu strukturierende Schicht geätzt werden.A major disadvantage of the approaches mentioned so far However, lies in the fact that the critical dimension of the corrosive structure by the exposure of the photoresist layer is limited. Smaller structures than those created by the Exposure in the photoresist layer can still be resolved can, then can not in the to be structured Layer can be etched.

Ein Verfahren, das diesen Nachteil vermeidet, ist in der US-Patentschrift US-6,107,177 beschrieben. Gemäß diesem Verfahren wird eine Lackmaske, die aus einer Photoresistschicht und einer darunterliegenden Antireflexionsschicht besteht, in einem ersten Schritt durch eine Lithographiemaske strukturbelichtet. Anschließend wird die Photoresistschicht entwickelt. Vor der Strukturierung der Antireflektionsschicht wird die entwickelte Photoresistschicht einer Silylierungsreaktion unterzogen. Durch die Silylierungsreaktion wird auf der Oberfläche und den Flanken der Photoresistschicht ein die Maske verbreitender Film erzeugt, dessen Dicke durch die Dauer der Silylierungsreaktion gesteuert werden kann. Dieser Film erhöht zum einen die Beständigkeit des Photoresist in den folgenden Ätzprozessen, zum anderen kann durch die nachträgliche Abscheidung des Films auf den Resistflanken die durch die Maske vorgegeben kritische Dimension weiter verringert werden.A method that avoids this disadvantage is in the U.S. Patent 6,107,177. According to this Process is a paint mask that consists of a Photoresist layer and an underlying Antireflection coating consists in a first step  structurally exposed a lithography mask. Then will developed the photoresist layer. Before structuring the The anti-reflective layer is developed Photoresist layer subjected to a silylation reaction. Due to the silylation reaction on the surface and a mask on the flanks of the photoresist layer spreading film, the thickness of which is determined by the duration of the Silylation reaction can be controlled. This movie on the one hand increases the resistance of the photoresist in the following etching processes, on the other hand by the subsequent deposition of the film on the resist flanks critical dimension given by the mask be reduced.

Allerdings setzt dieses Verfahren die Verwendung von Photolacken voraus, die gegenüber der Silylierungsreaktion kompatibel sind. Darüber kann die Silylierungsreaktion als weiterer Prozessschritt das Gesamtprozessfenster des Prozesses zusätzlich verringern. Weiterhin bedingt der zusätzliche Reaktionsschritt einen zusätzlichen apparativen und zeitlichen Aufwand, sowie zusätzliche Kosten.However, this method requires the use of Photoresists ahead of the silylation reaction are compatible. The silylation reaction can also be used as further process step the overall process window of the Reduce process further. Furthermore, the additional reaction step an additional apparatus and time, as well as additional costs.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Strukturierung einer dielektrischen Schicht bereitzustellen, welches die oben beschriebenen Nachteile verringert bzw. ganz vermeidet. Insbesondere ist es die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem auf einfache Weise Strukturen mit sublithographischen kritischen Dimensionen in einer dielektrischen Schicht erzeugt werden können.The present invention is therefore based on the object based on a method for structuring a provide dielectric layer which the above described disadvantages reduced or avoided entirely. In particular, it is the object of the present invention to provide a method with which in a simple manner Structures with sublithographic critical dimensions in a dielectric layer can be produced.

Diese Aufgabe wird von dem Verfahren zum Strukturieren dielektrischer Schichten gemäß dem Patentanspruch 1 und dem Verfahren zur Strukturierung einer elektrisch leitfähigen Schicht gemäß Patentanspruch 10 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.This task is performed by the structuring process dielectric layers according to claim 1 and  Process for structuring an electrically conductive Layer solved according to claim 10. More beneficial Embodiments, configurations and aspects of present invention result from the dependent Claims, the description and the accompanying Drawings.

Erfindungsgemäß wird ein Verfahren zum Strukturieren einer dielektrischen Schicht bereitgestellt, das die folgenden Schritte umfaßt: Ein Substrat, das eine dielektrische Schicht und eine auf der dielektrischen Schicht aufgebrachte, die dielektrische Schicht in Teilbereichen abdeckende, Horizontalbereiche und Flankenbereiche umfassende Maske umfaßt, wird bereitgestellt. Die dielektrische Schicht wird während eines ersten Zeitraums in ihren von der Maske nicht abgedeckten Bereichen durch ein Plasma, das aus einem ersten Ätzgas erzeugt wird, bis zu einer ersten Tiefe geätzt. Dabei bilden sich in den geätzen Bereichen der dielektrischen Schicht Ätzflanken aus. Während des ersten Zeitraums sind das Ätzgas und das Plasma so gewählt, dass sich ein polymeres Material zumindest auf den Flankenbereichen der Maske und auf den Ätzflanken der dielektrischen Schicht abscheidet. Die dielektrische Schicht wird während eines zweiten, Zeitraums, in den Bereichen der dielektrischen Schicht, die nicht von der Maske und dem während des ersten Zeitraums abgeschiedenen polymeren Material abgedeckt sind, durch ein Plasma, das aus einem zweiten Ätzgas erzeugt wird, bis zu einer zweiten Tiefe geätzt. Dabei sind das Ätzgas und das Plasma so gewählt, dass die Ätzung im wesentlichen ohne eine Abscheidung von polymeren Material auf der dielektrischen Schicht oder dem während des ersten Zeitraums abgeschiedenen polymeren Material erfolgt. According to the invention, a method for structuring a dielectric layer provided that the comprises the following steps: a substrate containing a dielectric layer and one on the dielectric layer applied, the dielectric layer in partial areas covering horizontal areas and flank areas Mask is provided. The dielectric layer will be in their off the mask for a first period areas not covered by a plasma coming from a first etching gas is generated, etched to a first depth. Thereby form in the etched areas of the dielectric Layer of etching edges. During the first period they are Etching gas and the plasma chosen so that a polymer Material at least on the flank areas of the mask and on deposits the etching edges of the dielectric layer. The dielectric layer is during a second, period, in the areas of the dielectric layer that are not of the mask and the one deposited during the first period polymeric material are covered by a plasma that is made up of a second etching gas is generated to a second depth etched. The etching gas and the plasma are selected such that the etching essentially without deposition of polymeric material on the dielectric layer or the polymers deposited during the first period Material is done.  

Unter den Begriff "Maske" fallen im Rahmen der vorliegenden Erfindung Lackmasken sowie Hartmasken. Als Lackmasken können dabei alle für lithographische Strukturierungsprozesse einsetzbaren Maskentypen verwendet werden. Solche Lackmaske sind dem Fachmann bekannt. Besonders bevorzugt sind Lackmasken, die mit besonders kurzwelliger Strahlung strukturbelichtet werden können. Die Lackmasken können einlagig oder mehrlagig sein. Besonders bevorzugt ist die Verwendung von zumindest zweilagigen Lackmasken, die optional eine Antireflektionsschicht umfassen. Geeignet sind z. B. Antireflexionsschichten, die von der Firma Brewster unter der Bezeichnung DUV30 kommerziell angeboten werden.The term "mask" in the context of present invention paint masks and hard masks. As Paint masks can all be used for lithographic Structuring processes used mask types used become. Such paint mask are known to the person skilled in the art. Especially paint masks with a particularly short wave are preferred Radiation can be exposed to structure. The paint masks can be single or multi-layer. Is particularly preferred the use of at least two-layer paint masks that optionally include an anti-reflective layer. Are suitable z. B. antireflection coatings by Brewster are commercially available under the name DUV30.

Als Hartmasken kommen Schichten aus allen gängigen Hartmaskenmaterialien in Frage. Solche Materialien sind z. B. Silizium oder Siliziumnitrid. Die Hartmasken können ebenfalls ein- oder mehrlagig aufgebaut sein.Layers of all common come as hard masks Hard mask materials in question. Such materials are e.g. B. Silicon or silicon nitride. The hard masks can also be constructed in one or more layers.

Unter dem Begriff "Horizontalbereiche" sind im Rahmen der vorliegenden Erfindung die Bereiche einer entwickelten bzw. strukturierten Maske zu verstehen, deren Oberfläche im wesentlichen horizontal, d. h. im wesentlichen parallel zu der Oberfläche der dielektrischen Schicht, verläuft. Im Gegensatz dazu umfaßt der Begriff "Flankenbereiche" die Bereiche der entwickelten bzw. strukturierten Maske, deren Oberfläche im wesentlichen vertikal zu der Oberfläche der dielektrischen Schicht verläuft. Durch die Flankenbereiche der Maske wird die in der Maske erzeugte Struktur definiert.Under the term "horizontal areas" are in the frame the areas of the present invention developed or structured mask to understand, whose surface in essentially horizontal, d. H. essentially parallel to that Surface of the dielectric layer. In contrast the term "flank areas" includes the areas of developed or structured mask, the surface of which in substantially vertical to the surface of the dielectric Layer runs. Through the flank areas of the mask defines the structure created in the mask.

Unter dem Begriff "Ätzflanken" sind im Rahmen der vorliegenden Erfindung die Flankenbereiche der durch die erste Ätzung in die dielektrische Schicht übertragenen Struktur zu verstehen. Der Neigungswinkel der Ätzflanken, bezogen auf die ungeätzte Oberfläche der dielektrischen Schicht unter den Horizontalbereichen der Maske, ist flacher als der Neigungswinkel der Flankenbereiche der ursprünglich strukturierten Maske, bezogen auf die Oberfläche der ungeätzten dielektrischen Schicht.Under the term "etching edges" are within the present invention the flank areas by the first etching transferred into the dielectric layer Understand structure. The angle of inclination of the etching edges,  based on the unetched surface of the dielectric Layer under the horizontal areas of the mask is flatter than the angle of inclination of the flank areas of the original structured mask, based on the surface of the unetched dielectric layer.

Ohne sich darauf festlegen zu wollen, wird vermutet, dass das im ersten Zeitraum abgeschiedene polymere Material im wesentlichen nur aus Bestandteilen des Ätzgases aufgebaut ist. Es ist allerdings nicht ausgeschlossen, dass das polymere Material einen geringfügigen Anteil von aus dem Maskenmaterial oder dem geätzen dielektrischen Material stammenden Bestandteilen aufweist. Diese Materialien können sowohl in das polymere Material eingebaut oder nur durch das polymere Material eingeschlossen werden.Without wishing to commit to it, it is assumed that the polymeric material deposited in the first period built up essentially only from components of the etching gas is. However, it is not excluded that that polymeric material a minor proportion of from the Mask material or the etched dielectric material has originating components. These materials can both built into the polymeric material or only through that polymeric material are included.

Bei diesem erfindungsgemäßen Verfahren werden die Ätzbedingungen während des ersten Zeitraums so gewählt, dass die dielektrische Schicht in den Bereichen, die nicht durch die Maske abgedeckt sind, geätzt wird. Während der Ätzung der dielektrischen Schicht scheidet sich auf den Flankenbereichen der Maske ein polymeres Material ab. Zusätzlich scheidet sich das polymere Material aber auch auf den Ätzflanken der in der dielektrischen Schicht erzeugten Struktur, z. B. Leitergräben, ab. Bei dieser Abscheidung kann sich während des Zeitraums der Ätzung polymeres Material zu einer Schicht abscheiden, deren Schichtdicke im wesentlichen während des gesamten Zeitraums der Ätzung anwächst.In this method according to the invention, the Etching conditions selected during the first period so that the dielectric layer in the areas that are not through the mask is covered, is etched. During the etching of the dielectric layer separates on the flank areas a polymeric material from the mask. In addition, divorces the polymeric material but also on the etching edges of the in the dielectric layer generated structure, e.g. B. ladder trenches, from. This deposition can occur during the period deposit the etching polymer material into a layer, their layer thickness essentially throughout Period of the etching increases.

Dadurch können die nicht durch die Maske abgedeckten Bereiche der dielektrischen Schicht während des ersten Zeitraums weiter verengt werden, bzw. die Maske kann verbreitert werden. Aufgrund der mit der Ätzung einhergehenden Polymerabscheidung können die Ätzflanken flacheren Flankenwinkel als die Flanken der Maske aufweisen. Das auf den Flankenbereichen der Maske und den Ätzflanken abgeschiedene polymere Material kann die die darunterliegenden Bereiche der dielektrische Schicht während des zweiten Zeitraums vor einem weiteren Materialabtrag schützen. Dadurch können in dem zweiten Zeitraum Strukturen mit geringeren als den durch die Lithographiemaske vorgegebenen kritischen Dimensionen geätzt werden. Durch die Steuerung der Abscheidungsrate des polymeren Materials während des ersten Zeitraums kann der Flankenwinkel der Ätzflanken variiert werden. Dadurch ist es möglich, durch die Variation der Ätzbedingungen, gezielt Einfluß auf die Abmessungen der im zweiten Zeitraum geätzen Struktur zu nehmen.This allows those not covered by the mask Areas of the dielectric layer during the first Period can be narrowed further, or the mask can be widened. Because of the etching  accompanying polymer deposition can cause the etching flanks have flatter flank angles than the flanks of the mask. That on the flank areas of the mask and the etching flanks deposited polymeric material can die die underlying areas of the dielectric layer during the second period before further material removal protect. This allows structures in the second period with less than that through the lithography mask predetermined critical dimensions are etched. Through the Control the rate of deposition of the polymeric material During the first period, the flank angle of the Etching edges can be varied. This makes it possible to go through the Varying the etching conditions, specifically influencing the Dimensions of the structure etched in the second period to take.

Durch die erfindungsgemäße Prozessführung wird es möglich, Strukturen mit sublithographischen Abmessungen in eine dielektrische Schicht zu ätzen. Auf zusätzliche Prozessschritte, durch die die Maske nachträglich modifiziert wird, kann verzichtet werden. Insbesondere ist es nicht nötig, eine Photoresistschicht nach der Entwicklung und vor der Öffnung der Antireflektionsschicht durch eine zusätliche Reaktion, z. B. eine Silylierungsreaktion, zu modifizieren.The process control according to the invention makes it possible structures with sublithographic dimensions in to etch a dielectric layer. On additional Process steps through which the mask is subsequently modified can be dispensed with. In particular, it is not necessary, a layer of photoresist after development and before the opening of the anti-reflective layer by an additional Reaction, e.g. B. to modify a silylation reaction.

Das erfindungsgemäße Verfahren ist an keine besondere Plasmaätzmethode gebunden. Eine besonders vorteilhafte Plasmaätztechnik ist reaktives Ionenätzen (RIE). Das erfindungsgemäße Verfahren kann dabei in Standard-MDP- (medium density-plasma) bzw. HDP(high-density-plasma)- Ätzanlagen durchgeführt werden. The method according to the invention is not a special one Bound plasma etching method. A particularly beneficial one Plasma etching technology is reactive ion etching (RIE). The The method according to the invention can be used in standard MDP (medium density plasma) or HDP (high density plasma) - Etching systems are carried out.  

Das Plasmaätzen, vorzugsweise das reaktive Ionenätzen, kann dabei in einem oder in beiden Ätzschritten magnetisch unterstützt (MERIE) werden. Darüber hinaus können aber auch andere chemisch-physikalische Trockenätztechniken zum Einsatz kommen. Diese Techniken sind dem Fachmann ebenfalls bekannt und können z. B. anodisch gekoppeltes Plasmaätzen im Parallelplattenreaktor oder Trioden reaktives Ionenätzen (TRIE) sein.Plasma etching, preferably reactive ion etching, can be magnetic in one or both etching steps be supported (MERIE). Beyond that, too other chemical-physical dry etching techniques are used come. These techniques are also known to those skilled in the art and can e.g. B. anodically coupled plasma etching Parallel plate reactor or triode reactive ion etching (TRIE) be.

In einer vorteilhaften Variante des erfindungsgemäßen Verfahrens umfaßt das erste Ätzgas zumindest eine Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung der allgemeinen Formel CxHyFz, wobei x eine ganze Zahl von 1 bis 5, y eine ganze Zahl von 0 bis 11 und z eine ganze Zahl von 1 bis 12 ist. Besonders bevorzugt ist es, dass das erste Ätzgas CHF3 umfaßt Mit diesem Ätzgas kann eine besonders günstige Polymerabscheidung erreicht werden. Andere geeignete Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung sind z. B. C2F4, C2F6, C3HF5, C3F6, C4F8 oder C5F8.In an advantageous variant of the method according to the invention, the first etching gas comprises at least one fluorocarbon or fluorocarbon compound of the general formula C x H y F z , where x is an integer from 1 to 5, y is an integer from 0 to 11 and z is an integer is from 1 to 12. It is particularly preferred that the first etching gas comprises CHF 3. With this etching gas, a particularly favorable polymer deposition can be achieved. Other suitable fluorocarbon or fluorocarbon compounds are e.g. B. C 2 F 4 , C 2 F 6 , C 3 HF 5 , C 3 F 6 , C 4 F 8 or C 5 F 8 .

In einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens umfaßt das erste Ätzgas molekularen Stickstoff. Durch die Beimengung von N2 zu dem Ätzgas kann die Polymerbildung beeinflusst und weiter gesteigert werden. Die Verwendung von N2 in einem ersten Ätzgas, das CHF3 umfaßt, ist besonders bevorzugt.In a further preferred embodiment of the method according to the invention, the first etching gas comprises molecular nitrogen. The addition of N 2 to the etching gas can influence and further increase the polymer formation. The use of N 2 in a first etching gas comprising CHF 3 is particularly preferred.

In einer weiteren bevorzugten Variante der vorliegenden Erfindung umfaßt das zweite Ätzgas zumindest eine Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung der allgemeinen Formel CxHyFz, wobei x eine ganze Zahl von 1 bis 5, y eine ganze Zahl von 0 bis 11 und z eine ganze Zahl von 1 bis 12 ist. In a further preferred variant of the present invention, the second etching gas comprises at least one fluorocarbon or fluorocarbon compound of the general formula C x H y F z , where x is an integer from 1 to 5, y is an integer from 0 to 11 and z is an integer Number is from 1 to 12.

Besonders bevorzugt ist die Verwendung eines zweiten Ätzgases, das neben CF4 auch CHF3 umfaßt. Die Kombination dieser beiden Komponenten in dem zweiten Ätzgas ist besonders geeignet, um eine in diesem Schritt unerwünschte Polymerabscheidung in den zu ätzenden Bereichen möglichst zu verringern.It is particularly preferred to use a second etching gas which, in addition to CF 4, also comprises CHF 3 . The combination of these two components in the second etching gas is particularly suitable in order to reduce as much as possible an undesired polymer deposition in the areas to be etched in this step.

In einer weiteren vorteilhaften Variante des erfindungsgemäßen Verfahrens umfaßt erste Ätzgas und/oder das zweite Ätzgas ein Edelgas, vorzugsweise Ar. Das Edelgas wirkt in dem Äztgas als eine Sputter-Komponente und bewirkt einen Energieeintrag in das zu ätzende Material. Weiterhin dient das Edelgas als Verdünnungsgas, wodurch die Polymerabscheidung während der Ätzschritte ebenfalls beeinflußt werden kann.In a further advantageous variant of the The inventive method comprises first etching gas and / or that second etching gas an inert gas, preferably Ar. The noble gas works in the etching gas as a sputtering component and causes one Energy input into the material to be etched. Still serves the noble gas as the diluent gas, causing the Polymer deposition also during the etching steps can be influenced.

Die Mengenverhältnisse der jeweiligen Gaskomponenten zueinander werden durch die jeweils einzustellenden Gasflüsse gesteuert. Sie sind an die weiteren während des jeweiligen Ätzschritts herrschenden Prozessbedingungen anzupassen. Vorzugsweise wird während des ersten Zeitraums eine Edelgas- Gasflussrate, insbesondere eine Argon-Gasflussrate, von 70 bis 120 sccm, eine Fluorkohlenstoff- bzw. Fluorkohlenwasserstoff-Gasflussrate, insbesondere CHF3- Gasflussrate, von bis 70 und 100 sccm und - falls verwendet - eine Stickstoff-Gasflussrate von 10 bis 40 sccm eingestellt.The quantitative ratios of the respective gas components to one another are controlled by the gas flows to be set in each case. They have to be adapted to the other process conditions prevailing during the respective etching step. A noble gas gas flow rate, in particular an argon gas flow rate, of 70 to 120 sccm, a fluorocarbon or fluorocarbon gas flow rate, in particular CHF 3 - gas flow rate, of up to 70 and 100 sccm and - if used - are preferably used during the first period Nitrogen gas flow rate set from 10 to 40 sccm.

Während des zweiten Zeitraums wird vorzugsweise eine Edelgas-Gasflussrate, insbesondere eine Argon-Gasflussrate, von 100 bis 200 sccm und eine Fluorkohlenstoff- bzw. Fluorkohlenwasserstoff-Gasflussrate von 20 bis 50 sccm für jede dieser Spezies, insbesondere CF4 und CHF3, eingestellt. During the second period, an inert gas gas flow rate, in particular an argon gas flow rate, of 100 to 200 sccm and a fluorocarbon or fluorocarbon gas flow rate of 20 to 50 sccm are preferably set for each of these species, in particular CF 4 and CHF 3 .

Die während des ersten Zeitraums in den Plasmareaktor eingespeiste Leistung beträgt vorzugsweise zwischen 350 und 600 W, die Spannungsfrequenz vorzugsweise 13,56 Mhz oder 27,12 Mhz. Der Druck in dem Plasmareaktor wird während des ersten Zeitraums vorzugsweise zwischen 200 und 300 mTorr eingestellt. Wird das Ätzen während des ersten Zeitraums magnetisch unterstützt, werden vorzugsweise magnetische Flußdichten zwischen 40 bis 60 Gauss eingestellt.The during the first period in the plasma reactor power fed in is preferably between 350 and 600 W, the voltage frequency preferably 13.56 Mhz or 27.12 Mhz The pressure in the plasma reactor is during the first period preferably between 200 and 300 mTorr set. Will the etching during the first period magnetically supported, preferably magnetic Flux densities between 40 and 60 gauss are set.

Während des zweiten Zeitraums beträgt die den Plasmareaktor eingespeiste Leistung vorzugsweise zwischen 600 und 1000 W, die Spannungsfrequenz vorzugsweise 13,56 Mhz oder 27,12 Mhz. Der Druck in dem Plasmareaktor wird während des zweiten Zeitraums vorzugsweise zwischen 100 und 200 mTorr eingestellt. Wird das Ätzen während des zweiten Zeitraums magnetisch unterstützt, werden vorzugsweise magnetische Flußdichten zwischen 0 bis 20 Gauss eingestellt.During the second period, this is den Power fed to the plasma reactor preferably between 600 and 1000 W, the voltage frequency preferably 13.56 Mhz or 27.12 Mhz The pressure in the plasma reactor is preferably between 100 and 200 mTorr during the second period set. Will the etching during the second period magnetically supported, preferably magnetic Flux densities are set between 0 to 20 gauss.

In einer weiteren vorteilhaften Variante des erfindungsgemäßen Verfahrens ist die dielektrische Schicht (30) eine Siliziumoxidschicht. Alternativ kann die dielektrische Schicht aus jedem anderen in der Halbleitertechnik eingesetzen Material bestehen. Besonders bevorzugt sind weiterhin dielektrische Schichten aus Siliziumnitrid oder Kohlenstoff-dotiertem Siliziumoxid.In a further advantageous variant of the method according to the invention, the dielectric layer ( 30 ) is a silicon oxide layer. Alternatively, the dielectric layer can consist of any other material used in semiconductor technology. Dielectric layers made of silicon nitride or carbon-doped silicon oxide are also particularly preferred.

In einer weiteren vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens wird die Maske in einem dem zweiten Zeitraum nachgelagerten Schritt von der dielektrischen Schicht entfernt. Dadurch wird die durch die Ätzungen in der dielektrischen Schicht erzeugte Struktur freigelegt, und die Oberfläche der strukturierten dielektrischen Schicht kann für weitere Strukturierungsschritte vorbereitet werden.In a further advantageous embodiment of the inventive method, the mask in a second period downstream step from the dielectric layer removed. This will make the Etching structure produced in the dielectric layer exposed, and the surface of the textured  dielectric layer can be used for further Structuring steps are prepared.

Die vorliegende Erfindung umfaßt weiterhin ein Verfahren zur Strukturierung einer elektrisch leitfähigen Schicht, mit den folgenden Schritten: Ein Substrat umfassend eine gemäß dem erfindungsgemäßen Verfahren zur Strukturierung einer dielektrischen Schicht strukturierte dielektrische Schicht (30) wird bereitgestellt. Eine Schicht aus einem elektrisch leitfähigen Material (50) wird auf der dielektrischen Schicht (30) abgeschieden. Anschließend wird die Schicht des elektrisch leitenden Materials (50) und die dielektrische Schicht (30) durch chemisch-mechanisches Polieren zumindest bis zu der ersten Tiefe (46) des Ätzabtrags in dem ersten Zeitraum entfernt.The present invention further comprises a method for structuring an electrically conductive layer, comprising the following steps: A substrate comprising a dielectric layer ( 30 ) structured according to the method according to the invention for structuring a dielectric layer is provided. A layer of an electrically conductive material ( 50 ) is deposited on the dielectric layer ( 30 ). The layer of electrically conductive material ( 50 ) and the dielectric layer ( 30 ) are then removed by chemical mechanical polishing at least to the first depth ( 46 ) of the etching removal in the first period.

Für dieses erfindungsgemäße Verfahren kann jedes elektrisch leitende, Material, das zur Verwendung in Halbleiterbauelementen geeignet ist und durch chemisch- mechanisches Polieren strukturiert werden kann, abgeschieden werden. Besonders bevorzugt ist die Abscheidung von Materialien, die als Leiterbahnen in den Metallisierungsebenen von Halbleiterbauelementen verwendet werden, insbesondere Kupfer, Aluminium, Molybdän oder Wolfram.For this method according to the invention, any electrically conductive, material for use in Semiconductor components is suitable and by chemical mechanical polishing can be structured, deposited become. The deposition of is particularly preferred Materials used as conductor tracks in the Metallization levels used by semiconductor devices are, in particular copper, aluminum, molybdenum or Tungsten.

Das elektrisch leitfähige Material kann dabei durch jedes geeignete Abscheidungsverfahren, insbesondere chemischen Gasphasenabscheidungsverfahren (CVD), Sputterverfahren oder Elektroplattierung erfolgen. Solche Methoden sind dem Fachmann bekannt.The electrically conductive material can any suitable deposition process, in particular chemical vapor deposition (CVD), Sputtering or electroplating. Such Methods are known to the person skilled in the art.

Als chemisch-mechanisches Polierverfahren kann jedes für das jeweilig abzutragende Material geeignete chemisch-mechanische Polierverfahren eingesetzt werden. Solche Verfahren sind dem Fachmann bekannt.As a chemical-mechanical polishing process, any for the Suitable chemical-mechanical material to be removed  Polishing processes are used. Such procedures are the Known specialist.

Durch dieses erfindungsgemäße Verfahren wird in der dielektrischen Schicht eine Struktur aus einem elektrisch leitenden Material erzeugt, die kleinere kritische Dimensionen aufweist, als ursprünglich durch die Lithographiemaske, bzw. die Maske vorgegeben war.Through this inventive method in the dielectric layer a structure of an electrical creates conductive material, the smaller critical Has dimensions than originally due to the Lithography mask, or the mask was specified.

Die Erfindung wird nachfolgend anhand eines schematischen Ausführungsbeispiels und anhand von Figuren näher dargestellt. Es zeigen:The invention is based on a schematic embodiment and with reference to figures shown in more detail. Show it:

Fig. 1a bis 1d ein herkömmliches Verfahren zur Strukturierung von Leiterbahnen in einer dielektrischen Schicht, FIG. 1a to 1d, a conventional method for patterning of conductor tracks in a dielectric layer,

Fig. 2a bis 2e die Strukturierung von Leiterbahnen unter Verwendung des erfindungsgemäßen Verfahrens. FIGS. 2a to 2e, the structure of conductor tracks using the method according to the invention.

In dem in den Fig. 2a bis 2e dargestellten Verfahren werden mittels der Damascene-Technik Wolframleiterbahnen (52) in einer isolierenden Siliziumoxidschicht (30) strukturiert. Dabei wird, wie in dem bereits oben erläuterten und in den Fig. 1a bis 1d dargestellten, herkömmlichen Verfahren, von einer isolierenden Siliziumoxidschicht (30) ausgegangen, auf die strukturierte Lackmaske (32) aufgebracht wurde (Fig. 2a). Die Lackmaske besteht aus einer Antireflektionschicht (36) und einer über der Antireflektionsschicht liegenden Photoresistschicht (34). Die Photoresistschicht (34) wurde durch ein herkömmliches lithographisches Verfahren geöffnet. Anschließend wurde die darunterliegende Antireflektionsschicht (36) durch eine entsprechende Ätzung (z. B. N2/O2-RIE) strukturiert, wobei die Photoresistmaske (34) als Maske dient. Die Lackmaske (32) weist Horizontalbereiche (38) und Flankenbereiche (40) auf, durch welche die darunterliegende dielektrische Schicht abgedeckt und geschützt wird. Die dielektrische Schicht wird anschließend für einen ersten Zeitraum durch ein Plasma, das aus einem ersten Ätzgas erzeugt wird, geätzt. Durch die Ätzung erfährt die dielektrische Schicht einen Ätzabtrag, und es entsteht ein Graben, der einen Boden (44) bei einer ersten Tiefe (46) sowie Ätzflanken aufweist, die, verglichen zu den ursprünglichen Flankenbereichen (40) der Lackmaske (32), einen flacheren Winkel relativ zu der geschützten Oberfläche der Siliziumoxidschicht (30) bilden. Durch die Polymerabscheidung auf den Ätzflanken (42) und den Flankenbereichen der Lackmaske (40) wird die durch die ursprüngliche Lackmaske (32) vorgegebene Struktur verengt. Der Grad der Verengung kann durch die Dauer des ersten Zeitraums und die während des ersten Zeitraums eingestellte Polymerabscheidungsrate beeinflußt werden.In the method shown in FIGS. 2a to 2e, tungsten conductor tracks ( 52 ) are structured in an insulating silicon oxide layer ( 30 ) by means of the damascene technique. Here, as in the conventional method already explained above and shown in FIGS. 1a to 1d, an insulating silicon oxide layer ( 30 ) is assumed, onto which structured resist mask ( 32 ) has been applied ( FIG. 2a). The paint mask consists of an antireflection layer ( 36 ) and a photoresist layer ( 34 ) lying over the antireflection layer. The photoresist layer ( 34 ) was opened by a conventional lithographic process. Subsequently, the antireflection layer ( 36 ) underneath was structured by an appropriate etching (eg N 2 / O 2 RIE), the photoresist mask ( 34 ) serving as a mask. The paint mask ( 32 ) has horizontal areas ( 38 ) and flank areas ( 40 ), by means of which the underlying dielectric layer is covered and protected. The dielectric layer is then etched for a first period of time by a plasma generated from a first etching gas. The etching causes the dielectric layer to be etched away, and a trench is formed which has a bottom ( 44 ) at a first depth ( 46 ) and etching flanks which, compared to the original flank regions ( 40 ) of the resist mask ( 32 ), have one form a flatter angle relative to the protected surface of the silicon oxide layer ( 30 ). The structure deposited by the original paint mask ( 32 ) is narrowed by the polymer deposition on the etched flanks ( 42 ) and the flank areas of the paint mask ( 40 ). The degree of constriction can be affected by the duration of the first period and the polymer deposition rate set during the first period.

Anschließend wird die Siliziumoxidschicht (30) für einen zweiten Zeitraum einer zweiten Ätzung unterworfen. Dazu wird die Siliziumoxidschicht (30) einem Plasma, das aus einem zweiten Ätzgas erzeugt wird, ausgesetzt. Die Ätzbedingungen sind in diesem zweiten Ätzschritt so eingestellt, dass es zumindest innerhalb des geätzten Grabens zu keiner wesentlichen Polymerabscheidung kommt. Das während des ersten Zeitraums abgeschiedene polymere Material schützt die Siliziumoxidschicht (30) vor einem Ätzabtrag. Somit wird während des zweiten Zeitraums der Graben mit einer verminderten Breite bis zu einer zweiten Tiefe (48) in die Siliziumoxidschicht (30) geätzt (Fig. 2c). Da es bei dieser Ätzung zu keiner wesentlichen Polymerabscheidung in dem Grabenbereich kommt, sind die Flanken des Grabens in dem Bereich, der während des zweiten Zeitraums geätzt wird, wieder wesentlich steiler. Nachdem der Graben bis zu der vorgesehenen Tiefe (48) geätzt wurde, werden die Reste der Lackmaske (32) von der Siliziumoxidschicht (30) entfernt. Dies kann z. B. durch Veraschen der Lackmaske in einem O2- Plasma erfolgen.The silicon oxide layer ( 30 ) is then subjected to a second etching for a second period. For this purpose, the silicon oxide layer ( 30 ) is exposed to a plasma which is generated from a second etching gas. In this second etching step, the etching conditions are set such that there is no substantial polymer deposition, at least within the etched trench. The polymeric material deposited during the first period protects the silicon oxide layer ( 30 ) from etching. Thus, during the second period, the trench is etched into the silicon oxide layer ( 30 ) with a reduced width to a second depth ( 48 ) ( FIG. 2c). Since there is no significant polymer deposition in the trench region during this etching, the flanks of the trench are again significantly steeper in the region that is etched during the second period. After the trench has been etched to the intended depth ( 48 ), the remnants of the resist mask ( 32 ) are removed from the silicon oxide layer ( 30 ). This can e.g. B. by ashing the paint mask in an O 2 plasma.

Anschließend wird auf der strukturierten Siliziumoxidschicht (30), gegebenenenfalls nach einigen Zwischenschritten, wie z. B. der Reinigung der Oberfläche oder dem Aufbringen eines Liners aus Ti/TiN oder Ta/TaN, eine Wolframschicht (50) durch ein herkömmliches CVD-Verfahren abgeschieden. Dabei wird mindestens soviel Wolfram abgeschieden, dass die geätzten Leitergräben (52) vollständig aufgefüllt werden (Fig. 2d). Anschließend wird die Wolframschicht (50) und der obere Bereich der Siliziumoxidschicht (30) bis zu der ersten Tiefe (46) durch ein geeignetes chemisch-mechanisches Polierverfahren abgetragen. Ein solches CMP-Verfahren kann z. B. ein zweistufiges Verfahren sein. Die erste Stufe dient dabei im wesentlichen der Wolframabtragung. Dabei wird das über den Leitergräben liegende Wolframmetall sowie ein geringer Teil der Siliziumoxidschicht (30) abgetragen. Der zweite Schritt des CMP-Verfahrens ist hingegen im wesentlichen auf eine Abtragung des Siliziumoxids ausgelegt. Durch diesen sogenannten "oxide touch up"-Schritt werden die Siliziumoxidschicht (30) und die Leitergräben bis zu der während des ersten Zeitraums geätzten Tiefe (46) entfernt. Die verbleibenden Leitergräben (52) weisen dann im wesentlichen einheitliche, steile Flankenwinkel auf (Fig. 2e). Then is on the structured silicon oxide layer ( 30 ), optionally after a few intermediate steps, such as. B. cleaning the surface or applying a liner made of Ti / TiN or Ta / TaN, a tungsten layer ( 50 ) deposited by a conventional CVD process. At least so much tungsten is deposited that the etched conductor trenches ( 52 ) are completely filled ( FIG. 2d). The tungsten layer ( 50 ) and the upper region of the silicon oxide layer ( 30 ) are then removed down to the first depth ( 46 ) by a suitable chemical-mechanical polishing process. Such a CMP method can e.g. B. be a two-step process. The first stage essentially serves to remove tungsten. The tungsten metal lying above the conductor trenches and a small part of the silicon oxide layer ( 30 ) are removed. The second step of the CMP process, however, is essentially designed to remove the silicon oxide. This so-called "oxide touch up" step removes the silicon oxide layer ( 30 ) and the conductor trenches to the depth ( 46 ) etched during the first period. The remaining conductor trenches ( 52 ) then have essentially uniform, steep flank angles ( FIG. 2e).

Die Breite der so geschaffenen Leitergräben ist geringer als die ursprünglich durch die Lithographiemaske oder die Lackmaske (32) vorgegebenen Breite. Durch das Verfahren wird es somit möglich, gezielt Strukturen mit sublithographischen Dimensionen zu erzeugen. Dadurch wird eine deutliche Reduktion der Linienbreite der Leiterbahnen in den entsprechenden Metallisierungsebenen eines Halbleiterbauelements ermöglicht, was wiederum zu einer vorteilhaften Reduktion der Koppelkapazitäten der Leiterbahnen untereinander führt.The width of the conductor trenches thus created is smaller than the width originally specified by the lithography mask or the lacquer mask ( 32 ). The method thus makes it possible to specifically produce structures with sublithographic dimensions. This enables a clear reduction in the line width of the conductor tracks in the corresponding metallization levels of a semiconductor component, which in turn leads to an advantageous reduction in the coupling capacities of the conductor tracks to one another.

Ausführungsbeispiel 1Embodiment 1

Zum Strukturieren der Siliziumoxidschicht wurde eine Ätzkammer der Firma Applied Materials, Typ MxP+ oxide etch chamber (MERIES medium density plasma) verwendet.A was used to structure the silicon oxide layer Etching chamber from Applied Materials, type MxP + oxide etch chamber (MERIES medium density plasma) is used.

Während des ersten Ätzschritts werden Parameter aus folgenden Bereichen gewählt:
HF-Leistung: 350 bis 600 W
Frequenz: 13,56 Mhz; 27,12 Mhz
Druck: 200 bis 300 mTorr
Magnetfeld: 40 bis 60 Gauss
Ar-Gasflussrate: 70 bis 120 sccm
CHF3-Gasflußrate: 70 bis 100 sccm
N2-Gasflussrate: 10 bis 40 sccmDuring the first etching step, parameters are selected from the following areas:
RF power: 350 to 600 W.
Frequency: 13.56 MHz; 27.12 Mhz
Pressure: 200 to 300 mTorr
Magnetic field: 40 to 60 gauss
Ar gas flow rate: 70 to 120 sccm
CHF 3 gas flow rate: 70 to 100 sccm
N 2 gas flow rate: 10 to 40 sccm

Während des zweiten Ätzschritts werden Parameter aus folgenden Bereichen gewählt:
HF-Leistung: 600 bis 1000 W
Frequenz: 13,56 Mhz; 27,12 Mhz
Druck: 100 bis 200 mTorr
Magnetfeld: 0 bis 20 Gauss
Ar-Gasflussrate: 100 bis 200 sccm
CHF3-Gasflußrate: 20 bis 50 sccm
CF4-Gasflussrate: 20 bis 50 sccmDuring the second etching step, parameters are selected from the following areas:
RF power: 600 to 1000 W.
Frequency: 13.56 MHz; 27.12 Mhz
Pressure: 100 to 200 mTorr
Magnetic field: 0 to 20 gauss
Ar gas flow rate: 100 to 200 sccm
CHF 3 gas flow rate: 20 to 50 sccm
CF 4 gas flow rate: 20 to 50 sccm

Claims (13)

1. Verfahren zum Strukturieren einer dielektrischen Schicht umfassend die folgenden Schritte:
  • a) ein Substrat umfassend eine dielektrische Schicht (30) und eine auf der dielektrischen Schicht aufgebrachte, die dielektrische Schicht in Teilbereichen abdeckende, Horizontalbereiche (38) und Flankenbereiche (40) umfassende Maske (32) wird bereitgestellt,
  • b) die dielektrische Schicht (30) wird während eines ersten Zeitraums in ihren von der Maske (32) nicht abgedeckten Bereichen durch ein Plasma, das aus einem ersten Ätzgas erzeugt wird, bis zu einer ersten Tiefe (46) geätzt, wobei sich in den geätzen Bereichen der dielektrischen Schicht Ätzflanken (42) ausbilden und wobei das Ätzgas und das Plasma so gewählt sind, dass sich ein polymeres Material zumindest auf den Flankenbereichen (40) der Maske (32) und auf den Ätzflanken (42) der dielektrischen Schicht (30) abscheidet, und
  • c) die dielektrische Schicht (30) wird während eines zweiten Zeitraums, in den Bereichen, die nicht von der Maske und dem während des ersten Zeitraums abgeschiedenen polymeren Material abgedeckt sind, durch ein Plasma, das aus einem zweiten Ätzgas erzeugt wird, bis zu einer zweiten Tiefe (48) geätzt, wobei das Ätzgas und das Plasma so gewählt sind, dass die Ätzung im wesentlichen ohne eine Abscheidung von polymeren Material auf der dielektrischen Schicht (30) oder dem während des ersten Zeitraums abgeschiedenen polymeren Material erfolgt.
1. A method for structuring a dielectric layer comprising the following steps:
  • a) a substrate comprising a dielectric layer ( 30 ) and a mask ( 32 ) which is applied to the dielectric layer and covers the dielectric layer in partial areas, horizontal areas ( 38 ) and flank areas ( 40 ) is provided,
  • b) the dielectric layer ( 30 ) is etched in its areas not covered by the mask ( 32 ) by a plasma which is generated from a first etching gas to a first depth ( 46 ), wherein in the form etched areas of the dielectric layer etching flanks ( 42 ) and the etching gas and the plasma are selected such that a polymeric material is at least on the flank areas ( 40 ) of the mask ( 32 ) and on the etching flanks ( 42 ) of the dielectric layer ( 30 ) deposits, and
  • c) the dielectric layer ( 30 ) is covered by a plasma which is generated from a second etching gas during a second period, in the regions which are not covered by the mask and the polymer material deposited during the first period, up to one second depth ( 48 ), wherein the etching gas and the plasma are selected such that the etching takes place essentially without deposition of polymeric material on the dielectric layer ( 30 ) or the polymeric material deposited during the first period.
2. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass die dielektrische Schicht (30) aus einem Material ausgesucht aus der Gruppe umfassend Siliziumoxid, Siliziumnitrid und Kohlenstoff-dotiertes Siliziumoxid gebildet ist.2. The method according to claim 1, characterized in that the dielectric layer ( 30 ) is selected from a material selected from the group comprising silicon oxide, silicon nitride and carbon-doped silicon oxide. 3. Verfahren gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass das erste Ätzgas zumindest eine Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung der allgemeinen Formel CxHyFz umfaßt, wobei x eine ganze Zahl von 1 bis 5, y eine ganze Zahl von 0 bis 11 und z eine ganze Zahl von 1 bis 12 ist.3. The method according to claim 1 or 2, characterized in that the first etching gas comprises at least one fluorocarbon or fluorocarbon compound of the general formula C x H y F z , where x is an integer from 1 to 5, y is an integer from 0 to 11 and z is an integer from 1 to 12. 4. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das erste Ätzgas CHF3 umfaßt.4. The method according to any one of the preceding claims, characterized in that the first etching gas comprises CHF 3 . 5. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das zweite Ätzgas zumindest eine Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung der allgemeinen Formel CxHyFz umfaßt, wobei x eine ganze Zahl von 1 bis 5, y eine ganze Zahl von 0 bis 11 und z eine ganze Zahl von 1 bis 12 ist.5. The method according to any one of the preceding claims, characterized in that the second etching gas comprises at least one fluorocarbon or fluorocarbon compound of the general formula C x H y F z , where x is an integer from 1 to 5, y is an integer from 0 to 11 and z is an integer from 1 to 12. 6. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das zweite Ätzgas CF4 und CHF3 umfaßt.6. The method according to any one of the preceding claims, characterized in that the second etching gas comprises CF 4 and CHF 3 . 7. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das erste Ätzgas molekularen Stickstoff umfaßt.7. The method according to any one of the preceding claims, characterized in that the  first etching gas comprises molecular nitrogen. 8. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das erste Ätzgas und/oder das zweite Ätzgas ein Edelgas, vorzugsweise Ar, umfaßt.8. The method according to any one of the preceding claims, characterized in that the first etching gas and / or the second etching gas is an inert gas, preferably Ar. 9. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass
  • a) die Maske (32) in einem dem zweiten Zeitraum nachgelagerten Schritt von der dielektrischen Schicht (30) entfernt wird.
9. The method according to any one of the preceding claims, characterized in that
  • a) the mask ( 32 ) is removed from the dielectric layer ( 30 ) in a step subsequent to the second period.
10. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Maske eine Lackmaske ist.10. The method according to any one of the preceding claims, characterized in that the Mask is a paint mask. 11. Verfahren gemäß Anspruch 10, dadurch gekennzeichnet, dass die Lackmaske zumindest zweilagig ist.11. The method according to claim 10, characterized in that the Paint mask is at least two layers. 12. Verfahren gemäß Anspruch 11, dadurch gekennzeichnet, dass die Lackmaske eine Antireflektionschicht umfaßt.12. The method according to claim 11, characterized in that the Paint mask comprises an anti-reflection layer. 13. Verfahren zur Strukturierung einer elektrisch leitfähigen Schicht, umfassend die Schritte:
  • a) ein Substrat umfassend eine gemäß einem der Ansprüchen 1 bis 12 strukturierte dielektrische Schicht (30) wird bereitgestellt,
  • b) eine Schicht aus einem elektrisch leitfähigen Material (50) wird auf der dielektrischen Schicht (30) abgeschieden, und
  • c) die Schicht des elektrisch leitenden Materials (50) und die dielektrische Schicht (30) wird durch chemisch- mechanisches Polieren zumindest bis zu der ersten Tiefe (46) des Ätzabtrags in dem ersten Zeitraum entfernt.
13. A method for structuring an electrically conductive layer, comprising the steps:
  • a) a substrate comprising a dielectric layer ( 30 ) structured according to one of claims 1 to 12 is provided,
  • b) a layer of an electrically conductive material ( 50 ) is deposited on the dielectric layer ( 30 ), and
  • c) the layer of electrically conductive material ( 50 ) and the dielectric layer ( 30 ) is removed by chemical-mechanical polishing at least to the first depth ( 46 ) of the etching removal in the first period.
DE2000159836 2000-12-01 2000-12-01 Structuring dielectric layer used in semiconductor industry comprises preparing substrate consisting of dielectric layer and mask, and etching dielectric layer Ceased DE10059836A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2000159836 DE10059836A1 (en) 2000-12-01 2000-12-01 Structuring dielectric layer used in semiconductor industry comprises preparing substrate consisting of dielectric layer and mask, and etching dielectric layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2000159836 DE10059836A1 (en) 2000-12-01 2000-12-01 Structuring dielectric layer used in semiconductor industry comprises preparing substrate consisting of dielectric layer and mask, and etching dielectric layer

Publications (1)

Publication Number Publication Date
DE10059836A1 true DE10059836A1 (en) 2002-06-13

Family

ID=7665488

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2000159836 Ceased DE10059836A1 (en) 2000-12-01 2000-12-01 Structuring dielectric layer used in semiconductor industry comprises preparing substrate consisting of dielectric layer and mask, and etching dielectric layer

Country Status (1)

Country Link
DE (1) DE10059836A1 (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003105196A2 (en) * 2002-06-10 2003-12-18 Intel Corporation Method for controlling etch bias of carbon doped oxide films
WO2004034445A2 (en) * 2002-10-11 2004-04-22 Lam Research Corporation A method for plasma etching performance enhancement
US6833325B2 (en) 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US7241683B2 (en) 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7294580B2 (en) 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US7491647B2 (en) 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7910489B2 (en) 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
CN1723549B (en) * 2002-10-11 2012-01-18 兰姆研究有限公司 Method for plasma etching performance enhancement

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
US5051496A (en) * 1986-01-22 1991-09-24 Institut Pasteur Peptides related to human immunodeficiency virus II (HIV-2)
EP0536968A2 (en) * 1991-10-08 1993-04-14 Nec Corporation Process for forming contact holes in the fabrication of semi-conducteur devices
US5354386A (en) * 1989-03-24 1994-10-11 National Semiconductor Corporation Method for plasma etching tapered and stepped vias
EP0871213A2 (en) * 1997-03-27 1998-10-14 Siemens Aktiengesellschaft Method for producing vias having variable sidewall profile
US5950104A (en) * 1997-04-09 1999-09-07 Vanguard International Semiconductor Corporation Contact process using Y-contact etching
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss
US6117766A (en) * 1997-09-08 2000-09-12 Samsung Electronics Co., Ltd. Method of forming contact plugs in a semiconductor device
US6117785A (en) * 1996-09-13 2000-09-12 Samsung Electronics Co., Ltd. Multiple etch methods for forming contact holes in microelectronic devices including SOG layers and capping layers thereon

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051496A (en) * 1986-01-22 1991-09-24 Institut Pasteur Peptides related to human immunodeficiency virus II (HIV-2)
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
US5354386A (en) * 1989-03-24 1994-10-11 National Semiconductor Corporation Method for plasma etching tapered and stepped vias
EP0536968A2 (en) * 1991-10-08 1993-04-14 Nec Corporation Process for forming contact holes in the fabrication of semi-conducteur devices
US6117785A (en) * 1996-09-13 2000-09-12 Samsung Electronics Co., Ltd. Multiple etch methods for forming contact holes in microelectronic devices including SOG layers and capping layers thereon
EP0871213A2 (en) * 1997-03-27 1998-10-14 Siemens Aktiengesellschaft Method for producing vias having variable sidewall profile
US5950104A (en) * 1997-04-09 1999-09-07 Vanguard International Semiconductor Corporation Contact process using Y-contact etching
US6117766A (en) * 1997-09-08 2000-09-12 Samsung Electronics Co., Ltd. Method of forming contact plugs in a semiconductor device
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
WRSCHKA, P., (u.a.): Chemical Mechanical Planari- zation of Copper Damascene Structures. In: J.Elec-trochem.Soc., 2000, Vol. 147, No. 2, S. 706-712 *

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003105196A2 (en) * 2002-06-10 2003-12-18 Intel Corporation Method for controlling etch bias of carbon doped oxide films
WO2003105196A3 (en) * 2002-06-10 2004-03-04 Intel Corp Method for controlling etch bias of carbon doped oxide films
WO2004034445A2 (en) * 2002-10-11 2004-04-22 Lam Research Corporation A method for plasma etching performance enhancement
WO2004034445A3 (en) * 2002-10-11 2004-08-12 Lam Res Corp A method for plasma etching performance enhancement
US6833325B2 (en) 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
CN1723549B (en) * 2002-10-11 2012-01-18 兰姆研究有限公司 Method for plasma etching performance enhancement
US7294580B2 (en) 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US7241683B2 (en) 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7491647B2 (en) 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7910489B2 (en) 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch

Similar Documents

Publication Publication Date Title
DE69935100T2 (en) Process for etching a metallization by means of a hard mask
DE60012807T2 (en) Plasma cleaning method for openings in low dielectric constant insulating layer (s) over copper line IC structures
DE102008059650B4 (en) A method of fabricating a microstructure having a metallization structure with self-aligned air gaps between dense metal lines
DE102004042169B4 (en) Technique for increasing the filling capacity in an electrochemical deposition process by rounding the edges and trenches
DE102005020060B4 (en) A method of patterning a low-k dielectric using a hardmask
DE102008007671A1 (en) Process for forming fine structures of a semiconductor device
DE4139462C2 (en) Method of connecting layers in a semiconductor device
DE112006000811T5 (en) Etching process for CD reduction of ARC material
EP0002669A1 (en) Method for the removal of matter from a substrate by selective dry etching and application of this method to the manufacture of conductive patterns
DE69819023T2 (en) METHOD OF ETCHING A CONDUCTIVE LAYER
DE102004028026B4 (en) Two-layer metal hard masks for use in dual damascene etch schemes and methods of providing metal hard masks
DE10260619B4 (en) Process for producing a cover layer with antireflective properties on a low-k dielectric
DE10059836A1 (en) Structuring dielectric layer used in semiconductor industry comprises preparing substrate consisting of dielectric layer and mask, and etching dielectric layer
DE102005046976B4 (en) A method of making a tungsten interconnect structure having improved sidewall coverage of the barrier layer
DE102004001853B3 (en) Fabrication of connection contacts of semiconductors for future nanotechnologies including deposition of contact layer on masking layer during later back polishing stage
DE102008054068A1 (en) Narrowing metal cavities in a metallic layer stack of a semiconductor device by providing a dielectric barrier layer
DE60206012T2 (en) Method of making a T-shaped electrode
DE102008026211B4 (en) A method of fabricating a semiconductor device having metal lines with a selectively formed dielectric capping layer
DE10037957C1 (en) Process for the anisotropic dry etching of organic anti-reflection layers
DE102010038736A1 (en) A method of controlling the critical dimensions of trenches in a metallization system of a semiconductor device during the etching of an etch stop layer
DE19719909A1 (en) Dual damascene process for integrated circuits
DE102004036753B4 (en) Process for the preparation of a nitrogen-free ARC topcoat
DE10226603A1 (en) Method for structuring a silicon layer and its use for producing an integrated semiconductor circuit
DE102010038740B4 (en) A method of controlling critical dimensions of vias in a metallization system of a semiconductor device during the etching of a Si antireflection layer
DE19756227A1 (en) Method for forming metal lines of a semiconductor device

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection