DE10065747A1 - circuitry - Google Patents

circuitry

Info

Publication number
DE10065747A1
DE10065747A1 DE2000165747 DE10065747A DE10065747A1 DE 10065747 A1 DE10065747 A1 DE 10065747A1 DE 2000165747 DE2000165747 DE 2000165747 DE 10065747 A DE10065747 A DE 10065747A DE 10065747 A1 DE10065747 A1 DE 10065747A1
Authority
DE
Germany
Prior art keywords
substrate
arrangement according
circuit arrangement
circuit
sensor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE2000165747
Other languages
German (de)
Inventor
Andrea Kux
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2000165747 priority Critical patent/DE10065747A1/en
Priority to PCT/DE2001/004589 priority patent/WO2002054492A2/en
Priority to EP01995582A priority patent/EP1346413A2/en
Priority to TW90130634A priority patent/TW544897B/en
Publication of DE10065747A1 publication Critical patent/DE10065747A1/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Abstract

According to the invention, a sensor arrangement is to be formed on a second substrate, said sensor arrangement being arranged opposite a surface of a first substrate. It can thus be determined whether the arrangement consisting of the first and second substrate is divided or has been divided.

Description

Die Erfindung betrifft eine Schaltungsanordnung bzw. ein Ver­ fahren zur Überprüfung der Echtheit einer solchen Schaltungs­ anordnung.The invention relates to a circuit arrangement or a Ver drive to check the authenticity of such a circuit arrangement.

Integrierte Schaltungen weisen heutzutage eine Vielzahl von Daten auf. Werden diese Daten beziehungsweise die integrier­ ten Schaltungen in sicherheitsrelevanten Informationssystemen eingesetzt, besteht in zunehmendem Maße die Notwendigkeit, diese Daten zu schützen. Dies ist beispielsweise im sogenann­ ten e-commerce der Fall.Integrated circuits today have a variety of Dates on. Will this data or the integrier circuits in security-relevant information systems used, there is an increasing need to to protect this data. This is so-called, for example ten e-commerce the case.

Um einen solchen Schutz vorzusehen, ist es bekannt, die Ober­ fläche der integrierten Schaltung flächig beziehungsweise me­ anderförmig oder auch in Streifenform metallisch abzudecken, um zu verhindern, daß auf optischem Wege oder mittels Abta­ sten von Schaltungsteilen, gespeicherte Daten oder über Lei­ tungsteile geführte Daten unautorisiert ausgegeben werden. Um einen solchen Schutz zu umgehen, ist es mittlerweile bereits gelungen, von der Rückseite des Substrats her, das die inte­ grierte Schaltung trägt, durch diesen hindurch mittels geeig­ neter hier nicht weiter beschriebener Verfahren Daten aus der integrierten Schaltung auszulesen. Um dies zu verhindern, werden erhebliche Anstrengungen unternommen, um ein Detektie­ ren von Daten über die Rückseite des Substrates zu verhin­ dern. Grundsätzlich ist es möglich auch hier eine metallische Schicht aufzutragen, jedoch kann diese leicht abgetragen wer­ den.To provide such protection, it is known to the waiters area of the integrated circuit flat or me to cover in another form or in the form of a strip, to prevent that optically or by means of Abta Most of circuit parts, stored data or via Lei data are output unauthorized. Around Bypassing such protection is already there managed from the back of the substrate that the inte bears circuit, through this by means of appro Data from the read out integrated circuit. To prevent this, considerable efforts are made to make a detection prevent data on the back of the substrate countries. Basically, it is also possible to use a metallic one Apply layer, but this can be easily removed the.

Der Erfindung liegt somit die Aufgabe zugrunde, einen Schutz einer integrierten Schaltung vorzusehen.The invention is therefore based on the object of protection to provide an integrated circuit.

Diese Aufgabe wird durch die in Patenanspruch 1 bzw. 12 ange­ gebenen Mitteln bzw. Maßnahmen gelöst. This object is achieved by the means and measures indicated in patent claim 1 and 12, respectively.

Dadurch, daß der auf dem zweiten Substrat ausgebildete Sensor einer Oberfläche des ersten Chips zugewandt ist, kann über diesen das ununterbrochene Vorhandensein des zweiten Sub­ strats überwacht werden. Dabei dient das zweite Substrat dem Schutz gegen ein unerlaubtes Auslesen von Daten. Das zweite Substrat kann sowohl der Vorder- als auch der Rückseite des zu schützenden Chips gegenüberstehen. Es kann auch doppelt ausgeführt sein und den zu schützenden Chip ähnlich einem Sandwich umgeben.In that the sensor formed on the second substrate a surface of the first chip faces over the uninterrupted presence of the second sub to be monitored. The second substrate serves the purpose Protection against unauthorized reading of data. The second Substrate can cover both the front and back of the facing chips to be protected. It can also be double be executed and the chip to be protected similar to one Sandwich surrounded.

Vorteilhafte Ausgestaltung der Erfindung sind in den unterge­ ordneten Ansprüchen angegeben.Advantageous embodiments of the invention are in the lower ordered claims specified.

Durch das Ausbilden des Sensors in Form einer Vielzahl kapa­ zitiver Sensorelemente, kann mit hoher Auflösung das Vorhan­ densein des zweiten Substrats überprüft werden.By designing the sensor in the form of a large number of kapa quotative sensor elements, the curtain can with high resolution that of the second substrate are checked.

Sind die kapazitiven Sensorelemente mittels einer in einer Verbindungsebene angeordneten Schaltung verknüpft, so sind diese zumindest einzeln leicht auslesbar.Are the capacitive sensor elements by means of one in one Connection level arranged circuit linked, so are these can be easily read at least individually.

Ist in eine Vertikalverbindung zur integrierten Schaltung vorgesehen, so kann eine Auswertung von von den Sensorelemen­ ten erfaßten Signalen in der integrierten Schaltung selbst erfolgen. Auf diese Weise kann die integrierte Schaltung ih­ ren Schutz selbst überprüfen. Hierzu ist eine Verarbeitungs­ einrichtung innerhalb der integrierten Schaltung vorzusehen. Es ist vorteilhaft wenn die zweite Oberfläche Unebenheiten aufweist, um mittels der kapazitiven Sensorelemente die Lage­ genauigkeit besser feststellen zu können. Dabei ist es mög­ lich, diese Unebenheiten mittels eines Oxids einzuebnen, um eine bessere Verbindung herstellen zu können. Alternativ dazu kann anstelle der Unebenheiten oder in Kombination mit diesen ein anisotropisch leitender Kleber verwendet werden, da die­ ser selbst ein individuelles Muster ergibt, das mittels der kapazitiven Sensorelemente mit hoher Lagegenauigkeit auf eine ununterbrochene Verbindung beider Substrate hin überprüft werden kann.Is in a vertical connection to the integrated circuit provided, an evaluation of the sensor elements th detected signals in the integrated circuit itself respectively. In this way, the integrated circuit ih Check your protection yourself. For this is a processing to provide facility within the integrated circuit. It is advantageous if the second surface has bumps has the position by means of the capacitive sensor elements to be able to determine accuracy better. It is possible Lich, level these bumps with an oxide to to be able to make a better connection. Alternatively can instead of the bumps or in combination with these an anisotropically conductive adhesive can be used because the This results in an individual pattern that can be created using the capacitive sensor elements with high positional accuracy on a  uninterrupted connection of both substrates checked can be.

Nachfolgend wird die Erfindung unter Bezugname auf die Zeich­ nung anhand von Ausführungsbeispielen einzeln erläutert. Es zeigen:The invention is described below with reference to the drawing tion explained individually using exemplary embodiments. Show it:

Fig. 1, ein erstes erfindungsgemäßes Ausführungsbeispiel, Fig. 1, a first embodiment of this invention,

Fig. 2, eine Modifikation des ersten erfindungsgemäßen Aus­ führungsbeispiels, Fig. 2, a modification of the first guide according to the invention from example

Fig. 3, ein zweites erfindungsgemäßes Ausführungsbeispiel, Fig. 3, a second embodiment of this invention,

Fig. 4, ein drittes erfindungsgemäßes Ausführungsbeispiel und Fig. 4, a third embodiment of the invention and

Fig. 5, ein Blockschaltbild zur Erläuterung der erfindungs­ gemäßen Grundfunktionen. Fig. 5, a block diagram for explaining the basic functions according to the Invention.

In Fig. 1 ist ein erstes Substrat 1, wie beispielsweise ein Halbleiterchip, dargestellt, an dessen einer ersten Oberflä­ che 2, gegenüberliegend einer zweite Oberfläche, eine inte­ grierte Schaltung 4 ausgebildet ist. Die zweite Oberfläche 2 weist wiederum Unebenheiten 5 auf. Diese Unebenheiten 5 sind im beschriebenen Ausführungsbeispiel Vertiefungen, die bei­ spielsweise zufällig erzeugt sind. Die Unebenheiten 5 können beispielsweise bei der üblichen Herstellung des Substrats 1 entstanden sein. Sie können jedoch auch gezielt durch Be­ strahlung mit einem Laserstrahl, auch in zufälliger Vertei­ lung, auf der Oberfläche entstanden sein.In Fig. 1, a first substrate 1 , such as a semiconductor chip, is shown, on whose a first surface 2 , opposite a second surface, an integrated circuit 4 is formed. The second surface 2 again has unevenness 5 . These bumps 5 are depressions in the described embodiment, which are generated randomly in example. The unevenness 5 may have arisen, for example, during the normal manufacture of the substrate 1 . However, they can also have been created on the surface by irradiation with a laser beam, even in a random distribution.

Mittels eines Klebers 10 ist die erste Oberfläche 2 des er­ sten Substrates 1 mit einem zweiten Substrat 9 verbunden. An der Oberfläche des zweiten Substrates 9 ist zumindest teil­ weise ein Sensor ausgebildet, der in dem dargestellten Aus­ führungsbeispiel aus einer Vielzahl Sensorelemente 7 gebildet ist. Diese Sensorelemente sind kapazitive Elemente, das heißt an der Oberfläche des zweiten Substrates 9 sind die kapaziti­ ven Elemente in Form von einzelnen Kondensatorplatten ausge­ bildet. Die zweite Kondensatorplatte wird durch die erste Oberfläche des ersten Substrates 1 gebildet. In Abhängigkeit vom Dielektrikum, daß sich zwischen den so gebildeten Konden­ satorplatten ausbildet und dem Abstand der so gebildeten Kon­ densatorplatten, werden die einzelnen Sensorelemente bei vor­ gegebener Spannung mit unterschiedlicher Ladungsmenge aufge­ laden, beziehungsweise weisen nach einem einheitlich vorgege­ benem Aufladevorgang, unterschiedliche Spannungen auf.By means of an adhesive 10 , the first surface 2 of the first substrate 1 is connected to a second substrate 9 . At least partially a sensor is formed on the surface of the second substrate 9, which is formed from a plurality of sensor elements 7 in the exemplary embodiment shown. These sensor elements are capacitive elements, that is, on the surface of the second substrate 9 , the capacitive elements are formed in the form of individual capacitor plates. The second capacitor plate is formed by the first surface of the first substrate 1 . Depending on the dielectric that forms between the capacitor plates formed in this way and the distance between the capacitor plates formed in this way, the individual sensor elements are charged at a given voltage with different amounts of charge, or have a uniformly specified charging process, different voltages.

Wieder Fig. 1 leicht zu entnehmen ist, werden die kapaziti­ ven Sensorelemente 7, die einer Unebenheit 5 gegenüber lie­ gen, weniger aufgeladen, als die kapazitiven Sensorelemente 7, die der ersten Oberfläche 2 des Substrates 1 zwischen den Unebenheiten Vertiefungen gegenüberliegen.Is easy to remove it again Fig. 1, the kapaziti ven sensor elements 7, the gene compared to lie less charged than the capacitive sensor elements 7, which are opposed to an unevenness 5 of the first surface 2 of the substrate 1 between the bumps depressions.

Als Variante dazu ist gemäß Fig. 2 Klebstoff in unterschied­ licher Menge mit in die Unebenheiten 5 gedrungen.As a variant of this, glue in different amounts has penetrated into the unevenness 5 according to FIG .

Geht man davon aus, daß wenn die Unebenheiten 5 nicht gezielt vollständig mit Klebstoff ausgefüllt sind, ist grundsätzlich jede Unebenheit 5 mit einer zufälligen Menge Klebstoff 10 ausgefüllt. Sind die Unebenheiten 5 zu dem zufällig auf der ersten Oberfläche des ersten Substrats 1 verteilt, so wird sich jede Anordnung gemäß Fig. 1 oder Fig. 2 von einer prinzipiell gleichen Anordnung darin unterscheiden, daß die Sensorelemente 7 unterschiedliche Kapazitäten aufweisen und somit unterschiedlich geladen werden. Dabei wird durch diese Verschiedenheiten jede entsprechende Anordnung eine individu­ elle Ladungsverteilung auf das kapazitiven Elementes 7 auf­ weisen.If it is assumed that if the bumps 5 are not completely filled with adhesive in a targeted manner, each bump 5 is fundamentally filled with a random amount of adhesive 10 . If the bumps 5 are randomly distributed on the first surface of the first substrate 1 , each arrangement according to FIG. 1 or FIG. 2 will differ from a basically identical arrangement in that the sensor elements 7 have different capacities and are therefore charged differently , Due to these differences, each corresponding arrangement will have an individual charge distribution on the capacitive element 7 .

Die kapazitiven Sensorelemente 7 sind nunmehr in einer Schal­ tungsanordnung, die in einer Verbindungsebenen 8 ausgebildet ist, miteinander verschaltet. Auf diese Weise können die ein­ zelnen kapazitiven Sensorelemente 7 einzeln oder in Gruppen angesteuert, beziehungsweise ausgelesen werden. The capacitive sensor elements 7 are now connected to one another in a circuit arrangement which is formed in a connection level 8 . In this way, the individual capacitive sensor elements 7 can be controlled or read out individually or in groups.

Dies ist vom Prinzip her in Fig. 5 dargestellt. Der Sensor 70 besteht aus einer Matrix von Sensorelementen 7, die an den Schnittpunkten von Zeilen- beziehungsweise Reihenleitungen angeordnet sind und die über die Schaltung 14 angesprochen werden. Ein Zugriff auf die Schaltung 14 ermöglicht es die individuelle Kapazitätsverteilung der Ladungsverteilung der Anordnung festzustellen. Ist sie festgestellt, so kann sie beliebig abgespeichert werden und zu einem späteren Zeitpunkt wieder verglichen werden.This is shown in principle in FIG. 5. The sensor 70 consists of a matrix of sensor elements 7 , which are arranged at the intersections of row or row lines and which are addressed via the circuit 14 . Access to the circuit 14 enables the individual capacity distribution of the charge distribution of the arrangement to be determined. Once it has been determined, it can be saved as desired and compared again at a later point in time.

Das bedeutet beispielsweise, wird die gemäß Fig. 1 bezie­ hungsweise Fig. 2 dargestellte Anordnung getrennt, um über die erste Oberfläche 2 des ersten Substrats die Schaltung be­ ziehungsweise Daten der integrierten Schaltung 4 zu analysie­ ren, so wird sich bei einem späteren Zusammenbau mit Sicher­ heit die individuelle Verteilung der kapazitiven Sensorele­ mente 7 bezüglich ihrer kapazitiven Eigenschaften eindeutig verändert haben. Es ist somit feststellbar, daß die Anordnung möglicherweise manipuliert wurde. Wie dargestellt ist, kann die Schaltung 14 über eine Vertikalverbindung 6 mit der inte­ grierten Schaltung 4 verbunden werden. Weist die integrierte Schaltung 4 einen Speicher und eine Verarbeitungslogik auf, so kann zu einem beliebigen Zeitpunkt ein einmal abgespei­ chertes Muster der individuellen Eigenschaften der kapaziti­ ven Sensorelemente 7, auf Veränderungen hin überprüfen. Es ist somit möglich, über die Verarbeitungseinrichtung 13 die integrierte Schaltung 4 derart zu steuern, daß sie nur solan­ ge betreibbar ist, wie die individuelle Verteilung der kapa­ zitiven Sensorelemente 7 mit einer einmal zuvor abgespeicher­ ten Verteilung übereinstimmt.This means, for example, if the arrangement shown in FIG. 1 or FIG. 2 is separated in order to analyze the circuit or data of the integrated circuit 4 via the first surface 2 of the first substrate, then it will be certain in a later assembly unit have clearly changed the individual distribution of the capacitive sensor elements 7 with regard to their capacitive properties. It can thus be ascertained that the arrangement may have been manipulated. As shown, the circuit 14 can be connected to the integrated circuit 4 via a vertical connection 6 . If the integrated circuit 4 has a memory and processing logic, a pattern of the individual properties of the capacitive sensor elements 7 , once stored, can be checked for changes at any time. It is thus possible to control the integrated circuit 4 via the processing device 13 in such a way that it can only be operated as long as the individual distribution of the capacitive sensor elements 7 corresponds to a distribution previously stored.

Aus herstellungstechnischen Gründen kann es vorteilhaft sein, daß die erste Oberfläche des ersten Substrats planarisiert werden muß. Hierzu wird beispielsweise eine Füllschicht 11 aufgetragen, die die Unebenheiten 5 ausfüllt und gegebenen­ falls, wie in Fig. 3 dargestellt, die gesamte Oberfläche planabdeckt. Auf diese Weise ist eine einheitliche ebene Oberfläche herstellbar. Ansonsten ist die Anordnung gemäß diesem zweiten Ausführungsbeispiel übereinstimmend mit den Anordnungen gemäß Fig. 1 und Fig. 2.For manufacturing reasons, it can be advantageous that the first surface of the first substrate must be planarized. For this purpose, for example, a filler layer 11 is applied, which fills the unevenness 5 and, as shown in FIG . In this way, a uniform, flat surface can be produced. Otherwise, the arrangement according to this second embodiment consistent with the arrangements according to FIG. 1 and FIG. 2.

Im dritten Ausführungsbeispiel, daß in Fig. 4 dargestellt ist, wird grundsätzlich von einer ebenen ersten Oberfläche 2 des ersten Substrats 1 ausgegangen. Das erste und das zweite Substrat werden mit Hilfe eines anisotrop leitenden Klebers 12 miteinander verbunden. Der anisotrop leitende Kleber 12 weist leitende Partikel 12' auf, die in dem Klebematerial verteilt sind. Auch auf diese Weise wird ein individuelles Muster der einzelnen kapazitiven Sensorelemente 7 erzeugt wo­ bei hierbei der anisotrop leitende Kleber 12 gleichzeitig zum Verbinden der Schaltung 14 zum Erfassen der einzelnen Senso­ relemente, mit der Vertikalverbindung 6 verwendet wird.In the third exemplary embodiment, which is shown in FIG. 4, a flat first surface 2 of the first substrate 1 is generally assumed. The first and the second substrate are connected to one another with the aid of an anisotropically conductive adhesive 12 . The anisotropically conductive adhesive 12 has conductive particles 12 'which are distributed in the adhesive material. In this way, too, an individual pattern of the individual capacitive sensor elements 7 is generated where, in this case, the anisotropically conductive adhesive 12 is used at the same time for connecting the circuit 14 for detecting the individual sensor elements, with the vertical connection 6 .

Eine solche Anordnung läßt sich jedoch, wie leicht ersichtbar ist, auch mit Unebenheiten, wie gemäß Fig. 1 und Fig. 2 zu­ vor beschrieben, kombinieren.However, such an arrangement can be as easily ersichtbar, with bumps, as shown in FIG. 1 and FIG. 2 described before to combine.

Neben den erläuterten kapazitiven Sensorelementen, sind je­ doch auch andere Sensorprinzipien denkbar, wie beispielsweise Ultraschallelemente oder auch optische Elemente. Entscheidend für den Erfindungsgedanken ist allein, daß die Sensorelemente ein ausreichend feines Raster aufweisen, um die Individuali­ tät in der Anordnung herstellen zu können.In addition to the explained capacitive sensor elements, each but other sensor principles are also conceivable, such as Ultrasonic elements or optical elements. critical for the idea of the invention it is only that the sensor elements have a sufficiently fine grid to the individuali to be able to manufacture in the arrangement.

Wenn bei den zuvor beschriebenen Ausführungsbeispielen stets darauf Bezug genommen wurde, daß die Rückseite eines Halblei­ terchip geschützt werden soll, so ist die Erfindung jedoch nicht darauf beschränkt. Genauso ist es möglich die eine in­ tegrierte Schaltung tragende Seite zu schützen, oder den zu schützenden Chip ähnlich einem Sandwich beidseitig mit Senso­ relementen zu überwachen. Weiterhin ist es bereits bekannt mehrere integrierte Schaltungen tragende Halbleiterchips übereinander zu stapeln und die Teilschaltungen somit kubisch integriert zu einer Gesamtschaltung zusammenzufassen. Die erfindungsgemäße Anordnung kann auch dazu verwendet werden, das Vorhandensein, bzw. die Unversehrtheit eines solchen Chipsta­ pels zu überprüfen.If always in the previously described embodiments reference was made to the back of a half lead terchip is to be protected, so the invention is not limited to that. It is just as possible the one in to protect the integrated circuit bearing side, or to protective chip similar to a sandwich on both sides with Senso monitor elements. Furthermore, it is already known several semiconductor chips carrying integrated circuits stacked on top of each other and the subcircuits thus cubic integrated into a single circuit. The invention  Arrangement can also be used for the Presence, or the integrity of such a chipsta check pels.

Zusätzlich wird noch darauf hingewiesen, daß sowohl das erste als auch das zweite Substrat in der heute üblichen Halblei­ tertechnologie, wie beispielsweise die Siliziumtechnologie, herstellbar sind. Es ist jedoch auch möglich, das eines oder beide Substrate in der noch nicht so weit verbreiteten Poly­ mertechnologie hergestellt sind.In addition, it is pointed out that both the first as well as the second substrate in today's semi-lead technology, such as silicon technology, are producible. However, it is also possible that the one or both substrates in the not so widespread poly are manufactured.

Claims (13)

1. Schaltungsanordnung mit einem ersten Substrat (1), das in einer ersten Oberfläche (3) eine integrierte Schaltung (4) und gegenüberliegend eine zweite Oberfläche (2) aufweist und mit einem zweiten Substrat (9), das einer Oberfläche einen Sensor (7) aufweist, wobei das zweite Substrat (9) mit dem ersten Substrat (1) derart haftend verbunden ist, daß die Oberfläche des zweiten Substrats (9), das den Sensor (7) auf­ weist, einer der beiden Oberflächen (2, 3) des ersten Sub­ strats (1) zugewandt ist.1. A circuit arrangement with a first substrate ( 1 ) which has an integrated circuit ( 4 ) in a first surface ( 3 ) and a second surface ( 2 ) opposite and with a second substrate ( 9 ) which has a sensor ( 7 ), the second substrate ( 9 ) being adhesively bonded to the first substrate ( 1 ) such that the surface of the second substrate ( 9 ) which has the sensor ( 7 ) has one of the two surfaces ( 2 , 3 ) the first sub strate ( 1 ) faces. 2. Schaltungsanordnung nach Anspruch 1, bei der der Sensor (7) aus einer Vielzahl von kapazitiven Sensorelementen (70) besteht.2. Circuit arrangement according to claim 1, wherein the sensor ( 7 ) consists of a plurality of capacitive sensor elements ( 70 ). 3. Schaltungsanordnung nach Anspruch 2, bei der die kapazi­ tiven Sensorelemente (7) mittels einer in einer Verbindungse­ bene (8) ausbildeten Schaltung (14) verknüpft und zumindest einzeln erfaßbar sind.3. A circuit arrangement according to claim 2, in which the capacitive sensor elements ( 7 ) are linked by means of a circuit ( 14 ) formed in a connecting plane ( 8 ) and are at least individually detectable. 4. Schaltungsanordnung nach Anspruch 3, bei der in der Ver­ bindungsebene (8) ausgebildete Schaltung (14) über eine Ver­ tikalverbindung (6) mit der integrierten Schaltung (5) ver­ bunden ist.4. Circuit arrangement according to claim 3, in which in the Ver connection level ( 8 ) formed circuit ( 14 ) via a Ver tikalverbindung ( 6 ) with the integrated circuit ( 5 ) is connected. 5. Schaltungsanordnung nach Anspruch 4, bei der die inte­ grierte Schaltung (4) eine Verarbeitungseinrichtung (13) zum Verarbeiten der aus dem Sensor (70) ausgelesenen Signale auf­ weist.5. Circuit arrangement according to claim 4, wherein the inte grated circuit ( 4 ) has a processing device ( 13 ) for processing the signals read out from the sensor ( 70 ). 6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, bei dem das erste Substrat (1) mit dem zweiten Substrat (9) klebend verbunden ist. 6. Circuit arrangement according to one of claims 1 to 5, wherein the first substrate ( 1 ) with the second substrate ( 9 ) is adhesively connected. 7. Schaltungsanordnung nach einem der vorher gehenden An­ sprüche, bei der die zweite Oberfläche Unebenheiten (5) aufweist.7. Circuit arrangement according to one of the preceding claims, in which the second surface has unevenness ( 5 ). 8. Schaltungsanordnung nach Anspruch 7, bei der der die Un­ ebenheiten auf der zweiten Oberfläche (2) eine zufällige Verteilung aufweist.8. Circuit arrangement according to claim 7, wherein the unevenness on the second surface ( 2 ) has a random distribution. 9. Schaltungsanordnung nach Anspruch 7, 8 oder 9, bei der die Unebenheiten auf der zweiten Oberfläche (2) nicht zufällig erzeugt sind.9. Circuit arrangement according to claim 7, 8 or 9, wherein the bumps on the second surface ( 2 ) are not generated accidentally. 10. Schaltungsanordnung nach Anspruch 7, bei der die Uneben­ heiten (5) mittels eines Oxids geebnet sind.10. Circuit arrangement according to claim 7, wherein the unevenness ( 5 ) are leveled by means of an oxide. 11. Schaltungsanordnung nach einem der vorher gehenden An­ sprüche bei das erste Substrat (1) mit dem zweiten Sub­ strat (9) mittels eines anisotropen Klebers verbunden ist.11. Circuit arrangement according to one of the preceding claims at the first substrate ( 1 ) with the second substrate ( 9 ) is connected by means of an anisotropic adhesive. 12. Verfahren zum Überprüfen der Echtheit einer Schaltungs­ anordnung nach einem der vorhergehenden Ansprüche, bei dem der Sensor das Muster der Oberfläche der er gegen­ übersteht abtastet und einer Vergleichseinrichtung zu­ führt und diese das erfaßte Muster mit einem -vorgegebe­ nen Muster vergleicht.12. Procedure for checking the authenticity of a circuit Arrangement according to one of the preceding claims, which the sensor is opposing the pattern of the surface of it survives scans and a comparison device leads and this specifies the registered pattern with a compares a pattern. 13. Verfahren nach Anspruch 11, bei dem das erfaßte Muster das erste Substrat individualisiert.13. The method of claim 11, wherein the detected pattern individualized the first substrate.
DE2000165747 2000-12-29 2000-12-29 circuitry Ceased DE10065747A1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE2000165747 DE10065747A1 (en) 2000-12-29 2000-12-29 circuitry
PCT/DE2001/004589 WO2002054492A2 (en) 2000-12-29 2001-12-06 Circuit
EP01995582A EP1346413A2 (en) 2000-12-29 2001-12-06 Circuit
TW90130634A TW544897B (en) 2000-12-29 2001-12-11 Circuit arrangement and method for checking the authenticity of said circuit arrangement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2000165747 DE10065747A1 (en) 2000-12-29 2000-12-29 circuitry

Publications (1)

Publication Number Publication Date
DE10065747A1 true DE10065747A1 (en) 2002-07-11

Family

ID=7669438

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2000165747 Ceased DE10065747A1 (en) 2000-12-29 2000-12-29 circuitry

Country Status (4)

Country Link
EP (1) EP1346413A2 (en)
DE (1) DE10065747A1 (en)
TW (1) TW544897B (en)
WO (1) WO2002054492A2 (en)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1391928A2 (en) * 2002-08-23 2004-02-25 Infineon Technologies AG Chip assembly with at least two semiconductor chips and method of controlling the alignment of two adjacent semiconductor chips
DE10309614A1 (en) * 2003-03-05 2004-09-23 Infineon Technologies Ag Semiconductor structure and production process for high frequency uses has screen between semiconductor elements passing through substrate to underside metallization
WO2004102662A1 (en) * 2003-05-08 2004-11-25 Honeywell International Inc. Microelectronic security coatings
US7388486B2 (en) 2006-01-05 2008-06-17 Honeywell International Inc. Method and system to detect tampering using light detector
US7429915B2 (en) 2005-04-20 2008-09-30 Honeywell International Inc. System and method for detecting unauthorized access to electronic equipment or components
US7436316B2 (en) 2006-01-05 2008-10-14 Honeywell International Inc. Method and system to detect tampering using light detector
US7495554B2 (en) 2006-01-11 2009-02-24 Honeywell International Inc. Clamshell protective encasement
US7671324B2 (en) 2006-09-27 2010-03-02 Honeywell International Inc. Anti-tamper enclosure system comprising a photosensitive sensor and optical medium
US7719419B2 (en) 2005-11-02 2010-05-18 Honeywell International Inc. Intrusion detection using pseudo-random binary sequences
US7796036B2 (en) 2006-11-30 2010-09-14 Honeywell International Inc. Secure connector with integrated tamper sensors
US8279075B2 (en) 2006-11-30 2012-10-02 Honeywell International Inc. Card slot anti-tamper protection system
US8284387B2 (en) 2007-02-08 2012-10-09 Honeywell International Inc. Methods and systems for recognizing tamper events

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3156947B1 (en) 2015-10-12 2020-01-01 Nxp B.V. Electronic device
EP3193281B1 (en) 2016-01-15 2019-11-13 Nxp B.V. Electronic device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996030944A2 (en) * 1995-03-30 1996-10-03 Siemens Aktiengesellschaft Support module

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2727226B1 (en) * 1994-11-17 1996-12-20 Schlumberger Ind Sa ACTIVE SECURITY DEVICE WITH ELECTRONIC MEMORY
FR2746962B1 (en) * 1996-04-01 1998-04-30 Schlumberger Ind Sa SECURITY DEVICE OF A SEMICONDUCTOR PELLET
TW381057B (en) * 1997-08-07 2000-02-01 Hitachi Ltd Semiconductor device
CA2254695A1 (en) * 1997-12-19 1999-06-19 John M. Todd Anti-theft alarm for portable electrically operated devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996030944A2 (en) * 1995-03-30 1996-10-03 Siemens Aktiengesellschaft Support module

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10238835A1 (en) * 2002-08-23 2004-03-11 Infineon Technologies Ag Semiconductor chip, chip arrangement with at least two semiconductor chips and method for checking the alignment of at least two semiconductor chips lying one above the other in a chip arrangement
EP1391928A3 (en) * 2002-08-23 2006-03-15 Infineon Technologies AG Chip assembly with at least two semiconductor chips and method of controlling the alignment of two adjacent semiconductor chips
EP1391928A2 (en) * 2002-08-23 2004-02-25 Infineon Technologies AG Chip assembly with at least two semiconductor chips and method of controlling the alignment of two adjacent semiconductor chips
DE10309614A1 (en) * 2003-03-05 2004-09-23 Infineon Technologies Ag Semiconductor structure and production process for high frequency uses has screen between semiconductor elements passing through substrate to underside metallization
US7758911B2 (en) 2003-05-08 2010-07-20 Honeywell International Inc. Microelectronic security coatings
WO2004102662A1 (en) * 2003-05-08 2004-11-25 Honeywell International Inc. Microelectronic security coatings
US8211538B2 (en) 2003-05-08 2012-07-03 Honeywell International Inc. Microelectronic security coatings
US7429915B2 (en) 2005-04-20 2008-09-30 Honeywell International Inc. System and method for detecting unauthorized access to electronic equipment or components
US7719419B2 (en) 2005-11-02 2010-05-18 Honeywell International Inc. Intrusion detection using pseudo-random binary sequences
US7388486B2 (en) 2006-01-05 2008-06-17 Honeywell International Inc. Method and system to detect tampering using light detector
US7436316B2 (en) 2006-01-05 2008-10-14 Honeywell International Inc. Method and system to detect tampering using light detector
US7495554B2 (en) 2006-01-11 2009-02-24 Honeywell International Inc. Clamshell protective encasement
US7671324B2 (en) 2006-09-27 2010-03-02 Honeywell International Inc. Anti-tamper enclosure system comprising a photosensitive sensor and optical medium
US7796036B2 (en) 2006-11-30 2010-09-14 Honeywell International Inc. Secure connector with integrated tamper sensors
US8279075B2 (en) 2006-11-30 2012-10-02 Honeywell International Inc. Card slot anti-tamper protection system
US8284387B2 (en) 2007-02-08 2012-10-09 Honeywell International Inc. Methods and systems for recognizing tamper events

Also Published As

Publication number Publication date
EP1346413A2 (en) 2003-09-24
TW544897B (en) 2003-08-01
WO2002054492A3 (en) 2003-02-13
WO2002054492A2 (en) 2002-07-11

Similar Documents

Publication Publication Date Title
DE102005047414B4 (en) Magnetoresistive sensor module and method for producing the same
DE10065747A1 (en) circuitry
DE102013214437A1 (en) Dielectric layer for touch sensor stack
EP1567979B1 (en) Chipcard and method for production of a chipcard
DE19731983A1 (en) Contactlessly operated data carrier
DE3111516C2 (en)
DE19921231A1 (en) Fingerprint sensor for chip card identification has sensor segments supported by elastically compressible support pad for allowing detection of full fingerprint
DE10139382A1 (en) Chip card with integrated fingerprint sensor
DE19901384A1 (en) Electronic component and use of a protective structure contained therein
DE4018688A1 (en) Protection of data held on shaft card against external reading - has protective layer that can be periodically checked for attempt to read
DE3624852C2 (en)
EP0221351A1 (en) Integrated circuit with an electroconductive flat element
WO2004109591A1 (en) Chip card module
DE10140045A1 (en) IC chip with protective structure
DE69931575T2 (en) Test arrangement for electronic memory cards
EP1421550B1 (en) Semiconductor circuit arrangement with a biometric sensor and evaluation unit
DE10139383A1 (en) chip module
EP2722789A2 (en) Method for verifying the authenticity of a portable data carrier
EP1391928B1 (en) Chip assembly with at least two semiconductor chips and method of controlling the alignment of two adjacent semiconductor chips
DE102004042187A1 (en) Chip card module for a contactless chip card with security marking
DE19822218B4 (en) Access-protected disk
DE202012103287U1 (en) System for reducing the effects of parasitic capacitance on a touch sensor
EP2290590B1 (en) Portable data carrier
DE10210608C1 (en) Portable data carrier with display and process for its manufacture
DE10119782C1 (en) Security data read-out protection method for IC with initiation of protection function by detecting current through conductive surfaces of IC upon application of given voltage

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection