DE10085347B4 - Verwendung einer MOS-Struktur als Entstörkondensator bei dünnen Gate-Oxiden - Google Patents

Verwendung einer MOS-Struktur als Entstörkondensator bei dünnen Gate-Oxiden Download PDF

Info

Publication number
DE10085347B4
DE10085347B4 DE10085347T DE10085347T DE10085347B4 DE 10085347 B4 DE10085347 B4 DE 10085347B4 DE 10085347 T DE10085347 T DE 10085347T DE 10085347 T DE10085347 T DE 10085347T DE 10085347 B4 DE10085347 B4 DE 10085347B4
Authority
DE
Germany
Prior art keywords
substrate
gate
mos structure
source
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10085347T
Other languages
English (en)
Other versions
DE10085347T1 (de
Inventor
Ali Portland KESHAVARZI
Vivek K. Beaverton De
Tanay Portland Karnik
Rajendran Hillsboro Nair
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE10085347T1 publication Critical patent/DE10085347T1/de
Application granted granted Critical
Publication of DE10085347B4 publication Critical patent/DE10085347B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Verfahren zum Verwenden einer MOS-Struktur (134) als Entstörkapazität zwischen einem ersten, die Versorgungsspannung (VCC) einer auf einem Halbleiterchip integrierten Schaltung (130) führenden Leiter und einem zweiten, die Massespannung (VSS) führenden Leiter,
wobei die MOS-Struktur (50, 60, 100, 110) in einem Substrat oder in einer in dem Substrat eingebrachten Wanne mit einem Source-Gebiet (S), einem Drain-Gebiet (D) und einem zwischen dem Source- und dem Drain-Gebiet angeordneten Gate (G), das aus einem über einer Gate-Isolatorschicht angeordneten Gate-Leiter besteht, angeordnet ist,
wobei der Gate-Leiter mit dem ersten oder zweiten Leiter verbunden ist und das Source-Gebiet (S), das Drain-Gebiet und das Substrat bzw. die Wanne (B-Bulk) mit dem anderen Leiter verbunden sind, so dass die MOS-Struktur eine Kapazität zwischen, den beiden Leitern bildet,
wobei die MOS-Struktur so mit den beiden Leitern verbunden wird, dass bei den anliegenden Spannungen (VCC, VSS) die MOS-Strukur sich im Verarmungsmodus befindet, so dass nur wenige...

Description

  • Die Erfindung bezieht sich auf ein Verfahren zum Verwenden einer MOS-Struktur als Entstörkapazität in integrierten Schaltungen.
  • Entstörkondensatoren ("Decaps") werden bei der Entwicklung von integrierten Schaltungen (IC) zur Rauschentstörung verwendet. Sie werden tatsächlich in nahezu allen IC's häufig eingesetzt. Eine Art von Halbleiterkondensatoren wird MOS-C oder Metall-Oxid-Halbleiter-Kondensator genannt. Der MOS-C weist zwei durch ein dielektrisches Gebiet (das mindestens einen Isolator aufweist, wie z. B. ein Gate-Oxid) getrennte Anschlüsse auf. Einer der Anschlüsse ist das Gate und der andere ist das Substrat (und möglicherweise Source- und Drain-Diffusionsgebiete). Eine andere Art eines Halbleiterkondensators verwendet einen Feldeffekt-Transistor (FET), wie z. B. einen n-Kanal-Metall-Oxid-Halbleiter-FET (n-MOSFET) oder einen p-Kanal-Metall-Oxid-Halbleiter-FET (p-MOSFET). Einer der Anschlüsse ist das Gate und der andere Anschluß besteht aus Source, Drain und Substrat. Die Anschlüsse sind durch ein Dielektrikum getrennt (das mindestens einen Isolator umfaßt, wie z. B. ein Gate-Oxid). Ein Unterschied zwischen einem MOS-C und einem FET-Kondensator ist, daß bei einem FET Source und Drain andere Polaritäten als das Substrat haben. Bei einem MOS-C haben die Source/Drain-Diffusionsgebiete (wenn vorhanden) die gleiche Polarität wie das Substrat. Das Verhalten von Kondensatoren in integrierten Schaltungen wird in R. Pierret et al., "Field Effect Devices," (Addison-Wesley, 2. Auflage 1990), Seiten 47–59; und in N. Weste et al., "Principles of CMOS VLSI Design," (Addison-Wesley, 2. Auflage 1993), Seiten 180–82 beschrieben.
  • Andere Entstörkondensatoren, wie z. B. zwischen zwei Metalleitungen eingeschichtete Kondensatoren mit einem Iso lator mit hoher Dielektrizitätskonstante sind ebenfalls möglich. Jedoch werden die Materialherausforderung und die Integration in heutige MOS-Technologien sehr schwierig.
  • Die Kapazität eines Kondensators ist durch die Gleichung C = εA/d gegeben, wobei ε die Dielektrizitätskonstante, A die Fläche und d der Abstand ist. Es ist wünschenswert, daß bei dem Entwurf der ICs die Abmessungen der Bauelemente klein gehalten werden. Dementsprechend wurde die Fläche A der Kondensatoren mit den Jahren kleiner, während der Abstand d zwischen den Elektrode ebenfalls kleiner wurde. Gegenwärtig verwendete Kondensatorstrukturen arbeiten im allgemeinen recht gut mit dichten (non-leaking) Oxiden. An die gegenwärtigen Entstörkondensatorstrukturen werden Spannungen angelegt, um die MOS-C im Inversionszustand zu halten, wodurch eine maximale flächenbezogene Kapazität mit guter Hochfrequenz-Antwortzeit und geringem Reihenwiderstand erreicht wird. Während sich die Prozeßtechnologie verkleinert, verkleinern sich ebenfalls die Dicken der Gate-Oxide, um Transistoren mit guten Stromsteuerfähigkeiten und gutem Kurzkanalverhalten zu erhalten. Während sich die Gate-Oxide weiter verringerten, führte diese kapazitive Konfiguration zu hohen Leckströmen durch die Oxide (z. B. zunehmende Tunnelverluste).
  • Die Patentschrift US 5,032,892 A beschreibt einleitend, dass das Risiko eines Gateoxid-Durchbruchs aufgrund hoher Feldstärken verringert werden kann, indem unter dem Gateoxid eine an beweglichen Ladungsträgern verarmte Schicht geschaffen wird, indem eine Implantation von Dotanden des entgegengesetzten Leitfähigkeitstyps vorgenommen wird. Die Veröffentlichung GB 2 138 206 A beschreibt einen variablen Kondensator, dessen Kapazität unabhängig von der anliegenden Signalspannung sein soll, und schlägt die Stabilisierung des Kapazitätswerts durch Erzeugen einer Verarmungsschicht (Sperrschicht) tief im Halbleitersubstrat vor. Die Patentschrift US 5,965,928 A befasst sich mit der Schaffung eines MOS-Kondensators, dessen Kapazität bei höheren Frequenzen unabhängig von der anliegenden Spannung (und Polarität) ist. Es wird hier die Parallel-Schaltung zweier Teilkondensatoren mit entgegengesetztem Leitfähigkeitstyp in dem oberflächennahen Halbleitersubstrat vorgeschlagen.
  • Aufgabe der Erfindung ist es, bei einer Verwendung als Entstörkondensator eingesetzten MOS-Struktur mit dünnem Gate-Oxid die Leckströme zu verringern.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Verschiedene Konfigurationen können eingesetzt werden, einschließlich: n+-Poly-Gate und n+-Source/Drain-Gebiete in einem n-Substrat; p+-Poly-Gate und n+-Source/Drain-Gebiete in einem n-Substrat; p+-Poly-Gate und p+-Source/Drain-Gebiete in einem n-Substrat; p+-Poly-Gate und p+-Source/Drain-Gebiete in einem p-Substrat; n+-Poly-Gate und p+-Source/Drain-Gebiete in einem p-Substrat; n+-Poly-Gate und n+-Source/Drain-Gebiete in einem p-Substrat.
  • Die Erfindung wird anhand der folgenden ausführlichen Beschreibung und der begleitenden Zeichnungen näher beschrieben.
  • 1 zeigt eine schematische Querschnittsansicht eines Kondensators mit p+-Poly-Gate und p+-Source/Drain-Gebieten in einer n-Wanne im Inversionsmodus (Stand der Technik).
  • 2 zeigt eine graphische Auftragung der Kapazität über der Gate-Substrat-Spannung für Kondensatoren mit n-Substraten mit einer verschwindenden Austrittsarbeit.
  • 3 zeigt eine graphische Auftragung der Kapazität über der Gate-Substrat-Spannung für Kondensatoren mit n-Substraten mit einer nicht-verschwindenden Austrittsarbeit.
  • 4 zeigt eine schematische Querschnittsansicht eines Kondensators mit p+-Poly-Gate und n+-Source/Drain-Gebieten in einer n-Wanne.
  • 5 zeigt eine schematische Querschnittsansicht eines Kondensators mit p+-Poly-Gate und n+-Source/Drain-Gebieten in einer n-Wanne.
  • 6 zeigt eine schematische Querschnittsansicht eines Kondensators mit p+-Poly-Gate und p+-Source/Drain-Gebieten in einer n-Wanne.
  • 7 zeigt eine graphische Auftragung der Kapazität über der Gate-Substrat-Spannung für Kondensatoren mit p-Substraten mit verschwindender Austrittsarbeit.
  • 8 zeigt eine graphische Auftragung der Kapazität über der Gate-Substrat-Spannung für Kondensatoren mit p-Substraten mit nicht-verschwindender Austrittsarbeit.
  • 9 zeigt eine schematische Querschnittsansicht eines Kondensators mit n+-Gate und n+-Source/Drain-Gebieten in einem p-Substrat im Inversionsmodus (Stand der Technik).
  • 10 zeigt eine schematische Querschnittsansicht eines Kondensators mit p+-Poly-Gate und p+-Source/Drain-Gebieten in einer p-Wanne.
  • 11 zeigt eine schematische Querschnittsansicht eines Kondensators mit n+-Poly-Gate und p+-Source/Drain-Gebieten in einer p-Wanne.
  • 12 zeigt eine schematische Querschnittsansicht eines Kondensators mit n+-Poly-Gate und n+-Source/Drain-Gebieten in einer p-Wanne.
  • 13 zeigt eine Blockdarstellung eines Chips mit einem Entstörkondensator zwischen Vcc und Vss.
  • Die Erfindung beruht auf Halbleiterkondensatoren (Transistor- oder MOS-C), die in einem Verarmungsmodus betrieben werden, um Verluste durch den Isolator (z. B. das Gate-Oxid) zu vermindern. Dies ist nicht naheliegend, weil der Betrieb im Verarmungsmodus die flächenbezogene Kapazität verringert. Um diese Verringerung der Kapazität wettzumachen, kann die Fläche vergrößert werden, was unerwünscht ist. Bei der Erschaffung der Erfindung bemerkten die Erfinder, daß die Anzahl der Ladungsträger beim Betrieb im Verarmungsmodus kleiner ist; daher tritt ein geringerer Tunnelstrom in Gate-Oxid auf und somit geringere Verluste.
  • Im allgemeinen ist es die Idee, von der Benutzung eines MOS-C-Kondensators, der aus einer MOS-Transistorstruktur, die im Inversionsmodus arbeitet, abgeleitet ist, abzurücken. Der alternative Vorschlag besteht darin, eine das Gate-Oxid als Isolator verwendende, im Verarmungsmodus betriebene Kondensatorstruktur zu verwenden. Die effektive Kapazität vermindert sich um etwa 25% (abgeschätzt), während sich die Verluste (Leck) bei einer Versorgungsspannung von etwa 1 Volt etwa um den Faktor 100 verringern. Die Verminderung der Kapazität ist in den C-V-Kurven zu beobachten, wenn der Kondensator im Verarmungsmodus vorgespannt ist (nahe dem Anreicherungsbereich). Die Verringerung der Verluste ist Folge der Tatsache, daß nun weniger Ladungsträger in dem verarmten Kanal unter dem Gate-Oxid vorhanden sind, die durch das dünne Gate-Oxid tunneln können. Der Q-Faktor eines solchen Kondensators ist ähnlich dem eines in Inversion befindlichen MOS-Transistor-Caps, insbesondere wenn man sich nicht auf die Generierung von Minoritätsladungsträgern und die Rekombination verläßt, um die Ladungsträger zur Verfügung zu stellen, die benötigt werden, um auf das Wechselstromsignal zu reagieren, das dem Decap überlagert ist. Die verminderte Kapazität kann immer durch die Verwendung etwas größerer Kondensatorflächen kompensiert werden, wenn man den Leckstrom durch den Decap um mehr als eine Größenordnung verringern soll hat.
  • Entstörkondensatoren mit n-Substrat
  • Gemäß 1 weist ein PMOS-Transistorkondensator 10 nach dem Stand der Technik ein p-Substrat, eine n-Wanne, eine p+-Source S, ein p+-Drain D, eine p+-Polysilizium-Gate-Elektrode (Poly) G und einen n+-Substratabgriff BT für ein Substrat B (Body) auf. Gemäß der Terminologie der vorliegenden Offenbarung wird der Transistorkondensator 10 ein p+/p+-Cap auf n-Substrat (n-Wanne) genannt, wobei das erste p+ die Poly-Art anzeigt und das zweite p+ die Art der S/D-Gebiete anzeigt. Es ist zu beachten, daß es im Falle einer Kondensatorstruktur nicht besonders sinnvoll ist, ein Diffusionsgebiet als Source und das andere als Drain zu bezeichnen, jedoch wird dies aus Vereinfachungsgründen in der Terminologie getan. Eine Oberfläche 12 befindet sich unmittelbar unterhalb des Gate-Oxids. Ein Kanal Ch befindet sich unter der Oberfläche des Gate-Oxids. In der vorliegenden Offenbarung wird dieser Bereich auch im Falle einer MOS-Struktur Kanal genannt, obwohl diese kein Transistor ist. An den Transistorkondensator 10 werden die Spannungen wie folgt angelegt: Die Substratspannung Vb liegt an der Versorgungsspannung Vcc (manchmal als Vdd bezeichnet), die Source/Drain-Spannungen Vs und Vd liegen beide an Vcc und die Gate-Spannung Vg und das p-Substrat liegen beide auf Masse (als Vss oder 0 bezeichnet). Das Substrat kann von der Unterseite, von der Oberseite oder von irgendwo sonst auf Masse gelegt sein. In 1 ist Vg an Vss angebunden. 2 zeigt die Auftragung der Kapazität über der Gate-Substrat-Spannung VGB für n-Substrat-(z. B. n-Wannen-)Kondensatorstrukturen mit einer Austrittsarbeit von Null, da das Poly und das Substrat von der gleichen Art sind. Es ist zu beachten, daß eine Drain- und Source-Spannung gleich der Substrat-Spannung sein könnte. Die Auftragung soll nur allgemeine Zusammenhänge und nicht präzise Werte oder Formen zeigen. Die tatsächliche Kurve kann etwas anders aussehen. Weiterhin kann sich die Form der Kurve bei verschiedenen Frequenzen ändern. Es ist zu erkennen, daß die Kapazität bei der Anreicherung und Inversion größer und bei Verarmung niedriger ist. Vt ist eine Schwellspannung. Obwohl im allgemeinen die Grenzen zwischen Anreicherungs-, Verarmungs- und Inversionsmodus nicht exakt sind, tritt der Anreicherungsmodus auf, wenn 0 < VGB ist, der Verarmungsmodus tritt auf, wenn –Vt < VGB < 0 ist, und der Inversionsmodus tritt auf, wenn VGB < –Vt ist.
  • 3 zeigt die Auftragung einer Kapazität über der Gate-Substrat-Spannung VGB für n-Substrat-Kondensatorstrukturen mit einer nicht-verschwindenden (ungleich Null) Austrittsarbeit (die Flachbandspannung VFB ist ungleich Null), weil das Poly und das Substrat von unterschiedlicher Art sind. Die Kurve soll nur allgemeine Zusammenhänge und nicht präzise Werte oder Formen zeigen. Die tatsächliche Kurve kann etwas anders aussehen. Weiterhin kann sich die Form der Kurve bei unterschiedlichen Frequenzen ändern. Es ist ersichtlich, daß die Kapazität bei Anreicherung und Inversion höher und bei Verarmung geringer ist. VFB beträgt für stark dotiertes Poly etwa 1,0 Volt. Obwohl im allgemeinen die Grenzen zwischen Anreicherungs-, Verarmungs- und Inversionsmodus nicht exakt sind, tritt der Anreicherungsmodus auf, wenn VFB < VGB ist, der Verarmungsmodus tritt auf, wenn –Vt < VGB < VFB ist und der Inversionsmodus tritt auf, wenn VGB < –Vt ist. Es ist zu beachten, daß die relativen Abstände zwischen –Vt und 0 und zwischen 0 und VFB und zwischen 0 und Vt nicht als Einschränkung für die tatsächlichen Werte von VFB oder Vt verstanden werden sollen, die von Ausführungsbeispiel zu Ausführungsbeispiel variieren können.
  • Man betrachte den Fall eines Kondensators 10 nach dem Stand der Technik in 1. Die Kurve in 3 würde zutreffen, weil dort ein n-Substrat vorhanden ist und das Poly und das Substrat von unterschiedlicher Art sind, so daß die Austrittsarbeit ungleich Null ist. Die Flachbandspannung (VFB) dieser Struktur beträgt etwa 1 Volt. Im Falle von 1 ist VGB = –Vcc, wobei diese negativer als Vt sind. Daher befindet sich der Transistorkondensator 10 im Inversionsmodus (genauer gesagt, befindet sich der Kanal in Inversion, weil er Löcher aufweist, die vom entgegengesetzten Typ des Substrates sind). Dementsprechend hat er eine sehr große (vielleicht eine maximale) flächenbezogene Kapazität, sehr gutes Frequenzverhalten und geringen Reihenwiderstand. Jedoch tritt auch Verlust durch das Gate-Oxid auf, insbesondere sind diese bei dünnen Gate-Oxiden auch groß (vielleicht maximal). Vcc sollte bei dieser Decap-Konfiguration größer als Vt sein. Es ist zu beachten, daß die Kapazität als Funktion der Frequenz und des Widerstandes in Reihe mit dem Cap (für den Verschiebungsstrom) repräsentativ für den Q-Faktor des Decaps ist. Es ist zu beachten, daß die Flachbandspannung (VFB) etwa 1 Volt (nicht 0) für den PMOS-Cap in Inversion beträgt, wegen des p+-Poly-Gates und des n-Substrats.
  • 4 zeigt einen MOS-C 40. Es ist zu beachten, daß der Begriff MOS(Metall-Oxid-Halbleiter) weit interpretierbar sein soll, wobei das Metall nicht auf irgendeine besondere Art von Leitung beschränkt ist (z. B. es muß nicht Polysilizium sein), ein Isolator muß nicht unbedingt ein Oxid aufweisen und der Halbleiterteil ist nicht auf eine bestimmte Strukturart beschränkt. Der MOS-C 40 wird als n+/n+ auf n-Substrat gemäß der oben beschriebenen Teminologie bezeichnet (d. h. Poly ist n+, S/D ist n+). Vg ist Vcc und S/D/B liegen auf 0 (Vss). Die Kurve in 2 trifft zu, da eine n-Wanne verwendet wird und das Poly und das Substrat von der gleichen Art sind. VFB des MOS-C 40 liegt auf 0 Volt. VGB = Vcc, so daß sich der MOS-C 40 im Anreicherungsmodus befindet (der Kanal ist mit Elektronen angereichert, was demselben Typ wie das Substrat entspricht).
  • Mit der Anordnung nach 4 kann es wünschenswert sein, solch ein Layout (Zeichnen von n-Poly auf n-Wanne) bei Entwurfshilfsmitteln zu erlauben. MOS-C 40 arbeitet mit allen Vcc-Werten. Es weist eine hohe (gute) flächenbezogene Kapazität bei etwas geringeren Verlusten auf. Es weist ein gutes Frequenzverhalten und geringen Reihenwiderstand auf.
  • 5 zeigt ein MOS-C 50. MOS-C 50 wird als p+/n+ auf n-Substrat bezeichnet, entsprechend der oben beschriebenen Terminologie. Vg hat den Wert Vcc und S/D/B liegen auf 0 (Vss). Die Kurve in 3 trifft zu, weil eine n-Wanne verwendet wird und das Poly und das Substrat von unterschiedlicher Art sind. VFB von MOS-C 50 ist ungefähr 1 Volt. VGB = Vcc. Wenn Vcc > VFB ist, befindet sich MOS-C 50 im Anreicherungsmodus (der Kanal wird angereichert), und wenn Vcc < VFB ist, dann befindet sich MOS-C 40 im Verarmungsmodus (der Kanal verarmt). Wenn Vcc = VFB ist, so befindet sich der Modus zwischen Anreicherungs- und Verarmungsmodus. Erfindungsgemäß ist Vcc < VFB, so daß sich MOS-C 50 in dem Verarmungsmodus befindet und Verluste verringert werden. Diese Anordnung kann ein spezielles Layout erfordern. MOS-C 50 weist eine geringere flächenbezogene Kapazität auf, jedoch mit viel geringeren Verlusten aufgrund des Verarmungsmodus (es sind weniger Ladungsträger vorhanden, die zum Verlust beitragen können). Es weist ein gutes Frequenzverhalten auf, kann jedoch einen hohen Reihenwiderstand haben. Man beachte, daß die Struktur der MOS-Transistorstruktur mit vergrabenem Kanal ähnelt.
  • 6 zeigt einen PMOS-Transistorkondensator 60 (MOS-C 60). Der Transistorkondensator 60 wird als p+/p+ auf n-Substrat bezeichnet, gemäß der oben beschriebenen Terminologie. Vg hat den Wert Vcc und S/D/B liegen auf 0 (Vss) (im Gegensatz zu 1). Die Kurve aus 3 trifft zu, weil eine n-Wanne verwendet wird und das Poly und das Substrat von unterschiedlicher Art sind. VFB des MOS-C 50 hat ungefähr den Wert von 1 Volt. VGB = Vcc. Wenn Vcc > VFB ist, befindet sich MOS-C 60 im Anreicherungsmodus (der Kanal wird angereichert), und wenn Vcc < VFB ist, befindet sich der MOS-C 60 im Verarmungsmodus (der Kanal verarmt). Bei der Erfindung ist Vcc < VFB, so daß sich MOS-C 60 im Verarmungsmodus befindet und die Verluste reduziert werden. MOS-C 60 weist aufgrund des Verarmungsmodus eine geringere flächenbezogene Kapazität auf, jedoch mit viel geringeren Verlusten (es gibt weniger Ladungsträger, die zu den Verlusten beitragen können). Das Frequenzverhalten und der Reihenwiderstand können jedoch ein Problem darstellen.
  • Entstörkondensatoren mit p-Substrat
  • Im folgenden werden Beispiele von Transistoren und MOS-C-Kondensatorstrukturen mit p-Substraten (p-Wanne oder p-Substrat) beschrieben. Es ist zu beachten, daß das Substrat (body) nur aus dem p-Substrat bestehen kann, obwohl p-Wannen dargestellt sind. Auch kann das Substrat vom n-Typ mit einer p-Wanne sein.
  • 7 zeigt die Auftragung einer Kapazität über der Gate-Substrat-Spannung VGB für kapazitive p-Substrat-Strukturen mit einer verschwindenden Austrittsarbeit, da das Poly und das Substrat von der gleichen Art sind. Die Kurve soll nur allgemeine Zusammenhänge darstellen und nicht präzise Werte oder Formen. Die tatsächliche Kurve kann etwas anders aussehen. Außerdem kann sich die Form der Kurve bei verschiedenen Frequenzen ändern. Es ist zu erkennen, daß die Kapazität bei der Anreicherung und Inversion größer und bei der Verarmung kleiner ist. Auch wenn die Grenzen zwischen Anreicherungs-, Verarmungs- und Inversionsmodus nicht exakt sein mögen, tritt Anreicherung ein, wenn VGB < 0 ist, tritt der Verarmungsmodus ein, wenn 0 < VGB < Vt ist, und tritt der Inversionsmodus ein, wenn VGB > Vt ist.
  • 8 zeigt die Auftragung einer Kapazität über der Gate-Substrat-Spannung VGB für p-Substrat-Kondensatorstrukturen mit nicht-verschwindender Austrittsarbeit (die Flachbandspannung VFB hat nicht den Wert 0), weil das Poly und das Substrat von unterschiedlicher Art sind. Die Kurve soll nur allgemeine Zusammenhänge und nicht präzise Werte oder Formen zeigen. Die tatsächliche Kurve kann etwas anders aussehen. Außerdem ändert sich die Form der Kurve bei unterschiedlichen Frequenzen. Es ist zu sehen, daß die Kapazität bei Anreicherung und Inversion höher und bei Verarmung niedriger ist. VFB ist für stark dotiertes Poly ungefähr 1,0 Volt (allerdings ist es im negativen Bereich der Kurve). Obwohl die Grenzen zwischen Anreicherungs-, Verarmungs- und Inversionsmodus nicht exakt sein mögen, tritt der Anreicherungsmodus ein, wenn VGB < –VFB (z. B. –1 V) ist, der Verarmungsmodus ein, wenn –VFB < VGB < Vt ist, und der Inversionsmodus ein, wenn Vt < VGB ist. Es ist zu beachten, daß die relativen Abstände zwischen –VFB und 0 und zwischen 0 und Vt nicht als einschränkend für die tatsächlichen Werte von VFB oder Vt verstanden werden sollen, die von Ausführungsbeispiel zu Ausführungsbeispiel variieren können.
  • 9 zeigt einen NMOS-Transistorkondensator 90 gemäß dem Stand der Technik, der gemäß der oben beschriebenen Terminologie als n+/n+ auf p-Substrat bezeichnet wird. In diesem Fall handelt es sich um einen p-Substrat, aber es könnte eine p-Wanne auf einem n-Substrat oder eine p-Wanne in einem p-Substrat sein. Vg = Vcc, und S/D/B haben den Wert 0 (Vss). Da das Poly und das Substrat von unterschiedlichem Typ sind, wird die Kurve aus 8 verwendet. VGB = Vcc. In Kurve 8 ist Vcc > Vt, so daß sich der Transistorkondensator 90 im Inversionsmodus befindet (der Kanal befindet sich in Inversion). Decap 90 erfordert keinen Drei-Wannen-Prozeß und stellt keine besonderen Layout-Anforderungen. Es weist eine sehr hohe (vielleicht maximale) flächenbezogene Kapazität, sehr gute Frequenzeigenschaften und einen geringen Reihenwiderstand auf.
  • Das wesentliche Problem ist, daß die Verluste durch das Gate-Oxid, insbesondere bei dünnen Gate-Oxiden, ebenfalls groß sind (vielleicht maximal). Vcc sollte bei dieser Decap-Konfiguration größer als Vt sein.
  • 10 zeigt einen MOS-C-Kondensator 100 mit einer p+/p+-auf-p-Substrat-Konfiguration gemäß der obigen Terminologie. Obwohl eine p-Wanne dargestellt ist, ist sie nicht notwendig. Vg = 0 (Vss), und S/D/B = Vcc. Weil das Poly und das Substrat vom gleichen Typ sind, trifft die Kurve aus 7 zu. VGB = Vcc, so daß sich der Kondensator 100 im Anreicherungsmodus befindet (der Kanal würde angereichert werden). Bei einigen Ausführungsbeispielen weist der Kondensator 100 ein n-Substrat oder einen anderen Isolator zwischen der p-Wanne und dem p-Substrat auf. Der Zweck ist es, zu verhindern, daß die Vcc-Spannung die Spannung des Substrates oder anderer Teile beeinflußt. Dieser Dreifach-Wannen-Prozeß kann zusätzliches Layout in den Design-Werkzeugen erforderlich machen (Zeichnen von p-Poly auf p-Wanne). Decap 100 arbeitet mit allen Vcc-Werten. Es weist eine hohe (gute) flächenbezogene Kapazität bei etwas geringeren Verlusten auf. Es hat ein gutes Frequenzverhalten und einen geringen Reihenwiderstand.
  • 11 zeigt einen MOS-C-Kondensator 110 mit einer n+/p+-auf-p-Substrat-Konfiguration gemäß der oben beschriebenen Terminologie. Obwohl eine p-Wanne dargestellt ist, ist sie nicht nötig. Vg = 0 (Vss), und S/D/B = Vcc. Da das Poly und das Substrat von unterschiedlichem Typ sind, trifft die Kurve aus 8 zu. VGB = –Vcc. Wenn Vcc < VFB (–Vcc > –VFB) ist, würde sich der Kondensator 110 im Verarmungsmodus befinden (der Kanal würde verarmen). Zur Verminderung von Verlusten wird bei einigen Ausführungsbeispielen der Verarmungsmodus verwendet. Bei einigen Ausführungsbeispielen weist der Kondensator 110 einen n-Substrat oder einen anderen Isolator zwischen der p-Wanne und dem p-Substrat auf. Der Kondensator 110 hat eine geringere flächenbezogene Kapazität bei wesentlich geringeren Verlusten. Er weist ein gutes Frequenzverhalten auf, jedoch einen großen Reihenwiderstand.
  • 12 zeigt einen NMOS-Transistor 120 mit einer n+/n+-auf-p-Substrat-Konfiguration gemäß der oben beschriebenen Terminologie. Obwohl eine p-Wanne dargestellt ist, ist diese nicht nötig. Vg = 0 (Vss), und S/D/B = Vcc. Weil das Poly und das Substrat von unterschiedlichem Typ sind, trifft die Kurve aus 8 zu. VGB = –Vcc. Wenn Vcc > VFB (–Vcc < –VFB) würde sich der Kondensator 120 im Anreicherungsmodus befinden (der Kanal würde angereichert werden). Wenn Vcc < VFB (–Vcc > –VFB) würde sich der Kondensator 120 im Verarmungsmodus befinden (der Kanal würde verarmen). Zur Verminderung von Verlusten wird bei einigen Ausführungsbeispielen der Verarmungsmodus genutzt. Bei einigen Ausführungsbeispielen weist der Kondensator 120 ein n-Substrat oder einen anderen Isolator zwischen der p-Wanne und dem p-Substrat auf. Die Verluste sind bei dieser Anordnung gut (geringer). Das Frequenzverhalten und der Reihenwiderstand können jedoch ein Problem sein. Diese Anordnung kann einen Drei-Wannen-Prozeß erfordern.
  • Ein beigefügter Anhang stellt eine vergleichende, zusammenfassende Tabelle für die oben dargestellten Kondensatoren zur Verfügung.
  • Weitere Informationen und Ausführungsbeispiele
  • 13 zeigt einen Chip 130, der Kondensatoren (z. B. Kondensator 134) einer oder mehrerer der hier beschriebenen Anordnungen aufweist. Der Chip 130 kann jede Art von elektrischer Einrichtung sein, einschließlich Mikroprozessoren, DSP (digitaler Signal-Prozessor), integrierte Steuerungseinheiten, ASIC (anwendungs-spezifische integrierte Schaltung) und Kommunikationschips.
  • Erfindungsgemäß ist es, wie oben beschrieben, wünschenswert, einen Kondensator im Verarmungsmodus zu verwenden. Es wäre möglich, die Kapazität durch die Einstellung der Gate-Spannung, Substrat-Spannung, Source/Drain-Spannung, Schwellspannung und/oder Dotierungsstärke zu optimieren.
  • Lediglich als Beispiel sei angenommen, daß bei einigen Ausführungsbeispielen die effektive Kapazität um ungefähr 25% verringert werden kann, während die Verluste bei einer Versorgungsspannung von etwa 1 Volt ungefähr um einen Faktor 100 verringert werden. Die Verringerung der Kapazität ist in den C-V-Kurven zu beobachten, wenn der Kondensator in einem Verarmungsmodus vorgespannt wird. Die Verringerung der Verluste ist Folge der Tatsache, daß weniger Ladungsträger in dem verarmten Kanal unter dem Gate-Oxid vorhanden sind, die durch das dünne Gate-Oxid tunneln können. Der Q-Faktor eines solchen Kondensators wird ähnlich dem eines MOS-Transistor-Caps in Inversion sein, insbesondere da man sich nicht auf die Erzeugung von Minoritätsladungsträgern und die Rekombination verläßt, um die Ladungsträger zur Verfügung zu stellen, die benötigt werden, um auf das Wechselspannungssignal zu reagieren, das auf dem Decap überlagert ist. Man kann die verringerte Kapazität durch die Verwendung etwas größerer Kondensatorflächen kompensieren, wenn man die Verluste durch den Decap um mehr als eine Größenordnung verringern soll. Die Erfindung unterstützt entsprechend zusätzliche Versorgungsspannungsskalierung und die Entwicklung von Prozeßtechnologien für niedrige Spannungen, Hochleistungs- und Niederleistungs-CMOS-Schaltungen. Mit dem vorgeschlagenen Aufbau kann man in der Zukunft weiterhin Decaps zur Rausch-Entstörung in unseren IC's verwenden, auch wenn wir die Gate-Oxid-Dicke an die schneller skalierten Transistoren anpassen müssen.
  • Die Erfindung kann in Verbindung mit SOI(Silizium auf Isolator)-Anordnungen verwendet werden.
  • Es ist ferner bekannt, daß die Versorgungs- und Massespannung nicht unbedingt konstant sind, sondern aufgrund von Rauschen, Belastung oder anderen Ursachen Schwankungen aufweisen.
    E
  • Anhang: Zusammenfassende Vergleichstabelle, die einige Möglichkeiten auflistet. Diese wird nicht als vollständig angesehen. Weitere Möglichkeiten bestehen. Einige der Informationen sind lediglich Schätzungen.
    Typ Vcc Modus Cap Leckstrom Hi freq Rs
    Anwendung
    DeCap auf n-Wanne
    p+/p+ (Stand der Technik) (FIG. 1) > Vt inv. max. max. gut gering
    n+/n+ (FIG. 4) Jede anr. ~max. etwas geringer gut gering kein LO
    p+/p+ (FIG. 6) < 1 V ver. geringer geringer OK hoch Kein LO
    p+/p+ > 1 V anr. ~max. etwas geringer OK hoch Kein LO
    p+/n+ (FIG. 5) < 1 V ver. geringer geringer OK hoch LO
    p+/n+ > 1 V anr. ~max. etwas geringer gut gering LO
    n+/p+ > 1 V + Vt inv. max. max. gut gering LO. Vcc?
    n+/p+ < 1 V + Vt ver. geringer geringer OK hoch LO. Vcc?
    DeCap auf p-Wanne
    n+/n+ Stand der Technik (FIG. 9) > Vt inv. max. max. gut gering
    p+/p+ (FIG. 10) Jede anr. ~max etwas geringer gut gering Kein LO
    n+/n+ (FIG. 12) < 1 V ver. geringer geringer OK hoch Kein LO, TW
    n+/n+ > 1 V anr. ~max etwas geringer OK hoch Kein LO, TW
    n+/p+ (FIG. 11) < 1 V ver. geringer geringer OK hoch LO, TW
    n+/p+ > 1 V am. ~max etwas geringer gut gering LO, TW
    p+/n+ > 1 V + Vt inv. max. max. gut gering LO. Vcc?
    p+/n++ < 1 V + Vt ver. geringer geringer OK hoch LO. Vcc?
  • Legende:
    • p+/p+ auf n-Wanne bezeichnet einen Kondensator mit p+-Poly- und p+-S/D-Gebieten auf n-Wanne
    • Kein LO = Kein über das herkömmliche Design hinausgehender Layout- oder Hilfsmittelwechsel
    • LO = Kann über das herkömmliche Design hinausgehende Änderungen am Layout erfordern
    • VFB = ~1 Volt, wird für die Vcc-Spalte verwendet
    • TW = Kann zur Isolation des Kondensator-Substrat eine Dreifach-Wanne erfordern

Claims (7)

  1. Verfahren zum Verwenden einer MOS-Struktur (134) als Entstörkapazität zwischen einem ersten, die Versorgungsspannung (VCC) einer auf einem Halbleiterchip integrierten Schaltung (130) führenden Leiter und einem zweiten, die Massespannung (VSS) führenden Leiter, wobei die MOS-Struktur (50, 60, 100, 110) in einem Substrat oder in einer in dem Substrat eingebrachten Wanne mit einem Source-Gebiet (S), einem Drain-Gebiet (D) und einem zwischen dem Source- und dem Drain-Gebiet angeordneten Gate (G), das aus einem über einer Gate-Isolatorschicht angeordneten Gate-Leiter besteht, angeordnet ist, wobei der Gate-Leiter mit dem ersten oder zweiten Leiter verbunden ist und das Source-Gebiet (S), das Drain-Gebiet und das Substrat bzw. die Wanne (B-Bulk) mit dem anderen Leiter verbunden sind, so dass die MOS-Struktur eine Kapazität zwischen, den beiden Leitern bildet, wobei die MOS-Struktur so mit den beiden Leitern verbunden wird, dass bei den anliegenden Spannungen (VCC, VSS) die MOS-Strukur sich im Verarmungsmodus befindet, so dass nur wenige Ladungsträger unter der Gate-Isolatorschicht vorhanden sind, die durch die Gate-Isolatorschicht tunneln können.
  2. Verfahren nach Anspruch 1, wobei die MOS-Struktur ein n+-Poly-Gate und n+-Source/Drain-Gebiete in einem n-Substrat aufweist.
  3. Verfahren nach Anspruch 1, wobei die MOS-Struktur ein p+-Poly-Gate und n+-Source/Drain-Gebiete in einem n-Substrat aufweist.
  4. Verfahren nach Anspruch 1, wobei die MOS-Struktur ein p+-Poly-Gate und p+-Source/Drain-Gebiete in einem n-Substrat aufweist.
  5. Verfahren nach Anspruch 1, wobei die MOS-Struktur ein p+-Poly-Gate und p+-Source/Drain-Gebiete in einem p-Substrat aufweist.
  6. Verfahren nach Anspruch 1, wobei die MOS-Struktur ein n+-Poly-Gate und p+-Source/Drain-Gebiete in einem p-Substrat aufweist.
  7. Verfahren nach Anspruch 1, wobei die MOS-Struktur ein n+-Poly-Gate und n+-Source/Drain-Gebiete in einem p-Substrat aufweist.
DE10085347T 1999-12-22 2000-11-13 Verwendung einer MOS-Struktur als Entstörkondensator bei dünnen Gate-Oxiden Expired - Fee Related DE10085347B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/469,406 US6828638B2 (en) 1999-12-22 1999-12-22 Decoupling capacitors for thin gate oxides
US09/469,406 1999-12-22
PCT/US2000/031352 WO2001046989A2 (en) 1999-12-22 2000-11-13 Decoupling capacitors for thin gate oxides

Publications (2)

Publication Number Publication Date
DE10085347T1 DE10085347T1 (de) 2003-01-30
DE10085347B4 true DE10085347B4 (de) 2009-04-09

Family

ID=23863664

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10085347T Expired - Fee Related DE10085347B4 (de) 1999-12-22 2000-11-13 Verwendung einer MOS-Struktur als Entstörkondensator bei dünnen Gate-Oxiden

Country Status (8)

Country Link
US (1) US6828638B2 (de)
JP (1) JP4954413B2 (de)
KR (1) KR100532208B1 (de)
AU (1) AU3072601A (de)
DE (1) DE10085347B4 (de)
GB (1) GB2374462B (de)
HK (1) HK1046776B (de)
WO (1) WO2001046989A2 (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6828654B2 (en) 2001-12-27 2004-12-07 Broadcom Corporation Thick oxide P-gate NMOS capacitor for use in a phase-locked loop circuit and method of making same
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6809386B2 (en) * 2002-08-29 2004-10-26 Micron Technology, Inc. Cascode I/O driver with improved ESD operation
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
JP4046634B2 (ja) * 2003-04-08 2008-02-13 Ｎｅｃエレクトロニクス株式会社 電圧制御型容量素子及び半導体集積回路
EP1662652B1 (de) * 2003-08-05 2008-11-05 Epson Toyocom Corporation Piezooszillator
JP2005175003A (ja) * 2003-12-08 2005-06-30 Matsushita Electric Ind Co Ltd デカップリングコンデンサ及び半導体集積回路
DE102004006484A1 (de) * 2004-02-10 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnungen mit ESD-festem Kondensator und Herstellungsverfahren
US7256438B2 (en) * 2004-06-08 2007-08-14 Saifun Semiconductors Ltd MOS capacitor with reduced parasitic capacitance
WO2006037376A1 (en) * 2004-10-06 2006-04-13 Freescale Semiconductor, Inc A varactor
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US7786512B2 (en) 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7477541B2 (en) * 2006-02-14 2009-01-13 International Business Machines Corporation Memory elements and methods of using the same
US7358823B2 (en) * 2006-02-14 2008-04-15 International Business Machines Corporation Programmable capacitors and methods of using the same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
EP2100333A4 (de) * 2007-01-01 2012-05-09 Sandisk Technologies Inc Integrierte schaltungen und verfahren mit zwei entstörkondensatortypen
KR100907020B1 (ko) * 2008-02-25 2009-07-08 주식회사 하이닉스반도체 반도체 집적회로의 전원 공급 장치 및 이를 이용한 입력임피던스 제어 방법
FR2982707A1 (fr) * 2011-11-10 2013-05-17 St Microelectronics Sa Condensateur a transistor mos sur soi
KR102143520B1 (ko) * 2014-09-17 2020-08-11 삼성전자 주식회사 펌핑 캐패시터
US9837555B2 (en) 2015-04-15 2017-12-05 Futurewei Technologies, Inc. Apparatus and method for a low loss coupling capacitor
US10510906B2 (en) * 2016-07-01 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. MOS capacitor, semiconductor fabrication method and MOS capacitor circuit
JP7027176B2 (ja) * 2018-01-22 2022-03-01 ラピスセミコンダクタ株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2138206A (en) * 1983-02-23 1984-10-17 Clarion Co Ltd Variable capacitor element
US5032892A (en) * 1988-05-31 1991-07-16 Micron Technology, Inc. Depletion mode chip decoupling capacitor
US5341009A (en) * 1993-07-09 1994-08-23 Harris Corporation Fast charging MOS capacitor structure for high magnitude voltage of either positive or negative polarity
US5965928A (en) * 1996-04-17 1999-10-12 Nec Corporation Semiconductor device with MOS capacitor and fabrication method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513680A (ja) * 1990-10-26 1993-01-22 Seiko Epson Corp 半導体装置
US5173835A (en) 1991-10-15 1992-12-22 Motorola, Inc. Voltage variable capacitor
US5405790A (en) 1993-11-23 1995-04-11 Motorola, Inc. Method of forming a semiconductor structure having MOS, bipolar, and varactor devices
US5615096A (en) 1994-06-06 1997-03-25 Motorola, Inc. Direct current power supply conditioning circuit
JPH0883887A (ja) * 1994-09-14 1996-03-26 Nissan Motor Co Ltd 半導体保護装置
US5563779A (en) 1994-12-05 1996-10-08 Motorola, Inc. Method and apparatus for a regulated supply on an integrated circuit
US5883423A (en) * 1996-02-23 1999-03-16 National Semiconductor Corporation Decoupling capacitor for integrated circuit signal driver
US5962887A (en) 1996-06-18 1999-10-05 Micron Technology, Inc. Metal-oxide-semiconductor capacitor
JPH10107235A (ja) * 1996-09-27 1998-04-24 Hitachi Ltd ゲートアレーｌｓｉの構成方法とこれを用いた回路装置
JPH10163421A (ja) * 1996-11-29 1998-06-19 Sanyo Electric Co Ltd 半導体集積回路
JPH10256489A (ja) * 1997-03-14 1998-09-25 Mitsubishi Electric Corp 半導体装置
US5965912A (en) 1997-09-03 1999-10-12 Motorola, Inc. Variable capacitor and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2138206A (en) * 1983-02-23 1984-10-17 Clarion Co Ltd Variable capacitor element
US5032892A (en) * 1988-05-31 1991-07-16 Micron Technology, Inc. Depletion mode chip decoupling capacitor
US5341009A (en) * 1993-07-09 1994-08-23 Harris Corporation Fast charging MOS capacitor structure for high magnitude voltage of either positive or negative polarity
US5965928A (en) * 1996-04-17 1999-10-12 Nec Corporation Semiconductor device with MOS capacitor and fabrication method thereof

Also Published As

Publication number Publication date
DE10085347T1 (de) 2003-01-30
AU3072601A (en) 2001-07-03
JP2004501501A (ja) 2004-01-15
WO2001046989A3 (en) 2002-05-10
HK1046776B (zh) 2004-12-03
US6828638B2 (en) 2004-12-07
HK1046776A1 (en) 2003-01-24
KR100532208B1 (ko) 2005-11-29
KR20020089311A (ko) 2002-11-29
GB2374462A (en) 2002-10-16
GB2374462B (en) 2004-05-26
GB0215177D0 (en) 2002-08-07
US20020140109A1 (en) 2002-10-03
WO2001046989A2 (en) 2001-06-28
JP4954413B2 (ja) 2012-06-13

Similar Documents

Publication Publication Date Title
DE10085347B4 (de) Verwendung einer MOS-Struktur als Entstörkondensator bei dünnen Gate-Oxiden
DE69432918T2 (de) Verfahren zum Herstellen eines CMOS-Bauteil mit Hoch- und Niedrigspannungstransistoren
DE112014003481B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE69736529T2 (de) Halbleiteranordnung für hochspannung
DE2214935C2 (de) Integrierte MOS-Schaltung
DE102005022129B4 (de) Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
DE19857059B4 (de) Verfahren zum Herstellen eines SOI-Bauteils
EP2040298B1 (de) Integrierte Schaltungsanordnungen mit ESD-festem Kondensator und Herstellungsverfahren
DE102013109650B4 (de) Spannungsregler
DE102016202110B4 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE3123239C2 (de)
DE102016100016B4 (de) Halbleiterstruktur
WO2004064123A2 (de) Verfahren zur herstellung eines halbleiterbauelements
DE60037559T2 (de) Herstellungsverfahren für ein Halbleiter-Bauelement
DE19612950C1 (de) Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Herstellung
EP0166386A2 (de) Integrierte Schaltung in komplementärer Schaltungstechnik
DE10331560B4 (de) Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben
DE10162976A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE3932445A1 (de) Komplementaere halbleitereinrichtung mit verbessertem isolationsbereich
DE102005054672B4 (de) Hochvolt-Transistor mit niedriger Threshold-Spannung und einen solchen Hochvolt-Transistor umfassendes Bauelement
DE2933455A1 (de) Verfahren zur herstellung einer feldeffektanordnung
EP0449858B1 (de) Hochspannungstransistor-anordnung in cmos-technologie
DE102017201249B4 (de) Halbleiterbauteil und ein Verfahren zum Verringern des Antenneneffekts in einem Halbleiterbauteil
DE102008005905B4 (de) Integrierte Schaltung und Verfahren zum Schalten eines Hochspannungssignals
EP1734582B1 (de) Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law

Ref document number: 10085347

Country of ref document: DE

Date of ref document: 20030130

Kind code of ref document: P

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20110531