DE10106006A1 - SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung

Info

Publication number
DE10106006A1
DE10106006A1 DE10106006A DE10106006A DE10106006A1 DE 10106006 A1 DE10106006 A1 DE 10106006A1 DE 10106006 A DE10106006 A DE 10106006A DE 10106006 A DE10106006 A DE 10106006A DE 10106006 A1 DE10106006 A1 DE 10106006A1
Authority
DE
Germany
Prior art keywords
zones
zone
layer
conductivity types
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10106006A
Other languages
English (en)
Other versions
DE10106006B4 (de
Inventor
Yasuhiko Onishi
Tatsuhiko Fujihara
Katsunori Ueno
Susumu Iwamoto
Takahiro Sato
Tatsuji Nagaoka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE10106006A1 publication Critical patent/DE10106006A1/de
Application granted granted Critical
Publication of DE10106006B4 publication Critical patent/DE10106006B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Das erfindungsgemäße Halbleiterbauelement enthält eine Drain-Driftzone (22) mit einer ersten Schicht mit alternierenden Leitfähigkeitstypen, die aus n-leitenden Driftstromwegzonen (22a) und p-leitenden Trennzonen (22b) gebildet ist, welche alternierend angeordnet sind, und einen Durchbruchverhinderungsbereich (20) mit einer zweiten Schicht mit alternierenden Leitfähigkeitstypen, die aus n-leitenden Zonen (20a) und p-leitenden Zonen (20b) gebildet ist, welche alternierend angeordnet sind, wobei die Durchzone (20) keinen Stromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist. Da sich im Sperrzustand des Bauelements die Verarmungsschichten von vielen pn-Übergängen in beide Richtungen in die n-leitenden Zonen (20a) und die p-leitenden Zonen (20b) ausdehnen, werden die benachbarten Bereiche von p-leitenden Basiszonen (13a), der Außenbereich des Halbleiterchips und der tiefliegende Bereich des Halbleiterchips verarmt. Damit wird ohne Verwendung eines Schutzrings oder einer Feldplatte eine Durchbruchspannung des Durchbruchverhinderungsbereichs (20) erzielt, die höher ist als die Durchbruchspannung der Drain-Driftzone (22).

Description

Die vorliegende Erfindung betrifft Vertikalleistungshalbleiterbauelemente, die das Realisieren einer hohen Durchbruchspannung und eines hohen Stromtransportvermögens erleichtern, wie bei­ spielsweise MOSFETs (Feldeffekttransistoren mit isoliertem Gate), IGBTs (Leitfähigkeitsmodula­ tion-MOSFETs), Bipolartransistoren und Dioden. Die vorliegende Erfindung betrifft auch Verfahren zur Herstellung derartiger Halbleiterbauelemente.
Halbleiterbauelemente können grob in Lateralhalbleiterbauelemente, bei denen die Elektroden auf einer Hauptfläche angeordnet sind, und Vertikalhalbleiterbauelemente unterteilt werden, bei denen die Elektroden auf die beiden voneinander abgewandten Hauptflächen verteilt sind. Wenn das Vertikalhalbleiterbauelement eingeschaltet ist, fließt ein Driftstrom in der Dickenrichtung des Halbleiterchips (Vertikalrichtung). Wenn das Vertikalhalbleiterbauelement ausgeschaltet ist, dehnen sich die durch Anlegen einer Sperr-Vorspannung hervorgerufenen Verarmungsschichten auch in der Vertikalrichtung aus.
Fig. 28 ist eine Querschnittsansicht eines herkömmlichen Planar-n-Kanal-Vertikal-MOSFETs. Gemäß Fig. 28 umfaßt der Vertikal-MOSFET: eine n+-Drain-Schicht 11 geringen elektrischen Widerstands, eine Drain-Elektrode 18, die sich in elektrischem Kontakt mit der n+-Drain-Schicht 11 befindet, eine n--Drain-Driftschicht 12 hohen Widerstands auf der n+-Drain-Schicht 11, p- leitende Basiszonen 13, die selektiv im Oberflächenabschnitt der n--Drain-Driftschicht 12 gebildet sind, eine stark dotierte n+-Source-Zone 14, die selektiv in der p-leitenden Basiszone 13 gebildet ist, eine stark dotierte p+-Kontaktzone 19, die selektiv in der p-leitenden Basiszone 13 gebildet ist, einen Gate-Isolierfilm 15 auf einem Abschnitt der p-leitenden Basiszone 13, der sich zwischen der n+-Source-Zone 14 und der n--Drain-Driftschicht 12 erstreckt, eine Gate-Elektrodenschicht 16 auf dem Gate-lsofiertilm 15 und eine Source-Elektrode 17, die sich sowohl mit den n+-Source- Zonen 14 als auch den p+-Kontaktzonen 19 in elektrischem Kontakt befindet.
Bei dem in Fig. 28 gezeigten Vertikalhalbleiterbauelement dient die n--Drain-Driftschicht 12 hohen Widerstands als Zone, die das vertikale Fließen eines Driftstroms ermöglicht, wenn der MOSFET im Durchlaßzustand ist. Im Sperrzustand des MOSFETs wird die n-leitende Drain-Driftschicht 12 durch die Verarmungsschichten verarmt, die sich von den pn-Übergängen zwischen der Drain- Driftschicht 12 und den p-leitenden Basiszonen 13 aus ausdehnen, um eine hohe Durchbruch­ spannung zu erzielen. Das Dünnermachen der n--Drain-Driftschicht 12 hohen Widerstands, d. h. das Verkürzen des Driftstromwegs, ist wirksam, um den Durchlaßwiderstand (Widerstand zwischen dem Drain und der Source) des MOSFETs stark zu reduzieren, da der Driftwiderstand im Durchlaßzustand des Bauelements gesenkt wird. Wenn jedoch der Driftstromweg in der n-- Drain-Driftschicht 12 verkürzt wird, wird der Raum zwischen dem Drain und der Source, in den hinein sich im Sperrzustand des Bauelements die Verarmungsschichten von pn-Übergängen zwischen den p-leitenden Basiszonen 13 und der n--Drain-Driftschicht 12 aus ausdehnen, verkleinert, und die elektrische Feldstärke in den Verarmungsschichten erreicht bald den maxi­ malen (kritischen) Wert für Silicium. Daher wird ein Durchbruch verursacht, bevor die Spannung zwischen dem Drain und der Source die Nenndurchbruchspannung des Bauelements erreicht.
Eine hohe Durchbruchspannung wird erzielt, indem die n--Drain-Driftschicht 12 dicker gemacht wird. Eine dicke n--Drain-Driftschicht 12 verursacht jedoch unweigerlich einen hohen Durchlaß­ widerstand und eine Zunahme der Verluste. Kurz gesagt existiert ein Kompromißverhältnis zwischen dem Durchlaßwiderstand (Stromtransportvermögen) und der Durchbruchspannung des MOSFETs. Das Kompromißverhältnis besteht auch bei den anderen Halbleiterbauelementen wie beispielsweise IGBTs, Bipolartransistoren und Dioden, die eine Driftschicht enthalten.
Das europäische Patent 0 053 854, das US-Patent 5,216,275, das US-Patent 5,438,215, die japanische Offenlegungsschrift H09(1997)-266311 und die japanische Offenlegungsschrift H10(1998)-223896 offenbaren Halbleiterbauelemente, die eine Schicht mit alternierenden Leitfähigkeitstypen enthalten, die aus stark dotierten vertikalen n-leitenden Zonen und vertikalen p-leitenden Zonen gebildet ist, die alternativ horizontal aneinandergeschichtet sind.
Fig. 29 ist eine Querschnittsansicht des im US-Patent 5,216,275 offenbarten Vertikal-MOSFETs. Gemäß Fig. 29 unterscheidet sich der Vertikal-MOSFET von Fig. 29 von dem Vertikal-MOSFET von Fig. 28 insofern, als der Vertikal-MOSFET von Fig. 29 eine Drain-Driftschicht 22 mit alternierenden Leitfähigkeitstypen enthält, d. h., nicht eine aus einer einzigen Schicht gebildete Anordnung, sondern eine aus n-leitenden Driftstromwegzonen 22a und p-leitenden Trennzonen 22b, die alternierend horizontal aneinandergeschichtet sind, gebildete Anordnung. Selbst wenn die Dotierstoffkonzentrationen in der Schicht mit alternierenden Leitfähigkeitstypen hoch sind, erleichtert die Schicht mit alternierenden Leitfähigkeitstypen das Erzielen einer hohen Durch­ bruchspannung, da sich Verarmungsschichten von den pn-Übergängen, die sich vertikal über die Schicht mit alternierenden Leitfähigkeitstypen erstrecken, im Sperrzustand des Bauelements lateral ausdehnen und die Drain-Driftschicht 22 vollständig verarmen.
Nachstehend wird ein Halbleiterbauelement mit einer Drain-Driftschicht mit alternierenden Leitfähigkeitstypen als "Super-Junction-Halbleiterbauelement" bzw. "SJ-Halbleiterbauelement" bezeichnet.
Bei dem SJ-Halbleiterbauelement wird eine hohe Durchbruchspannung in der Drain-Driftschicht mit alternierenden Leitfähigkeitstypen unterhalb der im Oberflächenabschnitt des Halbleiterchips gebildeten p-leitenden Zonen 13 (einer aktiven Zone des Bauelements) erzielt. Die elektrische Feldstärke in den Verarmungsschichten erreicht jedoch im Umfangsbereich der Drain-Driftschicht mit alternierenden Leitfähigkeitstypen (dem Peripheriebereich des Bauelements) bald den maximalen (kritischen) Wert für Silicium, da sich die Verarmungsschichten von dem pn-Übergang zwischen der Drain-Driftschicht 22 und der äußersten p-leitenden Basiszone 13 weder vollständig nach außen noch zur Unterseite des Halbleiterchips hin ausdehnen. Daher ist die lokale Durch­ bruchspannung im Peripheriebereich der Drain-Driftschicht 22, d. h. die lokale Durchbruchspan­ nung im Peripheriebereich des Bauelements, nicht hoch genug.
Der zum Steuern des elektrischen Verarmungsfelds im Peripherieoberflächenabschnitt des Bauelements gebildete herkömmliche Schutzring oder die zum Steuern des elektrischen Verar­ mungsfelds auf dem Isolierfilm gebildete herkömmliche Feldplattenstruktur können dazu verwen­ det werden, eine hohe lokale Durchbruchspannung im Peripheriebereich des Bauelements in der Nähe der äußersten p-leitenden Basiszone 13 zu erzielen. Es ist jedoch schwierig, die Gesamt­ struktur zu optimieren, welche die Drain-Driftschicht 22 mit alternierenden Leitfähigkeitstypen zum Erzielen einer höheren Durchbruchspannung und den herkömmlichen Schutzring oder die herkömmliche Feldplatte zum Erzielen einer bestimmten lokalen Durchbruchspannung im Peripheriebereich des Bauelements umfaßt. In anderen Worten ist es schwierig, das elektrische Verarmungsfeld durch ein von außen hinzugefügtes externes Mittel wie beispielsweise die oben beschriebenen integrierten Strukturen zu korrigieren. Die Zuverlässigkeit von Halbleiterbauelemen­ ten mit derartigen externen Mitteln zum Korrigieren des elektrischen Verarmungsfelds ist nicht hoch. Da der von dem Schutzring im Abstand angeordnete tiefliegende Abschnitt des Bauele­ ments nicht verarmt wird, ist die lokale Durchbruchspannung im Peripheriebereich des Bauele­ ments nicht so hoch wie die Durchbruchspannung in der Drain-Driftschicht 22. Daher ist der herkömmliche Schutzring oder die herkömmliche Feldplatte weder wirksam, um die gesamte Bauelementstruktur mit einer hohen Durchbruchspannung zu versehen noch die Funktionen der Drain-Driftschicht mit alternierenden Leitfähigkeitstypen voll zu nutzen. Es ist daher erforderlich, Schritte der Bildung von Masken zum Realisieren der integralen Struktur, des Implantierens von Dotierstoffen, des Eintreibens der implantierten Dotierstoffatome, des Niederschlagens von Metallfilmen, des Musterns der niedergeschlagenen Metallfilme und derartige zusätzliche Schritte zum Herstellen des SJ-Halbleiterbauelements einzusetzen.
Der Erfindung liegt die Aufgabe zugrunde, ein SJ-Halbleiterbauelement zu schaffen, bei dem der Peripheriebereich leichter mit einer Durchbruchspannung versehen werden kann, die höher ist als die Durchbruchspannung in der Drain-Driftschicht, ohne einen Schutzring oder eine Feldplatte einzusetzen. Der Erfindung liegt außerdem die Aufgabe zugrunde, ein SJ-Halbleiterbauelement zu schaffen, das auf einfache Weise herstellbar ist. Der Erfindung liegt des weiteren die Aufgabe zugrunde, die Herstellungsverfahren zu schaffen, die geeignet zur Herstellung der oben beschrie­ benen SJ-Halbleiterbauelemente sind.
Diese Aufgaben werden mit einem SJ-Halbleiterbauelement gemäß Anspruch 1 bzw. 28 sowie Herstellungsverfahren gemäß Anspruch 36 bzw. 39 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Das Besondere der Erfindung liegt darin, daß der Durchbruchstehbereich bzw. Durchbruchverhin­ derungsbereich (der Peripheriebereich oder der Umfangsbereich), der die Drain-Driftzone des Halbleiterbauelements umgibt, aus einer Schicht mit alternierenden Leitfähigkeitstypen gebildet oder einer Schicht hohen Widerstands gebildet ist, in die ein Dotierstoff eines ersten Leitfähig­ keitstyps und ein Dotierstoff eines zweiten Leitfähigkeitstyps so dotiert sind, daß die resultie­ rende Ladungsträgerkonzentration in der Schicht hohen Widerstands Null oder in etwa Null ist.
Es ist vorteilhaft, wenn die ersten Zonen und die zweiten Zonen der Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich kontinuierliche Diffusionsschichten sind, in denen die Dotierstoffkonzentrationen gleichförmig sind.
Wenn sich die Grenzflächen zwischen den Driftstromwegzonen und den Trennzonen vertikal und parallel zueinander erstrecken, können sich die Grenzflächen zwischen den ersten Zonen und den zweiten Zonen des Durchbruchverhinderungsbereichs im wesentlichen parallel oder im wesentli­ chen senkrecht oder schräg zu den Grenzflächen zwischen den Driftstromwegzonen und den Trennzonen erstrecken. Speziell dann, wenn sich die Grenzflächen zwischen den ersten Zonen und den zweiten Zonen im Durchbruchverhinderungsbereich schräg zu den Grenzflächen zwischen den Driftstromwegzonen und den Trennzonen in der Drain-Driftzone erstrecken, sind alle zweiten Zonen des zweiten Leitfähigkeitstyps sicher mit den Trennzonen oder der aktiven Zone verbunden, und der gesamte Durchbruchverhinderungsbereich wird verarmt.
Es kann eine Durchbruchspannung, die höher als die Durchbruchspannung der Drain-Driftzone ist, sicher erzielt werden, und die Zuverlässigkeit des Bauelements wird verbessert, wenn die Dotierstoffkonzentrationen der Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchver­ hinderungsbereich niedriger sind als die Dotierstoffkonzentrationen der Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone oder wenn das Rastermaß bzw. der Rasterabstand im Durchbruchverhinderungsbereich, mit dem Paare aus jeweils einer n-leitenden Zone und einer p- leitenden Zone angeordnet sind, geringer ist als der Rasterabstand in der Drain-Driftzone, mit dem Paare aus jeweils einer n-leitenden Driftstromwegzone und einer p-leitenden Trennzone angeord­ net sind.
Wenn die ersten Zonen und die zweiten Zonen im Durchbruchverhinderungsbereich sich vertikal erstrecken und alternierend aneinandergeschichtet sind, werden die Herstellungsschritte und daher die Herstellungskosten reduziert, da die Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich gleichzeitig durch Verwendung der Herstellungsschritte zur Bildung der Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone gebildet werden kann.
Gemäß Anspruch 10 kann die Drain-Driftzone mit einem ersten Übergangsbereich versehen sein, in dem die Breiten der Driftstromwegzonen und der Trennzonen zum Durchbruchverhinderungsbe­ reich hin allmählich so abnehmen, daß die Breite der äußersten Trennzone gleich wie die Breite der innersten ersten Zone des ersten Leitfähigkeitstyps ist. Alternativ kann der Durchbruchver­ hinderungsbereich einen zweiten Übergangsbereich aufweisen, in dem die Breiten der ersten Zonen und der zweiten Zonen zur Drain-Driftzone hin allmählich so zunehmen, daß die Breite der innersten ersten Zone gleich ist wie die Breite der äußersten Trennzone, die sich in Kontakt mit der innersten ersten Zone befindet. Da hier die Ladungsmengen in der äußersten Trennzone und der innersten ersten Zone ausgeglichen werden und eine ideale Ladungsbalance realisiert wird, wird das elektrische Feld an der Grenzfläche zwischen der äußersten Trennzone und der innersten ersten Zone abgeschwächt und eine hohe Durchbruchspannung realisiert.
Bei einer Ausgestaltung des Halbleiterbauelements gemäß Anspruch 16 wird die innerste zweite Zone des zweiten Leitfähigkeitstyps des ersten Abschnitts mit alternierenden Leitfähigkeitstypen oder des zweiten Abschnitts mit alternierenden Leitfähigkeitstypen als Äquipotentialbereich verwendet. Durch elektrisches Verbinden der innersten zweiten Zone und der kammartig von dieser innersten zweiten Zone abzweigenden zweiten Zonen des dritten Abschnitts wird der gesamte Durchbruchverhinderungsbereich schnell verarmt, ohne einen Spannungsausgleichsring oder eine ähnliche Anordnung auf der Oberfläche des Halbleiterchips anordnen zu müssen.
Wenn die pn-Übergänge zwischen den ersten Zonen und den zweiten Zonen der Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich gemäß Anspruch 20 schlangenlinienförmig sind, wird die Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich auf einfache Weise verarmt, und daher kann eine hohe Durchbruch­ spannung erzielt werden, da das Flächenverhältnis der pn-Übergänge pro Volumeneinheit groß ist.
Bei einer Ausgestaltung des Halbleiterbauelements gemäß Anspruch 22 wird eine hohe Durch­ bruchspannung im Durchbruchverhinderungsbereich erzielt.
Da die nicht direkt mit der aktiven Zone verbundenen zweiten Zonen gemäß Anspruch 23 über die Spannungsausgleichsringe mit den direkt mit der aktiven Zone verbundenen zweiten Zonen verbunden sind, werden die zweiten Zonen von ihrem schwimmenden Zustand befreit. Da das Potential der zweiten Zonen auf das Potential der aktiven Zone fixiert wird, dehnen sich Verar­ mungsschichten gleichförmig in den Durchbruchverhinderungsbereich hinein aus. Somit wird eine hohe Durchbruchspannung erzielt.
Wenn die Dotierstoffkonzentration in dem mindestens einen Spannungsausgleichsring höher als die Dotierstoffkonzentration in den zweiten Zonen des zweiten Leitfähigkeitstyps ist, wird der mindestens eine Spannungsausgleichsring des zweiten Leitfähigkeitstyps nicht verarmt und arbeitet wie erwünscht.
Bei der Gestaltung des Halbleiterbauelements gemäß Anspruch 25 wird das Flächenverhältnis der pn-Übergänge pro Volumeneinheit erhöht und eine hohe Durchbruchspannung erzielt. Die Zone hohen Widerstands, die mit gleichen Mengen eines Dotierstoffs des ersten Leitfähigkeitstyps und eines Dotierstoffs des zweiten Leitfähigkeitstyps dotiert ist, kann als Zusammensetzung aus diskontinuierlichen infinitesimal kleinen n-leitenden Zonen und diskontinuierlichen infinitesimal kleinen p-leitenden Zonen angesehen werden. Die Zone hohen Widerstand erleichtert es, den Durchbruchverhinderungsbereich mit einer hohen Durchbruchspannung zu versehen.
Die Umrandungszone des ersten Leitfähigkeitstyps zwischen der ersten Hauptfläche und der Schicht des ersten Leitfähigkeitstyps mit geringem elektrischen Widerstand, welche die Schicht mit alternierenden Leitfähigkeitstypen des Durchbruchverhinderungsbereichs umgibt, erleichtert das Anlegen des Potentials der zweiten Hauptelektrode an den Randabschnitt des Durchbruch­ verhinderungsbereichs, die Ausdehnung der Verarmungsschichten nach außen und das Vermei­ den eines Leckstroms, der sonst im Randabschnitt der Schicht mit alternierenden Leitfähigkeits­ typen hervorgerufen würde.
Das Verfahren gemäß Anspruch 36, das die in die Epitaxieschicht implantierten Dotierstoffe gleichzeitig eintreibt, erleichtert die Bildung der ersten Schicht mit alternierenden Leitfähigkeits­ typen und der zweiten Schicht mit alternierenden Leitfähigkeitstypen.
Bei Durchführung des Verfahrens gemäß Anspruch 37 oder Anspruch 38 sind die Dotierstoffkon­ zentrationen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhin­ derungsbereich niedriger als die Dotierstoffkonzentrationen in der ersten Schicht mit alternieren­ den Leitfähigkeitstypen in der Drain-Driftzone, weshalb eine höhere Durchbruchspannung im Durchbruchverhinderungsbereich des Bauelements erzielt werden kann.
Bei dem Verfahren gemäß Anspruch 39 ist es nicht erforderlich, eine Maskenbildung zum selektiven Implantieren des Dotierstoffs des ersten Leitfähigkeitstyps vorzunehmen.
Die Dotierstoffkonzentrationen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen des Durchbruchverhinderungsbereichs sind nahezu gleich wie die Dotierstoffkonzentrationen in der ersten Schicht mit alternierenden Leitfähigkeitstypen des Durchbruchverhinderungsbereichs, wenn das Verfahren gemäß Anspruch 40 ausgeführt wird. Bei diesem Verfahren wird eine hohe Durchbruchspannung im Durchbruchverhinderungsbereich erzielt, da dieses Verfahren die Bildung schlangenlinienförmiger pn-Übergänge im Durchbruchverhinderungsbereich erleichtert oder es erleichtert, die Diffusionszoneneinheiten diskontinuierlich zu lassen.
Weitere Vorteile, Merkmale und Besonderheiten der Erfindung ergeben sich aus der nachfolgen­ den Beschreibung vorteilhafter Ausführungsformen unter Bezug auf die begleitenden, nicht als beschränkend anzusehenden Zeichnungen.
Fig. 1(a) ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruch­ verhinderungsbereich eines n-Kanal-Vertikal-MOSFETs gemäß der ersten Ausführungs­ form der Erfindung zeigt.
Fig. 1(b) ist eine Vertikalquerschnittsansicht längs A-A' von Fig. 1(a).
Fig. 2(a) bis 2(d) sind Querschnittsansichten zur Erläuterung des Verfahrens zur Herstellung des MOSFETs gemäß der ersten Ausführungsform der Erfindung.
Fig. 3 ist ein Satz von Kurven, welche die Beziehungen zwischen der Durchbruchspannung und dem Verhältnis der Phosphorkonzentration und der Borkonzentration in der Schicht mit alternierenden Leitfähigkeitstypen mit der Borkonzentration als Parameter simulie­ ren.
Fig. 4(a) ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der zweiten Ausführungsform der Erfindung zeigt.
Fig. 4(b) ist eine Vertikalquerschnittsansicht längs A-A' von Fig. 4(a).
Fig. 5(a) bis 5(d) sind Querschnittsansichten zur Erläuterung des Verfahrens zur Herstellung des MOSFETs gemäß der zweiten Ausführungsform der Erfindung.
Fig. 6 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruch­ verhinderungsbereich eines Vertikal-SJ-MOSFETs gemäß der dritten Ausführungsform der Erfindung zeigt.
Fig. 7 ist eine Vertikalquerschnittsansicht längs A-A von Fig. 6.
Fig. 8 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruch­ verhinderungsbereich eines Vertikal-SJ-MOSFETs gemäß der vierten Ausführungsform der Erfindung zeigt.
Fig. 9 ist eine Vertikalquerschnittsansicht längs B-B' von Fig. 8.
Fig. 10 ist eine Vertikalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der fünften Ausführungsform der Erfindung zeigt.
Fig. 11(a) bis 11(e) sind Querschnittsansichten zur Erläuterung des Verfahrens zur Herstellung des MOSFETs gemäß der fünften Ausführungsform der Erfindung.
Fig. 12 ist eine Vertikalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der sechsten Ausführungsform der Erfindung zeigt.
Fig. 13 ist eine Vertikalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der siebten Ausführungsform der Erfindung zeigt.
Fig. 14 ist eine Vertikalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der achten Ausführungsform der Erfindung zeigt.
Fig. 15 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der neunten Ausführungsform der Erfindung zeigt.
Fig. 16 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der zehnten Ausführungsform der Erfindung zeigt.
Fig. 17 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der elften Ausführungsform der Erfindung zeigt.
Fig. 18 ist eine Vertikalquerschnittsansicht längs A-A' von Fig. 17.
Fig. 19 ist eine Vertikalquerschnittsansicht längs B-B' von Fig. 17.
Fig. 20 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der zwölften Ausführungsform der Erfindung zeigt.
Fig. 21 ist eine Vertikalquerschnittsansicht längs C-C von Fig. 20.
Fig. 22 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der dreizehnten Ausführungsform der Erfindung zeigt.
Fig. 23 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der vierzehnten Ausführungsform der Erfindung zeigt.
Fig. 24 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der fünfzehnten Ausführungsform der Erfindung zeigt.
Fig. 25 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der sechzehnten Ausführungsform der Erfindung zeigt.
Fig. 26 ist eine Vertikalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der siebzehnten Ausführungsform der Erfindung zeigt.
Fig. 27 ist eine Vertikalquerschnittsansicht, die eine Drain-Driftzone und eine Durchzone eines Vertikal-SJ-MOSFETs gemäß der achtzehnten Ausführungsform der Erfindung zeigt.
Fig. 28 ist eine Querschnittsansicht eines herkömmlichen Planar-n-Kanal-Vertikal-MOSFETs.
Fig. 29 ist eine Querschnittsansicht des im US-Patent 5,216,275 offenbarten Vertikal- MOSFETs.
Nachstehend gilt bei der Beschreibung der vorliegenden Erfindung: Eine n-leitende Schicht oder Zone ist eine Schicht oder Zone, in der Elektronen die Majoritätsladungsträger sind. Eine p- leitende Schicht oder Zone ist eine Schicht oder Zone, in der Löcher die Majoritätsladungsträger sind. Eine n+-Zone oder eine p+-Zone ist eine Zone, die relativ stark dotiert ist. Eine n--Zone oder eine p--Zone ist eine Zone, die relativ schwach dotiert ist.
Erste Ausführungsform
Fig. 1(a) ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruch­ verhinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer ersten Ausführungsform der Erfindung zeigt. Fig. 1(b) ist die Vertikalquerschnittsansicht längs A-A' von Fig. 1(a). In Fig. 1(a) ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In diesen Figuren sind die Schichten mit alternierenden Leitfähigkeitstypen hauptsächlich für die bessere Verständlichkeit dargestellt.
Gemäß Fig. 1(b) weist der n-Kanal-Vertikal-MOSFET auf: eine n+-Drain-Schicht (n+-Drain- Kontaktschicht) 11; eine Drain-Elektrode 18 in elektrischem Kontakt mit der n+-Drain-Schicht 11; eine Drain-Driftzone 22 mit einer ersten Schicht mit alternierenden Leitfähigkeitstypen auf der n+- Drain-Schicht 11; stark dotierte p-leitende Basiszonen (p-leitende Wannenzonen) 13a, die eine aktive Zone des Bauelements bilden und selektiv im Oberflächenabschnitt der Drain-Driftzone 22 gebildet sind; eine stark dotierte n+-Source-Zone 14, die selektiv in der p-leitenden Basiszone 13a gebildet ist; einen Gate-Isolierfilm 15 auf dem Halbleiterchip; eine Polysilicium-Gate-Elektroden­ schicht 16 auf dem Gate-Isolierfilm 15; und eine Source-Elektrode 17, die über Kontaktlöcher, die einen Zwischenschichtisolierfilm 19a durchsetzen, in elektrischem Kontakt mit den n+-Source- Zonen 14 und den p-leitenden Basiszonen 13a stehen. Die n+-Source-Zone 14 ist im Oberflä­ chenabschnitt der p-leitenden Basiszone 13a gebildet, wobei dies eine Doppeldiffusions-MOS- Struktur darstellt. Obwohl in den Fig. 1(a) und 1(b) nicht gezeigt, befinden sich Gate-Verdrah­ tungsmetallfilme in elektrischem Kontakt mit den Gate-Elektrodenschichten 16.
Wie später beschrieben, ist die erste Schicht mit alternierenden Leitfähigkeitstypen in der Drain- Driftzone 22 eine Schichtanordnung, die durch epitaktisches Aufwachsen von n-leitenden Schichten auf ein Substrat (n+-Drain-Schicht 11) gebildet wird. Die erste Schicht mit alternieren­ den Leitfähigkeitstypen umfaßt n-leitende Driftstromwegzonen 22a und p-leitende Trennzonen 22b. Die n-leitenden Driftstromwegzonen 22a und die p-leitenden Trennzonen 22b erstrecken sich vertikal (parallel zur Dickenrichtung des Halbleiterchips) und sind alternierend horizontal aneinandergeschichtet. Bei der ersten Ausführungsform erreicht das obere Ende der n-leitenden Driftstromwegzonen 22a eine Kanalzone 12e im Oberflächenabschnitt des Halbleiterchips, und das untere Ende der n-leitenden Driftstromwegzone 22a befindet sich in Kontakt mit der n+- Drain-Schicht 11. Das obere Ende der p-leitenden Trennzone 22b befindet sich in Kontakt mit dem Wannenboden der p-leitenden Basiszone 13a, und das untere Ende der p-leitenden Trenn­ zone 22b befindet sich in Kontakt mit der n+-Drain-Schicht 11. Die Breite P1 eines Paar aus einer n-leitenden Driftstromwegzone 22a und einer p-leitenden Trennzone 22b kann viel kleiner sein als das dargestellte Paar aus der n-leitenden Driftstromwegzone und der p-leitenden Trennzone. In diesem Fall ist es bevorzugt, daß die Grenzfläche zwischen den n-leitenden Driftstromwegzonen 22a und den p-leitenden Trennzonen 22b senkrecht zur horizontalen Erstreckungsrichtung der p- leitenden Basiszone 13a verläuft.
Eine zweite Schicht mit alternierenden Leitfähigkeitstypen, die aus n--Zonen 20a und p--Zonen 20b gebildet ist, befindet sich im Durchbruchverhinderungsbereich (peripherer Bereich des Bauelements) 20 außerhalb der vertikalen Drain-Driftzone 22 und zwischen der Halbleiterchip­ oberfläche und der n+-Drain-Schicht 11. Die n--Zonen 20a und p--Zonen 20b erstrecken sich vertikal und sind alternierend horizontal aneinandergeschichtet. Das Rastermaß bzw. der Rasterabstand P2, mit dem Paare aus jeweils einer n--Zone 20a und eine p--Zone 20b angeordnet sind, ist gleich dem Rasterabstand P1, mit dem Paare aus jeweils einer n-leitenden Driftstrom­ wegzone 22a und einer p-leitenden Trennzone 22b angeordnet sind. Die zweite Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 20 ist jedoch schwächer dotiert als die erste Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22. Daher ist der Widerstand der zweiten Schicht mit alternierenden Leitfähigkeitstypen höher als der Widerstand der ersten Schicht mit alternierenden Leitfähigkeitstypen. In den Fig. 1(a) und 1(b) erstrecken sich die n--Zonen 20a und p--Zonen 20b in etwa parallel zu den n-leitenden Drift­ stromwegzonen 22a und den p-leitenden Trennzonen 22b. Alternativ können sich die n--Zonen 20a und die p--Zonen 20b senkrecht oder schräg zu den n-leitenden Driftstromwegzonen 22a und den p-leitenden Trennzonen 22b erstrecken. In den Fig. 1(a) und 1(b) weist die zweite Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 20 eine Schichtanord­ nungs- bzw. Mehrschichtstruktur auf. Da der Durchbruchverhinderungsbereich 20 keinen Stromweg schafft, können die Zonen der verschiedenen Leitfähigkeitstypen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen in einem dreidimensionalen Gitter, einem Maschen­ netzwerk oder nach Art einer Bienenwabe geformt sein. Die Zonen des gleichen Leitfähigkeits­ typs können untereinander verbunden sein oder im Abstand voneinander angeordnet sein.
Eine innere Ebene 20A, an der die Endflächen der n--Zonen 20A und der p--Zonen 20b der Durchzone 20 alternierend angeordnet sind, fällt mit der Ebene 22A zusammen, an der die Endflächen der n-leitenden Driftstromwegzonen 22a und der p-leitenden Trennzone 22b der Drain-Driftzone 22 alternierend angeordnet sind. Die Grenzfläche der innersten n--Zone 20aa ist mit der Grenzfläche der äußersten p-leitenden Trennzone 22bb verbunden.
Ein Isolierfilm 23 wie beispielsweise ein Thermooxidationsfilm oder ein Phosphorsilikatglas (PSG)- Film ist auf der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinde­ rungsbereich 20 gebildet, um die Oberfläche des Durchbruchverhinderungsbereichs 20 zu schützen und zu stabilisieren. Die Source-Elektrode 17 befindet sich oberhalb der Gate-Elektroden 16, wobei ein Zwischenschichtisolierfilm 19a zwischen diesen angeordnet ist und sich auf den Isolierfilm 23 erstreckt, um als Feldplatte zu dienen.
Eine n-leitende Umrandungszone 24, die einen geringen elektrischen Widerstand aufweist und sich in der Dickenrichtung des Halbleiterchips erstreckt, ist um die zweite Schicht mit alternieren­ den Leitfähigkeitstypen herum im Durchbruchverhinderungsbereich 20 angeordnet. Wie in Fig. 1(a) gezeigt, befindet sich die Grenzfläche der n-leitenden Umrandungszone 24 in Kontakt mit der Grenzfläche der äußersten n--Zone 20ab der zweiten Schicht mit alternierenden Leitfähigkeits­ typen und einer äußeren Ebene 20B, an der die Endflächen der n--Zone 20a und der p--Zone 20b alternierend angeordnet sind. Das obere Ende der n-leitenden Umrandungszone 24 befindet sich in Kontakt mit einer Peripherieelektrode 25, deren Potential gleich wie das Potential der Trenn­ elektrode 18 ist, und das untere Ende der n-leitenden Umrandungszone 24 befindet sich in Kontakt mit der n+-Drain-Schicht 11.
Der in den Fig. 1(a) und (b) gezeigte n-Kanal-Vertikal-MOSFET arbeitet in folgender Weise. Wenn eine bestimmte positive Spannung an die Gate-Elektroden 16 angelegt wird, wird der MOSFET in seinen Durchlaßzustand gebracht, und Inversionsschichten werden in den Oberflächenabschnitten der p-leitenden Basiszone 13a unterhalb der jeweiligen Gate-Elektroden 16 gebildet. Elektronen werden von den Source-Zonen 14 über die Inversionsschichten in die Kanalzonen 12e injiziert. Die injizierten Elektronen erreichen die n+-Drain-Schicht 11 über die Driftstromwegzonen 22a, wodurch die Drain-Elektrode 18 und die Source-Elektrodenschicht 17 elektrisch verbunden werden.
Wenn die an die Gate-Elektroden 16 angelegte positive Spannung abgeschaltet wird, wird der MOSFET in seinen Sperrzustand gebracht. Die Inversionsschichten in den Oberflächenabschnitten der p-leitenden Basiszonen 13a verschwinden, wodurch die Drain-Elektrode 18 und die Source- Elektrodenschicht 17 elektrisch voneinander getrennt werden. Wenn die Sperr-Vorspannung (die Spannung zwischen der Source und dem Drain) im Sperrzustand des MOSFETs hoch ist, dehnen sich die Verarmungsschichten von den pn-Übergängen Ja zwischen den p-leitenden Basiszonen 13a und den Kanalzonen 12e in die p-leitenden Basiszonen 13a und die Kanalzonen 12e aus, und die p-leitenden Basiszonen 13a und die Kanalzonen 12e verarmen. Da die Trennzonen 22b in der Drain-Driftzone 22 über die p-leitenden Basiszonen 13a mit der Source-Elektrode 17 elektrisch verbunden sind und die Driftstromwegzonen 22a in der Drain-Driftzone 22 über die n+-Drain- Schicht 11 mit der Drain-Elektrode 18 elektrisch verbunden sind, dehnen sich Verarmungsschich­ ten auch von den pn-Übergängen Jb zwischen den Trennzonen 22b und den Driftstromwegzonen 22a in die Trennzonen 22b und die Driftstromwegzonen 22a aus, was die Verarmung der Drain- Driftzone 22 beschleunigt. Da die Drain-Driftzone 22 mit hoher Durchbruchspannung versehen ist, wie oben beschrieben, kann die Drain-Driftzone 22 stark dotiert werden, und es wird ein hohes Stromtransportvermögen in der Drain-Driftzone 22 erzielt.
Wie oben beschrieben, befindet sich die zweite Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 20 außerhalb der Drain-Driftzone 22. Die p--Zonen 20b in der zweiten Schicht mit alternierenden Leitfähigkeitstypen, die sich von den p-leitenden Trennzonen 22b der ersten Schicht mit alternierenden Leitfähigkeitstypen aus erstrecken, sind über die p- leitenden Basiszonen 13a mit der Source-Elektrode 17 verbunden. Die mit keiner Trennzone 22b verbundenen p--Zonen 20b schwimmen und dienen als tiefliegende Schutzringe. Die n--Zonen 20a der zweiten Schicht mit alternierenden Leitfähigkeitstypen sind über die n+-Drain-Schicht 11 mit der Drain-Elektrode 18 elektrisch verbunden. Aufgrund des oben beschriebenen Aufbaus wird der Durchbruchverhinderungsbereich 20 nahezu über die ganze Dicke der zweiten Schicht mit alternierenden Leitfähigkeitstypen durch die Verarmungsschichten verarmt, die sich von den pn- Übergängen Jc in der zweiten Schicht mit alternierenden Leitfähigkeitstypen erstrecken. Der oben beschriebene Aufbau erleichtert nicht nur die Verarmung des Oberflächenbereichs der Drain- Driftzone 22 auf der Seite des Durchbruchverhinderungsbereichs 20, wie es die herkömmliche Schutzringstruktur oder die herkömmliche Feldplattenstruktur tut, sondern auch die Verarmung des Außenbereichs des Durchbruchverhinderungsbereichs 20 und des substratseitigen Bereichs des Durchbruchverhinderungsbereichs 20. Daher erleichtert der oben beschriebene Aufbau die Abschwächung der elektrischen Feldstärke im Durchbruchverhinderungsbereich 20 und das Erzielen einer hohen Durchbruchspannung. Somit wird ein SJ-Halbleiterbauelement mit hoher Durchbruchspannung realisiert.
Bei der ersten Ausführungsform ist die zweite Schicht mit alternierenden Leitfähigkeitstypen schwächer dotiert als die erste Schicht mit alternierenden Leitfähigkeitstypen. Daher ist der Widerstand der zweiten Schicht mit alternierenden Leitfähigkeitstypen höher als derjenige der ersten Schicht mit alternierenden Leitfähigkeitstypen. Da die zweite Schicht mit alternierenden Leitfähigkeitstypen schneller verarmt wird als die erste Schicht mit alternierenden Leitfähigkeits­ typen, ist die Zuverlässigkeit der Durchbruchverhinderung hoch. Wenn der Rasterabstand P2 in der zweiten Schicht mit alternierenden Leitfähigkeitstypen kleiner als der Rasterabstand P1 in der ersten Schicht mit alternierenden Leitfähigkeitstypen ist, wird die Zuverlässigkeit der Durch­ bruchverhinderung weiter verbessert.
Eine n-leitende Umrandungszone 24 mit niedrigem Widerstand umgibt die Seitenflächen der zweiten Schicht mit alternierenden Leitfähigkeitstypen. Die n-leitende Umrandungszone 24 dient als Kanalstopper, um zu verhindern, daß Inversionsschichten im Oberflächenabschnitt der zweiten Schicht mit alternierenden Leitfähigkeitstypen gebildet werden. Da die n-leitende Umrandungszone 24 die äußere Ebene 20B bedeckt, an der die Endflächen der n--Zonen 20a und der p--Zonen 20b des Durchbruchverhinderungsbereichs 20 alternierend angeordnet sind, liegen die Seitenflächen der zweiten Schicht mit alternierenden Leitfähigkeitstypen nicht wie die Dicing- Flächen des Halbleiterchips frei, und der Umfangsbereich der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist mit dem Drain-Potential vorgespannt. Somit wird die dielektrische Durchbruchspannung des Bauelements stabilisiert und die Qualität des Bauelements verbessert. Die n-leitende Umrandungszone 24 umgibt die Seitenflächen des Halbleiterchips nicht immer. Die n-leitende Umrandungszone 24 kann als Isolieranordnung zum Isolieren von Halbleiterbauelemen­ ten in einem Halbleiterchip untereinander gebildet werden.
Nun wird das Verfahren zur Herstellung des MOSFETs gemäß der ersten Ausführungsform unter Bezug auf die Fig. 2(a) bis 2(d) beschrieben.
Gemäß Fig. 2(a) wird eine erste n-leitende Epitaxieschicht 30 mit hohem Widerstand auf ein n- leitendes Halbleitersubstrat mit niedrigem elektrischen Widerstand geschichtet, das eine n+-Drain- Schicht 11 ist.
Dann wird eine Fotolackmaske 32 auf der ersten Epitaxieschicht 30 gebildet. Die Fotolackmaske 32 weist Fenster 32a, 32b und 32c für die Ionenimplantation auf, die durch Fotolithographie in den jeweiligen Bereichen entsprechend der Drain-Driftzone 22, dem Durchbruchverhinderungsbe­ reich 20 bzw. der n-leitenden Umrandungszone 24 gebildet werden. Die Fenster 32a, 32b und 32c sind mit dem gleichen Rasterabstand gebildet. Die Fenster 32b zur Bildung des Durchbruch­ verhinderungsbereichs 20 sind schmäler als die Fenster 32a zur Bildung der Drain-Driftzone 22.
Phosphorionen 33 als n-leitender Dotierstoff werden durch die Fenster 32a, 32b und 32c gestrahlt, um Phosphoratome 34 in die Oberflächenabschnitte der ersten Epitaxieschicht 30 unterhalb der Fenster 32a, 32b und 32c zu implantieren. Die Punkte maximaler Konzentration (Diffusionszentren) der Phosphoratome 34 befinden sich in einer Tiefe von der Oberfläche der n- leitenden Epitaxieschicht 30, die der mittleren Eindringtiefe von Phosphorionen 33 entspricht.
Gemäß Fig. 2(b) wird die Fotolackmaske 32 entfernt. Eine Fotolackmaske 37 mit Fenstern 37a und 37b für die Ionenimplantation wird auf der ersten Epitaxieschicht 30 gebildet. Die Fenster 37a und 37b sind mit dem gleichen Rasterabstand wie der Rasterabstand zwischen den Fenstern 32a und 32b gebildet und jeweils in der Mitte zwischen den Fenstern 32a und 32b positioniert. Die Fenster 37b zur Bildung des Durchbruchverhinderungsbereichs 20 sind schmäler als die Fenster 37a zur Bildung der Drain-Driftzone 22.
Borionen 35 als p-leitender Dotierstoff werden durch die Fenster 37a und 37b gestrahlt, um Boratome 36 in den Oberflächenabschnitt der Epitaxieschicht 30 unterhalb der Fenster 37a und 37b zu implantieren. Die Punkte maximaler Konzentration (Diffusionszentren) der Boratome 36 befinden sich in einer Tiefe von der Oberfläche der Epitaxieschicht 30, die der mittleren Eindring­ tiefe von Borionen 35 entspricht. Ein beliebiger der Schritte der unter Bezug auf Fig. 2(a) beschriebenen Phosphorionenimplantation und der unter Bezug auf Fig. 2(b) beschriebenen Borionenimplantation kann zuerst ausgeführt werden.
Gemäß Fig. 2(c) werden die Schritte des Epitaxieschichtwachstums und der selektiven Ionenim­ plantation mehrere Male unter Berücksichtigung der erforderlichen Durchbruchspannungsklasse ausgeführt. Die Fenster für die folgenden Schritte des selektiven Implantierens von Ionen eines Leitfähigkeitstyps befinden sich an den vorhergehenden Fensterpositionen. Wie exemplarisch in Fig. 2(c) gezeigt, wird eine vierte Epitaxieschicht 30 für die Aufwärtsdiffusion auf die Schichtanordnung geschichtet, die aus den ersten bis dritten Schichten 30 gebildet ist. Es ist bevorzugt, daß alle Epitaxieschichten die gleiche Dicke aufweisen.
Gemäß Fig. 2(d) werden n-leitende Driftstromwegzonen 22a und p-leitende Trennzonen 22b in der Drain-Driftzone 22, n--Zonen 20a und p--Zonen 20b im Durchbruchverhinderungsbereich 20 und eine n-leitende Umrandungszone 24 gleichzeitig gebildet, indem alle implantierten Phosphor­ atome 34 und Boratome 36 aus den jeweiligen Diffusionszentren gleichzeitig eingetrieben werden und indem die vertikal ausgerichteten Diffusionszoneneinheiten um die jeweiligen Diffusionszen­ tren herum verbunden werden. Da diese vertikalen Zonen durch vertikales Verbinden der vertikal ausgerichteten Diffusionszoneneinheiten untereinander gebildet werden, sind die pn-Übergänge nahezu eben, wenn das thermische Eintreiben ausreichend ausgeführt wird. Die Dotierstoffatome in den einzelnen vertikalen Zonen werden um deren Diffusionszentren herum verteilt, in denen die Dotierstoffkonzentration am höchsten ist. Es ist nicht immer erforderlich, daß die pn-Übergänge eben sind. Es wird eine höhere Durchbruchspannung erzielt, wenn die pn-Übergänge in dem Durchbruchverhinderungsbereich 20 schlangenlinienförmig sind oder wenn die Diffusionszonen­ einheiten im Durchbruchverhinderungsbereich 20 nicht miteinander verbunden werden, da breitere pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich 20 günstiger für die Förderung der Verarmung sind.
Dann wird die aktive Zone des Bauelements mit den p-leitenden Basiszonen 13a in der vierten Epitaxieschicht 30 gebildet, was zu einem Doppeldiffusions-MOSFET führt. Mit dem oben beschriebenen Verfahren, bei dem Schichten mit alternierenden Leitfähigkeitstypen mit vertikal miteinander verbundenen Diffusionszoneneinheiten sowie eine n-leitende Umrandungszone 24 gebildet werden, indem die in die Epitaxieschichten dotierten Dotierstoffe so thermisch eingetrie­ ben werden, daß die Diffusionszoneneinheiten vertikal miteinander verbunden werden, werden SJ-Halbleiterbauelemente viel einfacher als mit dem herkömmlichen Herstellungsverfahren hergestellt, bei dem Epitaxieschichten in den in einem Halbleitersubstrat ausgehobenen Gräben bzw. Trenches aufgewachsen werden.
Die typischen Abmessungen und Dotierstoffkonzentrationen der Schichten und Zonen in dem MOSFET mit einer Durchbruchspannung der 600-V-Klasse sind wie folgt. Der spezifische Widerstand der n+-Drain-Schicht beträgt 0,01 Ω. Die Dicke der n+-Drain-Schicht beträgt 350 µm. Die Dotierstoffkonzentrationen in den Driftstromwegzonen 22a und Trennzonen 22b sind 2 × 1015 cm-3. Die Dicke der Driftstromwegzonen 22a und die Dicke der Trennzonen 22b sind 50 µm. Die Breite der Driftstromwegzonen 22a und die Breite der Trennzonen 22b sind 5 µm. Die Dotierstoffkonzentration in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 20 beträgt 5 × 1014 cm-3. Die Fläche der Ionenimplantation (die Fläche der Fenster für die Ionenimplantation) zur Bildung der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 20 ist ein Viertel der Fläche der Ionenim­ plantation (die Fläche der Fenster für die Ionenimplantation) zur Bildung der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22.
Fig. 3 ist ein Satz von Kurven, welche die Beziehungen zwischen der Durchbruchspannung und dem Verhältnis der Phosphorkonzentration zur Borkonzentration in der Schicht mit alternierenden Leitfähigkeitstypen mit der Borkonzentration als Parameter simuliert. In Fig. 3 repräsentiert die horizontale Achse das Verhältnis der Phosphorkonzentration bezüglich der Borkonzentration. Die Phosphorkonzentration ist bei 100% auf der horizontalen Achse gleich der Borkonzentration. Die Phosphorkonzentration ist bei mehr als 100% auf der horizontalen Achse größer als die Borkonzentration, und sie ist bei weniger als 100% auf der horizontalen Achse kleiner als die Borkonzentration. Die vertikale Achse repräsentiert die Durchbruchspannung VDSS.
Wenn die Borkonzentrationen in der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 und der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich 20 beide 2 × 1015 cm-3 sind, beträgt die Durchbruchspannung 880 V bei der Phosphorkonzentration von 2 × 1015 cm-3. Wenn das oben in Verbindung mit der ersten Ausführungsform beschriebene Herstellungsverfahren eingesetzt wird, wird eine Verteilung der Dotierstoffkonzentration mit Maximalkonzentrationen bei den Diffusionszentren hervorgerufen. In anderen Worten, es werden Dotierstoffkonzentrationsvariationen hervorgerufen. In einem Bereich der Phosphorkonzentration zwischen 70% und 130% ändert sich die Durchbruchspannung um 400 V. Wenn die Borkonzentration 5 × 1014 cm-3 niedrig ist, beträgt die Durchbruchspannung 880 V bei der Phosphorkonzentration von 5 × 1014 cm-3. Des weiteren ändert sich die Durchbruch­ spannung im Bereich der Phosphorkonzentration zwischen 70% und 130% nur um 20 V. Unter der idealen Bedingung, daß die Borkonzentration oder die Phosphorkonzentration gleich sind, ist die Durchbruchspannung unabhängig von den Dotierstoffkonzentrationen. Die Durchbruchspan­ nung ist jedoch vom Konzentrationsverhältnis der Dotierstoffe der entgegengesetzten Leitfähig­ keitstypen beeinflußt. Wenn die Dotierstoffkonzentrationen niedriger sind, ist die Durchbruch­ spannung weniger abhängig vom Verhältnis der Dotierstoffkonzentrationen. Unter Berücksichti­ gung dessen, daß die Durchbruchspannung konstant 880 V unabhängig davon ist, ob die Borkonzentration 2 × 1015 cm-3 oder 5 × 1014 cm-3 ist, wird gefolgert, daß eine ausreichend hohe Durchbruchspannung, die höher als die Durchbruchspannung (880 V) der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 ist, in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 20 erzielt wird. Daher hängt die Durchbruchspannung des Bauelements von der Durchbruchspannung der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 ab. Selbst wenn die Rasterab­ stände P1 und P2 gleich sind und die Dotierstoffkonzentrationen in der ersten und der zweiten Schicht mit alternierenden Leitfähigkeitstypen gleich sind, ist die elektrische Verarmungsfeld­ stärke in der zweiten Schicht mit alternierenden Leitfähigkeitstypen kleiner als die elektrische Verarmungsfeldstärke in der ersten Schicht mit alternierenden Leitfähigkeitstypen. Die elektrische Verarmungsfeldstärke ist in der zweiten Schicht mit alternierenden Leitfähigkeitstypen niedriger als in der ersten Schicht mit alternierenden Leitfähigkeitstypen wegen der zusätzlichen Länge, um welche die gekrümmte elektrische Kraftlinie, die sich von der Wannenseitenfläche der p-leitenden Basiszone 13a zur n+-Drain-Schicht 11 hin erstreckt, länger ist als die geradlinige elektrische Kraftlinie, die sich von der Wannenbodenfläche der p-leitenden Basiszone 13a zur n+-Drain- Schicht 11 hin erstreckt. Da eine Durchbruchspannung, die höher als diejenige in der Drain- Driftzone 22 ist, für den Durchbruchverhinderungsbereich 20 durch Bilden des Durchbruchverhin­ derungsbereichs 20 aus einer Schicht mit alternierenden Leitfähigkeitstypen selbst dann erzielt wird, wenn die Drain-Driftzone 22 aus einer Schicht mit alternierenden Leitfähigkeitstypen gebildet ist, kann der Aufbau der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 leicht optimiert werden, und die Design-Freiheiten für den Entwurf eines SJ- Halbleiterbauelements werden erhöht, weshalb die Entwicklung eines SJ-Halbleiterbauelements erleichtert wird.
Zweite Ausführungsform
Fig. 4(a) ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruch­ verhinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer zweiten Ausführungsform der Erfindung zeigt. Fig. 4(b) ist die Vertikalquerschnittsansicht längs A-A von Fig. 4(a). In Fig. 4(a) ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In den Fig. 4(a) und 4(b) werden die gleichen Bezugszahlen verwendet, wie sie in den Fig. 1(a) und 1(b) verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Der in den Fig. 4(a) und 4(b) gezeigte MOSFET unterscheidet sich von dem in den Fig. 1(a) und 1(b) gezeigten MOSFET insofern, als der Rasterabstand P2, mit dem Paare aus jeweils einer n- Zone 20a und einer p-Zone 20b in einem Durchbruchverhinderungsbereich 120 angeordnet sind, größer als der Rasterabstand P1 ist, mit dem Paare aus jeweils einer n-leitenden Driftstromweg­ zone 22a und einer p-leitenden Trennzone 22b in der Drain-Driftzone 22 angeordnet sind. Da die Dotierstoffkonzentration in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 120 geringer als die Dotierstoffkonzentrationen der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 ist, ist die Durchbruch­ spannung der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinde­ rungsbereich 120 höher als die Durchbruchspannung der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22. Daher ist die Durchbruchspannung des Bauelements durch die Durchbruchspannung der Drain-Driftzone bestimmt.
Nun wird das Verfahren zur Herstellung des MOSFETs gemäß der zweiten Ausführungsform unter Bezug auf die Fig. 5(a) bis 5(d) beschrieben. Gemäß Fig. 5(a) wird eine erste n-leitende Epitaxie­ schicht 30 hohen Widerstands auf ein nleitendes Halbleitersubstrat geringen elektrischen Widerstands geschichtet, das eine n+-Drain-Schicht 11 ist.
Dann wird eine Fotolackmaske 32 auf der ersten Epitaxieschicht 30 gebildet. Die Fotolackmaske 32 weist Fenster 32a, 32b und 32c für die Ionenimplantation auf, die durch Fotolithografie in den jeweiligen Bereichen entsprechend der Drain-Driftzone 22, dem Durchbruchverhinderungsbereich 120 und der n-leitenden Umrandungszone 24 mit geringem elektrischen Widerstand gebildet werden. Der Rasterabstand zwischen den Fenstern 32b zur Bildung des Durchbruchverhinde­ rungsbereichs 20 ist größer als der Rasterabstand zwischen den Fenstern 32a zur Bildung der Drain-Driftzone 22.
Phosphorionen 33 als n-leitender Dotierstoff werden durch die Fenster 32a, 32b und 32c gestrahlt, um Phosphoratome 34 in die Oberflächenabschnitte der ersten Epitaxieschicht 30 unterhalb der Fenster 32a, 32b und 32c zu implantieren. Die Punkte maximaler Konzentration (Diffusionszentren) der Phosphoratome 34 befinden sich in einer Tiefe von der Oberfläche der n- leitenden Epitaxieschicht 30, die der mittleren Eindringtiefe von Phosphorionen 33 entspricht. Gemäß Fig. 5(b) wird die Fotolackmaske 32 entfernt. Eine Fotolackmaske 37 mit Fenstern 37a und 37b für die Ionenimplantation wird auf der ersten Epitaxieschicht 30 gebildet. Die Fenster 37a und 37b sind jeweils an den Punkten in der Mitte zwischen den Fenstern 32a und den Fenstern 32b positioniert. Der Rasterabstand zwischen den Fenstern 37b zur Bildung des Durchbruchverhinderungsbereichs 120 ist größer als der Rasterabstand zwischen den Fenstern 37a zur Bildung der Drain-Driftzone 22.
Borionen 35 als p-leitender Dotierstoff werden durch die Fenster 37a und 37b gestrahlt, um Boratome 36 in den Oberflächenabschnitt der Epitaxieschicht 30 unterhalb der Fenster 37a und 37b zu implantieren. Die Punkte maximaler Konzentration (Diffusionszentren) der Boratome 36 befinden sich in einer Tiefe von der Oberfläche der Epitaxieschicht 30, die der mittleren Eindring­ tiefe von Borionen 35 entspricht. Jeder beliebige der Schritte der unter Bezug auf Fig. 5(a) beschriebenen Phosphorionenimplantation und der unter Bezug auf Fig. 5(b) beschriebenen Borionenimplantation kann zuerst ausgeführt werden.
Gemäß Fig. 5(c) werden die Schritte des Epitaxieschichtwachstums und der selektiven Ionenim­ plantation mehrere Male unter Berücksichtigung der erforderlichen Durchbruchspannungsklasse ausgeführt. Die Fenster für die nachfolgenden Schritte des selektiven Implantierens von Ionen eines Leitfähigkeitstyps befinden sich an den vorhergehenden Fensterpositionen. Wie exempla­ risch in Fig. 5(c) gezeigt, wird eine vierte Epitaxieschicht 30 für die Aufwärtsdiffusion auf die Schichtanordnung geschichtet, die aus der ersten bis dritten Epitaxieschicht 30 gebildet ist. Es ist bevorzugt, daß alle Epitaxieschichten die gleiche Dicke aufweisen.
Gemäß Fig. 5(d) werden n-leitende Driftstromwegzonen 22a und p-leitende Trennzonen 22b in der Drain-Driftzone 22, n--Zonen 20a und p--Zonen 20b im Durchbruchverhinderungsbereich 120 und eine n-leitende Umrandungszone 24 gleichzeitig gebildet, indem alle implantierten Phosphor­ atome 34 und Boratome 36 aus den jeweiligen Diffusionszentren gleichzeitig eingetrieben werden und indem die vertikal ausgerichteten Diffusionszoneneinheiten um die jeweiligen Diffusionszen­ tren herum verbunden werden. Da diese vertikalen Zonen durch vertikales Verbinden der vertikal ausgerichteten Diffusionszoneneinheiten untereinander gebildet werden, sind die pn-Übergänge nahezu eben, wenn das thermische Eintreiben ausreichend ausgeführt wird. Die Dotierstoffatome in den einzelnen vertikalen Zonen werden um deren Diffusionszentren herum verteilt, in denen die Dotierstoffkonzentration am höchsten ist. Es ist nicht immer erforderlich, daß die pn-Übergänge eben sind. Es wird eine höhere Durchbruchspannung erzielt, wenn die pn-Übergänge in dem Durchbruchverhinderungsbereich 120 schlangenlinienförmig sind oder wenn die Diffusionszonen­ einheiten im Durchbruchverhinderungsbereich 120 nicht miteinander verbunden werden, da breitere pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich 120 günstiger für die Förderung der Verarmung sind.
Dann wird die aktive Zone des Bauelements mit den p-leitenden Basiszonen 13a in der vierten Epitaxieschicht 30 gebildet, was zu einem Doppeldiffusions-MOSFET führt. Mit dem oben beschriebenen Verfahren, bei dem Schichten mit alternierenden Leitfähigkeitstypen mit vertikal miteinander verbundenen Diffusionszoneneinheiten sowie eine n-leitende Umrandungszone 24 gebildet werden, indem die in die Epitaxieschichten dotierten Dotierstoffe so thermisch eingetrie­ ben werden, daß die Diffusionszoneneinheiten vertikal miteinander verbunden werden, werden SJ-Halbleiterbauelemente viel einfacher als mit dem herkömmlichen Herstellungsverfahren hergestellt, bei dem Epitaxieschichten in den in einem Halbleitersubstrat ausgehobenen Gräben bzw. Trenches aufgewachsen werden.
Dritte Ausführungsform
Fig. 6 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer dritten Ausführungsform der Erfindung zeigt. Fig. 7 ist die Vertikalquerschnittsansicht längs A-A' von Fig. 6. In Fig. 6 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In den Fig. 6 und 7 werden die gleichen Bezugszahlen verwendet, wie sie in den Fig. 1(a) und 1(b) verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Der in den Fig. 6 und 7 gezeigte MOSFET unterscheidet sich von dem in den Fig. 1(a) und 1(b) gezeigten MOSFET insofern, als der Rasterabstand P2, mit dem Paare aus jeweils einer n--Zone 20a und einer p--Zone 20b in einem Durchbruchverhinderungsbereich 220 angeordnet sind, kleiner als der Rasterabstand P1 ist, mit dem Paare aus jeweils einer n-leitenden Driftstromweg­ zone 22a und einer p-leitenden Trennzone 22b in der Drain-Driftzone 22 angeordnet sind, als die Dotierstoffkonzentration in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 220 gleich wie die Dotierstoffkonzentration in der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 ist, als keine Peripherie­ elektrode 25 auf der Umrandungszone 24 angeordnet ist, als der Leitfähigkeitstyp der Basiszonen 13a nicht der p+-Typ, sondern der p-Typ ist, d. h., die Dotierstoffkonzentration in den Basiszonen 13a gemäß der dritten Ausführungsform ist geringer als die Dotierstoffkonzentration in den Basiszonen 13a gemäß der ersten Ausführungsform, und als eine p+-Kontaktzone 26 gebildet ist, um die geringe Dotierstoffkonzentration in den Basiszonen 13a gemäß der dritten Ausführungs­ form zu kompensieren.
Wenn der Rasterabstand und die Dotierstoffkonzentration in der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 gleich sind wie der Rasterabstand bzw. die Dotier­ stoffkonzentration in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruch­ verhinderungsbereich 220, werden die p-leitenden Zonen 20ba, deren innere Endflächen 20A mit den p-leitenden Basiszonen 13a verbunden sind, durch die Verarmungsschichten verarmt, die sich in der Y-Richtung unter der Spannung von etwa 50 V zwischen der Source und dem Drain ausdehnen und als Schichten hohen Widerstands dienen, um der Durchbruchspannung standzu­ halten. Die p-leitenden Zonen 20bb, die sich parallel zu den Grenzflächen in der Drain-Driftzone 22 erstrecken und deren Endflächen nicht mit den p-leitenden Basiszonen 13a verbunden sind, schwimmen und dienen nur als Schutzringe zum Abschwächen des elektrischen Oberflächen­ felds. Da das elektrische Feld den kritischen Wert erreicht, bevor sich die Verarmungsschichten ausreichend in die p-leitenden Zonen 20bb hinein ausdehnen, ist es schwierig, eine hohe Durchbruchspannung zu erzielen.
In den Fig. 6 und 7 ist die Dotierstoffkonzentration der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 gleich wie die Dotierstoffkonzentration in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 220. Der Rasterabstand in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruch­ verhinderungsbereich 220 ist jedoch kleiner als der Rasterabstand in der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22. In diesem Fall sind mehr Verar­ mungsschichten pro Längeneinheit in der zweiten Schicht mit alternierenden Leitfähigkeitstypen vorhanden als in der ersten Schicht mit alternierenden Leitfähigkeitstypen, und die Nenndotier­ stoffkonzentration ist in der zweiten Schicht mit alternierenden Leitfähigkeitstypen niedriger als in der ersten Schicht mit alternierenden Leitfähigkeitstypen. Daher dehnen sich die Verarmungs­ schichten in der zweiten Schicht mit alternierenden Leitfähigkeitstypen in der X-Richtung leicht aus, und es wird eine hohe Durchbruchspannung erzielt. Da die Breite der Verarmungsschicht auf der Basis des Diffusionspotentials mit abnehmender Dotierstoffkonzentration in der zweiten Schicht mit alternierenden Leitfähigkeitstypen zunimmt und da die Nenndotierstoffkonzentratio­ nen der zweiten Schicht mit alternierenden Leitfähigkeitstypen reduziert ist, wird leichter eine hohe Durchbruchspannung erzielt. Der Rasterabstand P2 für die zweite Schicht mit alternierenden Leitfähigkeitstypen wird kleiner gemacht als der Rasterabstand P1 für die erste Schicht mit alternierenden Leitfähigkeitstypen, indem der Rasterabstand zwischen den Fenstern 32b oder 37b kleiner gemacht wird als der Rasterabstand zwischen den Fenstern 32a bzw. 37a in den Fig. 5(a) und 5(b).
Die Breite W der Verarmungsschicht auf der Basis des Diffusionspotentials der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 220 wird durch die folgende Beziehung mit der Dotierstoffkonzentration Na in der n-leitenden Zone 20a der zweiten Schicht mit alternierenden Leitfähigkeitstypen, der Dotierstoffkonzentration Nd in der n-leitenden Zone 20b, der Ladungsträgerkonzentration ni in dem intrinsischen Halbleiter, der Ladung q eines Elektrons, der dielektrischen Permiabilität εs des Halbleiters, der Boltzmann-Konstante k und der absoluten Temperatur T ausgedrückt.
Da die gesamte zweite Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinde­ rungsbereich 220 verarmt wird, wenn die Summe der Breiten der n-leitenden Zonen 20a und der Breiten der p-leitenden Zonen 20b in der zweiten Schicht mit alternierenden Leitfähigkeitstypen klein ist, dient die zweite Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinde­ rungsbereich 220 als Schicht hohen Widerstands, obwohl die zweite Schicht mit alternierenden Leitfähigkeitstypen viele p-leitende Dotierstoffatome und viele n-leitende Dotierstoffatome enthält. Die gleichen Wirkungen werden in der inaktiven Zone erzielt, die nicht zum Durchbruch­ verhinderungsbereich gehört.
Die p-leitende Basiszone 13a, die über die p+-Kontaktzone 26 mit der Source-Elektrode 17 gemäß der dritten Ausführungsform elektrisch verbunden ist, erleichtert es zu verhindern, daß eine Verriegelung bzw. ein Latching-up auftritt. Obwohl keine Peripherieelektrode 25 auf der Umran­ dungszone 24 mit niedrigem elektrischen Widerstand in dem MOSFET gemäß der dritten Ausführungsform vorhanden ist, wird die gesamte n-leitende Umrandungszone 24 auf dem Drain- Potential gehalten, da die n-leitende Umrandungszone 24 mit der n+-Drain-Schicht 11 verbunden ist.
Vierte Ausführungsform
Fig. 8 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer vierten Ausführungsform der Erfindung zeigt. Fig. 9 ist die Vertikalquerschnittsansicht längs B-B von Fig. 8. (n Fig. 8 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In den Fig. 8 und 9 werden die gleichen Bezugszahlen verwendet, wie sie in den Fig. 6 und 7 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Der in den Fig. 8 und 9 gezeigte MOSFET gemäß der vierten Ausführungsform unterscheidet sich von dem in den Fig. 6 und 7 gezeigten MOSFET gemäß der dritten Ausführungsform insofern, als sich in dem MOSFET gemäß der vierten Ausführungsform die n-leitenden Zonen 20a und die p- leitenden Zonen 20b in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich 320 in etwa senkrecht zu den n-leitenden Driftstromwegzonen 22a und den p-leitenden Trennzonen 22b in der ersten Schicht mit alternierenden Leitfähigkeitstypen in einer Drain-Driftzone 22 erstrecken. Eine innere Ebene 20A, an der die Endflächen der n- leitenden Zonen 20a und der p-leitenden Zonen 20b alternierend angeordnet sind, fällt mit der Grenzfläche der äußersten p-leitenden Trennzone 22bb (der Endfläche der p-leitenden Basiszone 13a) zusammen. Eine äußere Ebene 22A, an der die Endflächen der n-leitenden Driftstromwegzo­ nen 22a und der p-leitenden Trennzonen 22b alternierend angeordnet sind, fällt mit der Grenzflä­ che der innersten n-leitenden Zone 20aa des Durchbruchverhinderungsbereichs 320 zusammen. Der MOSFET gemäß der vierten Ausführungsform zeigt die gleichen Wirkungen wie der MOSFET gemäß der dritten Ausführungsform, da bei dem MOSFET gemäß der vierten Ausführungsform der Rasterabstand P2 in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich 320 kleiner als der Rasterabstand P1 in der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 ist.
Fünfte Ausführungsform
Fig. 10 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer fünften Ausführungsform der Erfindung zeigt. In Fig. 10 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 7 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Bei dem MOSFET gemäß der fünften Ausführungsform sind die pn-Übergänge zwischen vertika­ len n-leitenden Zonen 420a und vertikalen p-leitenden Zonen 420b in einem Durchbruchverhinde­ rungsbereich 420 schlangenlinienförmig. Die Innenseitenfläche einer n-leitenden Umrandungszone 424 ist ebenfalls schlangenlinienförmig. Die oben beschriebenen n-leitenden Zonen 420a und die p-leitenden Zonen 420b werden gebildet, indem von gesondert vorgesehenen Diffusionszentren aus eingetrieben wird, um die vertikal ausgerichteten Diffusionszoneneinheiten miteinander zu verbinden. Ebene pn-Übergänge zwischen n-leitenden Zonen 420a und p-leitenden Zonen 420b, wie sie in Verbindung mit den vorstehenden Ausführungsformen beschrieben wurden, stellen keinerlei Problem dar. Der Durchbruchverhinderungsbereich 420 stellt keinen Stromweg bereit, sondern dient als Durchbruchverhinderungsstruktur im Sperrzustand des Bauelements. Da im Durchbruchverhinderungsbereich 420 eine größere pn-Übergangsfläche erzielt wird und die pn- Übergangsfläche pro Volumeneinheit im Durchbruchverhinderungsbereich 420 groß ist, wenn die pn-Übergänge im Durchbruchverhinderungsbereich 420 schlangenlinienförmig sind, erleichtern die schlangenlinienförmigen pn-Übergänge eine gleichförmige und dichte Verarmung des gesamten Durchbruchverhinderungsbereichs 420. Daher erleichtern die schlangenlinienförmigen pn- Übergänge das Erzielen einer höheren Durchbruchspannung. Die schlangenlinienförmigen pn- Übergänge können gebildet werden, ohne den in Verbindung mit der ersten bis vierten Ausfüh­ rungsform beschriebenen Herstellungsprozessen irgendeinen Schritt hinzuzufügen.
Nun wird das Verfahren zur Herstellung des MOSFETs gemäß der fünften Ausführungsform unter Bezug auf die Fig. 11(a) bis 11(e) beschrieben.
Gemäß Fig. 11(a) wird eine erste n-leitende Epitaxieschicht 30 hohen Widerstands auf einem n- leitenden Halbleitersubstrat mit geringem Widerstand gebildet, das eine n+-Drain-Schicht 11 ist.
Gemäß Fig. 11(b) werden Phosphorionen 33 auf die gesamte Oberfläche der ersten n-leitenden Epitaxieschicht 30 gestrahlt, um Phosphoratome 34 in den Oberflächenabschnitt der ersten Epitaxieschicht 30 zu implantieren.
Gemäß Fig. 11(c) wird eine Fotolackmaske 32 auf der ersten Epitaxieschicht 30 gebildet. Die Fotolackmaske 32 weist Fenster 32a und 32b für die Ionenimplantation auf, die durch Fotolitho­ grafie in den jeweiligen Bereichen entsprechend der Drain-Driftschicht 32, dem Durchbruchver­ hinderungsbereich 420 und der n-leitenden Umrandungszone 24 gebildet werden. Die Fenster 32b zur Bildung des Durchbruchverhinderungsbereichs 420 sind schmäler als die Fenster 32a zur Bildung der Drain-Driftzone 22. Der Rasterabstand zwischen den Fenstern 32b ist kleiner als der Rasterabstand zwischen den Fenstern 32a. Dann werden Borionen 35 als p-leitender Dotierstoff durch die Fenster 32a und 32b gestrahlt, um Boratome 36 in die Oberflächenabschnitte der ersten Epitaxieschicht 30 unterhalb der Fenster 32a und 32b zu implantieren.
Gemäß Fig. 11(d) werden die Schritte des Epitaxieschichtwachstums (Fig. 11(a)), der Implanta­ tion des n-leitenden Dotierstoffs in den gesamten Oberflächenabschnitt der Epitaxieschicht (Fig. 11(b)) und des selektiven Implantierens des p-leitenden Dotierstoffs (Fig. 11(c)) mehrere Male unter Berücksichtigung der erforderlichen Durchbruchspannungsklasse ausgeführt. Jeder der Schritte der unter Bezug auf Fig. 11(a) beschriebenen Phosphorionenimplantation und der unter Bezug auf Fig. 11(c) beschriebenen Borionenimplantation kann zuerst ausgeführt werden. Die Fenster für die nachfolgenden Schritte des selektiven Implantierens von Ionen eines Leitfähig­ keitstyps befinden sich an den vorhergehenden Fensterpositionen. Wie exemplarisch in Fig. 11(e) gezeigt ist, wird eine vierte Epitaxieschicht 30 für die Aufwärtsdiffusion auf die Schichtanord­ nung geschichtet, die aus der ersten bis dritten Epitaxieschicht 30 gebildet ist. Es ist bevorzugt, daß alle Epitaxieschichten die gleiche Dicke aufweisen.
Gemäß Fig. 11(e) werden alle in den gesamten Oberflächenabschnitt der einzelnen Epitaxie­ schichten 30 implantierten Phosphoratome 34 und alle selektiv in den Oberflächenabschnitt der einzelnen Epitaxieschichten 30 implantierten Borionen 36 gleichzeitig aus den jeweiligen Diffusionszentren thermisch eingetrieben. Während die Phosphoratome 34 in die gesamten Epitaxieschichten diffundieren, diffundieren die Borionen 36 aus den Diffusionszentren so, daß Diffusionszoneneinheiten vertikal miteinander verbunden werden. Als Folge dieses gleichzeitigen thermischen Eintreibens werden n-leitende Driftstromwegzonen 22a und p-leitende Trennzonen 22b in der Drain-Driftzone 22 sowie n-leitende Zonen 420a und p-leitende Zonen 420b im Durchbruchverhinderungsbereich 420 und eine n-leitende Umrandungszone 424 gleichzeitig gebildet. Da diese vertikalen Zonen gebildet werden, indem die vertikal ausgerichteten Diffusions­ zoneneinheiten vertikal miteinander verbunden werden, sind die pn-Übergänge in der Drain- Driftzone 22, für welche die Fenster 32a für die Ionenimplantation breit sind, eben, und die implantierte Menge an Dotierstoff ist ausreichend. Die pn-Übergänge sind schlangenlinienförmig im Durchbruchverhinderungsbereich 420, für den die Fenster 32b für die Ionenimplantation schmal sind, und die Dotierstoffatome verteilen sich um ihre Diffusionszentren herum, in denen die Dotierstoffkonzentration am höchsten ist. Wenn beispielsweise der Rasterabstand P1 in der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22 16 µm beträgt und der Rasterabstand P2 in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich 420 8 µm beträgt, werden für eine Phosphordosismenge von 0,5 × 1013 cm-2 und eine Bordosismenge von 2,0 × 1013 cm-2 die Breite der Fenster 32a und der Rasterabstand zwischen den Fenstern 32a für die Borionenimplantation auf 4 µm bzw. 16 µm eingestellt, und die Breite der Fenster und der Rasterabstand zwischen den Fenstern zur Bildung der 48203 00070 552 001000280000000200012000285914809200040 0002010106006 00004 48084 zweiten Schicht mit alternierenden Leitfähigkeitstypen werden auf 2 µm bzw. 8 µm einge­ stellt.
Dann wird die aktive Zone des Bauelements mit den p-leitenden Basiszonen 13a in der vierten Epitaxieschicht 30 gebildet, was zu einem Doppeldiffusions-MOSFET führt. Mit dem oben beschriebenen Verfahren, bei dem Schichten mit alternierenden Leitfähigkeitstypen mit vertikal miteinander verbundenen Diffusionszoneneinheiten sowie eine n-leitende Umrandungszone gebildet werden, indem die in die Epitaxieschichten dotierten Dotierstoffe so thermisch eingetrie­ ben werden, daß die Diffusionszoneneinheiten vertikal miteinander verbunden werden, werden SJ-Halbleiterbauelemente viel einfacher als mit dem herkömmlichen Herstellungsverfahren hergestellt, bei dem Epitaxieschichten in den in einem Halbleitersubstrat ausgehobenen Gräben bzw. Trenches aufgewachsen werden.
Sechste Ausführungsform
Fig. 12 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer sechsten Ausführungsform der Erfindung zeigt. In Fig. 12 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 7 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 12 erstrecken sich p-leitende Zonen 520b in der zweiten Zebrazone im Durchbruch­ verhinderungsbereich 520 nicht kontinuierlich. Die p-leitenden Zonen 520b sind verteilte Diffusionszoneneinheiten, die vertikal ausgerichtet und voneinander beabstandet angeordnet sind. Die n-leitenden Zonen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich 520 sind untereinander vertikal und horizontal verbunden, um die n- leitende Zone 520a als dreidimensionales Gitter zu bilden. Da die pn-Übergangsfläche durch die diskontinuierlichen Abschnitte der p-leitenden Zonen 520b mehr erhöht wird als durch die schlangenlinienförmigen pn-Übergangsflächen im Durchbruchverhinderungsbereich 420 von Fig. 10, erleichtert der MOSFET gemäß der sechsten Ausführungsform das Erzielen einer Durchbruch­ spannung, die höher ist als die Durchbruchspannung des MOSFET gemäß der fünften Ausfüh­ rungsform.
Um die zweite Schicht mit alternierenden Leitfähigkeitstypen gemäß der sechsten Ausführungs­ form zu bilden, werden die Fenster 32b für die Borionenimplantation schmäler gemacht. Die Bordiffusionszoneneinheiten werden nicht miteinander verbunden, da die Bordiffussionszonenein­ heiten kürzer sind als der Abstand zwischen den Bordiffusionszentren.
Siebte Ausführungsform
Fig. 13 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer siebten Ausführungsform der Erfindung zeigt. In Fig. 13 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 7 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 13 erstrecken sich n-leitende Zonen 620b in der zweiten Zebrazone im Durchbruch­ verhinderungsbereich 620 nicht kontinuierlich. Die n-leitenden Zonen 620b sind verteilte Diffusionszoneneinheiten, die vertikal ausgerichtet und voneinander beabstandet angeordnet sind. Die p-leitenden Zonen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durch­ bruchverhinderungsbereich 620 sind untereinander vertikal und horizontal verbunden, um die p- leitende Zone 620a als dreidimensionales Gitter zu bilden. Da die pn-Übergangsfläche durch die diskontinuierlichen Abschnitte der p-leitenden Zonen 620b mehr erhöht wird als durch die schlangenlinienförmigen pn-Übergangsflächen im Durchbruchverhinderungsbereich 420 von Fig. 10, erleichtert der MOSFET gemäß der sechsten Ausführungsform das Erzielen einer Durchbruch­ spannung, die höher ist als die Durchbruchspannung des MOSFET gemäß der fünften Ausfüh­ rungsform.
Um die zweite Schicht mit alternierenden Leitfähigkeitstypen gemäß der siebten Ausführungs­ form zu bilden, werden die Fenster 32b für die Borionenimplantation breiter gemacht. Die Bordiffusionszoneneinheiten werden nicht miteinander verbunden, da die Bordiffussionszonenein­ heiten länger sind als der Abstand zwischen den Bordiffusionszentren.
Achte Ausführungsform
Fig. 14 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer achten Ausführungsform der Erfindung zeigt. In Fig. 14 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 7 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 14 enthält das Bauelement einen Lateraldurchbruchverhinderungsbereich 720 mit n- leitenden Lateralzonen 720a und p-leitenden Lateralzonen 720b. Die n-leitenden Zonen 720a und die p-leitenden Zonen 720b erstrecken sich parallel oder schräg zu den Hauptflächen des Halbleiterchips und sind alternierend vertikal aneinandergeschichtet. Der Rasterabstand P2 in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 720 ist kleiner als der Rasterabstand P1 in der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 22. Die p-leitenden Zonen 720b sind über die p-leitende Basiszone 13a oder die äußerste p-leitende p-leitende Trennzone 22bb in der Drain-Driftzone 22 mit der Source- Elektrode 17 elektrisch verbunden. Die n-leitenden Zonen 720a sind über die n-leitende Umran­ dungszone 24 und die n+-Drain-Schicht 11 mit der Drain-Elektrode 18 elektrisch verbunden. Da die zweite Schicht mit alternierenden Leitfähigkeitstypen durch die Verarmungsschichten, die sich vertikal von den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen des Durchbruchverhinderungsbereichs 720 im Sperrzustand des Bauelements ausdehnen, vollständig verarmt wird, wird eine hohe Durchbruchspannung erzielt.
Die zweite Lateral-Schicht mit alternierenden Leitfähigkeitstypen wird durch Implantieren von Dotierstoffionen in den gesamten Bereich gebildet, in dem der Durchbruchverhinderungsbereich 720 zu bilden ist, oder selektiv in dem gesamten Bereich, in dem der Durchbruchverhinderungs­ bereich 720 zu bilden ist, wobei der Leitfähigkeitstyp der Dotierstoffionen alternierend geändert wird, und durch abschließendes Eintreiben der implantierten Dotierstoffatome, so daß die resultierende zweite Schicht mit alternierenden Leitfähigkeitstypen aus den n-leitenden Lateralzo­ nen 720a und den p-leitenden Lateralzonen 720b gebildet wird. Da es mehr bevorzugt ist, daß die zweite Schicht mit alternierenden Leitfähigkeitstypen leicht dotiert ist, kann die Konzentra­ tionssteuerung durch Implantieren eines n-leitenden Dotierstoffs zum Aufwachsen n-leitender Epitaxieschichten hohen Widerstands weggelassen werden. Die pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähigkeitstypen sind nicht auf ebene bzw. flache beschränkt. Schlangenlinienförmige pn-Übergänge oder diskontinuierliche pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähigkeitstypen stellen keinerlei Problem dar. Da die Ortsfrequenz, mit der Paare aus jeweils einer n-leitenden Lateralzone 720a und einer p-leitenden Lateralzone 720b angeordnet sind, die Hälfte der Anzahl niedergeschlagener Epitaxieschichten ist, erhöht der Lateraldurchbruchverhinderungsbereich 720 die Anzahl der Herstellungsschritte. Der Prozeß zur Bildung der Drain-Driftzone 22 ist nicht zur Bildung des Lateraldurchbruchverhinderungsbereichs 720 einsetzbar. Die zweite Lateral-Schicht mit alternierenden Leitfähigkeitstypen kann eine dreidimensionale Gitterstruktur oder eine Netzstruktur aufweisen. Schlangenlinienförmige pn- Übergangsflächen in dem Lateraldurchbruchverhinderungsbereich 720 stellen kein Problem dar.
Neunte Ausführungsform
Fig. 15 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer neunten Ausführungsform der Erfindung zeigt. In Fig. 15 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 6 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 15 umfaßt das Bauelement einen Durchbruchverhinderungsbereich, der aus einer Zone 820 hohen Widerstands aus einem intrinsischen Halbleiter (i-Schicht) gebildet ist. Die i- Schicht 820 entspricht einer Schicht mit infinitesimal kleinen Zonen, die durch infinitesimales Minimieren der in den Fig. 12 und 13 gezeigten n-leitenden Zonen und p-leitenden Zonen sowie Dotieren eines n-leitenden Dotierstoffs und eines p-leitenden Dotierstoffs in die gesamte Schicht mit Dotierstoffkonzentrationen erzielt wird, bei denen die resultierende Ladungsträgerkonzentra­ tion Null oder nahezu Null ist. Da der n-leitende Dotierstoff und der p-leitende Dotierstoff einander kompensieren, weist die i-Schicht einen hohen Widerstand auf. Da der n-leitende Dotierstoff und der p-leitende Dotierstoff in den einzelnen n-leitenden Zonen bzw. p-leitenden Zonen, die sehr nahe beieinander angeordnet sind, einander kompensieren, weist die Schicht, welche die einzelnen n-leitenden Zonen und die einzelnen p-leitenden Zonen aufweist, einen hohen Wider­ stand auf. Es ist bevorzugt, daß der spezifische Widerstand der oben beschriebenen Schicht hohen Widerstands höher als der spezifische Widerstand einer schwach dotierten Zone eines Leitfähigkeitstyps ist. Es ist weiter bevorzugt, daß der spezifische Widerstand der oben beschrie­ benen Schicht hohen Widerstands doppelt so hoch wie der spezifische Widerstand der schwach dotierten Zone eines Leitfähigkeitstyps oder höher ist. Da die oben beschriebene Schicht hohen Widerstands mikroskopisch mit pn-Übergängen gefüllt ist, kann die Zone hohen Widerstands als Struktur angenommen werden, in der mikroskopische n-leitende Zonen und mikroskopische p- leitende Zonen gemischt sind. Da das Flächenverhältnis der pn-Übergänge pro Volumeneinheit drastisch erhöht ist, wird eine hohe Durchbruchspannung erzielt.
Der Durchbruchverhinderungsbereich 820 hohen Widerstands wird gebildet durch Wiederholen des Implantierens von Dotierstoffionen eines Leitfähigkeitstyps in den gesamten Bereich, in dem der Durchbruchverhinderungsbereich 820 zu bilden ist, wobei in der jeweils neu geschichteten Epitaxieschicht die Konzentration vorhanden ist, welche den Dotierstoff des entgegengesetzten Leitfähigkeitstyps in der vorhergehenden Epitaxieschicht kompensiert, und durch abschließendes gemeinsames Eintreiben der implantierten Dotierstoffatome. Alternativ wird der Durchbruchver­ hinderungsbereich 820 hohen Widerstands durch Wiederholen der Schritte des Aufwachsens einer Epitaxieschicht gebildet, die jeweils die gleiche Menge eines p-leitenden Dotierstoffs und eines n-leitenden Dotierstoffs aufweisen.
Zehnte Ausführungsform
Fig. 16 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer zehnten Ausführungsform der Erfindung zeigt. In Fig. 16 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 6 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 16 enthält die erste Schicht mit alternierenden Leitfähigkeitstypen in einer Drain- Driftzone 122 des MOSFETs gemäß der zehnten Ausführungsform p-leitende Trennzonen 122b, die jeweils als Stab mit kreisförmigem Querschnitt gebildet sind, der sich in der Dickenrichtung des Halbleiterchips erstreckt, und eine n-leitende Driftstromwegzone 122a, welche die p- leitenden Trennzonen 122b umgibt. Die verteilten p-leitenden Trennzonen 122b sind an den Gitterpunkten eines planaren dreieckigen Gitters angeordnet. Alternativ können die p-leitenden Trennzonen 122b an den Gitterpunkten eines planaren rechteckigen Gitters oder eines planaren quadratischen Gitters angeordnet sein. Die Querschnittsfläche der n-leitenden Driftstromwegzone 122a ist größer als die Gesamtquerschnittsfläche der p-leitenden Trennzonen 122b. Wenn bzw. solange die Gesamtdotierstoffmengen der n-leitenden Driftstromwegzone 122a und der p- leitenden Trennzonen 122b nahezu gleich sind, stellt eine Querschnittsfläche der n-leitenden Driftstromwegzone 122a, die kleiner als die Gesamtquerschnittsfläche der p-leitenden Trennzone 122b ist, klein Problem dar. Alternativ kann eine p-leitende Trennzone 122b stabförmig gebildete n-leitende Driftstromwegzonen 122a umgeben.
Die zweite Schicht mit alternierenden Leitfähigkeitstypen in einem Durchbruchverhinderungsbe­ reich 920 enthält p-leitende Zonen 920b, die jeweils als Stab mit kreisförmigem Querschnitt geformt sind, der sich in der Dickenrichtung des Halbleiterchips erstreckt, und eine n-leitende Zone 920a, welche die p-leitenden Zonen 920b umgibt. Alternativ kann eine p-leitende Zone 920b die stabförmigen n-leitenden Zonen 920a umgeben. Die Querschnittsfläche der n-leitenden Zone 920a ist größer als die Gesamtquerschnittsfläche der p-leitenden Zonen 920b. Der Rasterabstand P2 in der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist kleiner als der Rasterabstand P1 in der ersten Schicht mit alternierenden Leitfähigkeitstypen. Da die pn- Übergangsfläche in der zweiten Schicht mit alternierenden Leitfähigkeitstypen doppelt so groß wie die pn-Übergangsfläche in der in Fig. 6 gezeigten zweiten Schicht mit alternierenden Leitfähigkeitstypen, in der die n-leitenden Zonen und die p-leitenden Zonen als jeweilige Platten bzw. plattenartige Anordnungen geformt sind, oder größer ist, wird eine noch höhere Durch­ bruchspannung erzielt, wenn p-leitende Zonen 920b säulenförmig sind, wie in Verbindung mit der zehnten Ausführungsform beschrieben.
Elfte Ausführungsform
Fig. 17 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer elften Ausführungsform der Erfindung zeigt. Fig. 18 ist die Vertikalquerschnittsansicht längs B-B' von Fig. 17. In Fig. 17 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In den Fig. 17 bis 19 werden die gleichen Bezugszahlen verwendet, wie sie in den Fig. 6 und 7 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß diesen Figuren sind der Rasterabstand P1 und die Dotierstoffkonzentrationen in der ersten Schicht mit alternierenden Leitfähigkeitstypen in einer Drain-Driftzone 122 gleich wie der Rasterabstand P2 bzw. die Dotierstoffkonzentrationen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen in einem Durchbruchverhinderungsbereich 20. Es befinden sich jedoch p- leitende Spannungsausgleichsringe 20c, welche die Drain-Driftzone 122 umgeben, auf dem Durchbruchverhinderungsbereich 20. Die p-leitenden Spannungsausgleichsringe 20c sind mit vielen p-leitenden Zonen 20b in der zweiten Schicht mit alternierenden Leitfähigkeitstypen elektrisch verbunden. Die Dotierstoffkonzentration im p-leitenden Spannungsausgleichsring 20c ist höher als die Dotierstoffkonzentration in den p-leitenden Zonen 20b.
Wenn das positive Drain-Potential verstärkt wird, während das Gate und die Source miteinander kurzgeschlossen werden, wird die erste Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone 122 vollständig verarmt, und die Verarmungsschichten dehnen sich von der Drain-Driftzone 122 zum Durchbruchverhinderungsbereich 20 hin aus. Wenn kein Spannungsaus­ gleichsring 20c angeordnet ist, dehnen sich Verarmungsschichten in der Y-Richtung in die p- leitende Zone 20bb hinein aus, die direkt mit den p-leitenden Basiszonen 13a verbunden sind. Da jedoch die nicht direkt mit den p-leitenden Basiszonen 13a verbundenen p-leitenden Zonen 20ba nur als Schutzringe im schwimmenden Zustand arbeiten, reicht die Verarmungsschichtausdeh­ nung in die p-leitenden Zonen 20ba in der X-Richtung nicht besonders gut aus, und die elektri­ sche Feldstärke erreicht bald den kritischen Wert.
Da die nicht direkt mit den p-leitenden Basiszonen 13a verbundenen p-leitenden Zonen 20ba über die Spannungsausgleichsringe 20c mit den direkt mit den p-leitenden Basiszonen 13a verbunde­ nen p-leitenden Zonen 20bb verbunden sind, werden die p-leitenden Zonen 20ba von ihrem Schwimmzustand befreit. Da das Potential der p-leitenden Zonen 20bb an das Source-Potential gekoppelt ist, werden die pn-Übergänge an den p-leitenden Zonen 20ba sicher mit der Sperr- Vorspannung vorgespannt, und Verarmungsschichten dehnen sich in der X-Richtung aus. Daher wird eine hohe Durchbruchspannung erzielt. Die gestrichelten Linien in den Fig. 18 und 19 zeigen die Ränder der sich ausdehnenden Verarmungsschichten. Da die Durchbruchsverhinderungsstruk­ tur durch Verwendung der p-leitenden Spannungsausgleichsringe 20c unabhängig von den Breiten der Zonen alternierender Leitfähigkeitstypen ausgelegt ist, werden sowohl eine hohe Durchbruchspannung als auch ein niedriger Widerstand realisiert. Obwohl in Fig. 17 in beispiel­ hafter Weise viele p-leitende Spannungsausgleichsringe 20c gezeigt sind, kann auch nur ein einziger breiter p-leitender Ring für den Spannungsausgleich ohne Problem verwendet werden.
Da die Dotierstoffkonzentration im p-leitenden Spannungsausgleichsring 20c höher als die Dotierstoffkonzentration in der p-leitenden Zone 20b ist, besteht keine Möglichkeit, daß die p- leitenden Spannungsausgleichsringe 20c in Zusammenhang mit der Verarmung der p-leitenden Zone 20b verarmt werden und daß die p-leitenden Ringe 20c ihrer Aufgabe als Spannungsaus­ gleichsanordnung nicht nachkommen.
Zwölfte Ausführungsform
Fig. 20 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer zwölften Ausführungsform der Erfindung zeigt. Fig. 21 ist die Vertikalquerschnittsansicht längs C-C' von Fig. 20. In Fig. 20 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In den Fig. 20 und 21 werden die gleichen Bezugszahlen verwendet, wie sie in den Fig. 17 und 18 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 20 und 21 ist eine n-leitende Umrandungszone 24 niedrigen elektrischen Widerstands um die zweite Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 20 herum angeordnet, und ein stark dotierter n-leitender Kanalstopper 24a ist auf der n-leitenden Umrandungszone 24 gebildet. Da die n-leitende Umrandungszone 24 die Endflächen der n- leitenden Zonen und der p-leitenden Zonen bedeckt, die alternierend zueinander in der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich 20 angeordnet sind, wird verhindert, daß ein Leckstrom auftritt. Da das Potential der n-leitenden Umrandungs­ zone 24 an das Drain-Potential gekoppelt ist, werden die Breiten der n-leitenden Zonen und der p- leitenden Zonen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen verkleinert, und die Durchbruchspannung des Bauelements wird stabilisiert. Es ist bevorzugt, daß die n-leitende Umrandungszone 24 doppelt so breit wie eine n-leitende Driftstromwegzone 22a bzw. der Abstand zwischen p-leitenden Trennzonen 22b oder noch breiter ist.
Da die Dotierstoffkonzentration im p-leitenden Spannungsausgleichsring 20c höher als die Dotierstoffkonzentration in der p-leitenden Zone 20b gemäß der zwölften Ausführungsform ist, besteht keine Möglichkeit, daß die p-leitenden Spannungsausgleichsringe 20c in Zusammenhang mit der Verarmung der p-leitenden Zone 20b verarmt werden und daß die p-leitenden Ringe 20c ihrer Aufgabe als Spannungsausgleichsanordnung nicht nachkommen.
Dreizehnte Ausführungsform
Fig. 22 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer dreizehnten Ausführungsform der Erfindung zeigt. In Fig. 22 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In Fig. 22 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 20 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 22 enthält der MOSFET gemäß der dreizehnten Ausführungsform einen Durchbruch­ verhinderungsbereich 920 mit der unter Bezug auf Fig. 16 beschriebenen zweiten Schicht mit alternierenden Leitfähigkeitstypen. Die zweite Schicht mit alternierenden Leitfähigkeitstypen enthält p-leitende Zonen 920b, die jeweils als Stab mit kreisförmigem Querschnitt ausgebildet sind, der sich in der Dickenrichtung des Halbleiterchips erstreckt, und eine n-leitende Zone 920a, welche die p-leitenden Zonen 920b umgibt. Die verteilt angeordneten p-leitenden Zonen 920b befinden sich an den Gitterpunkten eines planaren dreieckigen Gitters. Alternativ können die p- leitenden Zonen 920b an den Gitterpunkten eines planaren rechteckigen Gitters oder eines planaren quadratischen Gitters angeordnet sein. Viele p-leitende Spannungsausgleichsringe 20c sind so angeordnet, daß jeder p-leitende Spannungsausgleichsring 20c mit vielen säulenartigen p- leitenden Zonen 920b in der zweiten Schicht mit alternierenden Leitfähigkeitstypen elektrisch verbunden ist. Obwohl die säulenartigen p-leitenden Zonen 920b nicht direkt mit den p-leitenden Basiszonen verbunden sind, ist das Potential der p-leitenden Zone 920b über die p-leitenden Spannungsausgleichsringe 20c an das Source-Potential gekoppelt. Da sich die Verarmungsschich­ ten aufgrund dieser Potentialanordnung in der X-Richtung und der Y-Richtung ausbreiten, wird eine hohe Durchbruchspannung erzielt.
Da die Dotierstoffkonzentration im p-leitenden Spannungsausgleichsring 20c höher als die Dotierstoffkonzentration in der p-leitenden Zone 920b ist, besteht keine Möglichkeit, daß die p- leitenden Spannungsausgleichsringe 20c in Zusammenhang mit der Verarmung der p-leitenden Zone 920b verarmt werden und daß die p-leitenden Ringe 20c ihrer Aufgabe als Spannungsaus­ gleichsanordnung nicht nachkommen.
Vierzehnte Ausführungsform
Fig. 23 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer vierzehnten Ausführungsform der Erfindung zeigt. In Fig. 23 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In Fig. 23 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 20 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 23 enthält der MOSFET gemäß der vierzehnten Ausführungsform einen Durchbruch­ verhinderungsbereich 500 mit einer zweiten Schicht mit alternierenden Leitfähigkeitstypen. Die zweite Schicht mit alternierenden Leitfähigkeitstypen enthält n-leitende Zonen 500a, die jeweils als Stab mit kreisförmigem Querschnitt ausgebildet sind, der sich in der Dickenrichtung des Halbleiterchips erstreckt, p-leitende Zonen 500b, die jeweils als Stab mit kreisförmigem Quer­ schnitt ausgebildet sind, der sich in der Dickenrichtung des Halbleiterchips erstreckt, und eine Zone 500c hohen Widerstands, welche die n-leitenden Zonen 500a und die p-leitenden Zonen 500b umgibt. Die n-leitenden Zonen 500a und die p-leitenden Zonen 500b sind alternierend zueinander angeordnet. Die n-leitenden Zonen 500a befinden sich an den Gitterpunkten eines planaren rechteckigen Gitters, und die p-leitenden Zonen 500b sind an den Gitterpunkten eines anderen planaren rechteckigen Gitters angeordnet. Alternativ sind die n-leitenden Zonen 500a und die p-leitenden Zonen 500b an den Gitterpunkten jeweiliger rechteckiger Gitter oder an den Gitterpunkten jeweiliger quadratischer Gitter angeordnet. Die Zone 500c entspricht der Zone hohen Widerstands gemäß der neunten Ausführungsform, die mit den gleichen Mengen eines p- leitenden Dotierstoffs und eines n-leitenden Dotierstoffs dotiert ist und den Durchbruchverhinde­ rungsbereich ausfüllt. Da der n-leitende Dotierstoff und der p-leitende Dotierstoff einander kompensieren, ist die resultierende Ladungsträgerkonzentration in der Zone 500c im wesentlichen Null oder nahezu Null. Daher weist die Zone 500c einen sehr hohen spezifischen Widerstand auf. Da sehr viele pn-Übergänge dicht in die Zone 500c gepackt sind, erleichtert der Bereich 500 das Erzielen einer hohen Durchbruchspannung. Bei der zweiten Schicht mit alternierenden Leitfähig­ keitstypen, in der die säulenartigen n-leitenden Zonen 500a und die säulenartigen p-leitenden Zonen 500b alternierend zueinander angeordnet sind, sind die säulenartigen p-leitenden Zonen 500b über p-leitende Spannungsausgleichsringe 20c mit dem Source-Potential verbunden, obwohl die p-leitenden Zonen 500b nicht direkt mit den p-leitenden Basiszonen verbunden sind. Da die säulenartigen p-leitenden Zonen 500b über die p-leitenden Spannungsausgleichsringe 20c mit dem Source-Potential verbunden sind, dehnen sich die Verarmungsschichten gleichmäßig in der X-Richtung und der Y-Richtung aus. Daher wird eine hohe Durchbruchspannung erzielt.
Da die Dotierstoffkonzentration im p-leitenden Spannungsausgleichsring 20c höher als die Dotierstoffkonzentration in der p-leitenden Zone 500b ist, besteht keine Möglichkeit, daß die p- leitenden Spannungsausgleichsringe 20c in Zusammenhang mit der Verarmung der p-leitenden Zone 500b verarmt werden und daß die p-leitenden Ringe 20c ihrer Aufgabe als Spannungsaus­ gleichsanordnung nicht nachkommen. Der p-leitende Spannungsausgleichsring 20c ist mit einem Oxidfilm 23 bedeckt. Alternativ kann eine Feldplatte mit dem p-leitenden Spannungsausgleichs­ ring 20c verbunden sein.
Fünfzehnte Ausführungsform
Fig. 24 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer fünfzehnten Ausführungsform der Erfindung zeigt. In Fig. 24 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In Fig. 24 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 6 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 24 enthält die zweite Schicht mit alternierenden Leitfähigkeitstypen des Durchbruch­ verhinderungsbereichs eines Vertikal-SJ-MOSFETs gemäß der fünfzehnten Ausführungsform einen ersten Abschnitt 220A mit alternierenden Leitfähigkeitstypen und einen zweiten Abschnitt 220B mit alternierenden Leitfähigkeitstypen. Die n-leitenden Zonen und die p-leitenden Zonen im ersten Abschnitt 220A erstrecken sich in etwa parallel zu den n-leitenden Driftstromwegzonen 22a und den p-leitenden Trennzonen 22b in der Drain-Driftzone 22. Die n-leitenden Zonen und die p-leitenden Zonen im zweiten Abschnitt 220B erstrecken sich in etwa senkrecht zu den n- leitenden Driftstromwegzonen 22a und den p-leitenden Trennzonen 22b in der Drain-Driftzone 22. Die Ebene 20A, auf der die Endflächen der n-leitenden Zonen und der p-leitenden Zonen im ersten Abschnitt 220a alternierend angeordnet sind, fällt mit der Ebene 22A zusammen, auf der die Endflächen der n-leitenden Driftstromwegzonen 22a und der p-leitenden Trennzone 22b in der Drain-Driftzone 22 alternierend angeordnet sind. Die Ebene 20Bb, auf der die Endflächen der n- leitenden Zonen und der p-leitenden Zonen in einem ersten Teilabschnitt 220b des zweiten Abschnitts 220b alternierend angeordnet sind, fällt mit der Grenzfläche der äußersten p-leitenden Trennzone 22bb in der Drain-Driftzone 22 zusammen. Die Ebene 20Bc, auf der die Endflächen der n-leitenden Zonen und der p-leitenden Zonen in einem zweiten Teilabschnitt 220c des zweiten Abschnitts 220B alternierend angeordnet sind, fällt mit der Grenzfläche der innersten p- leitenden Zone 22bb im ersten Abschnitt 220A zusammen.
Bei dem in Fig. 6 gezeigten Durchbruchverhinderungsbereich 220, der eine einzige Schicht mit alternierenden Leitfähigkeitstypen enthält, arbeitet derjenige Abschnitt von ihm, der dem zweiten Abschnitt 220B in Fig. 24 entspricht, nur als Schutzring, da die sich nicht in Kontakt mit der Drain-Driftzone 22 befindlichen p-leitenden Zonen 20bb nicht dazu beitragen, das Source- Potential zu verteilen. Im Gegensatz dazu sind die p-leitenden Zonen im ersten Teilabschnitt 220b, deren Endflächen mit der äußersten p-leitenden Trennzone 22bb verbunden sind, an das Source-Potential angeschlossen. Daher tragen alle p-leitenden Zonen 20b im ersten Teilabschnitt 220b dazu bei, das Source-Potential zu verteilen. Die p-leitenden Zonen im zweiten Teilabschnitt 220c, deren Endflächen mit der innersten p-leitenden Zone 20bb des ersten Abschnitts 220A verbunden sind, sind ebenfalls mit dem Source-Potential verbunden. Daher tragen alle p-leitenden Zonen 20b im zweiten Teilabschnitt 220c dazu bei, das Source-Potential zu verteilen. Da die Sperr-Vorspannung an den gesamten Durchbruchverhinderungsbereich angelegt wird und der gesamte Durchbruchverhinderungsbereich aufgrund der oben beschriebenen Struktur schnell verarmt wird, ist es nicht erforderlich, einen Spannungsausgleichsring auf dem Durchbruchver­ hinderungsbereich anzuordnen. Die p-leitenden Zonen 20b im ersten Abschnitt 220A mit alternierenden Leitfähigkeitstypen dienen als Anordnung zum Verteilen des Source-Potentials. Ein auf dem Durchbruchverhinderungsbereich angeordneter Spannungsausgleichsring stellt jedoch kein Problem dar.
Typische Abmessungen und Dotierstoffkonzentrationen für den MOSFET mit einer Durchbruch­ spannung der 600-V-Klasse sind wie folgt. Der spezifische Widerstand der Drain-Schicht 11 beträgt 0,01 Ω cm. Die Dicke der Drain-Schicht 11 beträgt 350 µm. Die Dotierstoffkonzentratio­ nen in der Driftstromwegzone 22a und der Trennzone 22b betragen 2 × 1015 cm-3. Die Dicke der Driftstromwegzone 22a und die Dicke der Trennzone 22b sind 40 µm. Der Rasterabstand, mit dem Paare aus jeweils einer Driftstromwegzone 22a und einer Trennzone 22b in der Drain- Driftzone angeordnet sind, beträgt 16 µm. Die Dotierstoffkonzentrationen in der n-leitenden Zone 20a und der p-leitenden Zone 20b betragen 5 × 1014 cm-3. Der Rasterabstand, mit dem Paare aus jeweils einer n-leitenden Zone 20a und einer p-leitenden Zone 20b im Durchbruchverhinderungs­ bereich angeordnet sind, beträgt 8 µm. Die Breite der äußersten Trennzone 22bb beträgt 4 µm.
Sechzehnte Ausführungsform
Fig. 25 ist eine Horizontalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchver­ hinderungsbereich eines Vertikal-SJ-MOSFETs gemäß einer sechzehnten Ausführungsform der Erfindung zeigt. In Fig. 25 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In Fig. 25 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 8 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Gemäß Fig. 25 enthält die zweite Schicht mit alternierenden Leitfähigkeitstypen des Durchbruch­ verhinderungsbereichs eines Vertikal-SJ-MOSFETs gemäß der fünfzehnten Ausführungsform einen ersten Abschnitt 320A mit alternierenden Leitfähigkeitstypen und einen zweiten Abschnitt 320B mit alternierenden Leitfähigkeitstypen. Die n-leitenden Zonen und die p-leitenden Zonen im ersten Abschnitt 320A erstrecken sich in etwa senkrecht zu den n-leitenden Driftstromwegzonen 22a und den p-leitenden Trennzonen 22b in der Drain-Driftzone 22. Die n-leitenden Zonen und die p-leitenden Zonen im zweiten Abschnitt 320B erstrecken sich in etwa parallel zu den n-leitenden Zonen und den p-leitenden Zonen in der Drain-Driftzone 22. Die Ebene 20A, auf der die Endflä­ chen der n-leitenden Zonen und der p-leitenden Zonen im ersten Abschnitt 320a alternierend angeordnet sind, fällt mit der Grenzfläche der äußersten p-leitenden Trennzone 22bb in der Drain- Driftzone 22 zusammen. Die Ebene 20Bb, auf der die Endflächen der n-leitenden Zonen und der p-leitenden Zonen in einem ersten Teilabschnitt 320b des zweiten Abschnitts 320b alternierend angeordnet sind, fällt mit der Ebene 22A zusammen, auf der die Endflächen der n-leitenden Driftstromwegzonen und der p-leitenden Zonen in der Drain-Driftzone 22 alternierend angeordnet sind. Die Ebene 20Be, auf der die Endflächen der n-leitenden Zonen und der p-leitenden Zonen in einem zweiten Teilabschnitt 320c des zweiten Abschnitts 320B alternierend angeordnet sind, fällt mit der Grenzfläche der innersten p-leitenden Zone 22bb im ersten Abschnitt 320A zusam­ men.
Bei dem in Fig. 8 gezeigten Durchbruchverhinderungsbereich 220, der eine einzige Schicht mit alternierenden Leitfähigkeitstypen enthält, arbeitet derjenige Abschnitt von ihm, der dem zweiten Abschnitt 320B in Fig. 25 entspricht, nur als Schutzring, da die sich nicht in Kontakt mit der Drain-Driftzone 22 befindlichen p-leitenden Zonen 20bb nicht dazu beitragen, das Source- Potential zu verteilen. Im Gegensatz dazu tragen, da die Ebene 208b des ersten Teilabschnitts 320b mit der Ebene 20A zusammenfällt, alle p-leitenden Zonen 20b im ersten Teilabschnitt 320b dazu bei, das Source-Potential zu verteilen. Da die Ebene 20Bc des zweiten Teilabschnitts 320c mit der innersten p-leitenden Zone 20bb des Abschnitts 320A mit alternierenden Leitfähigkeits­ typen verbunden ist, tragen alle p-leitenden Zonen 20b im zweiten Teilabschnitt 320c dazu bei, das Source-Potential zu verteilen. Da die Sperr-Vorspannung an den gesamten Durchbruchverhin­ derungsbereich angelegt wird und der gesamte Durchbruchverhinderungsbereich aufgrund der oben beschriebenen Struktur schnell verarmt wird, ist es nicht erforderlich, einen Spannungsaus­ gleichsring auf dem Durchbruchverhinderungsbereich anzuordnen. Die p-leitenden Zonen 20b im ersten Abschnitt 320A mit alternierenden Leitfähigkeitstypen dienen als Anordnung zum Verteilen des Source-Potentials. Ein auf dem Durchbruchverhinderungsbereich angeordneter Spannungs­ ausgleichsring stellt jedoch kein Problem dar.
Siebzehnte Ausführungsform
Fig. 26 ist eine Vertikalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchverhin­ derungsbereich eines Vertikal-SJ-MOSFETs gemäß einer siebzehnten Ausführungsform der Erfindung zeigt. In Fig. 26 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In Fig. 26 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 7 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Der Vertikal-SJ-MOSFET gemäß der siebzehnten Ausführungsform ist eine Verbesserung des in den Fig. 6 und 7 gezeigten MOSFETs gemäß der dritten Ausführungsform. Bei dem MOSFET gemäß der dritten Ausführungsform ist der Rasterabstand P2, mit dem Paare aus jeweils einer p- leitenden Zone und einer n-leitenden Zone im Durchbruchverhinderungsbereich 220 angeordnet sind, kleiner als der Rasterabstand P1, mit dem Paare aus jeweils einer p-leitenden Trennzone 22b und einer n-leitenden Driftstromwegzone 22a in der Drain-Driftzone 22 angeordnet sind. Da ein plötzlicher Sprung zwischen den Breiten der äußersten Trennzone 22bb der Drain-Driftzone 22 und der innersten n-leitenden Zone 20aa des Durchbruchverhinderungsbereichs 220 vorhan­ den ist, wird ein Ungleichgewicht zwischen den Ladungsmengen in der äußersten Trennzone 22bb und der innersten n-leitenden Zone 20aa verursacht. Aufgrund dieses Ladungsungleichge­ wichts wird eine hohe elektrische Feldstärke an der Grenzfläche zwischen der äußersten Trennzone 22bb und der innersten n-leitenden Zone 20aa verursacht, und es ist schwierig, bei dem MOSFET gemäß der dritten Ausführungsform eine hohe Durchbruchspannung zu erzielen.
Gemäß Fig. 26 sind die Breiten der Zonen 20a und der Zonen 20b in einem Durchbruchverhinde­ rungsbereich 120 auf W5 eingestellt. Die Drain-Driftzone 22 enthält einen ersten Übergangsbe­ reich 22F, in dem die Breiten der Driftstromwegzonen 22a und Trennzonen 22b in einem Durchbruchverhinderungsbereich 120 allmählich von W1 bis W5 zur Grenzfläche zwischen der Drain-Driftzone 22 und dem Durchbruchverhinderungsbereich 120 so abnehmen, daß die Breite der äußersten Trennzone 22bb gleich der Breite der innersten n-leitenden Zone 20aa des Durchbruchverhinderungsbereichs 120 ist. Der erste Übergangsbereich 22F befindet sich unterhalb des Randabschnitts der Source-Elektrode 17. Da durch Ausgleichen der Ladungsmen­ gen in den Zonen auf den beiden Seiten eines pn-Übergangs eine Ladungsbalance realisiert wird, wird das elektrische Feld an der Grenzfläche zwischen dem Durchbruchverhinderungsbereich 120 und der Drain-Driftzone 22 abgeschwächt, und es wird eine hohe Durchbruchspannung erzielt. Wie in Fig. 26 gezeigt, ist die Breite der äußersten Basiszone, die im ersten Übergangsbereich 22F angeordnet ist, viel größer als diejenige der inneren Basiszonen 13.
Typische Abmessungen und Dotierstoffkonzentrationen für den MOSFET mit einer Durchbruch­ spannung der 600-V-Klasse sind wie folgt. Der spezifische Widerstand der Drain-Schicht 11 beträgt 0,01 Ω cm. Die Dicke der Drain-Schicht 11 beträgt 350 µm. Die Dotierstoffkonzentratio­ nen in der Driftstromwegzone 22a und der Trennzone 22b sind 2 × 1015 cm-3. Die Dicke der Driftstromwegzone 22a und die Dicke der Trennzone 22b sind 40 µm. Die Breite W1 ist 8 µm, die Breite W2 7 µm, die Breite W3 6 µm, die Breite W4 5 µm und die Breite W5 4 µm. Die Breiten der Fenster in der Fotolackmaske betragen 4,0 µm, 3,5 µm, 3,0 µm, 2,5 µm und 2 µm entsprechend den Zonenbreiten W1, W2, W3, W4 bzw. W5.
Die Zonen in den Schichten mit alternierenden Leitfähigkeitstypen sind nicht notwendigerweise jeweils als Platten oder plattenartige Anordnungen ausgebildet. Zonen in den Schichten mit alternierenden Leitfähigkeitstypen, die an den Gitterpunkten eines quadratischen Gitters positio­ niert sind, oder schlangenlinienförmige pn-Übergangsebenen stellen kein Problem dar.
Achtzehnte Ausführungsform
Fig. 27 ist eine Vertikalquerschnittsansicht, die eine Drain-Driftzone und einen Durchbruchverhin­ derungsbereich eines Vertikal-SJ-MOSFETs gemäß einer achtzehnten Ausführungsform der Erfindung zeigt. In Fig. 27 ist ein Viertel der Drain-Driftzone durch Schraffierung dargestellt. In Fig. 27 werden die gleichen Bezugszahlen verwendet, wie sie in Fig. 26 verwendet werden, um die gleichen Bestandteile zu bezeichnen, und aus Gründen der Einfachheit wird eine Wiederholung der betreffenden Erläuterungen vermieden.
Der MOSFET gemäß der achtzehnten Ausführungsform unterscheidet sich von dem MOSFET gemäß der siebzehnten Ausführungsform insofern, als eine Source-Elektrode 17 auf einen Teil eines Oxidfilms 23 auf dem Durchbruchverhinderungsbereich 120 verlängert ist. Der MOSFET gemäß der achtzehnten Ausführungsform unterscheidet sich von dem MOSFET gemäß der siebzehnten Ausführungsform des weiteren insofern, als die Breiten der Zonen 22a und 22b der Drain-Driftzone 22 auf W1 eingestellt sind und der Durchbruchverhinderungsbereich 120 einen zweiten Übergangsbereich 120S enthält, in dem die Breiten der Zonen 20a und 20b des Durchbruchverhinderungsbereichs 120 allmählich von W5 auf W1 zur Drain-Driftzone 22 so zunehmen, daß die Breite der innersten n-leitenden Zone 20aa gleich der Breite der äußersten Trennzone 22bb ist. Der zweite Übergangsbereich 120S liegt unterhalb des verlängerten Randabschnitts der Source-Elektrode 17. Da das elektrische Feld an der Grenzfläche zwischen dem Durchbruchverhinderungsbereich 120 und der Drain-Driftzone auf gleiche Weise wie bei der siebzehnten Ausführungsform abgeschwächt wird, wird auch bei der achtzehnten Ausführungs­ form eine hohe Durchbruchspannung erzielt. Bei der achtzehnten Ausführungsform kann die Breite der oberhalb der p-leitenden Zone 22bb angeordneten äußersten p-leitenden Basiszone schmäler gemacht werden als die Breite der äußersten p-leitenden Basiszone gemäß der sieb­ zehnten Ausführungsform.
Obwohl die Erfindung bisher in Verbindung mit Ausführungsformen von Vertikal-Doppeldiffusions- MOSFETs beschrieben wurde, sind die zweiten Schichten mit alternierenden Leitfähigkeitstypen gemäß der Erfindung auch bei IGBTs (Leitfähigkeitsmodulation-MOSFETs), Bipolartransistoren, pn-Übergang-Dioden und Schottky-Dioden einsetzbar. Die zweiten Schichten mit alternierenden Leitfähigkeitstypen gemäß der Erfindung erleichtern das Erzielen einer hohen Durchbruchspan­ nung im Durchbruchverhinderungsbereich auch bei solchen Bauelementen, die eine Drain- Driftzone aufweisen, die nicht aus einer Schicht mit alternierenden Leitfähigkeitstypen, sondern aus einer Schicht mit einem Leitfähigkeitstyp gebildet ist.
Der Durchbruchverhinderungsbereich gemäß der Erfindung, der die Drain-Driftzone eines Halbleiterbauelements umgibt und eine Schicht mit alternierenden Leitfähigkeitstypen oder eine Schicht hohen Widerstands enthält, in die ein Dotierstoff eines ersten Leitfähigkeitstyps und ein Dotierstoff eines zweiten Leitfähigkeitstyps so dotiert sind, daß die resultierende Ladungsträger­ konzentration Null oder in etwa Null ist, zeigt die folgenden Wirkungen.
Die um die Drain-Driftzone herum angeordnete Schicht mit alternierenden Leitfähigkeitstypen erleichtert die Ausdehnung von Verarmungsschichten von den vielen pn-Übergängen in die n- leitenden Zonen und die p-leitenden Zonen hinein, die alternierend angeordnet sind, wobei nicht nur der Bereich um die aktive Zone herum verarmt wird, sondern auch der äußere Bereich des Bauelements und der Bereich auf der Seite der zweiten Hauptfläche. Daher wird eine hohe Durchbruchspannung im Durchbruchverhinderungsbereich erzielt, und die Durchbruchspannung des Durchbruchverhinderungsbereichs ist höher als die Durchbruchspannung der Drain-Driftzone.
Da die Durchbruchspannung durch Bildung des Durchbruchverhinderungsbereichs aus einer Schicht mit alternierenden Leitfähigkeitstypen selbst dann höher als in der Drain-Driftzone ist, wenn die Drain-Driftzone aus einer Schicht mit alternierenden Leitfähigkeitstypen gebildet ist, kann die Struktur der Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone leicht optimiert werden, die Design-Freiheiten zum Auslegen eines SJ-Halbleiterbaulements sind höher, und daher ist die Entwicklung von SJ-Halbleiterbauelementen leichter.

Claims (40)

1. Halbleiterbauelement, umfassend:
einen Halbleiterchip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche;
eine aktive Zone auf der Seite der ersten Hauptfläche;
eine Schicht eines ersten Leitfähigkeitstyps auf der Seite der zweiten Hauptfläche, wobei die Schicht des ersten Leitfähigkeitstyps geringen elektrischen Widerstand aufweist;
eine erste Hauptelektrode, die mit der aktiven Zone elektrisch verbunden ist;
eine zweite Hauptelektrode, die mit der Schicht des ersten Leitfähigkeitstyps elektrisch verbunden ist;
eine Drain-Driftzone zwischen der aktiven Zone und der Schicht des ersten Leitfähig­ keitstyps, wobei die Drain-Driftzone einen vertikalen Driftstromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist; und
einen Durchbruchverhinderungsbereich, der sich um die Drain-Driftzone herum zwischen der ersten Hauptfläche und der Schicht des ersten Leitfähigkeitstyps befindet, im wesentlichen keinen Stromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist, wobei der Durchbruchverhinderungsbereich eine Schicht mit alternie­ renden Leitfähigkeitstypen mit ersten Zonen des ersten Leitfähigkeitstyps und zweiten Zonen eines zweiten Leitfähigkeitstyps umfaßt, wobei die ersten Zonen und die zweiten Zonen alternie­ rend angeordnet sind.
2. Halbleiterbauelement nach Anspruch 1, bei dem die Drain-Driftzone eine Schicht mit alternierenden Leitfähigkeitstypen umfaßt, die vertikale Driftstromwegzonen des ersten Leitfähig­ keitstyps und vertikale Trennzonen des zweiten Leitfähigkeitstyps umfaßt, wobei sich die Driftstromwegzonen und die Trennzonen in der Dickenrichtung des Halbleiterchips erstrecken und alternierend angeordnet sind.
3. Halbleiterbauelement nach Anspruch 2, bei dem die Schicht mit alternierenden Leitfä­ higkeitstypen im Durchbruchverhinderungsbereich schwächer dotiert als die Schicht mit alternie­ renden Leitfähigkeitstypen in der Drain-Driftzone ist.
4. Halbleiterbauelement nach Anspruch 2 oder 3, bei dem sich die ersten Zonen und die zweiten Zonen der Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbe­ reich in der Dickenrichtung des Halbleiterchips erstrecken und in Kontakt miteinander stehen.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, bei dem die ersten Zonen und/oder die zweiten Zonen der Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchver­ hinderungsbereich Diffusionszoneneinheiten aufweisen, die über die Dickenrichtung des Halblei­ terchips verteilt angeordnet und miteinander verbunden sind.
6. Halbleiterbauelement nach Anspruch 5, bei dem die Dotierstoffkonzentration in den einzelnen Diffusionszoneneinheiten in deren Zentrum am höchsten ist und zum Rand hin allmählich abfällt.
7. Halbleiterbauelement nach einem der Ansprüche 2 bis 5, bei dem
die Schicht mit alternierenden Leitfähigkeitstypen der Drain-Driftzone eine Schichtanord­ nung umfaßt, die aus einer Mehrzahl von Paaren aus jeweils einer Driftstromwegzone und einer Trennzone gebildet sind, und
die Schicht mit alternierenden Leitfähigkeitstypen des Durchbruchverhinderungsbereichs eine Schichtanordnung umfaßt, die aus einer Mehrzahl von Paaren aus jeweils einer ersten Zone und einer zweiten Zone gebildet sind.
8. Halbleiterbauelement nach einem der Ansprüche 2 bis 7, bei dem der Rasterabstand im Durchbruchverhinderungsbereich, mit dem Paare aus je einer ersten Zone und einer zweiten Zone angeordnet sind, kleiner ist als der Rasterabstand in der Drain-Driftzone, mit dem Paare aus je einer Driftstromwegzone und einer Trennzone angeordnet sind.
9. Halbleiterbauelement nach einem der Ansprüche 2 bis 8, bei dem
sich die Grenzflächen zwischen den ersten Zonen und den zweiten Zonen des Durch­ bruchverhinderungsbereichs in etwa parallel zu den Grenzflächen zwischen den Driftstromwegzo­ nen und den Trennzonen der Drain-Driftzone erstrecken;
die Ebene, auf der die Endflächen der ersten Zonen und der zweiten Zonen alternierend angeordnet sind, mit der Ebene verbunden ist, auf der die Endflächen der Driftstromwegzonen und der Trennzonen alternierend angeordnet sind; und
die Grenzfläche der innersten ersten Zone mit der Grenzfläche der äußersten Trennzone verbunden ist.
10. Halbleiterbauelement nach einem der Ansprüche 2 bis 9, bei dem die Drain-Driftzone einen ersten Übergangsbereich umfaßt, in dem die Breiten der Driftstromwegzonen und der Trennzonen zum Durchbruchverhinderungsbereich hin allmählich abnehmen.
11. Halbleiterbauelement nach einem der Ansprüche 2 bis 9, bei dem der Durchbruch­ verhinderungsbereich einen zweiten Übergangsbereich aufweist, in dem die Breiten der ersten Zonen und der zweiten Zonen zur Drain-Driftzone hin allmählich zunehmen.
12. Halbleiterbauelement nach Anspruch 10 oder 11, bei dem sich der erste Übergangs­ bereich bzw. der zweite Übergangsbereich unterhalb des Randabschnitts der ersten Hauptelek­ trode befindet.
13. Halbleiterbauelement nach einem der Ansprüche 2 bis 8, bei dem sich die Grenzflä­ chen zwischen den ersten Zonen und den zweiten Zonen des Durchbruchverhinderungsbereichs in etwa senkrecht zu den Grenzflächen zwischen den Driftstromwegzonen und den Trennzonen der Drain-Driftzone erstrecken.
14. Halbleiterbauelement nach einem der Ansprüche 2 bis 8, bei dem die Schicht mit alternierenden Leitfähigkeitstypen des Durchbruchverhinderungsbereichs umfaßt:
einen ersten Abschnitt mit alternierenden Leitfähigkeitstypen aus ersten Zonen und aus zweiten Zonen, wobei sich deren Grenzflächen in etwa parallel zu den Grenzflächen zwischen den Driftstromwegzonen und den Trennzonen der Drain-Driftzone erstrecken; und
einen zweiten Abschnitt mit alternierenden Leitfähigkeitstypen aus ersten Zonen und aus zweiten Zonen, wobei sich deren Grenzflächen in etwa senkrecht zu den Grenzflächen zwischen den Driftstromwegzonen und den Trennzonen der Drain-Driftzone erstrecken.
15. Halbleiterbauelement nach Anspruch 14, bei dem die Ebene, auf der die Endflächen der ersten Zonen und der zweiten Zonen des ersten Abschnitts mit alternierenden Leitfähigkeits­ typen alternierend angeordnet sind, mit der Ebene zusammenfällt, auf der die Endflächen der Driftstromwegzonen und der Trennzonen der Drain-Driftzone alternierend angeordnet sind.
16. Halbleiterbauelement nach Anspruch 15, bei dem die Schicht mit alternierenden Leitfähigkeitstypen des Durchbruchverhinderungsbereichs des weiteren einen dritten Abschnitt mit alternierenden Leitfähigkeitstypen im Eckabschnitt des Durchbruchverhinderungsbereichs umfaßt, wobei der Eckabschnitt durch den ersten Abschnitt mit alternierenden Leitfähigkeits­ typen und den zweiten Abschnitt mit alternierenden Leitfähigkeitstypen begrenzt ist; wobei der dritte Abschnitt mit alternierenden Leitfähigkeitstypen erste Zonen und zweite Zonen enthält, die sich parallel zu den ersten Zonen und den zweiten Zonen des ersten Abschnitts mit alternieren­ den Leitfähigkeitstypen oder des zweiten Abschnitts mit alternierenden Leitfähigkeitstypen erstrecken.
17. Halbleiterbauelement nach Anspruch 14, bei dem die Ebene, auf der die Endflächen der ersten Zonen und der zweiten Zonen des ersten Abschnitts mit alternierenden Leitfähigkeits­ typen oder des zweiten Abschnitts mit alternierenden Leitfähigkeitstypen alternierend angeordnet sind, mit der Grenzfläche der innersten zweiten Zone des zweiten Abschnitts mit alternierenden Leitfähigkeitstypen oder des ersten Abschnitts mit alternierenden Leitfähigkeitstypen zusammen­ fällt.
18. Halbleiterbauelement nach einem der Ansprüche 2 bis 8, bei dem sich die Grenzflä­ chen zwischen den ersten Zonen und den zweiten Zonen des Durchbruchverhinderungsbereichs schräg zu den Grenzflächen zwischen den Driftstromwegzonen und den Trennzonen der Drain- Driftzone erstrecken.
19. Halbleiterbauelement nach einem der Ansprüche 1 bis 18, bei dem die pn-Über­ gänge zwischen den ersten Zonen und den zweiten Zonen im wesentlichen eben sind.
20. Halbleiterbauelement nach einem der Ansprüche 1 bis 18, bei dem die pn-Über­ gänge zwischen den ersten Zonen und den zweiten Zonen schlangenlinienförmig sind.
21. Halbleiterbauelement nach einem der Ansprüche 2 bis 5, bei dem die ersten Zonen und/oder die zweiten Zonen der Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchver­ hinderungsbereich säulenartig sind.
22. Halbleiterbauelement nach Anspruch 2 oder 3, ferner umfassend eine Zone hohen Widerstands, welche den Raum zwischen den ersten Zonen und den zweiten Zonen ausfüllt, wobei die Zone hohen Widerstands mit einem Dotierstoff des ersten Leitfähigkeitstyps und einem Dotierstoff des zweiten Leitfähigkeitstyps dotiert ist.
23. Halbleiterbauelement nach einem der Ansprüche 2 bis 5, ferner umfassend minde­ stens einen Spannungsausgleichsring des zweiten Leitfähigkeitstyps, der auf der ersten Hauptflä­ che angeordnet ist, wobei der mindestens eine Spannungsausgleichsring die Drain-Driftzone umgibt und die zweiten Zonen des zweiten Leitfähigkeitstyps untereinander verbindet.
24. Halbleiterbauelement nach Anspruch 23, bei dem die Dotierstoffkonzentration in dem mindestens einem Spannungsausgleichsring höher ist als die Dotierstoffkonzentration in der zweiten Zone des zweiten Leitfähigkeitstyps.
25. Halbleiterbauelement nach einem der Ansprüche 2 bis 4, bei dem die ersten Zonen und/oder die zweiten Zonen der Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchver­ hinderungsbereich Diffusionszoneneinheiten umfassen, die über die Dickenrichtung des Halblei­ terchips verteilt und im Abstand voneinander angeordnet sind.
26. Halbleiterbauelement nach Anspruch 25, bei dem die Dotierstoffkonzentration in jeder Diffusionszoneneinheit im Zentrum am höchsten ist und zum Rand hin allmählich abfällt.
27. Halbleiterbauelement nach Anspruch 1, bei dem sich die ersten Zonen und die zwei­ ten Zonen der Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich im wesentlichen parallel oder schräg zu den Hauptflächen des Halbleiterchips erstrecken und alternierend aneinandergeschichtet sind.
28. Halbleiterbauelement, umfassend:
einen Halbleiterchip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche;
eine aktive Zone auf der Seite der ersten Hauptfläche;
eine Schicht eines ersten Leitfähigkeitstyps auf der Seite der zweiten Hauptfläche, wobei die Schicht des ersten Leitfähigkeitstyps geringen elektrischen Widerstand aufweist;
eine erste Hauptelektrode, die mit der aktiven Zone elektrisch verbunden ist;
eine zweite Hauptelektrode, die mit der Schicht des ersten Leitfähigkeitstyps elektrisch verbunden ist;
eine Drain-Driftzone zwischen der aktiven Zone und der Schicht des ersten Leitfähig­ keitstyps, wobei die Drain-Driftzone einen vertikalen Driftstromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist; und
einen Durchbruchverhinderungsbereich, der sich um die Drain-Driftzone herum zwischen der ersten Hauptfläche und der Schicht des ersten Leitfähigkeitstyps befindet, im wesentlichen keinen Stromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist, wobei der Durchbruchverhinderungsbereich eine Zone hohen Wider­ stands umfaßt, die mit einem Dotierstoff des ersten Leitfähigkeitstyps und einem Dotierstoff des zweiten Leitfähigkeitstyps dotiert ist.
29. Halbleiterbauelement nach Anspruch 28, bei dem die Drain-Driftzone eine Schicht mit alternierenden Leitfähigkeitstypen umfaßt, die vertikale Driftstromwegzonen des ersten Leitfähigkeitstyps und vertikale Trennzonen des zweiten Leitfähigkeitstyps umfaßt, wobei sich die Driftstromwegzonen und die Trennzonen in der Dickenrichtung des Halbleiterchips erstrecken und alternierend angeordnet sind.
30. Halbleiterbauelement nach einem der Ansprüche 1 bis 29, ferner umfassend eine Umrandungszone des ersten Leitfähigkeitstyps zwischen der ersten Hauptfläche und der Schicht des ersten Leitfähigkeitstyps, wobei die Umrandungszone den Durchbruchverhinderungsbereich umgibt sowie einen geringen elektrischen Widerstand aufweist.
31. Halbleiterbauelement nach Anspruch 30, ferner umfassend eine Peripherieelektrode auf der Umrandungszone, wobei sich die Peripherieelektrode auf der Seite der ersten Hauptfläche befindet.
32. Halbleiterbauelement nach Anspruch 30 oder 31, ferner umfassend eine Kanalstop­ perzone des ersten Leitfähigkeitstyps auf der Umrandungszone, wobei sich die Kanalstopperzone auf der Seite der ersten Hauptfläche befindet.
33. Halbleiterbauelement nach einem der Ansprüche 30 bis 32, bei dem die Drain-Drift­ zone eine Schicht mit alternierenden Leitfähigkeitstypen umfaßt, die vertikale Driftstromwegzo­ nen des ersten Leitfähigkeitstyps und vertikale Trennzonen des zweiten Leitfähigkeitstyps umfaßt, wobei sich die Driftstromwegzonen und die Trennzonen in der Dickenrichtung des Halbleiterchips erstrecken und alternierend angeordnet sind, wobei die Breite der Umrandungs­ zone größer als die Breite der Driftstromwegzonen ist.
34. Halbleiterbauelement nach einem der Ansprüche 30 bis 32, bei dem die Drain-Drift­ zone eine Schicht mit alternierenden Leitfähigkeitstypen umfaßt, die vertikale Driftstromwegzo­ nen des ersten Leitfähigkeitstyps und vertikale Trennzonen des zweiten Leitfähigkeitstyps umfaßt, wobei sich die Driftstromwegzonen und die Trennzonen in der Dickenrichtung des Halbleiterchips erstrecken und alternierend angeordnet sind, wobei die Breite der Umrandungs­ zone größer als der Abstand zwischen den Trennzonen ist.
35. Halbleiterbauelement nach einem der Ansprüche 1 bis 34, ferner umfassend einen Isolierfilm auf dem Durchbruchverhinderungsbereich, wobei sich der Isolierfilm auf der Seite der ersten Hauptfläche befindet.
36. Verfahren zur Herstellung eines Halbleiterbauelements, das umfaßt:
einen Halbleiterchip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche;
eine aktive Zone auf der Seite der ersten Hauptfläche;
eine Schicht eines ersten Leitfähigkeitstyps auf der Seite der zweiten Hauptfläche, wobei die Schicht des ersten Leitfähigkeitstyps geringen elektrischen Widerstand aufweist;
eine erste Hauptelektrode, die mit der aktiven Zone elektrisch verbunden ist;
eine zweite Hauptelektrode, die mit der Schicht des ersten Leitfähigkeitstyps elektrisch verbunden ist;
eine Drain-Driftzone zwischen der aktiven Zone und der Schicht des ersten Leitfähig­ keitstyps, wobei die Drain-Driftzone eine erste Schicht mit alternierenden Leitfähigkeitstypen enthält, die einen vertikalen Driftstromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist, wobei die erste Schicht mit alternierenden Leitfähig­ keitstypen Driftstromwegzonen des ersten Leitfähigkeitstyps und Trennzonen des zweiten Leitfähigkeitstyps umfaßt, die alternierend angeordnet sind; und
einen Durchbruchverhinderungsbereich, der sich um die Drain-Driftzone herum zwischen der ersten Hauptfläche und der Schicht des ersten Leitfähigkeitstyps befindet, im wesentlichen keinen Stromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist, wobei der Durchbruchverhinderungsbereich eine zweite Schicht mit alternierenden Leitfähigkeitstypen mit ersten Zonen des ersten Leitfähigkeitstyps und zweiten Zonen des zweiten Leitfähigkeitstyps umfaßt, wobei die ersten Zonen und die zweiten Zonen alternierend angeordnet sind;
wobei das Verfahren folgende Schritte aufweist:
  • a) Aufwachsen einer ersten Epitaxieschicht hohen Widerstands auf einem Halbleiter­ substrat, das die Schicht des ersten Leitfähigkeitstyps enthält;
  • b) selektives Implantieren eines Dotierstoffs des ersten Leitfähigkeitstyps in erste Ab­ schnitte der ersten Epitaxieschicht und eines Dotierstoffs des zweiten Leitfähigkeitstyps in zweite Abschnitte der ersten Epitaxieschicht;
  • c) Aufwachsen einer zweiten Epitaxieschicht hohen Widerstands auf der ersten Epita­ xieschicht;
  • d) Wiederholen der Schritte (b) und (c) so oft wie nötig; und
  • e) thermisches Eintreiben der implantierten Dotierstoffe aus deren Diffusionszentren, um dadurch die erste Schicht mit alternierenden Leitfähigkeitstypen und die zweite Schicht mit alternierenden Leitfähigkeitstypen zu bilden.
37. Verfahren nach Anspruch 36, bei dem die ersten Abschnitte und die zweiten Ab­ schnitte zur Bildung der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruch­ verhinderungsbereich schmäler sind als die ersten Abschnitte und die zweiten Abschnitte zur Bildung der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone.
38. Verfahren nach Anspruch 36 oder 37, bei dem der Rasterabstand, mit dem die Paare aus dem ersten Abschnitt und dem zweiten Abschnitt zur Bildung der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich angeordnet sind, kleiner ist als der Rasterabstand, mit dem die Paare aus dem ersten Abschnitt und dem zweiten Abschnitt zur Bildung der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone angeordnet sind.
39. Verfahren zur Herstellung eines Halbleiterbauelements, das umfaßt:
einen Halbleiterchip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche;
eine aktive Zone auf der Seite der ersten Hauptfläche;
eine Schicht eines ersten Leitfähigkeitstyps auf der Seite der zweiten Hauptfläche, wobei die Schicht des ersten Leitfähigkeitstyps geringen elektrischen Widerstand aufweist;
eine erste Hauptelektrode, die mit der aktiven Zone elektrisch verbunden ist;
eine zweite Hauptelektrode, die mit der Schicht des ersten Leitfähigkeitstyps elektrisch verbunden ist;
eine Drain-Driftzone zwischen der aktiven Zone und der Schicht des ersten Leitfähig­ keitstyps, wobei die Drain-Driftzone eine erste Schicht mit alternierenden Leitfähigkeitstypen enthält, die einen vertikalen Driftstromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist, wobei die erste Schicht mit alternierenden Leitfähig­ keitstypen Driftstromwegzonen des ersten Leitfähigkeitstyps und Trennzonen des zweiten Leitfähigkeitstyps umfaßt, die alternierend angeordnet sind; und
einen Durchbruchverhinderungsbereich, der sich um die Drain-Driftzone herum zwischen der ersten Hauptfläche und der Schicht des ersten Leitfähigkeitstyps befindet, im wesentlichen keinen Stromweg im Durchlaßzustand des Bauelements schafft und im Sperrzustand des Bauelements verarmt ist, wobei der Durchbruchverhinderungsbereich eine zweite Schicht mit alternierenden Leitfähigkeitstypen mit ersten Zonen des ersten Leitfähigkeitstyps und zweiten Zonen des zweiten Leitfähigkeitstyps umfaßt, wobei die ersten Zonen und die zweiten Zonen alternierend angeordnet sind;
wobei das Verfahren folgende Schritte aufweist:
  • a) Aufwachsen einer ersten Epitaxieschicht hohen Widerstands auf einem Halbleiter­ substrat, das die Schicht des ersten Leitfähigkeitstyps enthält;
  • b) Implantieren eines Dotierstoffs des ersten oder des zweiten Leitfähigkeitstyps in im wesentlichen den gesamten Oberflächenabschnitt der ersten Epitaxieschicht und selektives Implantieren eines Dotierstoffs des zweiten oder des ersten Leitfähigkeitstyps in ausgewählte Oberflächenabschnitte der ersten Epitaxieschicht;
  • c) Aufwachsen einer zweiten Epitaxieschicht hohen Widerstands auf der ersten Epita­ xieschicht;
  • d) Wiederholen der Schritte (b) und (c) so oft wie nötig; und
  • e) thermisches Eintreiben der implantierten Dotierstoffe, um dadurch die erste Schicht mit alternierenden Leitfähigkeitstypen und die zweite Schicht mit alternierenden Leitfähigkeits­ typen zu bilden.
40. Verfahren nach Anspruch 39, bei dem
die ausgewählten Oberflächenabschnitte zur Bildung der zweiten Schicht mit alternie­ renden Leitfähigkeitstypen im Durchbruchverhinderungsbereich schmäler sind als die ausgewähl­ ten Oberflächenabschnitte zur Bildung der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain-Driftzone, und
der Rasterabstand, mit dem die ausgewählten Oberflächenabschnitte zur Bildung der zweiten Schicht mit alternierenden Leitfähigkeitstypen im Durchbruchverhinderungsbereich angeordnet sind, schmäler ist als der Rasterabstand, mit dem die ausgewählten Oberflächenab­ schnitte zur Bildung der ersten Schicht mit alternierenden Leitfähigkeitstypen in der Drain- Driftzone angeordnet sind.
DE10106006A 2000-02-09 2001-02-09 SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung Expired - Lifetime DE10106006B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000032160 2000-02-09
JP32160/2000 2000-02-09
JP2000357970A JP4765012B2 (ja) 2000-02-09 2000-11-24 半導体装置及びその製造方法
JP357970/2000 2000-11-24

Publications (2)

Publication Number Publication Date
DE10106006A1 true DE10106006A1 (de) 2001-08-16
DE10106006B4 DE10106006B4 (de) 2011-06-16

Family

ID=26585115

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10106006A Expired - Lifetime DE10106006B4 (de) 2000-02-09 2001-02-09 SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung

Country Status (3)

Country Link
US (3) US6724042B2 (de)
JP (1) JP4765012B2 (de)
DE (1) DE10106006B4 (de)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004058412A1 (de) * 2004-12-03 2006-06-08 Austriamicrosystems Ag Mehrfachmaske und Verfahren zur Herstellung unterschiedlich dotierter Gebiete
EP1213766A3 (de) * 2000-12-08 2006-12-06 Infineon Technologies AG Halbleiterbauelement mit erhöhter Durchbruchspannung sowie dazugehöriges Herstellungsverfahren
DE10205345B4 (de) * 2001-02-09 2007-09-06 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
DE10112463B4 (de) * 2000-03-17 2008-04-10 Fuji Electric Co., Ltd., Kawasaki SJ-Halbleiterbauelement
DE102015102136A1 (de) * 2015-02-13 2016-08-18 Infineon Technologies Austria Ag Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102016111940A1 (de) * 2016-06-29 2018-01-04 Infineon Technologies Austria Ag Verfahrens zum Herstellen einer Halbleitervorrichtung und Superjunction-Halbleitervorrichtung

Families Citing this family (164)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP4447065B2 (ja) 1999-01-11 2010-04-07 富士電機システムズ株式会社 超接合半導体素子の製造方法
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
GB2373094B (en) * 2001-03-08 2004-11-10 Dynex Semiconductor Ltd Semiconductor device with 3-D resurf junctions
CN1331238C (zh) * 2001-09-19 2007-08-08 株式会社东芝 半导体装置及其制造方法
US6630714B2 (en) * 2001-12-27 2003-10-07 Kabushiki Kaisha Toshiba Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP4212288B2 (ja) 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法
DE10226664B4 (de) 2002-06-14 2006-10-26 Infineon Technologies Ag Kompensations-Halbleiterbauelement
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
JP3966151B2 (ja) 2002-10-10 2007-08-29 富士電機デバイステクノロジー株式会社 半導体素子
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7067877B2 (en) * 2003-03-10 2006-06-27 Fuji Electric Device Technology Co., Ltd. MIS-type semiconductor device
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Mis型半導体装置
JP3721172B2 (ja) 2003-04-16 2005-11-30 株式会社東芝 半導体装置
JP4222092B2 (ja) * 2003-05-07 2009-02-12 富士電機デバイステクノロジー株式会社 半導体ウェハ、半導体装置および半導体装置の製造方法
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4166627B2 (ja) * 2003-05-30 2008-10-15 株式会社デンソー 半導体装置
CN1823421B (zh) * 2003-08-20 2010-04-28 株式会社电装 垂直型半导体装置
JP4253558B2 (ja) * 2003-10-10 2009-04-15 株式会社豊田中央研究所 半導体装置
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
JP4536366B2 (ja) * 2003-12-22 2010-09-01 株式会社豊田中央研究所 半導体装置とその設計支援用プログラム
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP4904673B2 (ja) 2004-02-09 2012-03-28 富士電機株式会社 半導体装置および半導体装置の製造方法
US7535056B2 (en) 2004-03-11 2009-05-19 Yokogawa Electric Corporation Semiconductor device having a low concentration layer formed outside a drift layer
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
JP4943639B2 (ja) * 2004-08-31 2012-05-30 株式会社豊田中央研究所 半導体装置
JP4940546B2 (ja) * 2004-12-13 2012-05-30 株式会社デンソー 半導体装置
FR2880193A1 (fr) * 2004-12-23 2006-06-30 St Microelectronics Sa Diode schottky a barriere verticale
JP4929594B2 (ja) * 2004-12-27 2012-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2006186145A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法
JP4860929B2 (ja) * 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20060197153A1 (en) * 2005-02-23 2006-09-07 Chih-Feng Huang Vertical transistor with field region structure
EP1710843B1 (de) * 2005-04-04 2012-09-19 STMicroelectronics Srl Integriertes Leistungsbauelement
KR101236030B1 (ko) 2005-04-06 2013-02-21 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법
JP2006352092A (ja) * 2005-05-17 2006-12-28 Sumco Corp 半導体基板及びその製造方法
JP4997715B2 (ja) * 2005-05-18 2012-08-08 富士電機株式会社 半導体装置およびその製造方法
US8084815B2 (en) * 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
EP1742259A1 (de) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Halbleiter-Leistungsbauelement mit Mehrfach-Drain-Struktur und entsprechendes Herstellungsverfahren
JP2007027313A (ja) 2005-07-14 2007-02-01 Nec Electronics Corp 半導体装置
KR20070015309A (ko) * 2005-07-30 2007-02-02 페어차일드코리아반도체 주식회사 고전압 반도체소자
DE102005044510B4 (de) * 2005-09-16 2011-03-17 Infineon Technologies Ag Halbleiterbauteil mit Vorderseitenmetallisierung sowie Verfahren zu dessen Herstellung und Leistungsdiode
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
US20080017897A1 (en) * 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
US7595542B2 (en) * 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7595241B2 (en) * 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
DE102006047489B9 (de) * 2006-10-05 2013-01-17 Infineon Technologies Austria Ag Halbleiterbauelement
KR101279574B1 (ko) * 2006-11-15 2013-06-27 페어차일드코리아반도체 주식회사 고전압 반도체 소자 및 그 제조 방법
JP2007116190A (ja) * 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
JP5479915B2 (ja) * 2007-01-09 2014-04-23 マックスパワー・セミコンダクター・インコーポレイテッド 半導体装置
US8564057B1 (en) 2007-01-09 2013-10-22 Maxpower Semiconductor, Inc. Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield
JP2008182054A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体装置
US20080203470A1 (en) * 2007-02-28 2008-08-28 Infineon Technologies Austria Ag Lateral compensation component
JP4620075B2 (ja) * 2007-04-03 2011-01-26 株式会社東芝 電力用半導体素子
KR101146590B1 (ko) * 2007-05-29 2012-05-16 삼성전자주식회사 다중우물 시모스 이미지센서 및 그 제조방법
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
JP5228430B2 (ja) * 2007-10-01 2013-07-03 サンケン電気株式会社 半導体装置
JP5198030B2 (ja) * 2007-10-22 2013-05-15 株式会社東芝 半導体素子
JP4265684B1 (ja) * 2007-11-07 2009-05-20 トヨタ自動車株式会社 半導体装置
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8558275B2 (en) * 2007-12-31 2013-10-15 Alpha And Omega Semiconductor Ltd Sawtooth electric field drift region structure for power semiconductor devices
US7691711B2 (en) * 2008-01-31 2010-04-06 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP4635067B2 (ja) * 2008-03-24 2011-02-16 株式会社東芝 半導体装置及びその製造方法
US7973359B2 (en) * 2008-08-19 2011-07-05 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and process
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US7906427B2 (en) * 2008-10-14 2011-03-15 General Electric Company Dimension profiling of SiC devices
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
IT1397574B1 (it) * 2008-12-29 2013-01-16 St Microelectronics Rousset Dispositivo a semiconduttore di potenza di tipo multi-drain e relativa struttura di terminazione di bordo
JP4883099B2 (ja) 2009-01-28 2012-02-22 ソニー株式会社 半導体装置及び半導体装置の製造方法
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
JP4929304B2 (ja) 2009-03-13 2012-05-09 株式会社東芝 半導体装置
JP5487658B2 (ja) * 2009-03-17 2014-05-07 富士電機株式会社 半導体装置およびその製造方法
JP5462020B2 (ja) * 2009-06-09 2014-04-02 株式会社東芝 電力用半導体素子
US8049276B2 (en) * 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
JP5439969B2 (ja) * 2009-06-18 2014-03-12 富士電機株式会社 半導体装置
JP4998524B2 (ja) 2009-07-24 2012-08-15 サンケン電気株式会社 半導体装置
JP5741567B2 (ja) * 2009-07-31 2015-07-01 富士電機株式会社 半導体装置
JP5543758B2 (ja) 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5533067B2 (ja) * 2010-03-15 2014-06-25 富士電機株式会社 超接合半導体装置の製造方法
JP5718627B2 (ja) 2010-03-15 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
JP2012074441A (ja) * 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
JP5664142B2 (ja) 2010-11-09 2015-02-04 富士電機株式会社 半導体装置
TWI407568B (zh) 2010-11-22 2013-09-01 Sinopower Semiconductor Inc 半導體元件
JP5719167B2 (ja) * 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
JP5757101B2 (ja) * 2011-02-17 2015-07-29 富士電機株式会社 超接合半導体素子
JP2012186353A (ja) * 2011-03-07 2012-09-27 Fuji Electric Co Ltd 複合半導体装置
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
JP5641995B2 (ja) * 2011-03-23 2014-12-17 株式会社東芝 半導体素子
JP2012204811A (ja) * 2011-03-28 2012-10-22 Sony Corp 半導体装置
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
WO2012149195A1 (en) * 2011-04-27 2012-11-01 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
KR101904991B1 (ko) 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
JP5692382B2 (ja) * 2011-07-14 2015-04-01 富士電機株式会社 高耐圧半導体装置
CN103650141B (zh) * 2011-07-22 2016-06-29 富士电机株式会社 超结半导体装置
CN102270663B (zh) * 2011-07-26 2013-01-23 无锡新洁能功率半导体有限公司 具有超结结构的平面型功率mosfet器件及其制造方法
JP2013069775A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 半導体装置、及びその製造方法
US9647059B2 (en) * 2011-09-27 2017-05-09 Alpha And Omega Semiconductor Incorporated Manufacturing methods for accurately aligned and self-balanced superjunction devices
JP5504235B2 (ja) * 2011-09-29 2014-05-28 株式会社東芝 半導体装置
KR20130040383A (ko) * 2011-10-14 2013-04-24 주식회사 동부하이텍 고전압 트랜지스터 및 그의 제조방법
TWI469351B (zh) * 2011-11-29 2015-01-11 Anpec Electronics Corp 具有超級介面之功率電晶體元件及其製作方法
US8779509B2 (en) 2012-07-02 2014-07-15 Infineon Technologies Austria Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
US8866221B2 (en) 2012-07-02 2014-10-21 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
CN103681841B (zh) * 2012-09-12 2016-11-16 上海华虹宏力半导体制造有限公司 超级结器件的终端保护结构
US9184277B2 (en) * 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
CN102969356B (zh) * 2012-11-08 2015-05-27 电子科技大学 一种超结功率器件终端结构
TWI470701B (zh) * 2012-12-13 2015-01-21 Pfc Device Holdings Ltd 用於半導體元件之超接面結構及其製程
US8823084B2 (en) * 2012-12-31 2014-09-02 Infineon Technologies Austria Ag Semiconductor device with charge compensation structure arrangement for optimized on-state resistance and switching losses
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
US9070765B2 (en) * 2013-02-06 2015-06-30 Infineon Technologies Ag Semiconductor device with low on resistance and high breakdown voltage
US9515137B2 (en) * 2013-02-21 2016-12-06 Infineon Technologies Austria Ag Super junction semiconductor device with a nominal breakdown voltage in a cell area
US9209292B2 (en) 2013-07-18 2015-12-08 Infineon Technologies Austria Ag Charge compensation semiconductor devices
US9147763B2 (en) 2013-09-23 2015-09-29 Infineon Technologies Austria Ag Charge-compensation semiconductor device
US9306045B2 (en) * 2013-11-19 2016-04-05 United Microelectronics Corp. Semiconductor power device
US9293528B2 (en) * 2013-12-31 2016-03-22 Infineon Technologies Austria Ag Field-effect semiconductor device and manufacturing therefor
KR101539880B1 (ko) 2014-01-02 2015-07-27 삼성전기주식회사 전력 반도체 소자
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
US10468479B2 (en) * 2014-05-14 2019-11-05 Infineon Technologies Austria Ag VDMOS having a drift zone with a compensation structure
US9773863B2 (en) 2014-05-14 2017-09-26 Infineon Technologies Austria Ag VDMOS having a non-depletable extension zone formed between an active area and side surface of semiconductor body
JP6324805B2 (ja) 2014-05-19 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6485034B2 (ja) * 2014-06-16 2019-03-20 富士電機株式会社 半導体装置の製造方法
US9281392B2 (en) * 2014-06-27 2016-03-08 Infineon Technologies Austria Ag Charge compensation structure and manufacturing therefor
CN105900245B (zh) 2014-07-04 2019-08-06 富士电机株式会社 半导体装置
JP6668687B2 (ja) * 2015-04-02 2020-03-18 富士電機株式会社 半導体装置および半導体装置の製造方法
US9450045B1 (en) 2015-06-23 2016-09-20 Alpha And Omega Semiconductor Incorporated Method for forming lateral super-junction structure
US9312381B1 (en) 2015-06-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral super-junction MOSFET device and termination structure
CN105448997B (zh) * 2016-01-13 2019-02-15 无锡新洁能股份有限公司 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法
WO2017133904A1 (en) * 2016-02-02 2017-08-10 Abb Schweiz Ag Power semiconductor device
CN109075200B (zh) * 2016-04-21 2022-03-22 三菱电机株式会社 半导体装置
CN105845715B (zh) * 2016-04-29 2019-07-23 华润微电子(重庆)有限公司 一种超结功率器件及其版图结构、制备方法
JP6345378B1 (ja) * 2016-08-08 2018-06-20 三菱電機株式会社 半導体装置
JP6747195B2 (ja) * 2016-09-08 2020-08-26 富士電機株式会社 半導体装置および半導体装置の製造方法
US10002920B1 (en) 2016-12-14 2018-06-19 General Electric Company System and method for edge termination of super-junction (SJ) devices
US10236340B2 (en) 2017-04-28 2019-03-19 Semiconductor Components Industries, Llc Termination implant enrichment for shielded gate MOSFETs
US10374076B2 (en) 2017-06-30 2019-08-06 Semiconductor Components Industries, Llc Shield indent trench termination for shielded gate MOSFETs
JP6870516B2 (ja) 2017-07-18 2021-05-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7073698B2 (ja) 2017-12-07 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US10644102B2 (en) 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
CN109979935A (zh) * 2017-12-28 2019-07-05 富士电机株式会社 半导体装置及半导体装置的制造方法
US10483356B2 (en) 2018-02-27 2019-11-19 Siliconix Incorporated Power semiconductor device with optimized field-plate design
US10580868B2 (en) 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness
KR101998717B1 (ko) * 2018-09-28 2019-10-01 온세미컨덕터코리아 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
JP7443702B2 (ja) 2019-09-10 2024-03-06 富士電機株式会社 半導体装置
JP7424782B2 (ja) * 2019-09-27 2024-01-30 ローム株式会社 半導体装置
CN113539830A (zh) * 2020-04-13 2021-10-22 富士电机株式会社 超结半导体装置以及超结半导体装置的制造方法
WO2022118976A1 (ja) * 2020-12-04 2022-06-09 富士電機株式会社 超接合半導体装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940303B2 (ja) 1977-07-20 1984-09-29 株式会社日立製作所 半導体スイツチング素子
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
JP2632322B2 (ja) 1987-10-02 1997-07-23 財団法人 半導体研究振興会 電力用半導体素子
JPH01272158A (ja) 1988-04-23 1989-10-31 Matsushita Electric Works Ltd 半導体装置およびその製法
JPH0750791B2 (ja) 1989-09-20 1995-05-31 株式会社日立製作所 半導体整流ダイオード及びそれを使つた電源装置並びに電子計算機
US5182626A (en) 1989-09-20 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor and method of manufacturing the same
US5141889A (en) 1990-11-30 1992-08-25 Motorola, Inc. Method of making enhanced insulated gate bipolar transistor
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5183769A (en) 1991-05-06 1993-02-02 Motorola, Inc. Vertical current flow semiconductor device utilizing wafer bonding
JPH05347413A (ja) 1992-06-12 1993-12-27 Toshiba Corp 半導体装置の製造方法
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US5798554A (en) 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
JP3412332B2 (ja) * 1995-04-26 2003-06-03 株式会社デンソー 半導体装置
JPH09266311A (ja) * 1996-01-22 1997-10-07 Fuji Electric Co Ltd 半導体装置及びその製造方法
GB2309336B (en) 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
EP0879481B1 (de) * 1996-02-05 2002-05-02 Infineon Technologies AG Durch feldeffekt steuerbares halbleiterbauelement
JP4014676B2 (ja) 1996-08-13 2007-11-28 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
JP3628613B2 (ja) * 1997-11-03 2005-03-16 インフィネオン テクノロジース アクチエンゲゼルシャフト 半導体構成素子のための耐高圧縁部構造
US6081009A (en) 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
CN1223004C (zh) 1998-07-23 2005-10-12 三菱电机株式会社 半导体装置及其制造方法
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
DE19839970C2 (de) 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
US6677626B1 (en) * 1998-11-11 2004-01-13 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
DE69833743T2 (de) 1998-12-09 2006-11-09 Stmicroelectronics S.R.L., Agrate Brianza Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen
US6475864B1 (en) 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP2001332726A (ja) * 2000-05-22 2001-11-30 Hitachi Ltd 縦形電界効果半導体装置及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10112463B4 (de) * 2000-03-17 2008-04-10 Fuji Electric Co., Ltd., Kawasaki SJ-Halbleiterbauelement
EP1213766A3 (de) * 2000-12-08 2006-12-06 Infineon Technologies AG Halbleiterbauelement mit erhöhter Durchbruchspannung sowie dazugehöriges Herstellungsverfahren
DE10205345B4 (de) * 2001-02-09 2007-09-06 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
DE10205345B9 (de) * 2001-02-09 2007-12-20 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
DE102004058412B4 (de) * 2004-12-03 2017-03-02 Austriamicrosystems Ag Mehrfachmaske und Verfahren zur Herstellung unterschiedlich dotierter Gebiete und Verwendung des Verfahrens
US7820342B2 (en) 2004-12-03 2010-10-26 Austriamicrosystems Ag Multiple mask and method for producing differently doped regions
DE102004058412A1 (de) * 2004-12-03 2006-06-08 Austriamicrosystems Ag Mehrfachmaske und Verfahren zur Herstellung unterschiedlich dotierter Gebiete
DE102015102136A1 (de) * 2015-02-13 2016-08-18 Infineon Technologies Austria Ag Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements
US9704954B2 (en) 2015-02-13 2017-07-11 Infineon Technologies Austria Ag Semiconductor device and a method for forming a semiconductor device
DE102015102136B4 (de) 2015-02-13 2021-09-30 Infineon Technologies Austria Ag Halbleiterbauelemente und ein verfahren zum bilden eines halbleiterbauelements
DE102016111940A1 (de) * 2016-06-29 2018-01-04 Infineon Technologies Austria Ag Verfahrens zum Herstellen einer Halbleitervorrichtung und Superjunction-Halbleitervorrichtung
US9954093B2 (en) 2016-06-29 2018-04-24 Infineon Technologies Austria Ag Method of manufacturing a super junction semiconductor device and super junction semiconductor device
DE102016111940A8 (de) 2016-06-29 2018-11-08 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Superjunction-Halbleitervorrichtung und Superjunction-Halbleitervorrichtung
DE102016111940B4 (de) 2016-06-29 2019-07-25 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Superjunction-Halbleitervorrichtung und Superjunction-Halbleitervorrichtung

Also Published As

Publication number Publication date
DE10106006B4 (de) 2011-06-16
JP4765012B2 (ja) 2011-09-07
JP2001298190A (ja) 2001-10-26
US20010028083A1 (en) 2001-10-11
US7042046B2 (en) 2006-05-09
US20050017292A1 (en) 2005-01-27
US20040124465A1 (en) 2004-07-01
US7002205B2 (en) 2006-02-21
US6724042B2 (en) 2004-04-20

Similar Documents

Publication Publication Date Title
DE10106006B4 (de) SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE10205345B9 (de) Halbleiterbauelement
DE10303335B4 (de) Halbleiterbauteil
DE10066412B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10112463B4 (de) SJ-Halbleiterbauelement
DE19736981C2 (de) Halbleitereinrichtung mit hoher Durchbruchsspannung
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE69636913T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zu ihrer Herstellung
DE102011080891B4 (de) Halbleitervorrichtung
DE102012204420B4 (de) Halbleitervorrichtung
DE19839970C2 (de) Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
DE19954352B4 (de) Halbleiterbauelement sowie Verfahren zur Herstellung desselben
DE69628633T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE10133543B4 (de) Bidirektionales Halbleiterbauelement
DE10041344A1 (de) SJ-Halbleitervorrichtung
DE10052149A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10211688A1 (de) Halbleiterbauelement
DE10120030A1 (de) Lateralhalbleiterbauelement
DE19702102A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
DE112006003714T5 (de) Ladungsgleichgewichts-Isolierschicht-Bipolartransistor
DE102018103849B4 (de) Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE112013004146T5 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

8128 New person/name/address of the agent

Representative=s name: MERH-IP MATIAS ERNY REICHL HOFFMANN, 80336 MUENCHE

R081 Change of applicant/patentee

Owner name: FUJI ELECTRIC CO., LTD., KAWASAKI-SHI, JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110927

Owner name: FUJI ELECTRIC CO., LTD., JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110927

R020 Patent grant now final

Effective date: 20110917

R084 Declaration of willingness to licence
R082 Change of representative

Representative=s name: MERH-IP MATIAS ERNY REICHL HOFFMANN PATENTANWA, DE

R071 Expiry of right