DE10109818A1 - Semiconductor device has semiconductor body and associated carrier provided with flip-chip connections and furhter connections for dissipation of waste heat - Google Patents

Semiconductor device has semiconductor body and associated carrier provided with flip-chip connections and furhter connections for dissipation of waste heat

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Abstract

The semiconductor device (1) has a semiconductor body (2) with an electronic circuit (4) covered by a metallised layer (16) and a carrier (6) for the semiconductor body. A second metallised layer (5) and a solder connection (8) provide an electrical connection between the semiconductor body and a metallisation layer (7.1) of the carrier (6), which is provided with ball-grid-array contacts on its opposite side, the waste heat in the semiconductor body dissipated via further connections (8',9.1) between the latter and the carrier.

Description

Die Erfindung betrifft eine Halbleiteranordnung nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a semiconductor arrangement according to the preamble of Claim 1.

Ein solche Halbleiteranordnung nach dem Stand der Technik ist beispiels­ weise aus den Internetseiten der Fa. Kyocera America, Inc. bekannt, zum Beispiel aus: http:/ / www.kyocera.com/kai/semiparts/Services/production.htm oder aus: http:/ / www.kyocera.com/kai/semiparts/images/prodcap_ill.gif.Such a semiconductor device according to the prior art is an example as known from the website of Kyocera America, Inc., for Example from: http: / / www.kyocera.com/kai/semiparts/Services/production.htm or from: http: / / www.kyocera.com/kai/semiparts/images/prodcap_ill.gif.

Diese Halbleiteranordnung, die auch in Fig. 2 dargestellt ist, weist jedoch den Nachteil auf, dass die Ableitung der im Halbleiterkörper entstehenden Wärme über eine aus einem speziellen Material bestehende Abdeckung erfolgt, was bei vielen Anwendungen nicht erwünscht ist und zudem Mehrkosten verur­ sacht.This semiconductor arrangement, which is also shown in FIG. 2, has the disadvantage, however, that the heat generated in the semiconductor body is dissipated via a cover consisting of a special material, which is undesirable in many applications and also causes additional costs.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiteranordnung nach dem Oberbegriff des Anspruchs 1 so zu gestalten, dass die im Halbleiterkör­ per entstehende Wärme zuverlässig abgeführt wird, ohne dass hierzu beson­ dere Maßnahmen notwendig sind.The invention is based on the object of a semiconductor arrangement the preamble of claim 1 so that the semiconductor body is reliably dissipated by the heat generated, without special measures are necessary.

Gelöst wird diese Aufgabe durch eine Halbleiteranordnung mit den im An­ spruch 1 angegebenen Merkmalen.This problem is solved by a semiconductor arrangement with the in the An pronounced 1 characteristics.

Die erfindungsgemäße Halbleiteranordnung nach Anspruch 1 weist die Vor­ teile auf, dass die im Halbleiterkörper entstehende Wärme zuverlässig und gleichmäßig verteilt abgeführt wird, ohne dass hierzu besondere Techniken oder Materialien eingesetzt werden müssen. Zudem kann eine Abdeckung aus gebräuchlichem und kostengünstigem Material verwendet werden. The semiconductor arrangement according to the invention according to claim 1 has the front share that the heat generated in the semiconductor body is reliable and is evenly distributed without special techniques or materials must be used. In addition, a cover be used from common and inexpensive material.  

Die Erfindung eignet sich insbesondere für Halbleiterbauelemente, die mit vergleichsweise hoher Leistung betrieben werden.The invention is particularly suitable for semiconductor components which comparatively high performance.

Vorteilhafte Ausgestaltungen des Gegenstands nach Anspruch 1 sind in den Unteransprüchen angegeben.Advantageous embodiments of the object according to claim 1 are in the Subclaims specified.

Die Erfindung wird nun anhand eines Ausführungsbeispiels unter Zuhilfe­ nahme der Zeichnung erläutert. Es zeigenThe invention will now be described with the aid of an exemplary embodiment Taking the drawing explained. Show it

Fig. 1a: eine schnittbildliche Darstellung einer ersten Halbleiteranordnung gemäß der Erfindung, Fig. 1a: a sectional representation of a first semiconductor device according to the invention,

Fig. 1b: eine schnittbildliche Darstellung einer zweiten Halbleiteranordnung gemäß der Erfindung und FIG. 1b: a sectional representation of a second semiconductor device according to the invention, and

Fig. 2: eine Halbleiteranordnung nach dem Stand der Technik. Fig. 2 shows a semiconductor device according to the prior art.

Fig. 1a und Fig. 1b zeigen eine schnittbildliche Darstellung einer erfindungs­ gemäßen Halbleiteranordnung 1 mit einem Halbleiterkörper 2, bei dem es sich beispielsweise um einen Integrierten Schaltkreis handelt, der mit ver­ gleichsweise hoher Leistung betrieben wird und deshalb sehr viel Wärme produziert. Der Halbleiterkörper 2 trägt auf seiner nach unten weisenden Oberseite (Integrationsseite) 3 eine elektronische Schaltung 4, eine Metalli­ sierungsschicht 5 zur elektrischen Kontaktierung und erfindungsgemäß eine weitere, die elektronische Schaltung 4 überdeckende Metallisierungsschicht 16, die keine galvanische Verbindung zur Metallisierungsschicht 5 hat und deren Zweck später erläutert wird. Fig. 1a and Fig. 1b show a sectional view of a semiconductor device 1 according to the Invention with a semiconductor body 2 , which is, for example, an integrated circuit that is operated with relatively high power and therefore produces a lot of heat. The semiconductor body 2 carries on its downward-facing upper side (integration side) 3 an electronic circuit 4 , a metallization layer 5 for electrical contacting and, according to the invention, a further metallization layer 16 covering the electronic circuit 4 , which has no galvanic connection to the metallization layer 5 and its purpose will be explained later.

Der Halbleiterkörper 2 wird mittels Flip-Chip-Technik mit einem Träger 6 ver­ bunden. Hierzu trägt die Oberseite 12 des Trägers 6 ebenfalls eine Metallisie­ rungsschicht 7.1 zur elektrischen Kontaktierung und erfindungsgemäß eine weitere Metallisierungsschicht 9.1. Die Metallisierungsschicht 7.1 des Trägers 6 korrespondiert mit der Metallisierungsschicht 5 des Halbleiterkörpers 2, während die erfindungsgemäße Metallisierungsschicht 9.1 des Trägers 6 mit der erfindungsgemäßen Metallisierungsschicht 16 des Halbleiterkörpers 2 korrespondiert. The semiconductor body 2 is connected to a carrier 6 by means of flip-chip technology. For this purpose, the top 12 of the carrier 6 also carries a metallization layer 7.1 for electrical contacting and, according to the invention, a further metallization layer 9.1 . The metallization layer 7.1 of the carrier 6 corresponds to the metallization layer 5 of the semiconductor body 2 , while the metallization layer 9.1 of the carrier 6 according to the invention corresponds to the metallization layer 16 of the semiconductor body 2 according to the invention.

Vorteilhaft weisen beim Halbleiterkörper 2 die erfindungsgemäße Metallisie­ rungsschicht 16 und die Metallisierungsschicht 5 zur elektrischen Kontaktie­ rung die gleiche Schichtdicke auf. Analog weisen vorteilhaft beim Träger 6 die erfindungsgemäße Metallisierungsschicht 9.1 und die Metallisierungsschicht 7.1 zur elektrischen Kontaktierung die gleiche Schichtdicke auf. Die Verbin­ dung zwischen Halbleiterkörper 2 und Träger 6 über die korrespondierenden Metallisierungsschichten 5 und 7.1 erfolgt über eine Lotverbindung 8, wäh­ rend die Verbindung der korrespondierenden erfindungsgemäßen Metallisie­ rungsschichten 16 und 9.1 über eine Lotverbindung 8' erfolgt. Vorteilhaft wer­ den beide Lotverbindungen 8 und 8' gleichzeitig in einem Arbeitsgang auf bekannte Art und Weise mittels BGA-Technik (BGA = ball grid array) herge­ stellt.In the semiconductor body 2, the metallization layer 16 according to the invention and the metallization layer 5 for electrical contacting advantageously have the same layer thickness. Analogously, in the case of the carrier 6, the metallization layer 9.1 according to the invention and the metallization layer 7.1 for electrical contacting advantageously have the same layer thickness. The connec tion between the semiconductor body 2 and carrier 6 via the corresponding metallization layers 5 and 7.1 takes place via a solder connection 8 , while the connection of the corresponding metallization layers 16 and 9.1 according to the invention takes place via a solder connection 8 '. Advantageously, who produces the two solder connections 8 and 8 'simultaneously in one operation in a known manner using BGA technology (BGA = ball grid array).

Dabei setzen sich die Lotverbindungen 8 und 8' zwischen Halbleiterkörper 2 und Träger 6 beispielsweise, wie dies in Fig. 1a dargestellt ist, aus einzelnen, gleich großen kugelförmigen Lothöckern zusammen, die aus einem geeigne­ ten Lot bestehen und durch einen Luftspalt voneinander isoliert sind. Oder die Lotverbindungen 8 und 8' bestehen, wie Fig. 1b zeigt, aus einem einzigen massiven Block einem geeigneten Lot.The solder connections 8 and 8 'between the semiconductor body 2 and carrier 6, for example, as shown in Fig. 1a, composed of individual, equally large spherical solder bumps, which consist of a suitable solder and are isolated from each other by an air gap. Or, as shown in FIG. 1b, the solder connections 8 and 8 'consist of a single solid block of a suitable solder.

Über die Verbindung zwischen den erfindungsgemäßen Metallisierungs­ schichten 16 und 9.1 wird dabei ausschließlich die in der Schaltung 4 produ­ zierte Wärme in den Träger 6 abgeleitet; die Weiterleitung der elektrischen Signale erfolgt parallel auf bekannte Art und Weise über die korrespondieren­ den Metallisierungsschichten 5 und 7.1.About the connection between the metallization layers 16 and 9.1 according to the invention, only the heat produced in the circuit 4 is dissipated into the carrier 6 ; The electrical signals are forwarded in parallel in a known manner via the corresponding metallization layers 5 and 7.1 .

Der Träger 6 besteht vorzugsweise aus Keramik und weist auf seiner Unter­ seite 13 eine weitere, mit der Metallisierungsschicht 7.1 auf seiner Oberseite 12 beispielsweise durch strukturierte Metallisierungsschichten verbundene Metallisierungsschicht 7.2 und erfindungsgemäß eine weitere Metallisie­ rungsschicht 9.2 auf. Die Metallisierungsschicht 7.2 dient zur elektrischen Kontaktierung, während die erfindungsgemäße Metallisierungsschicht 9.2 zur Ableitung der vom Halbleiterkörper 2 in den Träger 6 geleiteten Wärme dient.The carrier 6 is preferably made of ceramic and has on its underside 13 another metallization layer 7.2 connected to the metallization layer 7.1 on its upper side 12, for example by structured metallization layers, and another metallization layer 9.2 according to the invention. The metallization layer 7.2 is used for electrical contacting, while the metallization layer 9.2 according to the invention is used to dissipate the heat conducted from the semiconductor body 2 into the carrier 6 .

Wiederum durch Lotverbindungen 8.1 und 8.2 mittels BGA-Technik wird der Träger 6 mit Leitbahnen 10 einer unter ihm angeordneten Leiterplatte 11 ver­ bunden. Dabei bestehen auch die Lotverbindungen 8.1 und 8.2 zwischen Träger 6 und Leiterplatte 11 in der Regel aus sehr vielen kleinen, kugelförmi­ gen, gleich großen Lothöckern, die voneinander durch einen Luftspalt isoliert sind, wie dies in Fig. 1a dargestellt ist. Oder die Lotverbindungen 8.1 und 8.2 bestehen beispielsweise, wie Fig. 1b zeigt, aus einem einzigen Block aus einem geeigneten Lot.Again through solder connections 8.1 and 8.2 using BGA technology, the carrier 6 is connected to interconnects 10 of a circuit board 11 arranged below it. There are also the solder connections 8.1 and 8.2 between the carrier 6 and the circuit board 11, as a rule, from a large number of small, kugelförmi gene, same-sized solder bumps, which are isolated from one another by an air gap, as shown in Fig. 1a. Or the solder connections 8.1 and 8.2 , for example, as shown in FIG. 1b, consist of a single block of a suitable solder.

Während durch die Lotverbindung 8.1 eine elektrische Verbindung hergestellt wird, dient die Lotverbindung 8.2 zwischen der erfindungsgemäßen Metalli­ sierungsschicht 9.2 und den in diesem Bereich angeordneten Leitbahnen 10 der Leiterplatte 11 ausschließlich zur Wärmeableitung vom Träger 6 in die Leiterplatte 11. Beide Lotverbindungen 8.1 und 8.2 werden vorteilhaft gleich­ zeitig in einem Arbeitsgang hergestellt.While an electrical connection is established by the solder connection 8.1 , the solder connection 8.2 between the metallization layer 9.2 according to the invention and the interconnects 10 arranged in this area of the printed circuit board 11 is used exclusively for heat dissipation from the carrier 6 into the printed circuit board 11 . Both solder connections 8.1 and 8.2 are advantageously made at the same time in one operation.

Die erfindungsgemäße strukturierte Metallisierungsschicht 9.1 auf der Ober­ seite 12 des Trägers 6 ist in ihrer lateralen Ausdehnung so bemessen, dass sie die Schaltung 4 komplett überdeckt. Dadurch wird die beim Betrieb in der Schaltung 4 entstehende Wärme schnell und zuverlässig über die Metallisie­ rungsschicht 16, die Lotverbindung 8.2 und die Metallisierungsschicht 9.1 in den gut wärmeleitenden Keramikträger 6 abgeführt.The structured metallization layer 9.1 according to the invention on the upper side 12 of the carrier 6 is dimensioned in its lateral extent so that it completely covers the circuit 4 . As a result, the heat generated during operation in the circuit 4 is dissipated quickly and reliably via the metallization layer 16 , the solder connection 8.2 and the metallization layer 9.1 in the highly thermally conductive ceramic carrier 6 .

Die Wärme breitet sich im Keramikträger 6, dessen laterale Abmessungen merklich größer sind als die des Halbleiterkörpers 2, schnell nach allen Rich­ tungen hin aus, so dass keine Stellen mit überhöhter Temperatur (hot spots) entstehen, die der Schaltung 4 gefährlich werden könnten; zudem bildet sich ein Wärmepfad 14 zur Unterseite 13 des Trägers 6 hin aus. Die Metallisie­ rungsschicht 9.2 auf der Unterseite 13 hat, da sich der Wärmepfad 14 im Träger 6 ausdehnt und verbreitet, vorteilhaft größere laterale Abmessungen als die Metallisierungsschicht 9.1.The heat spreads in the ceramic carrier 6 , the lateral dimensions of which are noticeably larger than those of the semiconductor body 2 , quickly in all directions, so that there are no places with excessive temperature (hot spots) which could be dangerous for the circuit 4 ; in addition, a heat path 14 forms towards the underside 13 of the carrier 6 . The metallization layer 9.2 on the underside 13 , since the heat path 14 expands and spreads in the carrier 6 , advantageously has larger lateral dimensions than the metallization layer 9.1 .

Die Dicke der Lotverbindungen 8.1 bzw. 8.2 ist so bemessen, dass sie die Metallisierungsschicht 7.2 bzw. 9.2 mit den in diesem Bereich strukturierten Leitbahnen 10 der Leiterplatte 11 verbindet. Dadurch setzt sich der Wärme­ pfad 14 ausgehend vom Halbleiterkörper 2 über den Träger 6 ungehindert in die Leiterplatte 11 fort, wo er sich weiter ausbreitet.The thickness of the solder connections 8.1 or 8.2 is dimensioned such that it connects the metallization layer 7.2 or 9.2 to the interconnects 10 of the printed circuit board 11 structured in this area. As a result, the heat path 14 continues unhindered from the semiconductor body 2 via the carrier 6 into the printed circuit board 11 , where it continues to spread.

Der Halbleiterkörper 2 und der nicht vom Halbleiterkörper 2 abgedeckte Teil der Oberseite 12 des Trägers 6 werden vorteilhaft vor dem Verbinden des Trägers 6 mit der Leiterplatte 11 mittels eines geeigneten Prozesses, bei­ spielsweise mittels eines Mouldprozesses, zum Schutz vor schädlichen Um­ welteinflüssen in eine thermo- oder duroplastische Vergussmasse 15 abge­ deckt.The semiconductor body 2 and that part of the upper side 12 of the carrier 6 which is not covered by the semiconductor body 2 are advantageously protected by a suitable process, for example by means of a mold process, before the carrier 6 is connected to the printed circuit board 11 to protect against harmful environmental influences in a or thermosetting potting compound 15 covers.

Die Fig. 2 zeigt eine Halbleiteranordnung 20 nach dem Stand der Technik, mit einem Halbleiterkörper 21, der mittels Flip-Chip-Technik über eine Ver­ bindungsschicht 22 auf einem Träger 23 angeordnet ist, und einer Abdeckung 25. Auf den Halbleiterkörper 21 ist eine thermisch gut leitfähige Schicht 24 aufgetragen, um die im Halbleiterkörper 21 entstehende Wärme in die Ab­ deckung 25 weiterzuleiten. Die Abdeckung 25 muss, damit sie die Wärme aufnehmen und an die Umgebung weiterleiten kann, aus einem speziellen und damit teuren Material bestehen. Zudem muss sie mittels eines Ver­ schlussklebstoffes 26 mit dem Träger 23 verbunden werden. Der Träger 23 wird mittels BGA-Technik auf einer (nicht dargestellten) Leiterplatte angeord­ net. Fig. 2 shows a semiconductor device 20 according to the prior art, with a semiconductor body 21, the bond layer by means of flip-chip technology on a Ver 22 is arranged on a support 23, and a cover 25. On the semiconductor body 21 , a thermally highly conductive layer 24 is applied in order to pass on the heat generated in the semiconductor body 21 into the cover 25 . The cover 25 must be made of a special and therefore expensive material so that it can absorb the heat and transfer it to the surroundings. In addition, it must be connected to the carrier 23 by means of a sealing adhesive 26 . The carrier 23 is net by means of BGA technology on a (not shown) circuit board.

Die Erfindung beschreibt eine Halbleiteranordnung, bei der mit einfachen Maßnahmen dafür gesorgt ist, dass die sich in einer elektronischen Schaltung entwickelnde Wärme wirkungsvoll abgeführt wird.The invention describes a semiconductor device in which simple Measures are taken that are in an electronic circuit developing heat is dissipated effectively.

Claims (11)

1. Halbleiteranordnung (1), bestehend aus einem Halbleiterkörper (2) mit ei­ ner elektronischen Schaltung (4), die mit einer Metallisierungsschicht (16) abgedeckt ist, und einem Träger (6) für den Halbleiterkörper (2), wobei der Halbleiterkörper (2) zur Herstellung einer elektrischen Verbindung über eine weitere Metallisierungsschicht (5) und eine Lotverbindung (8) mittels Flip- Chip-Technik mit einer Metallisierungsschicht (7.1) des Trägers (6) kontaktiert ist und die vom Halbleiterkörper (2) abgewandte Seite (13) des Trägers (6) Mittel (7.2, 8.1) zur Kontaktierung mittels BGA-Technik aufweist, dadurch gekennzeichnet, dass der Träger (6) auf seiner dem Halbleiterkörper (2) zugewandten Seite (12) zusätzlich zur elektrischen Kontaktierung (8, 7.1) eine weitere Kontaktierung (8', 9.1) zur Wärmeableitung vom Halbleiterkörper (2) in den Träger (6) aufweist.1. Semiconductor arrangement ( 1 ), consisting of a semiconductor body ( 2 ) with egg ner electronic circuit ( 4 ), which is covered with a metallization layer ( 16 ), and a carrier ( 6 ) for the semiconductor body ( 2 ), wherein the semiconductor body ( 2 ) for establishing an electrical connection via a further metallization layer ( 5 ) and a solder connection ( 8 ) by means of flip-chip technology with a metallization layer ( 7.1 ) of the carrier ( 6 ) and the side (13) facing away from the semiconductor body ( 2 ) ) of the carrier ( 6 ) has means ( 7.2 , 8.1 ) for contacting by means of BGA technology, characterized in that the carrier ( 6 ) on its side (12) facing the semiconductor body ( 2 ) in addition to the electrical contacting ( 8 , 7.1 ) has a further contact ( 8 ', 9.1 ) for heat dissipation from the semiconductor body ( 2 ) into the carrier ( 6 ). 2. Halbleiteranordnung (1) nach Anspruch 1, dadurch gekennzeichnet, dass die weitere Kontaktierung aus einer weiteren Metallisierungsschicht (9.1) und einer weiteren Lotverbindung (8') besteht.2. The semiconductor arrangement ( 1 ) according to claim 1, characterized in that the further contacting consists of a further metallization layer ( 9.1 ) and a further solder connection ( 8 '). 3. Halbleiteranordnung (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Lotverbindungen (8, 8') aus einzelnen, gleich großen kugelförmigen Lothöckern zusammen gesetzt und durch einen Luftspalt voneinander isoliert sind.3. Semiconductor arrangement ( 1 ) according to claim 1 or 2, characterized in that the solder connections ( 8 , 8 ') are composed of individual, equally large spherical solder bumps and are insulated from one another by an air gap. 4. Halbleiteranordnung (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Lotverbindungen (8, 8') aus einem einzigen massiven Block beste­ hen.4. Semiconductor arrangement ( 1 ) according to claim 1 or 2, characterized in that the solder connections ( 8 , 8 ') consist of a single solid block. 5. Halbleiteranordnung (1) nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, dass der Träger (6) auf seiner vom Halbleiterkörper (2) abge­ wandten Seite (13) zusätzlich zur elektrischen Kontaktierung (7.2) eine Metal­ lisierungsschicht (9.2) zur Wärmeableitung aufweist. 5. Semiconductor arrangement ( 1 ) according to one of claims 1 to 4, characterized in that the carrier ( 6 ) on its side facing away from the semiconductor body ( 2 ) (13) in addition to the electrical contacting ( 7.2 ) a metallization layer ( 9.2 ) for heat dissipation. 6. Halbleiteranordnung (1) nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, dass die Metallisierungsschicht (16) auf dem Halbleiterkörper (2) und die Metallisierungsschicht (9.1) auf der Oberseite (12) des Trägers (6) die elektronische Schaltung (4) in ihren lateralen Abmessungen komplett überdecken.6. Semiconductor arrangement ( 1 ) according to one of claims 1 to 5, characterized in that the metallization layer ( 16 ) on the semiconductor body ( 2 ) and the metallization layer ( 9.1 ) on the top ( 12 ) of the carrier ( 6 ) the electronic circuit ( 4 ) completely cover in their lateral dimensions. 7. Halbleiteranordnung (1) nach einem der Ansprüche 1 bis 6, dadurch ge­ kennzeichnet, dass die Metallisierungsschicht (9.2) auf der Unterseite (13) des Trägers (6) größere lateralen Abmessungen aufweist als die Metallisie­ rungsschicht (9.1) auf der Oberseite (12) des Trägers (6).7. The semiconductor arrangement ( 1 ) according to one of claims 1 to 6, characterized in that the metallization layer ( 9.2 ) on the underside ( 13 ) of the carrier ( 6 ) has larger lateral dimensions than the metallization layer ( 9.1 ) on the top ( 12 ) of the carrier ( 6 ). 8. Halbleiteranordnung (1) nach einem der Ansprüche 1 bis 7, dadurch ge­ kennzeichnet, dass der Träger (6) über eine Lotverbindung (8.1) mittels BGA- Technik auf einer Leiterplatte (11) mit Leitbahnen (10) montiert ist.8. Semiconductor arrangement ( 1 ) according to one of claims 1 to 7, characterized in that the carrier ( 6 ) via a solder connection ( 8.1 ) by means of BGA technology is mounted on a printed circuit board ( 11 ) with interconnects ( 10 ). 9. Halbleiteranordnung (1) nach einem der Ansprüche 1 bis 8, dadurch ge­ kennzeichnet, dass der Träger (6) aus Keramik besteht.9. The semiconductor arrangement ( 1 ) according to one of claims 1 to 8, characterized in that the carrier ( 6 ) consists of ceramic. 10. Halbleiteranordnung (1) nach einem der Ansprüche 1 bis 9, dadurch ge­ kennzeichnet, dass der Träger (6) größere laterale Abmessungen aufweist als der Halbleiterkörper (2).10. The semiconductor arrangement ( 1 ) according to one of claims 1 to 9, characterized in that the carrier ( 6 ) has larger lateral dimensions than the semiconductor body ( 2 ). 11. Halbleiteranordnung (1) nach einem der Ansprüche 1 bis 9 und 10, da­ durch gekennzeichnet, dass der Halbleiterkörper (2) und der nicht vom Halb­ leiterkörper (2) abgedeckte Teil der Oberseite (12) des Trägers (6) von einer thermo- oder duroplastischen Vergussmasse (15) abgedeckt sind11. The semiconductor arrangement ( 1 ) according to one of claims 1 to 9 and 10, characterized in that the semiconductor body ( 2 ) and the part of the upper side ( 12 ) of the carrier ( 6 ) not covered by the semiconductor body ( 2 ) are covered by a thermo - Or thermosetting potting compound ( 15 ) are covered
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