DE10124923B4

DE10124923B4 - Testverfahren zum Testen eines Datenspeichers und Datenspeicher mit integrierter Testdatenkompressionsschaltung

Info

Publication number: DE10124923B4
Application number: DE10124923.3A
Authority: DE
Inventors: Robert Hermann; Alexander Benedix; Reinhard Düregger; Wolfgang Ruf
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-05-21
Filing date: 2001-05-21
Publication date: 2014-02-06
Anticipated expiration: 2021-05-22
Also published as: US20040151037A1; US7428662B2; DE10124923A1; EP1389336A1; WO2002095763A1; DE50209927D1; JP3924539B2; KR20040008185A; JP2004531848A; EP1389336B1; KR100578293B1; TW594774B; CN1509478A; CN100353461C

Abstract

Testverfahren zum Testen eines Datenspeichers bei dem mehrere aus dem Datenspeicher (1) ausgelesene Testdaten einer Testdatenfolge mit Referenz-Testdaten zur Erzeugung eines komprimierten Anzeigedatums verglichen werden, wobei das Anzeigedatum anzeigt, ob in der Testdatenfolge mindestens ein Datenfehler aufgetreten ist, dadurch gekennzeichnet, dass die Referenzdaten in ein Referenzregister (22) in einem Initialisierungsbetriebsmodus durch ein externes Testgerät (5) eingeschrieben werden, die Testdaten der Testdatenfolge in ein Testdatenregister (20) einer Testdaten-Kompressionsschaltung (16) seriell eingeschrieben werden, und die in das Referenzregister (22) eingeschriebenen Referenzdaten mit den in das Testdatenregister (20) eingeschriebenen Testdaten durch eine logische Vergleichsschaltung (29) zur Erzeugung des Anzeigedatums bitweise verglichen werden.

Description

Die Erfindung betrifft ein Testverfahren zum Testen eines Datenspeichers und einen Datenspeicher mit integrierter Testdatenkompressionsschaltung zum kostengünstigen Testen von schnellen Halbleiterspeichern, insbesondere von DRAM-Speichern, SRAM-Speichern, die mit sehr hohen Arbeitstaktfrequenzen arbeiten.
In der US 6 058 056 A ist ein Testverfahren zum Testen eines Datenspeichers beschrieben, bei dem Eingabeleitungen eines Fehlererfassungsschaltkreises mit dem Datenspeicher verbunden werden und ein aktives Fehlersignal zur Ausgabe erzeugt wird, wenn wenigstens ein binärer Datenwert einer Eingabeleitung sich von einem vorbestimmten binären Referenzdatenwert unterscheidet.
1 zeigt eine Testanordnung nach dem Stand der Technik. Eine zu testende Schaltung DUT (DUT: device under test) ist über einen Steuerbus, einen Datenbus und einen Adressbus an ein externes Testgerät angeschlossen. Das externe Testgerät erzeugt in einem Testdatengenerator Testdaten, die über Datenbusleitungen eines Datenbusses an den zu testenden Speicher DUT angelegt werden. Über den Adressbus werden die zu testenden Speicherzellen innerhalb des zu testenden Speichers adressiert. Dabei werden die Testdaten in die adressierten Speicherzellen über den Datenbus eingeschrieben und anschließend wieder ausgelesen. Das externe Testgerät vergleicht die eingeschriebenen Testdaten mit den ausgelesenen Daten und erkennt anhand der Abweichungen bzw. Datenfehler ob die adressierten Speicherzellen innerhalb des Speichers funktionsfähig sind.
2 zeigt Ablaufdiagramme bei der in 1 dargestellten Testanordnung nach dem Stand der Technik. Das Testgerät überträgt die Testdaten über eine Datenleitung mit einer hohen Taktfrequenz und liest sie anschließend wieder aus dem Datenspeicher aus. Auf jeder Datenleitung des Datenbusses empfängt das Testgerät eine Testdatenfolge, die bei dem in 2 dargestellten Beispiel aus vier Testdaten besteht. Eine derartige Testdatenfolge wird auch als Datenburst bezeichnet. Das Testgerät erzeugt ein internes Strobe-Signal, wobei bei jedem Strobe-Signal ein empfangenes Testdatum mit einem gespeichertem Referenzdatum innerhalb des Testgeräts verglichen wird, so dass Datenabweichungen ermittelt werden können. Diese Datenabweichungen zeigen an, dass die adressierte Speicherzelle innerhalb des Datenspeichers fehlerhaft ist. Moderne Datenspeicher arbeiten mit immer höheren Arbeitstaktfrequenzen, so dass auch die Datenübertragungsraten, mit denen die Testdaten in die Speicherzellen eingeschrieben und anschließend wieder ausgelesen werden, ebenfalls immer höher werden. Daher muss die Arbeitstaktfrequenz des externen Testgeräts, in der die Auswertung der ausgelesenen Testdaten erfolgt, ebenfalls erhöht werden. Bei dem in 2 dargestellten Beispiel entspricht die Taktfrequenz des Strobe-Signals der Datenübertragungsrate der ausgelesenen Testdaten. Mit der zunehmenden Datenübertragungsrate des zu testenden Halbleiterspeichers ist es daher bei der in 1 dargestellten Testanordnung notwendig, dass auch das Testgerät entsprechend angepasst wird. Aufgrund der immer kürzer werdenden Entwicklungszyklen zur Entwicklung von modernen Datenspeichern, die mit immer höheren Datenübertragungsraten arbeiten, können zum Testen entwickelte Datenspeicher die bisher eingesetzten Testgeräte in vielen Fällen nicht mehr eingesetzt werden. Bei sehr hohen Datenübertragungsraten des zu testenden Datenspeichers benötigt man daher Testgeräte, die schaltungstechnisch relativ aufwendig und somit kostenintensiv sind.
Es ist daher die Aufgabe ein Testverfahren zum Testen eines Datenspeichers und einen Datenspeicher zu schaffen, die das Testen eines Datenspeichers, der eine sehr hohe Arbeitstaktfrequenz aufweist, mit einem herkömmlichen Testgerät erlauben, das mit einer geringeren Taktfrequenz arbeitet.
Diese Aufgabe wird erfindungsgemäß durch ein Testverfahren mit den im Patentanspruch 1 angegebenen Merkmalen und durch einen Datenspeicher mit den im Patentanspruch 8 angegebenen Merkmalen gelöst.
Die Erfindung schafft ein Testverfahren zum Testen eines Datenspeichers mit den Merkmalen gemäß dem unabhängigen Patentanspruch 1.
Die Testdatenfolge besteht dabei vorzugsweise aus einer vorgegebenen Anzahl von Testdatenbits.
Die Testdatenfolge wird vorzugsweise in einem Testdatengenerator eines externen Testgeräts erzeugt und über eine Datenleitung eines Datenbusses in ein Speicherzellenfeld des Datenspeichers eingeschrieben,
wobei die eingeschriebene Testdatenfolge anschließend aus dem Speicherzellenfeld über eine Datenleitung des Datenbusses wieder ausgelesen und durch eine in dem Datenspeicher integrierte Kompressionsschaltung entsprechend einem Kompressionsfaktor zu einem Anzeigedatum komprimiert wird,
wobei das Anzeigedatum über eine zugehörige Anzeigeleitung eines Anzeigedatenbusses von dem Datenspeicher an das externe Testgerät zur Datenauswertung abgegeben wird.
Der Kompressionsfaktor ist vorzugsweise gleich der Anzahl der Testdatenbits einer Testdatenfolge.
Die Testdaten werden vorzugsweise mit einer ersten Datenübertragungsrate von dem externen Testgerät in das Speicherzellenfeld des Datenspeichers eingeschrieben und die Anzeigedaten werden mit einer zweiten Datenübertragungsrate von dem Datenspeicher in das externe Testgerät abgegeben,
wobei das Verhältnis der ersten Datenübertragungsrate zu der zweiten Datenübertragungsrate dem Kompressionsfaktor entspricht.
Die Erfindung schafft ferner einen Datenspeicher mit den Merkmalen gemäß dem unabhängigen Patentanspruch 6.
Dabei werden die durch die Testdatenkompressionsschaltung erzeugten Anzeigedaten jeweils über eine Anzeigedatenleitung eines Anzeigedatenbusses von dem Datenspeicher an ein externes Testgerät zur weiteren Datenauswertung übertragen.
Der erfindungsgemäße Datenspeicher enthält vorzugsweise eine steuerbare Schalteinheit, die zwischen einem externen Datenbus zum Datenaustausch mit dem externen Testgerät, dem internen Datenbus zum Datenaustausch mit dem Speicherzellenfeld und der Datenkompressionsschaltung geschaltet ist.
Die steuerbare Schalteinheit ist vorzugsweise über Steuerleitungen durch das externe Testgerät zwischen einem normalen Betriebsmodus und einem Testbetriebsmodus umschaltbar, wobei in dem Testbetriebsmodus die über eine Datenleitung des internen Datenbusses ausgelesenen Testdaten einer Testdatenfolge durch die Schalteinheit über eine Datenleitung eines internen Testdatenbusses in ein Testdatenregister der Testdatenkompressionsschaltung seriell eingeschrieben werden.
Der externe Datenbus, der interne Datenbus, der Testdatenbus und der Anzeigedatenbus weisen vorzugsweise die gleiche Busbreite auf.
Bei dem erfindungsgemäßen Datenspeicher enthält die Testdatenkompressionsschaltung mehrere Testdatenkompressionsschaltungsmodule, die jeweils ein Testdatenregister zum Speichern einer über eine Datenleitung des Testdatenbusses aus dem Speicherfeld ausgelesenen Testdatenfolge,
ein Referenzdatenregister zum Speichern einer Referenztestdatenfolge, und
eine logische Vergleichsschaltung aufweisen, die die gespeicherte Testdatenfolge mit der gespeicherten Referenztestdatenfolge zur Erzeugung eines Anzeigedatums vergleichen.
Bei der logischen Vergleichsschaltung handelt es sich vorzugsweise um eine XOR-Logikschaltung.
Im Weiteren wird eine bevorzugte Ausführungsform des erfindungsgemäßen Testverfahrens und des erfindungsgemäßen Datenspeichers zur Erläuterung erfindungswesentlicher Merkmale unter Bezugnahme auf die beigefügten Figuren beschrieben.
Es zeigen:
1 eine Testanordnung nach dem Stand der Technik;
2 ein Ablaufdiagramm zur Erläuterung der der Erfindung zugrundeliegenden Problematik;
3 ein Blockschaltbild einer bevorzugten Ausführungsform des erfindungsgemäßen Datenspeichers;
4 ein Blockschaltbild einer in dem erfindungsgemäßen Datenspeicher enthaltenen Testdaten-Kompressionsschaltung mit mehreren Testdaten-Kompressionsschaltungsmodulen;
5 ein Blockschaltbild eines Testdaten-Kompressionsschaltungsmoduls innerhalb der in 4 dargestellten Testdaten-Kompressionsschaltung;
6 ein Ablaufdiagramm von Testsignalen beim Ablauf des erfindungsgemäßen Testverfahrens.
3 zeigt ein Blockschaltbild eines erfindungsgemäßen Datenspeichers 1, der über einen Adressbus 2, einen externen Datenbus 3 und einen Anzeigedatenbus 4 mit einem externen Testgerät 5 verbunden ist. Der Adressbus 2 ist an einen Spaltenadressdecoder 6 und einen Zeilenadressdecoder 7 angeschlossen, die die angelegte Adressen decodieren und über Leitungen 8, 9 Speicherzellen innerhalb eines Speicherzellenfeldes 10 aktivieren.
Das Speicherzellenfeld 10 ist über Schreib-/Leseverstärker 11 an einen internen Datenbus 12 des Datenspeichers 1 angeschlossen. Zwischen dem externen Datenbus 3 und dem internen Datenbus 12 ist eine steuerbare Schalteinheit 13 vorgesehen, die über Steuerleitungen 14 von dem externen Testgerät 5 ansteuerbar ist. An der Schalteinheit 13 ist über einen internen Testdatenbus 15 eine Testdatenkompressionsschaltung 16 angeschlossen.
4 zeigt ein Blockschaltbild der Testdatenkompressionsschaltung 16. Die Testdatenkompressionsschaltung 16 ist über Datenleitungen 15-i an die Schalteinheit 13 angeschlossen. Die Datenbusbreite des Testdatenbusses 15 zwischen der Schaltungseinheit 13 und der integrierten Testdaten-Kompressionsschaltung 16 entspricht der Datenbusbreite des externen Datenbusses 3 und des internen Datenbusses 12. Die Testdaten-Kompressionsschaltung enthält D Testdaten-Kompressionsschaltungsmodule 17-i, die jeweils ein Anzeigedatum erzeugen, das über eine Anzeigendatenleitung 4-i an das externe Testgerät 5 zur weiteren Datenauswertung abgegeben wird.
5 zeigt den schaltungstechnischen Aufbau eines Testdaten-Kompressionsschaltungsmoduls 17 im Detail. Das Testdaten-Kompressionsschaltungsmodul 17 empfängt über eine Datenleitung des internen Testdatenbusses 15 eine aus dem Speicherzellenfeld 10 ausgelesene Testdatenfolge, die aus mehreren Testdatenbits besteht. Die empfangene Testdatenfolge wird über einen steuerbaren internen Schalter 18 und eine Datenleitung 19 in ein getaktetes Testdatenregister 20 seriell eingeschrieben. Das Testdatenregister enthält für jedes Testdatenbit der Testdatenfolge einen Speicherplatz 21. Die Anzahl M der Speicherplätze 21 entspricht der Anzahl der Testdatenbits innerhalb einer Testdatenfolge bzw. eines Testdatenbursts.
Jedes Testdatenschaltungsmodul 17-i enthält ein getaktetes Referenzdatenregister 22 zum Speichern von Referenztestdaten. Das Referenzdatenregister 22 ist über ein Leitung 23 ebenfalls an den steuerbaren Umschalter 18 angeschlossen, der über eine Steuerleitung 24 von dem externen Testgerät 5 angesteuert wird. Das getaktete Referenzdatenregister 22 enthält mehrere Speicherplätze 25 für Referenzdatenbits. Das Referenzdatenregister 22 speichert M Referenzdatenbits ab, die während einer Initialisierungsphase durch das externe Testgerät 5 in das Referenzdatenregister 22 eingeschrieben werden. Die Speicherplätze 21 innerhalb des Testdatenregisters 20 sind über Leitungen 26 und die Speicherplätze 25 innerhalb des Testdatenregisters 22 sind über Leitungen 27 mit Eingängen von XOR-Gattern 28 einer Datenvergleichsschaltung 29 innerhalb des Datenkompressionsschaltungsmoduls 17 verbunden. Die XOR-Gatter 28 sind über Leitungen 30 mit einer XOR-Schaltung 31 verbunden, die ausgangsseitig ein Anzeigedatum über eine Anzeigeleitung 4-i des Anzeigedatenbusses 4 an das externe Testgerät 5 abgibt. Die Datenvergleichsschaltung 29 führt einen bitweisen Datenvergleich der in dem Referenzdatenregister 22 enthaltenen Solldaten bzw. Referenzdaten mit den Testdaten der aus dem Speicherzellenfeld 10 ausgelesenen Testdatenfolge durch. Weicht aufgrund einer fehlerhaft hergestellten Speicherzelle ein Testdatenbit der in das Testdatenregister 20 eingeschriebenen Testdatenfolge von dem in dem Referenzdatenregister 22 abgespeicherten zugehörigen Referenzdatenbit ab, wird am Ausgang der Datenvergleichsschaltung 29 ein Anzeigedatum generiert, welches anzeigt, dass in der zwischengespeicherten Testdatenfolge mindestens ein Datenfehler aufgetreten ist.
6 zeigt Zeitablaufdiagramme während eines Testvorgangs gemäß dem erfindungsgemäßen Testverfahrens zum Testen des in 3 dargestellten Datenspeichers 1. Aus dem Speicherzellenfeld 10 des Datenspeichers 1 wird eine Testdatenfolge, die bei dem in 6 dargestellten Beispiel aus vier Testdatenbits besteht, ausgelesen und seriell über eine Datenleitung des internen Datenbusses 12 und des internen Testdatenbusses 15 an ein Testdatenkompressionsschaltungsmodul 17 angelegt und dort in dessen Testdatenregister 20 seriell eingeschrieben. Die Datenvergleichsschaltung 29 generiert ein Anzeigedatum bzw. Pass Fail-Signal, das über eine Anzeigedatenleitung des Anzeigedatenbusses 4 an das externe Testgeräts zur weiteren Datenauswertung abgegeben wird. Die Auswertung des Anzeigedatums durch das externe Testgerät 5 erfolgt mit dem Strobe-Signal.
Wie man durch Vergleich der 2 und 6 erkennen kann, kann das externe Testgerät 5 bei dem erfindungsgemäßen Testverfahren mit einer Taktfrequenz arbeiten, die um den Datenkompressionsfaktor K niedriger ist als bei der herkömmlichen Testanordnung. Jedes Testdaten-Kompressionsschaltungsmodul 17 innerhalb der Kompressionsschaltung 16 führt eine Testdatenkompression mit einem Testdatenkompressionsfaktur K durch, der der Anzahl der Testdatenbits innerhalb einer Testdatenfolge entspricht. Bei dem in 6 dargestellten Beispiel beträgt die Testdatenfolge bzw. der Testdatenburst vier Datenbits, die durch ein Testdatenkompressionsschaltungsmodul 17 zu einem Anzeigedatum komprimiert werden, d. h. der Testdatenkompressionsfaktor K beträgt bei dem in 6 dargestellten Beispiel vier.
Mit dem erfindungsgemäßen Testverfahren ist es möglich, entweder die Testdauer entsprechend dem Testdatenkompressionsfaktor K zu reduzieren oder die in dem externen Testgerät benötigte maximale Arbeitsfrequenz der Dateneingabe und Datenausgabe entsprechend dem Testdatenkompressionsfaktor K zu verringern. Hierdurch ist es möglich bestehende schaltungstechnisch weniger komplexe herkömmliche Testgeräte zum Testen von Datenspeichern einzusetzen, die mit einer sehr hohen Arbeitstaktfrequenz arbeiten.
Bezugszeichenliste

1: Datenspeicher
2: Adressbus
3: Externer Datenbus
4: Anzeigedatenbus
5: Externes Testgerät
6: Balkenadressdecodierer
7: Reihenadressdecodierer
8: Leitungen
9: Leitungen
10: Speicherzellenfeld
11: Schreib-/Leseverstärker
12: Interner Datenbus
13: Schaltungseinheit
14: Steuerleitungen
15: Interner Testdatenbus
16: Testdatenkompressionsschaltung
17: Testdatenkompressionsschaltungsmodule
18: Steuerbare Schalteinrichtung
19: Leitung
20: Testdatenregister
21: Testdatenspeicherplätze
22: Referenzdatenregister
23: Leitungen
24: Steuerleitung
25: Referenzdatenspeicherplätze
26: Leitungen
27: Leitungen
28: XOR-Gatter
29: Datenvergleichsschaltung
30: Leitungen
31: XOR-Schaltung

Claims

Testverfahren zum Testen eines Datenspeichers bei dem mehrere aus dem Datenspeicher (1) ausgelesene Testdaten einer Testdatenfolge mit Referenz-Testdaten zur Erzeugung eines komprimierten Anzeigedatums verglichen werden, wobei das Anzeigedatum anzeigt, ob in der Testdatenfolge mindestens ein Datenfehler aufgetreten ist, dadurch gekennzeichnet, dass die Referenzdaten in ein Referenzregister (22) in einem Initialisierungsbetriebsmodus durch ein externes Testgerät (5) eingeschrieben werden, die Testdaten der Testdatenfolge in ein Testdatenregister (20) einer Testdaten-Kompressionsschaltung (16) seriell eingeschrieben werden, und die in das Referenzregister (22) eingeschriebenen Referenzdaten mit den in das Testdatenregister (20) eingeschriebenen Testdaten durch eine logische Vergleichsschaltung (29) zur Erzeugung des Anzeigedatums bitweise verglichen werden.
Testverfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Testdatenfolge aus einer vorgegebenen Anzahl (M) von Testdatenbits besteht.
Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Testdatenfolge in einem Testdatengenerator eines externen Testgerätes (5) erzeugt wird und über eine Datenleitung eines Datenbusses (3, 12) in ein Speicherzellenfeld (10) des Datenspeichers (1) eingeschrieben wird, wobei die eingeschriebene Testdatenfolge anschließend aus dem Speicherzellenfeld (10) des Datenspeichers (1) über eine Datenleitung des Datenbusses (12) ausgelesen und durch eine in den Datenspeicher (1) integrierte Testdaten-Kompressionsschaltung (16) entsprechend einem Kompressionsfaktor (K) zu einem Anzeigedatum komprimiert wird, das über eine Anzeigedatenleitung eines Anzeigedatenbusses (4) von dem Datenspeicher (1) an das externe Testgerät (5) zur Auswertung abgegeben wird.
Testverfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Kompressionsfaktor (K) gleich der Anzahl (M) von Testdatenbits einer Testdatenfolge ist.
Testverfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Testdaten mit einer ersten Datenübertragungsrate von dem externen Testgerät (5) über den Datenbus (3, 12) in das Speicherzellenfeld (10) des Datenspeichers (1) eingeschrieben werden und die Anzeigedaten mit einer zweiten Datenübertragungsrate von der Datenkompressionsschaltung (16) des Datenspeichers (1) an das externe Testgerät (15) abgegeben werden, wobei das Verhältnis der ersten Datenübertragungsrate zu der zweiten Datenübertragungsrate dem Kompressionsfaktor (K) entspricht.
Datenspeicher mit integrierter Testdaten-Kompressionsschaltung (16), wobei der Datenspeicher (1) aufweist: (a) ein Speicherzellenfeld (10) mit einer Vielzahl von adressierbaren Speicherzellen; (b) Schreib-/Leseverstärker (11) zum Einschreiben und Auslesen von Daten in die Speicherzellen über einen internen Datenbus (12) des Datenspeichers (1); (c) und eine Testdaten-Kompressionsschaltung (16), die Testdatenfolgen, die jeweils aus dem Speicherzellenfeld (10) ausgelesen werden, mit gespeicherten Referenz-Testdaten zur Erzeugung von jeweils einem Anzeigedatum komprimiert, welches anzeigt, ob in der ausgelesenen Testdatenfolge mindestens ein Datenfehler aufgetreten ist, dadurch gekennzeichnet, dass die Testdaten-Kompressionsschaltung (16) mehrere Testdatenkompressionsschaltungsmodule (17) enthält, die jeweils ein Referenzdatenregister (22) zum Einschreiben der Referenzdaten in einem Initialisierungsbetriebsmodus durch ein externes Testgerät (5), ein Testdatenregister (20) zum seriellen Einschreiben von Testdaten der Testdatenfolge und eine logische Vergleichsschaltung (29) zum Vergleichen der in dem Referenzregister (22) gespeicherten Referenztestdatenfolge mit den in dem Testdatenregister (20) gespeicherten Testdatenfolge zur Erzeugung des Anzeigedatums aufweisen.
Datenspeicher nach Anspruch 6, dadurch gekennzeichnet, dass durch die Testdaten-Kompressionsschaltung (16) die Anzeigedaten über Anzeigedatenleitungen eines Anzeigedatenbusses (4) an ein externes Testgerät (5) zur Auswertung übertragen werden.
Datenspeicher nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass eine steuerbare Schalteinheit (13) vorgesehen ist, die zwischen einem externen Datenbus (3) zum Datenaustausch mit dem externen Testgerät (5), dem internen Datenbus (12) zum Datenaustausch mit dem Speicherzellenfeld (10) und der Testdaten-Kompressionsschaltung (16) geschaltet ist.
Datenspeicher nach einem der vorangehenden Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die steuerbare Schalteinheit (13) über Steuerleitung (14) durch das externe Testgerät (5) zwischen einem normalen Betriebsmodus und einem Testbetriebsmodus umschaltbar ist, wobei in dem Testbetriebsmodus die über eine Datenleitung des internen Datenbusses (12) ausgelesenen Testdaten einer Testdatenfolge durch die Schalteinheit (13) in ein Testdatenregister (20) der Testdaten-Kompressionsschaltung (16) über eine Datenleitung eines internen Testdatenbusses (15) seriell eingeschrieben werden.
Datenspeicher nach einem der vorangehenden Ansprüche 6 bis 9, dadurch gekennzeichnet, dass die Testdatenfolge eine vorgegebene Anzahl (M) von Testdatenbits aufweist.
Datenspeicher nach einem der vorangehenden Ansprüche 9 bis 10, dadurch gekennzeichnet, dass der externe Datenbus (3), der interne Datenbus (12), der Testdatenbus (15) und der Anzeigedatenbus (4) die gleiche Busbreite aufweisen.
Datenspeicher nach einem der vorangehenden Ansprüche 6 bis 11, dadurch gekennzeichnet, dass die logische Vergleichsschaltung (29) eine XOR-Logikschaltung ist.