DE10129958B4

DE10129958B4 - Speicherzellenanordnung und Herstellungsverfahren

Info

Publication number: DE10129958B4
Application number: DE10129958A
Authority: DE
Inventors: Josef Dr. Willer; Herbert Dr. Palm
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-06-21
Filing date: 2001-06-21
Publication date: 2006-07-13
Anticipated expiration: 2021-06-22
Also published as: EP1399972A2; WO2003001600A3; US20030006428A1; CN1526170A; WO2003001600A2; CN100524774C; JP3976729B2; US6794249B2; TW567612B; JP2004531084A; KR100629383B1; DE10129958A1; US20030151091A1; KR20040007749A; US6548861B2

Abstract

Anordnung aus Speicherzellen
mit einem Speichertransistor,
mit einer Gate-Elektrode (2), die an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht angeordnet und von dem Halbleitermaterial durch dielektrisches Material getrennt ist, und
mit einem Source-Bereich (3) und einem Drain-Bereich (4), die in dem Halbleitermaterial ausgebildet sind,
wobei die Gate-Elektrode in einem in dem Halbleitermaterial ausgebildeten Graben zwischen dem Source-Bereich (3) und dem Drain-Bereich (4) angeordnet ist und
zumindest zwischen dem Source-Bereich (3) und der Gate-Elektrode (2) und zwischen dem Drain-Bereich (4) und der Gate-Elektrode (2) eine Schichtfolge vorhanden ist, die eine Speicherschicht (6) zwischen Begrenzungsschichten (5, 7) umfasst,
dadurch gekennzeichnet, dass Bitleitungen vorhanden sind,
die Speicherzellen längs der Bitleitungen angeordnet sind, so dass jede Bitleitung Source-Bereiche (3) oder Drain-Bereiche (4) von Speicherzellen elektrisch leitend verbindet, eine für die Bitleitungen vorgesehene streifenförmig strukturierte elektrisch leitende Schicht (8) an der Oberseite des Halbleiterkörpers aufgebracht ist, so...

Description

Die Erfindung betrifft den Bereich der elektrisch beschreib- und löschbaren Non-volatile-Flash-Memories. Sie beschreibt eine Anordnung aus nach dem SONOS-Schema (Semiconductor-Oxide-Nitride-Oxide-Semiconductor) aufgebauten nichtflüchtigen Speicherzellen, die in einer Virtual-Ground-NOR-Architektur eingesetzt werden können.

Kleinste nichtflüchtige Speicherzellen werden für höchste Integrationsdichte bei Multimedia-Anwendungen benötigt. Die Weiterentwicklung der Halbleitertechnik ermöglicht zunehmend größere Speicherkapazitäten, die sehr bald den Gigabitbereich erschließen werden. Während jedoch die von der Lithographie bestimmte minimale Strukturgröße weiterhin abnimmt, können andere Parameter, wie z. B. die Dicke des Tunneloxids nicht mehr entsprechend skaliert werden. Die bei planaren Transistoren mit der Strukturverkleinerung einhergehende Abnahme der Kanallänge erfordert eine Erhöhung der Kanaldotierung, um das Auftreten eines als Punch-through bezeichneten Spannungsdurchbruchs zwischen Source und Drain zu vermeiden. Das führt zu einer Erhöhung der Einsatzspannung, die üblicherweise mit einer Reduktion der Dicke des Gateoxids kompensiert wird.

Durch Channel-hot-Electrons programmierbare, mit Hot-Holes löschbare planare SONOS-Speicherzellen (s. Boaz Eitan US 5,768,192 , US 6,011,725 , WO 99/60631) erfordern jedoch ein Steuer-Dielektrikum mit einer einem Gate-Oxid gleichwertigen Dicke. Diese Dicke kann aber nicht beliebig vermindert werden, ohne dass die Anzahl der ausführbaren Programmierzyklen ("Endurance" der Speicherzelle) in nicht zu tolerierender Weise abnimmt. Erforderlich ist deshalb eine hinreichend große Kanallänge, damit die Dotierstoffkonzentration im Kanal nicht zu hoch gewählt werden muss, weil sonst die Einsatzspannung zu sehr ansteigt.

In der Veröffentlichung von J. Tanaka et al.: "A Sub-0.1-μm Grooved Gate MOSFET with High Immunity to Short-Channel Effects" in IEDM 93, S. 537–540 (1993) ist ein Transistor auf einem p⁺-Substrat beschrieben, bei dem die Gate-Elektrode in einem Graben zwischen dem n⁺-Source-Bereich und dem n⁺-Drain-Bereich angeordnet ist und so ein gekrümmter Kanal-Bereich in dem Substrat ausgebildet ist.

In der Veröffentlichung von K. Nakagawa et al.: "A Flash EEPROM Cell with Self-Aligned Trench Transistor & Isolation Structure" in 2000 IEEE Symposium on VLSI Technology Digest of Technical Papers ist ein Transistor als Speicherzelle mit einer Floating-gate-Elektrode beschrieben, die zwischen dem n⁺-Source-Bereich und dem n⁺-Drain-Bereich bis in eine p-Wanne des Substrates reichend angeordnet ist. Zwischen der Floating-gate-Elektrode und der Kontroll-gate-Elektrode befindet sich eine Dielektrikumschicht aus einer Oxid-Nitrid-Oxid-Schichtfolge.

In der US 6,080, 624 von Eiji Kamiya ist ein nichtflüchtiger Halbleiterspeicher mit Flash-EEPROM-Speicherzellen beschrieben. Auf einem Substrat sind das Gate-Dielektrikum, eine als Speichermedium vorgesehene Floating-Gate-Elektrode, ein ONO-Film als Zwischendielektrikum, eine Kontroll-Gate-Elektrode und ein Nitridfilm als Deckschicht aufgebracht und strukturiert. Die Source-Bereiche und die Drain-Bereiche sind durch eine eingebrachte Diffusion ausgebildet. Eine weitere Nitridschicht ist ganzflächig aufgebracht, und ein elektrischer Isolator ist in die vorhandenen Zwischenräume zwischen den Stegen der Gate-Elektroden eingebracht. Die dadurch gebildeten isolierenden Streifen verlaufen in der Richtung der Wortleitungen, während die Bitleitungen durch auf der Oberseite aufgebrachte elektrische Leiterbahnen gebildet sind.

In der US 6 124 608 A ist eine nichtflüchtige Speicherzelle beschrieben, bei der eine Flaoting-Gate-Elektrode und eine zugehörige Control-Gate-Elektrode in einem Graben eines Substrates angeordnet sind. Auf den Source-/Drain-Bereichen sind Metallsilizidschichten gebildet, auf denen Anschlusskontakte angebracht sind.

In der US 6,204,529 B1 ist eine Speicherzellenanordnung beschrieben, bei der die Gate-Elektroden in Gräben zwischen Source- und Drain-Bereichen angeordnet sind. In dem Anteil des Halbleitermateriales jeweils zwischen zwei aufeinander folgenden Gräben sind drei Source-/Drain-Bereiche ausgebildet, die für einen horizontalen und zwei vertikale Transistoren vorgesehen sind. Alle Bereich sind in Abständen zueinander angeordnet, so dass ein jeweiliger Kanalbereich zwischen den dotierten Bereichen übrig bleibt.

In der US 6,191,459 B1 sind Speicherzellen beschrieben, bei denen jeweils Source-/Drain-Bereiche an einer Oberseite des Halbleiterkörpers und am Boden eines jeweiligen Grabens angeordnet sind. Direkt darauf aufgebrachte Schichten sind entweder das Gate-Dielektrikum oder eine SiO₂-Schicht.

Die JP 2000-58684 A zeigt eine Speicherzelle mit Feldeffekttransistor, bei dem der Source-Bereich und der Drain-Bereich jeweils mit Anschlusskontakten versehen sind.

In der US 6,172,395 B1 ist eine Floating-Gate-Speicherzelle beschrieben, bei der Source, Kanal und Drain in Halbleiterstegen ausgebildet sind. Zwischen diesen Stegen befindet sich isolierendes Material. Die Bitleitungen sind durch Implantation von Dotierstoff in das Halbleitermaterial ausgebildet.

In der US 5,321,289 ist ein Grabentransistor beschrieben, bei dem auf den Source-/Drain-Bereichen jeweils Anschlusskontakte angebracht sind.

In der DE 195 45 903 A1 ist eine Festwertspeicherzellenanordnung beschrieben, bei der planare MOS-Transistoren in parallel zueinander verlaufenden Zeilen angeordnet sind. Benachbarte Zeilen verlaufen abwechselnd am Boden von Längsgräben und auf zwischen benachbarten Längsgräben vorhandenen Stegen. Es sind dementsprechend an den Böden der Längsgräben untere Source-/Drain-Gebiete und an den Oberseiten der zwischen den Gräben vorhandenen Stege obere Source-/Drain-Gebiete ausgebildet. Auf den Source-/Drain-Gebieten sind dielektrische Schichten als Gate-Dielektrikum angeordnet, die an den Wänden der Längsgräben durch Spacer aus SiO₂ ergänzt werden. Als Gate-Dielektrikum kann eine ONO-Schichtfolge vorgesehen sein. Die Bitleitungen verlaufen quer und die Wortleitungen parallel zu den Längsgräben.

Aufgabe der vorliegenden Erfindung ist es, eine Speicherzellenanordnung mit extrem geringem Flächenbedarf und ein zugehöriges Herstellungsverfahren anzugeben.

Diese Aufgabe wird ausgehend von der in der US 6 124 608 A beschriebenen Speicherzelle mit der Anordnung aus Speicherzellen mit den Merkmalen des Anspruches 1 bzw. mit dem Verfahren mit den Merkmalen des Anspruches 8 oder des Anspruches 11 gelöst: Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Der Speicherzellenanordnung liegt die Erkenntnis zugrunde, dass eine weitere Verringerung der Abmessungen der Speicherzellen bei gleichzeitig ausreichend niedrig gehaltener Zugriffszeit zum Schreiben und Lesen nur möglich ist, wenn die Bitleitungen ausreichend niederohmig sind. Zu diesem Zweck sind die Bitleitungen ausgebildet, indem auf dotierten Source-/Drain-Bereichen von Speichertransistoren eine entsprechend den Bitleitungen streifenförmig strukturierte gesonderte Schicht oder Schichtfolge angeordnet ist, die, insbesondere als Metallisierung, elektrisch leitend mit den. Source-/Drain-Bereichen verbunden ist und den ohmschen Widerstand der Bitleitungen reduziert. Dabei handelt es sich ganz allgemein um eine Schicht oder Schichtfolge, die streifenförmig ausgebildet ist und mindestens eine Schichtlage umfasst, die für den angegebenen Zweck ausreichend geringen ohmschen Widerstand aufweist, unabhängig davon, ob diese Schicht oder Schichtfolge vollständig oder nur in einer anteiligen Schichtlage aus elektrisch leitendem Material gebildet ist. In der folgenden Beschreibung und in den Ansprüchen ist eine solche zumindest in einer Schichtlage hinreichend elektrisch leitfähige Schicht oder Schichtfolge jeweils als elektrisch leitende Schicht bezeichnet. Dafür ist insbesondere mindestens ein Material aus der Gruppe von dotiertem Polysilizium, Wolfram, Wolframsilicid, Kobalt, Kobaltsilicid, Titan und Titansilicid geeignet.

Wenn die Source-/Drain-Bereiche in Silizium ausgebildet werden, kann die Metallisierung vorzugsweise eine silizierte Metallschicht sein, die nach dem Verfahren hergestellt wird, das unter der Bezeichnung "Salicide" als Abkürzung von Self-Aligned-Silicide bekannt ist. Bei anderen Ausführungsformen, bevorzugt ebenfalls auf Silizium, ist eine als Metallisierung aufgebrachte Schichtfolge aus Polysilizium und WSi bzw. WN/W sowie eine abdeckende und elektrisch isolierende Schicht aus einem für eine Hartmaske geeigneten Material, zum Beispiel einem Oxid oder Nitrid, auf den Source-/Drain-Bereichen der Speichertransistoren vorhanden. Die Metallisierungen der Bitleitungsstrukturen sind direkt auf dem Substrat und nach Bedarf teilweise über oxidbedeckten Bereichen strukturiert.

Die Source-/Drain-Bereiche der einzelnen Speichertransistoren werden mit einer Source-/Drain-Implantation hoher Dosis oder durch eine Ausdiffusion von Dotierstoff aus einer geeigneten Schicht, z. B. aus Polysilizium, hergestellt. Mit den auf den Source-/Drain-Bereichen aufgebrachten streifenförmigen Metallisierungen sind die Bitleitungen gebildet, die wegen der guten Leitfähigkeit der Metallisierungen einen besonders niedrigen ohmschen Widerstand aufweisen. Unter einer Metallisierung ist hier eine metallhaltige Schicht oder eine zumindest metallartige Eigenschaften aufweisende Leiterbahn zu verstehen. Die Source-/Drain-Bereiche derselben Bitleitung brauchen nicht bereits im Halbleitermaterial elektrisch leitend miteinander verbunden zu sein. Vorzugsweise jedoch sind die Bitleitungen als vergrabene Bitleitungen mit streifenförmigen dotierten Bereichen im Halbleitermaterial ausgebildet, die zusätzlich mit den Metallisierungen versehen sind.

Die Bitleitungsstrukturen sind auf der von dem Halbleitermaterial abgewandten Oberseite vorzugsweise in Nitridschichten gekapselt, die als Streifen ausgeführt werden und im Herstellungsverfahren als Ätzmaske zur Erzeugung dazu selbstjustierter Kanalbereiche der Transistoren dienen. Nach dem Aufbringen einer Speicherschicht, die vorzugsweise eine aus einer Begrenzungsschicht, einer Speicherschicht und einer weiteren Begrenzungsschicht gebildeten Schichtfolge besteht, die nach Art einer ONO-Schicht ausgebildet ist, wird eine Schichtfolge zur Herstellung von Wortleitungen abgeschieden und vorzugsweise durch eine Trockenätzung streifenförmig strukturiert.

Die Begrenzungsschichten sind Material einer höheren Energiebandlücke als die Energiebandlücke der Speicherschicht, so dass die Ladungsträger, die in der Speicherschicht eingefangen sind, dort lokalisiert bleiben. Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherschicht in dem Beispiel einer ONO-Schichtfolge Siliziumnitrid mit einer Energiebandlücke von etwa 5 eV; die umgebenden Begrenzungsschichten sind Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material sein, dessen Energiebandlücke kleiner als die Energiebandlücke der Begrenzungsschichten ist, wobei die Differenz der Energiebandlücken für einen guten elektrischen Einschluss der Ladungsträger (confinement) möglichst groß sein soll. In Verbindung mit Siliziumoxid als Begrenzungsschichten kann z. B. Tantaloxid, Hafniumsilicat, Titanoxid (im Fall stöchiometrischer Zusammensetzung TiO₂), Zirkonoxid (im Fall stöchiometrischer Zusammensetzung ZrO₂), Aluminiumoxid (im Fall stöchiometrischer Zusammensetzung Al₂O₃) oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden.

Zwischen den Kanalbereichen der Transistoren benachbarter Speicherzellen kann durch eine Implantation von Dotierstoff mit variablem Einfallswinkel eine elektrische Isolation erzeugt werden, um die Transistoren voneinander zu isolieren, eine so genannte Anti-Punch-Implantation. Eine alternative Ausgestaltung sieht vor, diese Isolation durch Aussparungen, die mit Oxid gefüllt sind, zu realisieren; das geschieht nach Art einer STI (shallow trench isolation).

Mit einer solchen Speicherzelle ist es möglich, trotz ausreichend großer Gatelänge der Speichertransistoren die jeweilige Speicherzelle als eine im Maßstab der eingesetzten Fotolithographie minimal mögliche Crosspoint-Zelle zu realisieren. Die erfindungsgemäße Struktur erlaubt große Zellblöcke mit minimaler Ansteuerperipherie, woraus sich eine hohe Cell-Efficiency ergibt. Mit der erfindungsgemäß ausgebildeten Speicherzellenstruktur sind auch speziell über STI-Strukturen angeordnete Bitleitungsstrukturen realisierbar.

Es folgt eine genauere Beschreibung der erfindungsgemäßen Speicherzelle und zugehöriger Herstellungsverfahren anhand der in den beigefügten Figuren dargestellten Beispiele.
Die 0 zeigt eine schematische Anordnung der Wortleitungen und Bitleitungen in Aufsicht.
Die 1, 2a, 2b, 3, 4a, 4b und 4c zeigen Querschnitte durch Zwischenprodukte der Speicherzelle nach verschiedenen Schritten eines bevorzugten Herstellungsverfahrens.
Die 4.1 und 4.11 zeigen die Ansicht der 4a für je ein alternatives Ausführungsbeispiel.
Die 4.2b und 4.2c zeigen die Ansichten der 4b und 4c für ein alternatives Ausführungsbeispiel.
Die 3.3a, 3.3b und 3.3c zeigen Zwischenprodukte von Verfahrensschritten eines alternativen Ausführungsbeispiels anstelle der 3.
Die 4.3a bis 4.3c entsprechen den 4a bis 4c für ein weiteres Ausführungsbeispiel.
In der 0 ist eine Anordnung aus Wortleitungen WL_n-1, WL_n, WL_n+1 und Bitleitungen BL_i-1, BL_i, BL_i+1 in einer Aufsicht im Schema dargestellt. Die Bitleitungen sind hier als vergrabene Bitleitungen vorhanden und mit gestrichelten Linien als verdeckte Konturen eingezeichnet. Die Wortleitungen sind als vorzugsweise metallische Leiterbahnen auf der Oberseite der Anordnung angebracht. In einer jeweiligen Kreuzungsposition eines Bitleitungszwischengebiets und einer Wortleitung ist eine Speicherzelle des Speichers angeordnet. Daher rührt die für die kleinste einsetzbare Speicherzelle gebräuchliche Bezeichnung Crosspoint-Zelle. An einer solchen Kreuzungsposition einer Speicherzellenanordnung befindet sich jeweils eine erfindungsgemäße Speicherzelle. Die jeweils auszulesende oder zu programmierende Speicherzelle wird über die Bitleitungen und Wortleitungen in der an sich bekannten Weise adressiert. Die Gesamtheit der Speicherzellen mit den dargestellten Verbindungen durch Bitleitungen und Wortleitungen bilden einen Speicher in Virtual-Ground-NOR-Architektur. Im Prinzip ist die erfindungsgemäße Speicherzelle aber auch in anderen Speicherarchitekturen einsetzbar. Der Aufbau der Speicherzelle in der Speicherzellenanordnung des Speichers wird nachfolgend anhand bevorzugter Herstellungsverfahren beschrieben.
In der 1 ist zur Erläuterung der erfindungsgemäßen Speicherzellenstruktur und deren Anordnung in einem Speicherzellenfeld anhand eines bevorzugten Herstellungsverfahrens ein erstes Zwischenprodukt in einem Querschnitt dargestellt. Die Herstellung erfolgt vorzugsweise im Rahmen eines CMOS-Prozesses, mit dem auch die Ansteuerelektronik hergestellt wird. Zu diesem Zweck werden in einem Halbleiterkörper oder in einer auf einem Substrat aufgewachsenen Halbleiterschicht oder Halbleiterschichtfolge Gräben geätzt, die mit einem Oxid als STI (shallow trench isolation) aufgefüllt werden. Es ist üblich, die Oberseite des Halbleitermateriales zunächst mit einem an sich bekannten so genannten Pad-Oxid (Streuoxid) und Pad-Nitrid zu bedecken. Die STI-Grabenätzung erfolgt mittels einer geeigneten Fototechnik. Nach dem Einbringen der Oxid-Füllung wird die Oberseite planarisiert, was z. B. in an sich bekannter Weise mittels CMP (chemical mechanical polishing) geschehen kann. Das Pad-Nitrid wird anschließend durch eine Ätzung entfernt. p-Wannen und n-Wannen, d. h. dotierte Bereiche, die tief in das Halbleitermaterial hinein reichen und für die Ansteuerperipherie und die Speicherzellen vorgesehen sind, werden bei Verwendung von Silizium als Halbleitermaterial vorzugsweise durch maskierte Bor-Implantationen und Phosphor-Implantationen mit anschließender Ausheilung der Implantate hergestellt. In der 1 sind in einem Halbleiterkörper 1, z. B. einem Substrat aus Silizium, eine ausgebildete p-Wanne 10 und eine z. B. mit einem Oxid hergestellte Randisolation 12 im Querschnitt dargestellt.
Nach dem Entfernen des anfänglich aufgebrachten Pad-Oxids wird eine Oxidschicht 13 geeigneter Dicke aufgewachsen, die später außerhalb des Speicherzellenfeldes als Ätzstoppschicht dient. Bei diesem Ausführungsbeispiel des Herstellungsprozesses wird dann mittels einer geeigneten Fototechnik eine Implantation (z. B. Phosphor) eingebracht, mit der ein hoch nleitend dotierter Bereich 11 (n⁺-Bereich) in einem oberen Anteil der p-Wanne 10 ausgebildet wird, der für die später herzustellenden Source-/Drain-Bereiche vorgesehen ist. Die Vor zeichen der Dotierungen können auch vertauscht sein (p⁺-Bereich in einer n-Wanne). Im Bereich des Speicherzellenfeldes wird vorzugsweise mit derselben Fotomaske die Oxidschicht 13, die zur Ausbildung der Speicherzelle nicht erforderlich ist, nasschemisch entfernt.
In der 2a ist der in der 1 dargestellte Querschnitt nach dem Aufbringen und Strukturieren einer weiteren Schichtfolge gezeigt. Diese Schichtfolge dient dazu, die erfindungswesentliche streifenförmig strukturierte elektrisch leitende Schicht 8 der Bitleitungsstrukturen auszubilden. Bei dem in der 2a dargestellten Ausführungsbeispiel werden dazu in einer bevorzugten Ausführung zunächst zur Kontaktierung der Source-/Drain-Bereiche eine Polysiliziumschicht 14 des zugehörigen Vorzeichens des Leitfähigkeitstyps, danach eine metallhaltige Schicht 15, hier Wolframsilicid (WSi), als eigentliche niederohmige Bitleitung und anschließend ein Material einer Hartmaske 16 (z. B. ein Oxid) zur elektrischen Isolation aufgebracht und streifenförmig strukturiert. Statt des WSi kann eine Schichtfolge aus Wolframnitrid und Wolfram aufgebracht werden. Die elektrisch leitende Schicht kann auch Titan und/oder Titansilicid aufweisen. Die streifenförmige Strukturierung der elektrisch leitenden Schicht 8 geschieht vorzugsweise durch eine Fototechnik und anisotrope Ätzung, wobei es unwesentlich ist, ob das Halbleitermaterial des Halbleiterkörpers oder der Halbleiterschicht des implantierten Bereiches leicht angeätzt wird. Die streifenförmigen Anteile der elektrisch leitenden Schicht 8 werden seitlich durch Spacer 17, vorzugsweise aus einem Oxid, isoliert.
In der 2b ist der in der 2a bezeichnete Schnitt dargestellt. Es ist dort erkennbar, dass die elektrisch leitende Schicht 8, die bei diesem Ausführungsbeispiel aus einer Polysiliziumschicht 14 und einer metallhaltigen Schicht 15, die ggf. auch mehrlagig sein kann, besteht, seitlich über die Randisolation 12 hinaus verlängert ist. Die Ätzung zur streifenförmigen Strukturierung dieser Schichten wird am Rand des Zellenfeldes durch das Oxid der Randisolation 12 begrenzt. Die Bitleitungen, die mit ihrem vergrabenen Anteil an der Randisolation 12 enden, werden durch die streifenförmig strukturierten Anteile der elektrisch leitenden Schicht über die Randisolation 12 hinaus verlängert und können so außerhalb des eigentlichen Speicherzellenfeldes kontaktiert werden.
Mit den Bitleitungsstrukturen auf der Oberseite und den oxidbedeckten Bereichen als Maske werden, wie in der 3 dargestellt, selbstjustiert Gräben 28 geätzt, die für die aktiven Bereiche, insbesondere die einzelnen Speicherzellen, vorgesehen sind. Dazwischen werden die Source-/Drain-Bereiche 3, 4 ausgebildet. Es wird ganzflächig eine Schichtfolge aus einer unteren Begrenzungsschicht 5, einer Speicherschicht 6 und einer oberen Begrenzungsschicht 7 aufgebracht. Diese Schichtfolge ist als eigentliches Speichermedium vorgesehen und kann wie eingangs beschrieben z. B. eine an sich bekannte ONO-Schichtfolge sein. Dabei kann die untere Begrenzungsschicht 5 beispielsweise ein etwa 2,5 nm bis 8 nm dickes Oxid (bottom oxide, vorzugsweise thermisch erzeugt) sein, die Speicherschicht 6 ein etwa 1 nm bis 5 nm dickes Nitrid (vorzugsweise mittels LPCVD, low pressure chemical vapor deposition, abgeschieden) und die obere Begrenzungsschicht 7 ebenfalls ein Oxid, etwa 3 nm bis 12 nm dick.
Die damit erreichte Struktur ist in der 3 im Querschnitt dargestellt. Mit geeigneter Fototechnik wird das Speicherzellenfeld abgedeckt, so dass im Bereich der Peripherie die Speicherschicht einschließlich der Begrenzungsschichten entfernt werden kann. Die Speicherschicht kann auch im Bereich des Speichers auf den Böden der für die Gate-Elektroden vorgesehenen Gräben 28 und/oder zwischen den Gräben 28 entfernt werden, so dass die Speicherschicht zwischen den Wänden eines jeweiligen Grabens und/oder zwischen zwei zueinander benachbarten Gräben unterbrochen ist. Für die Ansteuerperipherie wird dann zunächst das Gateoxid für Hochvolttran sistoren und danach eventuell ein dünneres Gateoxid für Niedervolttransistoren aufgewachsen. Mit weiteren Masken und Implantationen können die Einsatzspannungen eingestellt werden.
In dem in der 4a dargestellten Querschnitt ist die Struktur nach dem Abscheiden einer für die Gate-Elektroden 2 vorgesehenen leitend dotierten Polysiliziumschicht 18 sowie einer für die Wortleitung vorgesehenen metallhaltigen Schicht 19 (hier WSi) und einer Hartmaskenschicht 20 dargestellt. Das Polysilizium wird in einer Dicke von typisch 80 nm abgeschieden und vorzugsweise in situ dotiert und ist für die Gate-Elektroden vorgesehen. Die eigentlichen Wortleitungen werden durch das niederohmige, metallische oder metallhaltige Material der metallhaltigen Schicht 19 gebildet. Statt Wolframsilicid kann ein Silicid eines anderen Metalles oder eine mehrlagige metallhaltige Schicht vorhanden sein. Das Material der Hartmaskenschicht 20 ist z. B. ein verdichtetes Oxid.
In der 4b und der 4c sind die in der 4a eingezeichneten Schnittansichten dargestellt. In dem Querschnitt der 4b befindet sich die Schichtfolge der Speicherschicht 6 zwischen den Begrenzungsschichten 5, 7 oberhalb der für die Bitleitungen vorgesehenen streifenförmigen elektrisch leitenden Schicht 8, die in diesem Beispiel aus der Polysiliziumschicht 14 und der metallhaltigen Schicht 15 gebildet ist, und davon isoliert durch die Hartmaske 16. In der Position des in der 4c erkennbaren Schnittes durch die Gate-Elektroden 2 zwischen zwei streifenförmigen Anteilen der elektrisch leitenden Schicht der Bitleitungen verläuft die Speicherschicht 6 am Boden der für die Gate-Elektroden vorgesehenen Gräben. Die aufgebrachte Schichtfolge aus der Polysiliziumschicht 18, der metallhaltigen Schicht 19 und der Hartmaskenschicht 20 wird, wie in den 4b und 4c zu erkennen ist, streifenförmig strukturiert, so dass quer zu den Bitleitungen verlaufende Wortleitungen ausgebildet werden. Die Flanken der Wortleitungen sind durch Spacer 21 isoliert. Die Spacer werden in der an sich bekannten Weise dadurch aus gebildet, dass eine aus dem Material der Spacer, vorzugsweise einem Oxid, bestehende Schicht isotrop ganzflächig aufgebracht und anisotrop so rückgeätzt wird, dass im Wesentlichen nur die hohen vertikalen Anteile der Spacer 21 an den Flanken der streifenförmig geätzten Wortleitungen stehen bleiben. Die Zwischenräume zwischen den Gate-Elektroden unterhalb der Wortleitungen können statt dessen ganz oder teilweise mit dem Material der Spacer gefüllt gelassen werden.
In diesem Verfahrensschritt können gleichzeitig die Gate-Elektroden der Transistoren der Ansteuerperipherie strukturiert werden. Im Bereich des Speicherzellenfeldes stoppt die Ätzung der Gate-Elektroden auf der oberen Begrenzungsschicht 7 bzw. der ONO-Schichtfolge. Es kann ergänzend eine Gate-Reoxidation erfolgen und je nach Bedarf eine Anti-Punch-Implantation 22 zur Isolation benachbarter Transistoren eingebracht werden.
Weitere übliche und an sich bekannte Verfahrensschritte zur Herstellung der Transistoren können gleichermaßen vorgesehen werden, wie z. B. LDD-Implantationen (lightly doped drain) und HDD-Implantationen oder eine Abscheidung einer Passivierung aus Nitrid und einer Planarisierung mittels BPSG (Borphosphorsilicatglas) und CMP. Weitere Schritte zur Vervollständigung bestehen in der Herstellung und Füllung von Kontaktlöchern (via holes) sowie der Herstellung von Metallisierungen und Passivierungen. Diese Herstellungsschritte sind von der Herstellung von Speicherbauelementen an sich bekannt.
In der 4.1 ist eine alternative Ausgestaltung dargestellt, bei der die Bitleitungsimplantation zur Ausbildung der vergrabenen Bitleitungen ganz oder teilweise durch eine Ausdiffusion aus dem darauf aufgebrachten Material ersetzt ist. Das bedeutet, dass bei dieser Art der Herstellung die Implantation zur Herstellung des dotierten Bereiches 11, der für Source und Drain vorgesehen ist, auch weggelassen werden kann. Es wird dann die elektrisch leitende Schicht 8 so auf gebracht, dass zumindest aus einem untersten Schichtanteil, in dem beschriebenen Beispiel der dotierten Polysiliziumschicht 14, ein Dotierstoff in das Halbleitermaterial des Halbleiterkörpers 1 oder der Halbleiterschicht ausdiffundieren kann. Dadurch werden die in der 4.1 mit gestrichelten Berandungen eingezeichneten Source-/Drain-Bereiche 110 ausgebildet. Außerdem kann die Wanne der Speicherzelle durch eine Implantation in den an dem Boden des Grabens angeordneten Anteil 23 des Kanalbereiches des Speichertransistors so modifiziert werden, dass die Dotierstoffkonzentration des Kanalbereiches in der Mitte stärker verändert ist als in den seitlichen äußeren Bereichen.
In der 4.11 ist ein weiteres Ausführungsbeispiel gezeigt, bei dem vor der Herstellung der Spacer 17 eine Implantation von Dotierstoff für das Vorzeichen des Leitfähigkeitstyps von Source und Drain eingebracht wird, um die in diesem Beispiel vorwiegend angrenzend an die Schichtfolge aus der Speicherschicht 6 und den Begrenzungsschichten 5, 7 in getrennten Anteilen ausgebildeten Source-/Drain-Bereiche 3a, 3b, 4a, 4b herzustellen. Auch hier kann eine Ausdiffusion von Dotierstoff aus der Polysiliziumschicht 14 zur Ausbildung der dotierten Bereiche 111 in Ergänzung der Source-/Drain-Bereiche in einem der nachfolgenden Temperschritte vorgesehen sein. Der an dem Boden des Grabens angeordnete Anteil 23 des Kanalbereiches des Speichertransistors kann auch hier vorgesehen sein.
In den 4.2b und 4.2c sind Querschnitte entsprechend den 4b und 4c für ein weiteres Ausführungsbeispiel dargestellt, bei dem zusätzliche Isolationsbereiche im Halbleitermaterial zur Abgrenzung der Speicherzellen voneinander vorhanden sind. Das äußerst enge Aneinanderrücken der Kanalgebiete kann nämlich zu Isolationsproblemen zwischen benachbarten Speichertransistoren führen. Das hier offenbarte Prozesskonzept kann so modifiziert werden, dass benachbarte Speicherzellen mit STI-Strukturen voneinander getrennt wer den. Zu diesem Zweck werden zwischen den Wortleitungen schmale, tiefe Gräben nach Art der für eine Shallow-Trench-Isolation vorgesehenen Gräben in das Halbleitermaterial hinein ausgeätzt.
Die 4.2b und 4.2c zeigen Querschnitte von Ausführungsbeispielen mit solchen Isolationsbereichen 24, vorzugsweise einem Oxid, das z. B. durch eine Kombination von Oxidation von Silizium und Abscheidung von SiO₂ hergestellt werden kann, wobei die 4.2b einen Bereich längs einer Bitleitung und die 4.2c einen Bereich zwischen zwei Bitleitungen wiedergibt. Das Ausätzen der für die Gate-Elektroden vorgesehenen Gräben stoppt in diesem Fall auf den Isolationsbereichen 24, so dass in Richtung quer zu den Wortleitungen die Speicherschicht 6 in der in der 4.2c dargestellten Weise im Wesentlichen auf zwei Schichtniveaus sowie an den Flanken der Isolationsbereiche 24 aufgebracht wird. Dadurch, dass die Ätzung der für die Gate-Elektroden vorgesehenen Gräben auf dem Material der Isolationsbereiche 24 stoppt, werden die Gräben nur in den Zwischenräumen zwischen den Isolationsbereichen 24 ausgebildet. Zwischen den Kanalbereichen der Speichertransistoren ist daher jeweils ein solcher Isolationsbereich 24 stehen geblieben, der diese Kanalbereiche voneinander trennt. Modifikationen des übrigen Schichtaufbaus und der übrigen Strukturierung gegenüber den anderen Ausführungsbeispielen ergeben sich dadurch nicht.
Die streifenförmig strukturierte elektrisch leitende Schicht 8 zur Reduktion des ohmschen Widerstandes der Bitleitungen kann auch durch eine Metallisierung der Bitleitungen mittels eines Salicide-Verfahrens (self-aligned silicide) hergestellt werden. Das wird anhand der Querschnitte der 3.3a bis 3.3c erläutert. In der 3.3a ist der Querschnitt dargestellt, der der 3 entspricht. Im Unterschied zu dem Ausführungsbeispiel gemäß der 3 wird aber die elektrisch leitende Schicht nicht direkt auf dem für Source und Drain dotierten Bereich 11 aufgebracht, sondern es wird auf diesem dotierten Bereich 11 zunächst nur eine Strukturierungsschicht 25 aus einem für eine Hartmaske geeigneten Material aufgebracht und streifenförmig strukturiert. Vorzugsweise wird diese Strukturierungsschicht durch Spacer 26, z. B. aus Oxid, seitlich begrenzt. Die für die Speicherung vorgesehene Schichtfolge aus Begrenzungsschichten 5, 7 und einer dazwischen angeordneten Speicherschicht 6, z. B. eine ONO-Schichtfolge, wird nach dem Ätzen der für die Gate-Elektroden vorgesehenen Gräben 28 in der zuvor beschriebenen Weise ganzflächig aufgebracht. Im Bereich der für die Ansteuerung vorgesehenen Transistoren in der Peripherie des Speicherzellenfeldes kann die Speicherschichtfolge entfernt und durch mindestens ein Gateoxid für die Ansteuertransistoren ersetzt werden.
Die Gräben 28 werden, wie die 3.3b zeigt, mit dem für die Gate-Elektrode 2 vorgesehenen Material, vorzugsweise dotiertem Polysilizium gefüllt. Danach erfolgt ein Verfahrensschritt, in dem vorzugsweise mittels CMP die Oberseite der Anordnung teilweise abgetragen und planarisiert wird. Damit dieser Verfahrensschritt möglichst gleichmäßig auf dem Material der Strukturierungsschicht 25 endet, wird die Strukturierungsschicht vorzugsweise aus Nitrid ausgebildet. Die Speicherschicht 6 und die Begrenzungsschichten 5, 7 werden auf der Oberseite der Strukturierungsschicht 25 entfernt. Dadurch wird erreicht, dass die Strukturierungsschicht wieder von oben zugänglich ist.
In der 3.3b sind der Halbleiterkörper 1 mit der darin ausgebildeten p-Wanne 10, dem für Source und Drain dotierten Bereich 11 und den mit dem Material der Gate-Elektroden 2 gefüllten Gräben zwischen streifenförmigen Anteilen der seitlich durch Spacer 26 begrenzten Strukturierungsschicht 25 dargestellt. Die Oberseiten 27 der Strukturierungsschicht sind freigelegt. Auch hier kann die Implantation des dotierten Bereiches 11 zunächst weggelassen werden, wenn nachträglich durch eine Ausdiffusion von Dotierstoff aus dem Material der elektrisch leitenden Schicht die Source-/Drain-Bereiche hergestellt werden.
Es erfolgt dann vorzugsweise eine thermische Oxidation des Polysiliziums der Gate-Elektroden, so dass die dünnen oxidierten Bereiche 29 entsprechend der 3.3c auf dessen Oberseite entstehen, jedoch das Nitrid der Strukturierungsschicht nur unwesentlich oxidiert wird. Auf diese Weise wird eine spätere Silizierung der Gate-Elektroden verhindert. Es kann dann die Strukturierungsschicht entfernt werden, wobei allerdings die Spacer 26 stehen bleiben. Wenn die Strukturierungsschicht aus Nitrid und die Spacer aus Oxid ausgebildet worden sind, lässt sich das Nitrid der Strukturierungsschicht problemlos selektiv gegenüber dem Oxid der Spacer entfernen. Danach liegt das Halbleitermaterial oberseitig frei, in diesem Beispiel der dotierte Bereich 11 in dem Halbleiterkörper.
Als dritte Variante zur Herstellung der Source-/Drain-Bereiche ist es in diesem Ausführungsbeispiel auch möglich, die Implantation für Source und Drain erst in einem Verfahrensschritt nach dem Entfernen der Strukturierungsschicht 25 vorzunehmen. Da das Aufbringen der Begrenzungsschichten und der Speicherschicht, insbesondere in der Ausführungsform als ONO-Schichtfolge, einen Hochtemperaturprozess erforderlich macht, können andernfalls noch Diffusionen des bereits implantierten Dotierstoffes auftreten, der nach der Implantation lokal in hoher Konzentration vorhanden ist. wenn die Implantation aber erst nach dem Aufbringen der ONO-Schichtstruktur und nach dem Entfernen der Strukturierungsschicht vorgenommen wird, tritt diese temperaturbedingte Diffusion allenfalls in sehr geringem Umfang auf.
An die Stelle der streifenförmigen Anteile der Strukturierungsschicht wird dann eine Metallschicht 30, beispielsweise Kobalt, als elektrisch leitende Schicht 8 aufgebracht. In einer bevorzugten Ausführungsform wird Silizium als Halbleiter körper verwendet und das Metall durch Tempern in ein Silicid, hier bevorzugt Kobaltsilicid, umgewandelt.
Die weiteren Schritte des Herstellungsverfahrens dieses Ausführungsbeispiels werden anhand der 4.3a bis 4.3c beschrieben, die den 4a bis 4c des zuvor beschriebenen Ausführungsbeispiels entsprechen. In der 4.3a ist ein Querschnitt parallel zu den Wortleitungen 32 und senkrecht zu den Bitleitungen und den streifenförmigen Anteilen der elektrisch leitenden Schicht 8 auf den vergrabenen Bitleitungen dargestellt. Es ist in dieser 4.3a erkennbar, dass zunächst die Metallschicht 30, die hier als elektrisch leitende Schicht 8 vorgesehen ist, mit einer elektrisch isolierenden Schicht 31, vorzugsweise einem Oxid, bedeckt wird. Auf die planare Oberfläche wird dann eine Schichtfolge für die Wortleitungen 32 aufgebracht, die typisch z. B. eine Polysiliziumschicht 33, eine metallhaltige Schicht 34, insbesondere aus einem Metallsilicid, und eine Hartmaskenschicht 35 umfasst. Die Polysiliziumschicht kann auch weggelassen sein. Die metallhaltige Schicht 34 kann insbesondere Wolframsilicid oder eine Doppelschicht aus Wolframnitrid und darauf aufgebrachtem metallischem Wolfram sein. Ebenso ist es möglich, als Wortleitung nur eine Polysiliziumschicht 33 zu verwenden, auf der unmittelbar die Hartmaskenschicht 35 aufgebracht ist. Die letzte Ausführungsform mit Polysilizium und Hartmaske ohne Metall kann von Vorteil sein, wenn wiederholt ein Salicide-Verfahren, z. B. bei den Transistoren der Ansteuerperipherie, zur Anwendung gelangen soll. In der 4.3a sind die Positionen der in den 4.3b und 4.3c dargestellten Schnitte bezeichnet.
In der 4.3c ist erkennbar, dass die für die Wortleitungen vorgesehene Schichtfolge 33, 34, 35 streifenförmig strukturiert ist und an den Flanken durch Spacer 36 isoliert ist. Die ONO-Schichtfolge ist in diesem Bereich des Bauelementes entfernt. Außerdem ist erkennbar, wie die zu Streifen strukturierte Schichtfolge der Wortleitungen auf dem Material der Gate-Elektroden 2 aufgebracht ist. Die Spacer 36 können auch bei diesem Ausführungsbeispiel den Zwischenraum zwischen den Wortleitungen ganz oder teilweise auffüllen. Die bereits zuvor anhand der 4c beschriebene Anti-Punch-Implantation 22 ist auch in dem Beispiel der 4.3c eingebracht. Die Strukturierung der Gate-Elektroden 2 längs der Wortleitungen erfolgt vorzugsweise zusammen mit der Strukturierung der für die Wortleitungen 32 vorgesehenen Schichtfolge. Der weitere Schichtaufbau wird analog zu den zuvor beschriebenen Ausführungsbeispielen hergestellt. Die Transistoren der Ansteuerperipherie werden entsprechend den an sich bekannten CMOS-Prozessen fertiggestellt.

Claims

Anordnung aus Speicherzellen mit einem Speichertransistor, mit einer Gate-Elektrode (2), die an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht angeordnet und von dem Halbleitermaterial durch dielektrisches Material getrennt ist, und mit einem Source-Bereich (3) und einem Drain-Bereich (4), die in dem Halbleitermaterial ausgebildet sind, wobei die Gate-Elektrode in einem in dem Halbleitermaterial ausgebildeten Graben zwischen dem Source-Bereich (3) und dem Drain-Bereich (4) angeordnet ist und zumindest zwischen dem Source-Bereich (3) und der Gate-Elektrode (2) und zwischen dem Drain-Bereich (4) und der Gate-Elektrode (2) eine Schichtfolge vorhanden ist, die eine Speicherschicht (6) zwischen Begrenzungsschichten (5, 7) umfasst, dadurch gekennzeichnet, dass Bitleitungen vorhanden sind, die Speicherzellen längs der Bitleitungen angeordnet sind, so dass jede Bitleitung Source-Bereiche (3) oder Drain-Bereiche (4) von Speicherzellen elektrisch leitend verbindet, eine für die Bitleitungen vorgesehene streifenförmig strukturierte elektrisch leitende Schicht (8) an der Oberseite des Halbleiterkörpers aufgebracht ist, so dass sie die Source-Bereiche (3) und die Drain-Bereiche (4) kontaktiert, und ein jeweiliger Streifen dieser Schicht (8) die betreffenden Source-Bereiche (3) oder Drain-Bereiche (4) jeweils entsprechend einer vorgesehenen Bitleitung elektrisch leitend verbindet.
Anordnung aus Speicherzellen nach Anspruch 1, bei der die streifenförmig strukturierte elektrisch leitende Schicht (8) mindestens ein Material aus der Gruppe von dotiertem Polysilizium, Wolfram, Wolframsilicid, Kobalt, Kobaltsilicid, Titan und Titansilicid aufweist.
Anordnung aus Speicherzellen nach Anspruch 1 oder 2, bei der die Begrenzungsschichten (5, 7) Oxid sind.
Anordnung aus Speicherzellen nach Anspruch 3, bei der die Speicherschicht (6) ein Material aus der Gruppe von undotiertem Silizium, Tantaloxid, Hafniumsilicat, Titanoxid, Zirkonoxid, und Aluminiumoxid ist.
Anordnung aus Speicherzellen nach einem der Ansprüche 1 bis 4, die als Speicher vorgesehen ist, bei der die Gate-Elektroden (2) jeweils mit einer als Wortleitung vorgesehenen metallhaltigen Schicht oder Schichtfolge (19; 33, 34) elektrisch leitend verbunden sind und in der der Source-Bereich (3) und der Drain-Bereich (4) einer Speicherzelle gleichzeitig als Drain-Bereich bzw. als Source-Bereich einer benachbarten Speicherzelle vorgesehen ist.
Anordnung nach Anspruch 5, bei der die die Speicherschicht (6) umfassende Schichtfolge auf dem Halbleitermaterial ganzflächig zwischen den Gate-Elektroden (2) und dem Halbleitermaterial und zwischen den Wortleitungen und dem Halbleitermaterial aufgebracht ist.
Anordnung nach Anspruch 5, bei der die Speicherschicht (6) zwischen den Wänden eines in dem Halbleitermaterial vorhandenen Grabens, in dem mindestens eine Gate-Elektrode (2) angeordnet ist, und/oder zwischen zwei zueinander benachbarten Gräben unterbrochen ist.
Verfahren zur Herstellung einer Anordnung nach einem der Ansprüche 1 bis 7, bei dem in einem ersten Schritt mindestens eine Lage einer in streifenförmigen Anteilen strukturierten elektrisch leitenden Schicht (8) auf einem Halbleiterkörper (1) oder einer Halbleiterschicht hergestellt wird, wobei vor dem ersten Schritt durch eine Implantation oder nach dem ersten Schritt durch eine Ausdiffusion von Dotierstoff aus einem Material der elektrisch leitenden Schicht (8) dotierte Bereiche (10; 110) für Source und Drain ausgebildet werden, in einem zweiten Schritt zwischen den streifenförmigen Anteilen der elektrisch leitenden Schicht ein Graben oder eine Mehrzahl von parallel zueinander verlaufenden Gräben hergestellt wird bzw. werden, so dass seitlich dazu Bereiche des Halbleitermaterials jeweils für einen Source-Bereich (3) und einen Drain-Bereich (4) stehen bleiben, in einem dritten Schritt ganzflächig übereinander eine Begrenzungsschicht (5), eine Speicherschicht (6) und eine Begrenzungsschicht (7) aufgebracht werden und in einem vierten Schritt ein für eine jeweilige Gate-Elektrode (2) vorgesehenes elektrisch leitfähiges Material in den Graben bzw. die Gräben eingebracht und zu mindestens einer als Wortleitung vorgesehenen Leiterbahn strukturiert wird.
Verfahren nach Anspruch 8, bei dem in dem ersten Schritt als elektrisch leitende Schicht (8) eine Schichtfolge aus einer Polysiliziumschicht (14) und einer metallhaltigen Schicht (15) aufgebracht wird.
Verfahren nach Anspruch 9, bei dem die metallhaltige Schicht (15) mindestens eine Schichtlage aus einem Material aus der Gruppe von WSi, WN und W umfasst.
Verfahren zur Herstellung einer Anordnung nach einem der Ansprüche 1 bis 7, bei dem in einem ersten Schritt mindestens eine Lage einer in streifenförmigen Anteilen ausgebildeten Strukturierungsschicht (25) auf einem Halbleiterkörper (1) oder einer Halbleiterschicht hergestellt wird, in einem zweiten Schritt zwischen den streifenförmigen Anteilen der Strukturierungsschicht ein Graben (28) oder eine Mehrzahl von parallel zueinander verlaufenden Gräben hergestellt wird bzw. werden, so dass seitlich dazu Bereiche des Halbleitermaterials jeweils für einen Source-Bereich (3) und einen Drain-Bereich (4) stehen bleiben, in einem dritten Schritt ganzflächig übereinander eine Begrenzungsschicht (5), eine Speicherschicht (6) und eine Begrenzungsschicht (7) aufgebracht werden, in einem vierten Schritt ein für eine jeweilige Gate-Elektrode (2) vorgesehenes elektrisch leitfähiges Material in den Graben bzw. die Gräben eingebracht wird, in einem fünften Schritt die streifenförmigen Anteile der Strukturierungsschicht durch streifenförmige Anteile einer elektrisch leitenden Schicht (8) ersetzt werden, in einem sechsten Schritt mindestens eine als Wortleitung (32) vorgesehene Leiterbahn in elektrischem Kontakt mit dem in einem Graben eingebrachten elektrisch leitfähigen Material und elektrisch isoliert von den streifenförmigen Anteilen der elektrisch leitenden Schicht aufgebracht wird und vor dem ersten Schritt durch eine Implantation (11) oder nach dem fünften Schritt durch eine Ausdiffusion (110) von Dotierstoff aus einem Material der elektrisch leitenden Schicht dotierte Bereiche für Source und Drain ausgebildet werden.
Verfahren nach Anspruch 11, bei dem ein Halbleiterkörper oder eine Halbleiterschicht aus Silizium verwendet wird und in dem fünften Schritt als elektrisch leitende Schicht mindestens eine Lage eines silicierten Metalles ausgebildet wird.
Verfahren nach Anspruch 12, bei dem in dem fünften Schritt eine Lage aus Kobaltsilicid ausgebildet wird.