DE10130766B4 - Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors - Google Patents

Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors Download PDF

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Abstract

Vertikal-Transistor
• mit einem Source-Bereich,
• mit einem Drain-Bereich,
• mit einem Gate-Bereich, und
• mit einem Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich,
• wobei der Source-Bereich, der Kanalbereich und der Drain-Bereich in vertikaler Richtung in einem Halbleitersubstrat angeordnet sind,
• wobei der Gate-Bereich eine elektrische Isolierung zu dem Source-Bereich, zu dem Drain-Bereich und zu dem Kanalbereich aufweist, und
• wobei der Gate-Bereich derart um den Kanalbereich angeordnet ist, dass der Gate-Bereich und der Kanalbereich eine koaxiale Struktur bilden.

Description

  • Die Erfindung betrifft einen Vertikal-Transistor, eine Speicheranordnung sowie ein Verfahren zum Herstellen eines Vertikal-Transistors.
  • Angesichts einer schnellen Fortentwicklung der Computertechnologie besteht Bedarf an Speichermedien, welche immer größere Speichermengen auf immer kleineren Anordnungen bereitstellen. Üblicherweise werden große Datenmengen in einer großen Anordnung von Speicherzellen gespeichert. Als Speicherzellen werden beispielsweise nichtflüchtige Speicher verwendet, welche eine gespeicherte Information für einen langen Zeitraum ohne Informationsverlust speichern können. Als nichtflüchtige Speicher werden beispielsweise Transistoren auf Silizium-Chips verwendet.
  • Die herkömmliche Silizium-Mikroelektronik wird bei weiter voranschreitender Verkleinerung jedoch an ihre Grenzen stoßen. Insbesondere die Entwicklung zunehmend kleinerer und dichter angeordneter Transistoren von mittlerweile mehreren hundert Millionen Transistoren pro Chip wird in den nächsten zehn Jahren prinzipiellen physikalischen Problemen ausgesetzt sein. Bei einer Unterschreitung der Strukturabmessungen von 80 nm werden Quanteneffekte die auf den Chips befindlichen Bauelemente störend beeinflussen und unterhalb von Dimensionen von etwa 30 nm dominieren.
  • Auch führt die zunehmende Integrationsdichte der Bauelemente auf den Chips zu einem unerwünschten Übersprechen zwischen den auf den Chips befindlichen Bauelementen und zu einem dramatischen Anstieg der Abwärme. Daher ist eine Erhöhung der Speicherdichte von Transistor-Anordnungen mittels fortschreitender Verkleinerung der Transistor-Dimensionen ein Konzept, welches in absehbarer Zeit an physikalische Grenzen stoßen wird.
  • Deshalb werden Konzepte mit Alternativen zur sukzessiven Verkleinerung der Dimensionen einzelner Transistoren verfolgt. Ein Konzept, welches zur weiteren Erhöhung der Speicherdichte verfolgt wird, beruht auf der Grundidee, Transistoren vertikal statt planar in den Chips zu integrieren.
  • Vertikal-Transistoren können dabei mit fertigungstechnisch beherrschbaren und physikalisch notwendigen Dimensionen bei erhöhter Packungsdichte in Transistor-Anordnungen hergestellt werden. Speziell nichtflüchtige Speicherzellen in Flash-Technologie mit Gateoxiden werden oftmals als Vertikal-Transistoren ausgebildet, da diese Speicherzellen gewisse Dicken für die Gateoxide benötigen. Dies liegt daran, dass zum Programmieren bzw. Löschen der Speicherzellen Tunneleffekte unter Verwendung hoher Spannungen ausgenutzt werden. Vertikal-Transistoren bieten bei der Herstellung außerdem die Möglichkeit einer frei wählbaren Kanallänge, wodurch die bei platzreduzierten planaren Transistoren auftretenden Durchbruchseffekte vermieden werden können.
  • Jedoch werden bei den bisher bekannten Konzepten für Vertikal-Transistoren lediglich die planaren Transistor-Strukturen im Wesentlichen vertikal in den Chips hergestellt. Dadurch ergeben sich für die bekannten Vertikal-Transistoren Herstellungsverfahren, welche aufwändig und zeitintensiv sind. Dies liegt vor allem daran, dass zur Vermeidung von Durchbruchseffekten zwischen den beiden Transistor-Hauptelektroden „Source" und „Drain" die Kanallänge ausreichend groß sein muss. Dies erfordert folglich auch eine ausreichend große Fläche für die Transistor-Steuerelektrode „Gate", um den sich zwischen Source und Drain bildenden Ladungsträgerkanal sicher steuern zu können.
  • In der DE 100 12 112 A1 wird ein Steg-Feldeffekttransistor und ein Verfahren zum Herstellen eines Steg-Feldeffekttransistors offenbart, wobei der Steg-Feldeffekttransistor ein Substrat, einen Steg über dem Substrat sowie ein Gate und einen Spacer über einem Teil des Stegs aufweist.
  • Der Artikel von F. Nemati und J.D. Plummer mit dem Titel „A Novel Thyristor-based SRAM Cell (T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories" aus IEEE Proc. IEDM 99, Seiten 283 bis 286 (1999) offenbart eine hochdichte SRAM-Zelle auf der Basis eines vertikalen Thyristors mit umgebendem Gate, in welcher ein von dem Gate assistierter Schaltmechanismus zur Anwendung kommt.
    •
  • Der Erfindung liegt somit das Problem zugrunde, einen Vertikal-Transistor, eine Speicheranordnung sowie ein Verfahren zum Herstellen eines Vertikal-Transistors anzugeben, bei dem/der der maschinelle und zeitliche Aufwand für dessen Herstellung reduziert wird.
  • Das Problem wird durch einen Vertikal-Transistor, eine Speicheranordnung sowie ein Verfahren zum Herstellen eines Vertikal-Transistors mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Ein Vertikal-Transistor weist auf einen Source-Bereich, einen Drain-Bereich, einen Gate-Bereich, und einen Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich. Der Source-Bereich, der Kanalbereich und der Drain-Bereich sind in vertikaler Richtung in einem Halbleitersubstrat angeordnet. Der Gate-Bereich weist eine elektrische Isolierung zu dem Source-Bereich, zu dem Drain-Bereich und zu dem Kanalbereich auf. Der Gate-Bereich ist derart um den Kanalbereich angeordnet, dass der Gate-Bereich und der Kanalbereich eine koaxiale Struktur bilden.
  • Eine Speicheranordnung weist mehrere erfindungsgemäße Vertikal-Transistoren auf, wobei die Vertikal-Transistoren nebeneinander in einer Speichermatrix in dem Halbleitersubstrat angeordnet sind.
  • Bei einem Verfahren zum Herstellen eines Vertikal-Transistors wird zunächst auf einem Halbleitersubstrat ein erster elektrisch leitfähiger Bereich erzeugt. Über dem ersten elektrisch leitfähigen Bereich wird dann ein Kanalbereich erzeugt. Nachfolgend werden um den Kanalbereich zuerst eine Isolationsschicht und dann ein Gate-Bereich derart erzeugt, dass einerseits der Kanalbereich, die Isolationsschicht und der Gate-Bereich eine koaxiale Struktur bilden und dass andererseits der Gate-Bereich von dem ersten elektrisch leitfähigen Bereich elektrisch isoliert ist. Schließlich wird über dem Kanalbereich ein zweiter elektrisch leitfähiger Bereich erzeugt, welcher zu dem Gate-Bereich elektrisch isoliert ist.
  • Ein Vorteil der Erfindung kann darin gesehen werden, dass das Problem des zeitintensiven Herstellungsverfahrens verringert wird, indem das für den erfindungsgemäßen Vertikal-Transistor benötigte Volumen im Chip reduziert wird. Dies wird dadurch erreicht, dass auf Grund der koaxialen Struktur des Kanalbereichs und des Gate-Bereichs eine große Gatefläche trotz einer reduzierten Kanallänge geschaffen wird.
  • Ein weiterer Vorteil der Erfindung ist, dass auf Grund der koaxialen Struktur der Herstellungsaufwand reduziert wird, da die koaxiale Struktur mittels symmetrischer Prozesse und Masken hergestellt werden kann. Beispielsweise kann die koaxiale Struktur mittels selektiver Abscheidungsverfahren, selektiver Ätzverfahren und anderer selbstjustierender Verfahren hergestellt werden. Dadurch kann ein Teil des Herstellungsprozesses eingespart werden, woraus eine signifikante Reduzierung der Prozesskosten resultiert.
  • Auf Grund der koaxialen Struktur des erfindungsgemäßen Vertikal-Transistors ergibt sich der Vorteil eines reduzierten Platzbedarfs des Vertikal-Transistors in den Richtungen parallel zur Oberfläche des Halbleitersubstrats. Dadurch kann in einer Speicheranordnung mit mehreren erfindungsgemäßen Vertikal-Transistoren eine erhöhte Packungsdichte erreicht werden. Somit können zukünftige Speicherbausteine, welche auf einer Speicheranordnung mit mehreren erfindungsgemäßen Vertikal-Transistoren beruhen, eine Datenmenge von bis zu einem GBit speichern.
  • Bei dem erfindungsgemäßen Vertikal-Transistor ist ein zwischen dem Source-Bereich und dem Drain-Bereich in dem Kanalbereich ausbildbarer Ladungsträgerkanal vorzugsweise mittels eines an den Gate-Bereich anlegbaren elektrischen Potentials koaxial einschnürbar. Dies hat den Vorteil einer exakten Steuerbarkeit der Position des Ladungsträgerkanals sowie der im Ladungsträgerkanal übertragenen Ladungsträger und somit des im Ladungsträgerkanal fließenden Stromes. Außerdem stellt die koaxiale Struktur eine sichere Steuerung des zwischen dem Source-Bereich und dem Drain-Bereich verlaufenden Ladungsträgerkanals auf Grund einer koaxialen Einschnürung sicher. Unerwünschte Ladungsträgerdurchbrüche zwischen dem Source-Bereich und dem Drain-Bereich können somit vermieden werden.
  • Gemäß einem Ausführungsbeispiel des erfindungsgemäßen Vertikal-Transistors weist die elektrische Isolierung zwischen Kanalbereich und Gate-Bereich eine Schichtenfolge aus elektrisch isolierenden Schichten auf. Vorzugsweise weist die Schichtenfolge eine Mittelschicht auf, welche von zwei Randschichten begrenzt wird. Dabei ist die Mittelschicht zur Speicherung von elektrischen Ladungsträgern vorgesehen. Die elektrische Isolierung ist dabei bevorzugt eine Oxid-Nitrid-Oxid-Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid-Schicht und einer zweiten Oxid-Schicht.
  • Vorzugsweise können elektrische Ladungsträger in einem Bereich der Mittelschicht der elektrischen Isolierung zwischen dem Kanalbereich und dem Gate-Bereich gespeichert werden. Bei einer Oxid-Nitrid-Oxid-Schichtenfolge können dann die elektrischen Ladungsträger in einem Bereich der Nitrid-Schicht gespeichert werden.
  • In einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird als Isolationsschicht zwischen dem Kanalbereich und dem Gate-Bereich eine Schichtenfolge aus elektrisch isolierenden Schichten erzeugt. Vorzugsweise werden elektrische Ladungsträger in einem Bereich der Isolationsschicht zwischen dem Kanalbereich und dem Gate-Bereich gespeichert.
  • In einer bevorzugten Weiterbildung des erfindungsgemäßen Verfahrens wird zwischen dem ersten elektrisch leitfähigen Bereich und dem zweiten elektrisch leitfähigen Bereich in dem Kanalbereich ein Ladungsträgerkanal ausgebildet, welcher mittels eines an den Gate-Bereich anlegbaren elektrischen Potentials koaxial eingeschnürt werden kann.
  • Als Isolationsschicht zwischen dem Kanalbereich und dem Gate-Bereich wird bevorzugt eine Oxid-Nitrid-Oxid-Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid-Schicht und einer zweiten Oxid-Schicht erzeugt. Die elektrischen Ladungsträger werden dann in einem Bereich der Nitrid-Schicht zwischen dem Kanalbereich und dem Gate-Bereich gespeichert.
    •
  • Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im folgenden näher erläutert. Dabei bezeichnen gleiche Bezugszeichen gleiche Komponenten.
  • Es zeigen
  • 1 einen vertikalen Querschnitt durch einen Vertikal-Transistor gemäß einem Ausführungsbeispiel der Erfindung;
  • 2 einen horizontalen Querschnitt durch den Vertikal-Transistor gemäß dem Ausführungsbeispiel der Erfindung;
  • 3 einen vertikalen Querschnitt durch den Vertikal-Transistor zu einem ersten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung;
  • 4 einen vertikalen Querschnitt durch den Vertikal-Transistor zu einem zweiten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung;
  • 5 einen vertikalen Querschnitt durch den Vertikal-Transistor zu einem dritten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung;
  • 6 einen vertikalen Querschnitt durch den Vertikal-Transistor zu einem vierten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung;
  • 7 einen vertikalen Querschnitt durch den Vertikal-Transistor zu einem fünften Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung;
  • 8 einen vertikalen Querschnitt durch den Vertikal-Transistor zu einem sechsten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung;
  • 9 einen vertikalen Querschnitt durch den Vertikal-Transistor zu einem siebten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung; und
  • 10 einen horizontalen Querschnitt durch eine Speicheranordnung mit mehreren Vertikal-Transistoren gemäß dem Ausführungsbeispiel der Erfindung.
  • 1 zeigt einen vertikalen Querschnitt durch einen Vertikal-Transistor 100 gemäß einem Ausführungsbeispiel der Erfindung.
  • In einem Halbleitersubstrat 100 aus Silizium ist an einer Hauptseite 102 eine erste Bitleitung angeordnet, welche im Bereich des Vertikal-Transistors einen Source-Bereich 103 bildet. Der Source-Bereich 103 wird gemäß diesem Ausführungsbeispiel mittels einer Implantation von niederohmigen Dotieratomen in das Halbleitersubstrat 100 hergestellt. Gemäß diesem Ausführungsbeispiel werden als Dotieratome Arsen-Atome oder Phosphor-Atome verwendet. Bei einer Anordnung von mehreren Vertikal-Transistoren 100 in einer Speichermatrix kann der Source-Bereich 103 als vergrabener, durchgängiger Source-Bereich 103 für alle Vertikal-Transistoren 100 vorgesehen sein.
  • Über dem Source-Bereich 103 befindet sich ein Kanalbereich 104, welcher zylindersymmetrisch um eine vertikal zur Hauptseite 102 ausgerichteten Symmetrieachse (nicht dargestellt) angeordnet ist. Gemäß dem vorliegenden Ausführungsbeispiel der Erfindung hat der Kanalbereich 104 einen Durchmesser in der Größenordnung von 150 nm und eine vertikal zur Hauptseite 102 gerichtete Ausdehnung von minimal 150 nm. Die vertikal zur Hauptseite 102 gerichtete Ausdehnung des Kanalbereichs 104 wird auch als Kanallänge bezeichnet.
  • Den Kanalbereich 104 umschließt parallel zur Hauptseite 102 eine Schichtenfolge aus einer ersten Oxid-Schicht 105, einer Nitrid-Schicht 106 und einer zweiten Oxid-Schicht 107 sowie ein Gate-Bereich 108. Der Gate-Bereich 108 wird mittels der Schichtenfolge 105, 106, 107 von dem Kanalbereich 104 sowie von dem Halbleitersubstrat 101, insbesondere dem Source-Bereich 103, elektrisch isoliert. Der Kanalbereich 104, die Schichtenfolge 105, 106, 107 und der Gate-Bereich 108 bilden zusammen eine koaxiale Struktur. Die koaxiale Struktur weist dabei eine koaxiale Richtung auf, welche parallel zur Hauptseite 102 und radial zur Symmetrieachse des Kanalbereichs 104 ausgerichtet ist.
  • Über dem Kanalbereich 104 befindet sich ein Drain-Bereich 109, welcher den Kanalbereich 104 nach oben parallel zur Hauptseite 102 begrenzt. Der Drain-Bereich 109 ist mit einer zweiten Bitleitung (nicht dargestellt) elektrisch gekoppelt und zum Gate-Bereich 108 elektrisch isoliert. Zwischen dem Source-Bereich 103 und dem Drain-Bereich 109 kann sich bei Anliegen einer Spannung an den beiden Bitleitungen ein Ladungsträgerkanal im Kanalbereich 104 ausbilden.
  • Zur Steuerung des Ladungsträgerkanals kann an den Gate-Bereich 108 ein elektrisches Potential angelegt werden, welches den Kanalbereich 104 mittels elektrischer Feldeffekte beeinflusst. Zusätzlich können in der Nitrid-Schicht 106 der Schichtenfolge 105, 106, 107 Ladungsträger gespeichert werden, wodurch sich ein Ring gespeicherter Ladungsträger 110 in der Nitrid-Schicht 106 ergibt. Sowohl der Ring gespeicherter Ladungsträger 110 als auch ein an den Gate-Bereich 108 angelegtes elektrisches Potential führen zu einer koaxialen Kanaleinschnürung 111 und somit zu einer Steuerung des Ladungsträgerkanals im Kanalbereich 104.
  • Bei einer geeigneten, radial überlappenden koaxialen Kanaleinschnürung 111 kann der Ladungsträgerfluss zwischen dem Source-Bereich 103 und dem Drain-Bereich 109 vollständig unterbunden werden, d.h. ein Stromfluss in dem Vertikal-Transistor 100 ist nicht mehr möglich. Auf diese Weise kann auch ein unerwünschter Durchbruchseffekt im Vertikal-Transistor 100 trotz einer kurzen Kanallänge vermieden werden.
  • Der Ring gespeicherter Ladungsträger 110 wird in der Nitrid-Schicht 106 mittels des „Channel Hot Electron Injection" genannten Effekts statt des üblichen Fowler-Nordheim-Tunneleffekts erzeugt. Dabei werden sehr schnelle, und deshalb heiße, Ladungsträger von dem Source-Bereich 103 aus über den Kanalbereich 106 in die Nitrid-Schicht 106 injiziert. Dort werden die Ladungsträger zwischen den elektrisch isolierenden Schichten, speziell zwischen den beiden als isolierende Randschichten wirkenden Oxid-Schichten 105, 107 eingefangen und gespeichert.
  • In 2 ist ein horizontaler Querschnitt durch den Vertikal-Transistor 100 gemäß dem Ausführungsbeispiel der Erfindung gezeigt.
  • In dieser Darstellung wird die koaxiale Struktur des Kanalbereichs 104, der Schichtenfolge 105, 106, 107 und des Gate-Bereichs 108 verdeutlicht. Des Weiteren ist die erste Bitleitung 201 an der Hauptseite 102 des Halbleitersubstrats 101 sichtbar, welche im Bereich des Vertikal-Transistors 100 als Source-Bereich 103 genutzt wird. Analog zur ersten Bitleitung 201 und dem Source-Bereich 103 verhält es sich mit der zweiten Bitleitung (nicht dargestellt) und dem Drain-Bereich 109. Am Gate-Bereich 108 sind in diesem Ausführungsbeispiel zwei Wortleitungen 202 elektrisch angeschlossen. Außerhalb des Vertikal-Transistors 100 dienen die erste Bitleitung 201 und die Wortleitungen 202 zum Anschließen des Vertikal-Transistors 100 an einen elektronischen Schaltkreis.
  • Im Folgenden wird nun schrittweise ein Verfahren zur Bildung eines Vertikal-Transistors 100 beschrieben.
  • 3 zeigt einen vertikalen Querschnitt durch den Vertikal-Transistor 100 zu einem ersten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung.
  • Zunächst werden mittels Implantation von Arsen-Atomen oder Phosphor-Atomen in einem Halbleitersubstrat 100 aus Silizium eine Source-Schicht 301 und eine Drain-Schicht 302 erzeugt. Alternativ können die Source-Schicht 301 und die Drain-Schicht 302 auch mittels Bonden verschiedener Schichtstrukturen erzeugt werden. Die Source-Schicht 301 ist gemäß diesem Ausführungsbeispiel der Erfindung derart beschaffen, dass sie über den Bereich des Vertikal-Transistors 100 hinausreicht und später die Funktion der ersten Bitleitung 201 übernimmt. Alternativ kann die Source-Schicht 301 auch als lokaler, vergrabener Source-Kontakt vorgesehen sein.
  • 4 zeigt einen vertikalen Querschnitt durch den Vertikal-Transistor 100 zu einem zweiten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung.
  • Mittels eines Ätzvorgangs werden Teile der Drain-Schicht 302 sowie des Halbleitersubstrats 101 über der Source-Schicht 301 entfernt. Die Source-Schicht 301 wird mittels der Ätzung derart strukturiert, dass über dem restlichen Halbleitersubstrat 101 die erste Bitleitung 201 mit dem integrierten Source-Bereich 103 übrig bleibt. Über dem Source-Bereich 103 befindet sich nach dem Ätzvorgang ein zylinderförmiger Zentralbereich 401. Dieser ist bezüglich der Symmetrieachse 402 zylindersymmetrisch. Der zylinderförmiger Zentralbereich 401 wird parallel zum Source-Bereich 103 von den Resten der Drain-Schicht 302, welche nun den Drain-Bereich 109 bilden, begrenzt.
  • In den zylinderförmigen Zentralbereich werden nachfolgend Bor-Atome eindiffundiert und mittels eines Temper-Vorgangs in das vorhandene Silizium-Kristallgitter eingebaut. Aus dem zylinderförmigen Zentralbereich 401 wird somit der Kanalbereich 104 gebildet, welcher elektrische Ladungsträger leiten kann.
  • 5 zeigt einen vertikalen Querschnitt durch den Vertikal-Transistor 100 zu einem dritten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung.
  • Über dem Kanalbereich 104 sowie über dem Drain-Bereich 109 und der ersten Bitleitung 201 wird nun eine Schichtenfolge aus einer ersten Oxid-Schicht 105, einer Nitrid-Schicht 106 und einer zweiten Oxid-Schicht 107 erzeugt. Dabei wird als Material für die beiden Oxid-Schichten 105, 107 Siliziumdioxid (SiO2) und für die Nitrid-Schicht 106 Siliziumnitrid (Si3N4) gewählt. Die Schichtenfolge 105, 106, 107 wirkt dabei für den Kanalbereich 104 als elektrische Isolationsschicht.
  • In 6 ist ein vertikaler Querschnitt durch den Vertikal-Transistor 100 zu einem vierten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung gezeigt.
  • Über der Schichtenfolge 105, 106, 107 wird nun Polysilizium zur Bildung einer Wortleitungsschicht 601 überfüllend abgeschieden. Alternativ kann auch ein anderes elektrisch leitfähiges Material verwendet werden, um die Wortleitungsschicht 601 zu bilden. Beispielsweise kann über der Schichtenfolge 105, 106, 107 zunächst eine dünne Polysiliziumschicht abgeschieden werden. Nachfolgend wird eine Silicid-Schicht, d.h. eine Schicht aus einer Metall-Silizium-Verbindung, auf der dünnen Polysiliziumschicht aufgebracht, wobei dann die dünne Polysiliziumschicht zusammen mit der Silicid-Schicht die Wortleitungsschicht 601 bilden.
  • 7 zeigt einen vertikalen Querschnitt durch den Vertikal-Transistor 100 zu einem fünften Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung.
  • Die Wortleitungsschicht 601 wird nun zur Bildung des Gate-Bereichs 108 sowie der daran angeschlossenen Wortleitungen 202 geätzt. Dabei deckt eine in einem Lithographieprozess strukturierte Maske im Bereich des Vertikal-Transistors 100 die Wortleitungsschicht 601 derart kreisrund ab, dass während eines Ätzvorganges der Gate-Bereich 108 zylindersymmetrisch um die Symmetrieachse 402 herum gebildet wird. Der Ätzvorgang endet in dem Moment, in dem die Oberfläche der ersten Bitleitung 201 freigelegt wird. Dadurch wird auch die Schichtenfolge 105, 106, 107 parallel zur ersten Bitleitung 201 auf den von der Maske vorgegebenen Durchmesser beschränkt. Außerdem werden die Wortleitungsschicht 601 sowie die Schichtenfolge 105, 106, 107 lokal oberhalb des Drain-Bereichs 109 zur Freilegung des Drain-Bereichs 109 entfernt.
  • 8 zeigt einen vertikalen Querschnitt durch den Vertikal-Transistor 100 zu einem sechsten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung.
  • Über der entstandenen Halbleiterstruktur wird eine überfüllende elektrische Isolierung 801 gebildet. Diese beugt einem elektrischen Übersprechen sowohl innerhalb des Vertikal-Transistors 100 als auch vom Vertikal-Transistor 100 zur Umgebung vor.
  • 9 zeigt einen vertikalen Querschnitt durch den Vertikal-Transistor 100 zu einem siebten Zeitpunkt während der Herstellung gemäß dem Ausführungsbeispiel der Erfindung.
  • In die elektrische Isolierung 801 wird ein Kontaktloch 901 geätzt, bis ein Teil des Drain-Bereichs 109 freigelegt ist. Nachfolgend wird über der elektrischen Isolierung 801 und über dem Kontaktloch 901 eine Metallisierungsebene gebildet. In der Metallisierungsebene verläuft die zweite Bitleitung 902, welche mittels des Kontaktlochs 901 in elektrischem Kontakt mit dem Drain-Bereich 109 steht.
  • 10 zeigt einen horizontalen Querschnitt durch eine Speicheranordnung 1000 mit mehreren Vertikal-Transistoren 100 gemäß dem Ausführungsbeispiel der Erfindung.
  • Diese Darstellung unterscheidet sich von der Darstellung der 2 dadurch, dass auf dem Halbleitersubstrat 100 nun statt eines einzigen Vertikal-Transistors 100 eine Speicheranordnung 1000 mit mehreren Vertikal-Transistoren 100 angeordnet ist. Für eine detaillierte Darstellung der ONO-Schichtenfolge 1001 sei auf 1 und 2 verwiesen.
  • Die Speicheranordnung 1000 ist derart aufgebaut, dass die Vertikal-Transistoren 100 in Spalten und Reihen angeordnet sind. Dabei werden die Gate-Bereiche 108 der Vertikal- Transistoren 100 innerhalb einer Spalte von einer durchgängigen Wortleitung 1002 miteinander elektrisch verbunden. Die Source-Bereiche 103 der Vertikal-Transistoren 100 innerhalb einer Reihe werden von einer durchgängigen Bitleitung 1003 miteinander elektrisch verbunden. Auch die Drain-Bereiche 109 mehrerer Vertikal-Transistoren 100 werden von einer weiteren durchgängigen Bitleitung (nicht dargestellt) miteinander elektrisch verbunden.
    • 100
    Vertikal-Transistor gemäß Erfindung
    101
    Halbleitersubstrat
    102
    Hauptseite
    103
    Source-Bereich
    104
    Kanalbereich
    105
    erste Oxid-Schicht
    106
    Nitrid-Schicht
    107
    zweite Oxid-Schicht
    108
    Gate-Bereich
    109
    Drain-Bereich
    110
    Ring gespeicherter Ladungsträger
    111
    koaxiale Kanaleinschnürung
    201
    erste Bitleitung
    202
    Wortleitung
    301
    Source-Schicht
    302
    Drain-Schicht
    401
    zylinderförmiger Zentralbereich
    402
    Symmetrieachse
    601
    Wortleitungsschicht
    801
    elektrische Isolierung
    901
    Kontaktloch
    902
    zweite Bitleitung
    1000
    Speicheranordnung gemäß Erfindung
    1001
    ONO-Schichtenfolge
    1002
    durchgängige Wortleitung
    1003
    durchgängige Bitleitung

Claims (13)

  1. Vertikal-Transistor • mit einem Source-Bereich, • mit einem Drain-Bereich, • mit einem Gate-Bereich, und • mit einem Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich, • wobei der Source-Bereich, der Kanalbereich und der Drain-Bereich in vertikaler Richtung in einem Halbleitersubstrat angeordnet sind, • wobei der Gate-Bereich eine elektrische Isolierung zu dem Source-Bereich, zu dem Drain-Bereich und zu dem Kanalbereich aufweist, und • wobei der Gate-Bereich derart um den Kanalbereich angeordnet ist, dass der Gate-Bereich und der Kanalbereich eine koaxiale Struktur bilden.
  2. Vertikal-Transistor gemäß Anspruch 1, bei dem die elektrische Isolierung zwischen Kanalbereich und Gate-Bereich eine Schichtenfolge aus elektrisch isolierenden Schichten ist.
  3. Vertikal-Transistor gemäß Anspruch 1 oder 2, bei dem ein zwischen dem Source-Bereich und dem Drain-Bereich in dem Kanalbereich ausbildbarer Ladungsträgerkanal mittels eines an den Gate-Bereich anlegbaren elektrischen Potentials koaxial einschnürbar ist.
  4. Vertikal-Transistor gemäß einem der Ansprüche 1 bis 3, bei dem elektrische Ladungsträger in einem Bereich der elektrischen Isolierung zwischen dem Kanalbereich und dem Gate-Bereich gespeichert werden können.
  5. Vertikal-Transistor gemäß einem der Ansprüche 1 bis 4, bei dem die elektrische Isolierung zwischen Kanalbereich und Gate-Bereich eine Oxid-Nitrid-Oxid-Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid-Schicht und einer zweiten Oxid-Schicht ist.
  6. Vertikal-Transistor gemäß Anspruch 5, bei dem elektrische Ladungsträger in einem Bereich der Nitrid-Schicht gespeichert werden können.
  7. Speicheranordnung mit mehreren Vertikal-Transistoren gemäß einem der Ansprüche 1 bis 6, bei welcher die Vertikal-Transistoren nebeneinander in einer Speichermatrix in dem Halbleitersubstrat angeordnet sind.
  8. Verfahren zum Herstellen eines Vertikal-Transistors, • bei dem auf einem Halbleitersubstrat ein erster elektrisch leitfähiger Bereich erzeugt wird, • bei dem über dem ersten elektrisch leitfähigen Bereich ein Kanalbereich erzeugt wird, • bei dem um den Kanalbereich zuerst eine Isolationsschicht und dann ein Gate-Bereich derart erzeugt werden, dass der Kanalbereich, die Isolationsschicht und der Gate-Bereich eine koaxiale Struktur bilden, und dass der Gate-Bereich von dem ersten elektrisch leitfähigen Bereich elektrisch isoliert ist, und • bei dem über dem Kanalbereich ein zweiter elektrisch leitfähiger Bereich erzeugt wird, welcher zu dem Gate-Bereich elektrisch isoliert ist.
  9. Verfahren gemäß Anspruch 8, bei dem als Isolationsschicht zwischen dem Kanalbereich und dem Gate-Bereich eine Schichtenfolge aus elektrisch isolierenden Schichten erzeugt wird.
  10. Verfahren gemäß Anspruch 8 oder 9, bei dem zwischen dem ersten elektrisch leitfähigen Bereich und dem zweiten elektrisch leitfähigen Bereich in dem Kanalbereich ein Ladungsträgerkanal ausgebildet wird, welcher mittels eines an den Gate-Bereich anlegbaren elektrischen Potentials koaxial eingeschnürt werden kann.
  11. Verfahren gemäß einem der Ansprüche 8 bis 10, bei dem elektrische Ladungsträger in einem Bereich der Isolationsschicht zwischen dem Kanalbereich und dem Gate-Bereich gespeichert werden.
  12. Verfahren gemäß einem der Ansprüche 8 bis 11, bei dem als Isolationsschicht zwischen dem Kanalbereich und dem Gate-Bereich eine Oxid-Nitrid-Oxid-Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid-Schicht und einer zweiten Oxid-Schicht erzeugt wird.
  13. Verfahren gemäß Anspruch 12, bei dem elektrische Ladungsträger in einem Bereich der Nitrid-Schicht zwischen dem Kanalbereich und dem Gate-Bereich gespeichert werden.
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