DE10156272B4 - Multi-Chip-Speichervorrichtung und Speichermodul mit einer unabhängigen Steuerung der Speicherchips - Google Patents

Multi-Chip-Speichervorrichtung und Speichermodul mit einer unabhängigen Steuerung der Speicherchips Download PDF

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Abstract

Multi-Chip-Speichervorrichtung, mit:
wenigstens zwei Speicherchips in einer integrierten Schaltung, von denen jeder eine Vielzahl an entsprechenden Adressenanschlußflecken, Datenanschlußflecken, einen Taktsignalanschlußfleck und Steuersignalanschlußflecke aufweist, wobei die wenigstens zwei Speicherchips in der integrierten Schaltung gestapelt angeordnet sind;
einem gemeinsamen Gehäuse, welches wenigstens zwei Speicherchips in der integrierten Schaltung einkapselt und welches eine Vielzahl von externen Anschlüssen aufweist; und
einer internen Verbindungsschaltung in dem gemeinsamen Gehäuse, die so konfiguriert ist, um wenigstens einen der entsprechenden Steuersignalanschlußflecke von jedem der Speicherchips in der integrierten Schaltung mit getrennten Anschlüssen der externen Anschlüsse zu verbinden, um eine unabhängige externe Steuerung von jedem Speicherchip in der integrierten Schaltung zu ermöglichen, die in dem gemeinsamen Gehäuse eingekapselt sind, und welche so konfiguriert ist, daß die Taktsignalanschlußflecke von jedem der wenigstens zwei Speicherchips in der integrierten Schaltung zusammengeschaltet sind,
bei der die Steuersignalanschlußflecke einen Chipwählsignalanschlußfleck (15, 19) und einen Taktfreigabesignalanschlußfleck (37, 40). enthalten und ein...

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Multi-Chip-Speichervorrichtung nach dem Anspruch 1 sowie einen Speichermodul nach dem Anspruch 5.
  • Aus der US 5,227,995 A ist ein Speicher bekannt, auf den unabhängig zugegriffen werden kann, und zwar über getrennte Chipwählstifte, wobei alle anderen Stifte bzw. Leitungen, wie beispielsweise Datenleitungen, Adressenleitungen, gemeinsam durch einen oberen Chip und einen unteren Chip verwendet werden können.
  • Aus der Literaturstelle "144 Pin SDRAM SO-DIMM Family", Jedec Standard, No. 21-c, MODULE 4_5_6, Release 7r9, März 1999, ist eine Schaltungsanordnung bekannt, bei der ein Taktsignal und ein Taktfreigabesignal Verwendung finden, wobei es sich jedoch bei dieser bekannten Schaltungsanordnung nicht um eine Multi-Chip-Speichervorrichtung handelt, sondern um einen Speicher entsprechend einem einzelnen Chip.
  • Hintergrund der Erfindung
  • Speicherchips gemäß einer integrierten Schaltung werden weit verbreitet von Verbrauchern und für Anwendungen im Handel verwendet. Es kann bei diesen Anwendungen wünschenswert sein, das Ausmaß oder die Größe des Speichers zu erhöhen, der in einem gegebenen Bereich oder Volumen gepackt werden kann. Demzufolge wurden Multi-Chip-Speichervorrichtungen verwendet, bei denen wenigstens zwei Speicherchips in Form einer integrierten Schaltung in einer gemeinsamen Packung eingekapselt sind, die eine Vielzahl an externen Anschlüssen aufweist. Es ist auch bekannt, eine Vielzahl an Multi-Chip-Speichervorrichtungen auf ersten und zweiten sich gegenüberliegenden Flächen eines Speichermodulsubstrats zu montieren, um einen Speichermodul zu bilden.
  • Beispielsweise kann ein 144-pin/200-pin-Speichermodul, der auf einem Mainboard eines Notebook-Computers montiert ist, einen kleinen Outline-Dual-in-Line-Speichermodul (SODIMM) mit einer Breite von 3,175 cm (1,25 Inches), einer Höhe von 6,756 cm (2,66 Inches) und einer Dicke von 0,381 cm (0,15 Inches) und einen Mikro-Dual-in-Line-Speichermodul (μ-DIMM) mit einer Breite von 2,997 cm (1,18 Inches), einer Höhe von 3,81 cm (1,5 Inches) und einer Dicke von 0,381 cm (0,15 Inches) enthalten. Die Größe des Speichermoduls wird in Einklang mit dem Ingenieur Council Standard (JEDEC) für verbundene elektronische Vorrichtungen (joint electronic devices) bestimmt. Auf einem solchen Speichermodul können bis hin zu vier synchrone dynamische Speicher (SDRAM) mit wahlfreiem Zugriff in Form einer 54-pin dünnen und kleinen Outline-Packung (TSOP) sowohl an dessen Frontfläche als auch an dessen rückwärtiger Fläche jeweils montiert werden.
  • Die 1A und 1B zeigen jeweils Draufsichten von Konfigurationen einer Frontfläche und einer Rückfläche eines herkömmlichen 144-pin/200-pin-Speichermoduls. Wie in den 1A und 1B gezeigt ist, enthält die Frontfläche 10 des Moduls vier Speichervorrichtungen 12-1 bis 12-4 und die rückwärtige Fläche 20 enthält vier Speichervorrichtungen 22-1 bis 22-4. Auf beiden Flächen entsprechend der Frontfläche und der rückwärtigen Fläche 10 und 20 des Speichermoduls sind Signalleitungen angeordnet, um die Speichervorrichtungen 12-1 bis 12-4 und 22-1 bis 22-4 mit den Anschlußstiften 14-1, 14-2, 24-1 und 24-2 zu verbinden. Die Anschlußstifte 14-1 und 14-2 der Frontfläche 10 und die Anschlußstifte 24-1 und 24-2 der rückwärtigen Fläche 20 sind mit Signalleitungen eines Mainboards oder eines Motherboards über Schlitze des Mainboards verbunden. Eine Stiftkonfiguration des Speichermoduls enthält 12 Eingangsstifte, zwei blanke oder leere Signalwählstifte, 64 Dateneingangs-/-ausgangsstifte, einen Reihenadressenstrobestift, einen Spaltenadressenstrobestift, einen Schreibfreigabesignalstift, 8 Daten Eingangs-/Ausgangsmaskenstifte und eine vorbestimmte Anzahl an nicht angeschlossenen Stiften.
  • 2 zeigt eine Querschnittsansicht eines SDRAM vom TSOP-Typ zur Montage des Moduls, der in 1 gezeigt ist. Wie in 2 dargestellt ist, enthält eine Speichervorrichtung eine Kapselungspackung oder Kapselungsgehäuse 30, einen Chip 32, Leiterrahmen 34-1 und 34-2, Anschlußflecke 36-1 und 36-2, Isoliermaterialien 38-1 und 38-2 und Bindedrähte 40-1 und 40-2. Der Chip 32 und die Leiterrahmen 34-1 und 34-2 sind jeweils mit Hilfe der Isoliermaterialien 38-1 und 38-2 isoliert und es sind die Leiterrahmen 34-1 und 34-2 und die Anschlußflecke 36-1 und 36-2 jeweils miteinander verbunden, und zwar über die Bindedrähte 40-1 und 40-2. Die Leiterrahmen 34-1 und 34-2 werden als Signaleingangs-/-ausgangsstifte verwendet.
  • 3 zeigt eine Draufsicht, die eine Stiftkonfiguration eines SDRAM vom 54-pin-TSOP-Typ veranschaulicht. Die Stiftzahlen 1, 14 und 27 bezeichnen einen Stromversorgungsstift (VDD). Die Stiftzahlen 28, 41 und 54 bezeichnen einen Stromversorgungserdungsstift. Die Stiftzahlen 3, 9, 43 und 49 bezeichnen Datenausgabeleistungsstifte. Die Stiftzahlen 6, 12, 46 und 52 bezeichnen Datenausgangsstromversorgungserdungsstifte. Die Stiftzahl 16 bezeichnet einen ein Lesefreigabesignal (WEB) anlegenden Stift. Die Stiftzahl 17 bezeichnet einen ein Spaltenadressenstrobesignal (CASB) anlegenden Stift. Die Stiftzahl 18 bezeichnet einen ein Reihenadressenstrobesignal (CASB) anlegenden Stift. Die Stiftzahl 19 bezeichnet einen ein Chipwählsignal (CSB) anlegenden Stift. Die Stiftzahlen 20 und 21 bezeichnen Bankwähladressen (BA0, BA1) anlegende Stifte. Die Stiftzahlen 22 bis 26 und 29 bis 36 bezeichnen Adressen (A0 bis A12) anlegende Stifte. Die Stiftzahl 37 bezeichnet einen ein Taktfreigabesignal (CKE) anlegenden Stift. Die Stiftzahl 38 bezeichnet einen ein Systemtaktsignal (CLK) anlegenden Stift. Die Stiftzahlen 15 und 39 bezeichnen Dateneingangs-/-ausgangsmaskensignal (LDQM, UDQM) anlegende Stifte. Die Stiftzahlen 2, 4, 5, 7, 8, 10, 11, 13, 42, 44, 45, 47, 48, 50, 51 und 53 bezeichnen Datenchipausgangssignalstifte (DQ0 bis DQ15). Die Stiftzahl 40 bezeichnet einen nicht angeschlossenen Stift.
  • Ein Chipwählsignal (CSB), welches an den ein Chipwählsignal (CSB) anlegenden Stift angelegt wird, ermöglicht die Eingabe von Signalen, die an alle Stifte eingegeben werden, die oben beschrieben sind, ausgenommen der das Systemtaktsignal (CLK) anlegende Stift, der das Taktfreigabesignal (CKE) anlegende Stift und die das Dateneingangs-/-ausgangsmaskensignal (LDQM, UDQM) anlegenden Stifte, so daß eine Operation der Speichervorrichtung ermöglicht wird. Der das Systemtaktsignal (CLK) anlegende Stift besteht aus einem Stift für die Eingabe des Taktsignals, welches von einem Controller des Mainboards angelegt wird. Speziell kann der das Taktfreigabesignal (CKE) anlegende Stift als ein ein Steuersignal anlegender Stift für einen Stromabschaltmodus des Notebook-Computers verwendet werden.
  • 4 zeigt eine Draufsicht, die Speichervorrichtungen wiedergibt, die an dem Speichermodul von 1 montiert sind, und zeigt Steuersignalleitungen. Der Speichermodul von 4 besteht aus einem 256M Byte Speichermodul, an welchem 8 Speichervorrichtungen 12-1 bis 12-4 und 22-1 bis 22-4 von 16M × 16 Bits montiert sind. In den 1 und 4 bezeichnen gleiche Bezugszeichen gleiche Teile.
  • Die Speichervorrichtungen 12-1 bis 12-4, die in Abschnitt 10' mit strichlierter Linie angeordnet sind, sind Speichervorrichtungen, die an der Frontfläche des Speichermoduls montiert sind. Eine Operation der Speichervorrichtungen 12-1 bis 12-4 wird im Ansprechen auf das Chipwählsignal (CSB0) in Bereitschaft gesetzt und es wird das Systemtaktsignal (CLK0) im Ansprechen auf das Taktwählsignal (CKE0) in Bereitschaft gesetzt, so daß Daten im Ansprechen auf das Systemtaktsignal (CLK0) eingespeist oder ausgegeben werden. Die Daten gemäß 16 Bits werden in die Speichervorrichtungen 12-1 bis 12-4 eingespeist oder ausgegeben und daher betragen die gesamten Daten, die in die Speichervorrichtungen 12-1 bis 12-4 eingespeist oder aus diesen ausgegeben werden, gleich 64 Bits.
  • Die in dem Abschnitt 20' mit strichlierter Linie angeordneten Speichervorrichtungen 22-1 bis 22-4 sind Speichervorrichtungen, die auf der rückwärtigen Fläche 20 des Speichermoduls montiert sind. Eine Operation der Speichervorrichtungen 22-1 bis 22-4 wird im Ansprechen auf ein Chipwählsignal (CSB1) in Bereitschaft gesetzt und es wird das Systemtaktsignal (CLK1) im Ansprechen auf das Taktfreigabesignal (CKE1) in Bereitschaft gesetzt oder freigegeben, so daß Daten im Ansprechen auf das Systemtaktsignal (CLK1) eingespeist oder ausgegeben werden. Es werden Daten mit 16 Bits in jede der Speichervorrichtungen 22-1 bis 22-4 eingegeben oder aus diesen ausgegeben und daher beträgt die Gesamtzahl der Daten, die in die Speichervorrichtungen 22-1 bis 22-4 eingespeist oder aus diesen ausgegeben werden, gleich 64 Bits.
  • Es sind andere Signalleitungen, die in 4 nicht gezeigt sind, über gemeinsame Signalleitungen miteinander verbunden. Das heißt, wie in 4 gezeigt ist, sind in dem 256M Byte Speichermodul 4 Speichervorrichtungen mit 16M × 16 Bits jeweils sowohl auf der Frontfläche 10 als auch auf der rückwärtigen Fläche 20 montiert. Die vier Speichervorrichtungen, die auf der Frontfläche 10 montiert sind, und die vier Speichervorrichtungen, die auf der rückwärtigen Fläche 20 montiert sind, können unabhängig voneinander betrieben werden, um Daten mit 64 Bits in dem 256M Byte Speichermodul einzuspeisen, auszugeben. Wie in 4 gezeigt ist, kann es im Falle der vier Speichervorrichtungen, die auf der Frontfläche und der rückwärtigen Fläche 10 und 20 getrennt betrieben werden und dort montiert sind, um die Kapazität des Speichermoduls zu erhöhen, wünschenswert sein, die Kapazität der Speichervorrichtungen zu erhöhen. Um beispielsweise einen 512M Byte Speichermodul zu konfigurieren, können vier Speichervorrichtungen mit 16M × 16 Bits jeweils sowohl auf der Frontfläche als auch der rückwärtigen Fläche des Speichermoduls montiert sein. Jedoch sind diese Speichermodule mit dieser hohen Kapazität sehr schwierig herzustellen. Auch kann es dann, wenn die Speichervorrichtungen so, wie dies in 4 gezeigt ist, betrieben werden, schwierig sein, einen Speichermodul mit einer hohen Kapazität zu konfigurieren, und zwar unter Verwendung der Speichervorrichtungen, die eine kleine Kapazität haben.
  • Bei dem Bestreben, diese und/oder andere potentielle Probleme zu beseitigen, werden vier Speichervorrichtungen, die derart konfiguriert sind, daß zwei TSOP-Pakete von 32M × 8 Bits gestapelt sind, sowohl auf der Frontfläche 10 als auch auf der rückwärtigen Fläche 20 montiert, so daß der Speichermodul eine Kapazität von 512M Byte besitzt. Da jedoch der Speichermodul in einer solchen Weise konfiguriert ist, daß zwei Pakete gestapelt sind, wird die Speichervorrichtung insgesamt zu dick.
  • Bei dem Bestreben, diese und/oder andere potentielle Probleme zu überwinden, wurde ein Speichermodul eingeführt, der zwei Chips in einer Packung zusammenpackt. 5 zeigt eine Querschnittsansicht einer Multi-Chip-Speichervorrichtung, bei der zwei Chips in einer Packung oder einem Gehäuse eingekapselt sind. Wie in 5 gezeigt ist, enthält die Multi-Chip-Speichervorrichtung obere und untere Chips 52-1 und 52-2, die einander gegenüberliegend angeordnet sind, und eine gemeinsame Packung 50, welche die oberen und unteren Chips 52-1 und 52-2 einkapselt. Der obere Chip 52-1 enthält erste und zweite Leiterrahmen 54-1 und 54-2, erste und zweite Isoliermaterialien 56-1 und 56-2, erste und zweite Lötanschlüsse oder Lötflecken 58-1 und 58-2 und erste und zweite Bindedrähte 60-1 und 60-2 (bonding wires). Der untere Chip 52-2 enthält erste und zweite Leiterrahmen 54-3 und 54-4, erste und zweite Isoliermaterialien 56-3 und 56-4, erste und zweite Lötflecken 58-3 und 58-4 und erste und zweite Bindedrähte 60-3 und 60-4.
  • Bei der in 5 gezeigten Multi-Chip-Speichervorrichtung sind der erste Leiterrahmen 54-1 des oberen Chips 52-1 und der erste Leiterrahmen 54-3 des unteren Chips 52-2 miteinander verbunden, und der zweite Leiterrahmen 54-2 des oberen Chips 52-1 und der zweite Leiterrahmen 54-4 des unteren Chips 52-2 sind ebenfalls miteinander verbunden. Die Leiterrahmen (lead frames) 54-1 bis 54-4 sind mit einer Vielzahl von Steuersignalanlegestiften von jeweils dem oberen und dem unteren Chip 52-1 und 52-2 verbunden. Die Leiterrahmen, die mit einer Vielzahl von Dateneingangs-/-ausgangsstiften der Chips 52-1 und 52-2 verbunden sind, sind nicht miteinander verbunden und sind voneinander unabhängig konfiguriert. Mit anderen Worten sind alle ersten und zweiten Leiterrahmen der Chips 52-1 und 52-2, ausgenommen den Leiterrahmen, die mit den Dateneingangs-/-ausgangsstiften der Chips 52-1 und 52-2 der 32M × 8 Bits verbunden sind, jeweils miteinander verbunden. Als ein Ergebnis besitzt die Multi-Chip-Speichervorrichtung die gleiche Stiftkonfiguration, wie sie in 3 gezeigt ist. Der erste und der zweite Leiterrahmen 54-1 und 54-2 von 5 werden als Signaleingabe-/-ausgabestifte verwendet.
  • 6 zeigt eine Draufsicht, die eine Stiftkonfiguration des SDRAM eines 54Stift-TSOP-Typs mit 32M × 8 Bits veranschaulicht. In 6 bezeichnen die Stiftnummern 4, 7, 10, 15, 40, 42, 45, 48 und 51 Nicht-Anschlußstifte (NC). Im Falle einer Multi-Chip-Speichervorrichtung, bei der zwei Chips 52-1 und 52-2 in eine Packung oder Gehäuse zusammengepackt sind, können die Nicht-Anschlußleiter oder Einführrahmen des Chips 52-1 mit den Dateneingangs-/-ausgangsleiterrahmen (DQ0 bis DQ7) des Chips 52-2 verbunden sein. Daher kann die Speichervorrichtung die gleiche Stiftkonfiguration haben, wie sie in 3 gezeigt ist, und wird zu einem SDRAM mit 32M × 8 Bits × 2.
  • Bei der Speichervorrichtung von 5 werden zwei Chips 52-1 und 52-2 gleichzeitig im Ansprechen auf das Chipwählsignal in Bereitschaft gesetzt (enabled) und es wird das Systemtaktsignal im Ansprechen auf das Taktfreigabesignal in Bereitschaft gesetzt (enabled), so daß Daten mit 8 Bits in jeden der zwei Chips 52-1 und 52-2 im Ansprechen auf das Systemtaktsignal eingespeist oder aus diesem ausgegeben werden. Da jedoch die zwei Chips eine Eingabe/Ausgabe von Daten zur gleichen Zeit durchführen, kann eine übermäßige Wärmeentwicklung stattfinden, wodurch die Performance der Speichervorrichtung reduziert wird.
  • 7 zeigte eine Draufsicht, die Speichervorrichtungen von 5 veranschaulicht, die an dem Speichermodul von 2 montiert sind, und veranschaulicht Steuersignalleitungen auf dem Mainboard. Der Speichermodul von 7 enthält 8 Speichervorrichtungen 12-1 bis 12-4 und 22-1 bis 22-4 mit 32M × 8 Bits × 2 und besitzt somit eine Kapazität von 512M Bytes. In den 1 und 7 sind gleiche Bezugszeichen für gleiche Teile verwendet.
  • Die Speichervorrichtungen 12-1 bis 12-4, die in dem Abschnitt 10' mit strichlierter Linie angeordnet sind, sind an der Frontfläche 10 des Speichermoduls montiert. Die Operation der Speichervorrichtungen 12-1 und 12-2 wird im Ansprechen auf das Chipwählsignal (CSB0) in Bereitschaft gesetzt oder freigegeben und es wird das Systemtaktsignal (CLK0) im Ansprechen auf das Taktfreigabesignal (CKE0) freigesetzt oder frei gegeben, so daß Daten mit 32 Bits im Ansprechen auf das Systemtaktsignal (CLK0) eingespeist oder ausgegeben werden. Auch wird die Operation der Speichervorrichtungen 12-3 und 12-4 im Ansprechen auf das Chipwählsignal (CSB0) freigegeben oder in Bereitschaft gesetzt und es wird das Systemtaktsignal (CLK1) im Ansprechen auf das Taktfreigabesignal (CKE0) freigegeben, so daß Daten mit 32 Bits im Ansprechen auf das Systemtaktsignal (CLK1) eingespeist oder ausgegeben werden. Das heißt, es werden die Speichervorrichtungen 12-1 bis 12-4 im Ansprechen auf das Chipwählsignal (CSB0) und das Taktfreigabesignal (CKE0) in Bereitschaft gesetzt oder freigegeben und es werden Daten mit 64 Bits im Ansprechen auf das Systemtaktsignal (CLK0, CLK1) eingespeist oder ausgegeben.
  • Die Speichervorrichtungen 22-1 bis 22-4, die in dem Abschnitt 20' mit strichlierter Linie angeordnet sind, sind auf der rückwärtigen Oberfläche 20 des Speichermoduls montiert. Die Operation der Speichervorrichtungen 22-1 und 22-2 wird im Ansprechen auf das Chipwählsignal (CSB1) freigegeben oder in Bereitschaft gesetzt und es wird das Systemtaktsignal (CLK0) im Ansprechen auf das Taktfreigabesignal (CKE1) freigegeben, so daß Daten mit 32 Bits im Ansprechen auf das Systemtaktsignal (CLK0) eingespeist oder ausgegeben werden. Auch wird der Betrieb bzw. Operation der Speichervorrichtungen 22-3 und 22-4 im Ansprechen auf das Chipwählsignal (CSB 1) freigegeben oder in Bereitschaft gesetzt und es wird das Systemtaktsignal (CLK1) im Ansprechen auf das Taktfreigabesignal (CKE1) freigegeben oder freigesetzt, so daß Daten mit 32 Bits im Ansprechen auf das Systemtaktsignal (CLK1) eingespeist oder ausgegeben werden. Das heißt, die Speichervorrichtungen 22-1 bis 22-4 werden im Ansprechen auf das Chipwählsignal (CSB 1) und das Taktfreigabesignal (CKE1) in Bereitschaft gesetzt oder freigegeben und es werden Daten mit 64 Bits im Ansprechen auf das Systemtaktsignal (CLK0, CLK1) eingespeist oder ausgegeben.
  • Jedoch können herkömmliche Speichervorrichtungen, wie oben dargelegt wurde, eine verschlechterte Performance haben, und zwar auf Grund der Wärme, die erzeugt werden kann, wenn zwei Chips eine Eingabe/Ausgabe von Daten zur gleichen Zeit durchführen.
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  • Zusammenfassung der Erfindung
  • Die der Erfindung zu Grunde liegende Aufgabe besteht darin, Multi-Chip-Speichervorrichtungen bzw. solche Multi-Chip-Speichervorrichtungen enthaltende Speichermodule anzugeben, die eine bessere Performance bieten, indem die hohe Wärmeabgabe vermieden wird, die mit der gleichzeitigen Ein-/Ausgabe von Daten bei mehreren vorhandenen Chips einhergeht.
  • In Verbindung mit einer Multi-Chip-Speichervorrichtung wird die genannte Aufgabe durch die im Anspruch 1 angegebenen Merkmale gelöst.
  • Vorteilhafte Weiterbildungen und Ausgestaltungen der erfindungsgemäßen Multi-Chip-Speichervorrichtung ergeben sich aus den Unteransprüchen 2 bis 4.
  • In Verbindung mit einem Speichermodul wird die genannte Aufgabe durch die im Anspruch 5 angegebenen Merkmale gelöst.
  • Besonders vorteilhafte Ausgestaltungen und Weiterbildungen des Speichermoduls ergeben sich aus den Unteransprüchen 6 bis 9.
  • Gemäß den Ausführungsformen der vorliegenden Erfindung werden Multi-Chip-Speichervorrichtungen geschaffen, die wenigstens zwei Speicherchips gemäß einer integrierten Schaltung enthalten, von denen jeder eine Vielzahl an entsprechenden Adressenpads, Datenpads und Steuersignalpads (Lötflecke) und ein gemeinsames Gehäuse oder Packung aufweisen, welches wenigstens zwei Speicherchips gemäß einer integrierten Schaltung einkapselt und welche eine Vielzahl von externen Anschlüssen aufweist. Eine interne Verbindungsschaltung in dem gemeinsamen Gehäuse oder Packung ist so konfiguriert, um wenigstens einen der entsprechenden Steuersignalanschlußflecke von jedem der Speicherchips gemäß einer integrierten Schaltung zu getrennten Anschlüssen der Vielzahl der externen Anschlüsse zu verbinden, um eine unabhängige externe Steuerung von jedem der Speicherchips gemäß einer integrierten Schaltung zuzulassen, die in dem gemeinsamen Gehäuse oder Packung eingekapselt sind.
  • Indem eine unabhängige externe Steuerung zugelassen wird, können die wenigstens zwei Speicherchips gemäß einer integrierten Schaltung auch nicht gleichzeitig betrieben werden. Demzufolge können die Ausführungsformen der internen Verbindungsschaltung in dem gemeinsamen Gehäuse oder Packung ein Mittel liefern, um unabhängig jeden Speicherchip der integrierten Schaltung zu steuern, die in dem gemeinsamen Gehäuse oder Packung eingekapselt sind, was über wenigstens einen der Vielzahl der externen Anschlüsse erfolgt. Die Entwicklung von Wärme in der Multi-Chip-Speicherpackung wird daher reduziert.
  • Bei einigen Ausführungsformen umfassen die wenigstens zwei Speicherchips der integrierten Schaltung wenigstens zwei identische Speicherchips einer integrierten Schaltung. Bei anderen Ausführungsformen umfaßt wenigstens einer der entsprechenden Steuerschaltungspads ein Chipwählsignalpad (Anschlußfleck) und es ist die interne Verbindungsschaltung der gemeinsamen Packung oder des gemeinsamen Gehäuses so konfiguriert, um den Chipwählsignalpad der Speicherchips der integrierten Schaltung mit getrennten Anschlüssen der Vielzahl der externen Anschlüsse zu verbinden, um eine externe Chipauswahl von jedem der Speicherchips der integrierten Schaltung zu ermöglichen, die in der gemeinsamen Packung oder Gehäuse eingekapselt sind. Bei anderen Ausführungsformen umfaßt wenigstens einer der entsprechenden Steuerschaltungspads ein Taktfreigabesignalpad, und die interne Verbindungsschaltung in dem gemeinsamen Gehäuse oder Packung ist so konfiguriert, um das Taktfreigabesignalpad von jedem der Speicherchips der integrierten Schaltung mit getrennten Anschlüssen der Vielzahl der externen Anschlüsse zu verbinden, um dadurch eine unabhängige externe Taktung von jedem der Speicherchips der integrierten Schaltung zu ermöglichen, die in der gemeinsamen Packung oder Gehäuse eingekapselt sind. Bei noch anderen Ausführungsformen ist die interne Verbindungsschaltung ferner so konfiguriert, um die entsprechenden Datenpads der Speicherchips der integrierten Schaltung in gemeinsamer Form mit einer Vielzahl von entsprechenden externen Anschlüssen zu verbinden. Bei noch anderen Ausführungsformen ist die interne Verbindungsschaltung so konfiguriert, um entsprechende Datenpads der Speicherchips der integrierten Schaltung mit getrennten Anschlüssen der externen Anschlüsse zu verbinden.
  • Die Multi-Chip-Speichervorrichtungen gemäß irgendeiner der Ausführungsformen, die oben beschrieben sind, können kombiniert werden, um Speichermodule gemäß den Ausführungsformen der Erfindung herzustellen. Die Speichermodule enthalten ein Speichermodulsubstrat mit ersten und zweiten sich gegenüberliegenden Flächen. Es ist wenigstens eine Multi-Chip-Speichervorrichtung, wie sie oben beschrieben ist, auf der ersten Oberfläche und auf der zweiten Oberfläche vorgesehen.
  • Bei einigen Ausführungsformen der Speichermodule enthält das Speichermodulsubstrat ferner eine externe Verbindungsschaltung, die derart konfiguriert ist, um gleichzeitig lediglich einen der wenigstens zwei integrierten Speicherchips in jeder der wenigstens einen Multi-Chip-Speichervorrichtung auf der ersten Oberfläche und auf der zweiten Oberfläche in Bereitschaft zu setzen. Bei anderen Ausführungsformen ist die externe Verbindungsschaltung ferner so konfiguriert, um gleichzeitig lediglich einen entsprechenden einen der wenigstens zwei integrierten Schaltungschips in jeder der Multi-Chip-Speichervorrichtung, die wenigstens einmal vorhanden ist, auf der ersten Oberfläche und auf der zweiten Oberfläche in Bereitschaft zu setzen oder freizugeben. Bei noch anderen Ausführungsformen ist die externe Verbindungsschaltung ferner so konfiguriert, um gleichzeitig lediglich einen ersten der wenigstens zwei integrierten Schaltungschips der wenigstens einen Multi-Chip-Speichervorrichtung auf der ersten Oberfläche in Bereitschaft zu setzen, und um gleichzeitig wenigstens einen zweiten der wenigstens zwei integrierten Schaltungschips in jeder der bzw. in der wenigstens einen Multi-Chip-Speichervorrichtung auf der zweiten Oberfläche in Bereitschaft zu setzen oder freizugeben. Bei noch anderen Ausführungsformen ist die externe Verbindungsschaltung ferner so konfiguriert, um lediglich einen ersten der wenigstens zwei integrierten Schaltungschips in jeder der Speichervorrichtungen gemäß der wenigstens einen Multi-Chip-Speichervorrichtungen an einem ersten Abschnitt der ersten Oberfläche und an einem entsprechenden ersten Abschnitt der zweiten Oberfläche in Bereitschaft zu setzen, und um gleichzeitig lediglich einen zweiten der wenigstens zwei integrierten Schaltungschips in jeder der Speichervorrichtungen gemäß der wenigstens einen Multi-Chip-Speichervorrichtung an einem zweiten Abschnitt der ersten Oberfläche und an einem entsprechenden zweiten Abschnitt der zweiten Oberfläche in Bereitschaft zu setzen.
  • Bei anderen Ausführungsformen umfaßt die externe Verbindungsschaltung ferner eine erste externe Systemtaktschaltung, die derart konfiguriert ist, um einen ersten externen Systemtakt den wenigstens zwei integrierten Schaltungsspeicherchips in jeder der Speichervorrichtungen der wenigstens einen Multi-Chip-Speichervorrichtung auf der ersten Oberfläche zu liefern und um einen zweiten externen Systemtakt bzw. Taktsignal zu den wenigstens zwei integrierten Schaltungsspeicherchips in jeder der Speichervorrichtungen gemäß der wenigstens einen Multi-Chip-Speichervorrichtung auf der zweiten Oberfläche zu liefern. Bei noch anderen Ausführungsformen enthält die externe Verbindungsschaltung ferner eine erste externe Systemtaktschaltung, die so konfiguriert ist, um ein erstes externes Systemtaktsignal zu den wenigstens zwei integrierten Schaltungsspeicherchips in jeder der Speichervorrichtungen gemäß der wenigstens einen Multi-Chip-Speichervorrichtung an einem ersten Abschnitt der ersten Oberfläche und an einem entsprechenden ersten Abschnitt der zweiten Oberfläche zuzuführen, und um ein zweites externes Systemtaktsignal den wenigstens zwei integrierten Schaltungsspeicherchips in jeder der Speichervorrichtungen gemäß der wenigstens einen Multi-Chip-Speichervorrichtung an einem zweiten Abschnitt der ersten Oberfläche und an einem entsprechenden zweiten Abschnitt der zweiten Oberfläche zuzuführen.
  • Gemäß Ausführungsformen eines Verfahrens nach der vorliegenden Erfindung wird eine Multi-Chip-Modulvorrichtung, die wenigstens zwei integrierte Schaltungsspeicherchips und eine gemeinsame Packung oder Gehäuse aufweist, welches die wenigstens zwei integrierten Schaltungsspeicherchips einkapselt und die eine Vielzahl von externen Anschlüssen aufweist, dadurch gesteuert, indem jeder der integrierten Schaltungsspeicherchips unabhängig gesteuert wird, der in der gemeinsamen Packung oder Gehäuse eingekapselt ist, und zwar von außerhalb des gemeinsamen Gehäuses oder Packung. Eine unabhängige Steuerung kann dadurch realisiert werden, indem gemäß den Ausführungsformen der vorliegenden Erfindung unabhängig jeder der integrierten Schaltungsspeicherchips ausgewählt wird, die in dem gemeinsamen Gehäuse eingekapselt sind, und/oder indem unabhängig ein Taktsignal freigegeben wird, und zwar für jeden der integrieren Schaltungsspeicherchips, die in der gemeinsamen Packung oder Gehäuse eingekapselt sind.
  • Gemäß anderen Ausführungsformen des Verfahrens wird ein Speichermodul, der ein Speichermodulsubstrat und wenigstens eine Multi-Chip-Speichervorrichtung auf einer Oberfläche und auf einer zweiten Oberfläche desselben aufweist, dadurch gesteuert, indem gleichzeitig lediglich einer der wenigstens zwei integrierten Schaltungsspeicherchips in jeder der Speichervorrichtungen gemäß der wenigstens einen Multi-Chip-Speichervorrichtung auf der ersten Oberfläche und auf der zweiten Oberfläche freigegeben wird.
  • Kurze Beschreibung der Zeichnungen
  • 1A und 1B sind Draufsichten, die jeweils Konfigurationen einer Frontfläche und einer rückwärtigen Fläche eines herkömmlichen 144-pin/200-pin-Speichermoduls zeigen;
  • 2 ist eine Querschnittsansicht eines SDRAM vom TSOP-Typ;
  • 3 zeigt eine Draufsicht, die eine Stiftkonfiguration des SDRAM des 54-Stift-TSOP-Typs zeigt;
  • 4 ist eine Draufsicht, die Speichervorrichtungen veranschaulicht, welche an dem Speichermodul montiert sind, der in den 1A und 1B gezeigt ist;
  • 5 zeigt eine Querschnittsansicht einer Speichervorrichtung, wobei zwei Chips in eine Packung oder Gehäuse eingepackt sind;
  • 6 zeigt eine Draufsicht, die eine Stiftkonfiguration eines SDRAM eines 54-Pin-TSOP-Typs mit 32M × 8 Bits veranschaulicht;
  • 7 ist eine Draufsicht, die Speichervorrichtungen von 5 veranschaulicht, die an dem Speichermodul von 1 montiert sind;
  • 8 ist eine Draufsicht, die eine Stiftkonfiguration der Multi-Chip-Speichervorrichtungen gemäß den Ausführungsformen der vorliegenden Erfindung veranschaulicht;
  • 9 ist eine Draufsicht, die Multi-Chip-Speichervorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht, welche an einem Speichermodul montiert sind, entsprechend Ausführungsformen der vorliegenden Erfindung; und
  • 10 zeigt eine Draufsicht, die Multi-Chip-Speichervorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht, die an einem Speichermodul gemäß anderen Ausführungsformen der vorliegenden Erfindung montiert sind.
    •
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Es wird nun die vorliegende Erfindung vollständiger unter Hinweis auf die beigefügten Zeichnungen beschrieben, in denen Ausführungsformen der Erfindung gezeigt sind. Die Erfindung kann jedoch in sehr unterschiedlichen Arten realisiert werden und ist nicht auf die hier dargestellten Ausführungsformen beschränkt. Vielmehr dienen diese Ausführungsformen dazu, um die Offenbarung für Fachleute vollständiger und klarer darzustellen, wobei der Rahmen der Erfindung für Fachleute erkenntlich ist. Ähnliche Bezugszeichen bezeichnen ähnliche Elemente. Es sei darauf hingewiesen, daß dann, wenn ein Element, wie beispielsweise eine Schicht, eine Zone oder ein Substrat, so angesprochen wird, daß "auf" einem anderen Element angeführt wird, diese Schicht, Zone oder Substrat direkt auf einem anderen Element vorgesehen sein kann oder unter Zwischenfügung von Elementen ebenso vorgesehen sein kann. Wenn im Gegensatz dazu ein Element so bezeichnet wird, daß es "direkt auf" einem anderen Element vorhanden ist, so sind keine dazwischen liegenden Elemente vorhanden. Es sei auch darauf hingewiesen, daß dann, wenn ein Element als "verbunden" oder als "gekoppelt" mit einem anderen Element beschrieben wird, es direkt angeschlossen sein kann oder auch an das andere Element unter Zwischenfügung von Elementen gekoppelt sein kann. Wenn im Gegensatz dazu ein Element als "direkt angeschlossen" oder "direkt gekoppelt" mit einem anderen Element bezeichnet wird, so sind keine dazwischen liegenden Elemente vorhanden.
  • 8 zeigt eine Draufsicht, die eine Stiftkonfiguration von Multi-Chip-Speichervorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht. Die Stiftzahl 15 bezeichnet einen ein Chipwählsignal (CSB1) anlegenden Stift. Die Stiftzahl 40 bezeichnet ein Taktfreigabesignal (CKE1). Die Stiftzahl 19 be zeichnet einen ein Chipwählsignal (CSB0) anlegenden Stift. Die Stiftzahl 37 bezeichnet einen ein Taktfreigabesignal (CKE0) anlegenden Stift. Die anderen Stiftkonfigurationen sind ähnlich denjenigen von 6.
  • Bei herkömmlichen Multi-Chip-Speichervorrichtungen sind die ein Chipwählsignal anlegenden Leiterrahmen und die ein Taktfreigabesignal anlegenden Leiterrahmen der zwei Chips miteinander verbunden. Jedoch sind bei der Multi-Chip-Speichervorrichtung von 8 die ein Chipwählsignal anlegenden Leiterrahmen und/oder die ein Taktfreigabesignal anlegenden Leiterrahmen der zwei Chips nicht miteinander verbunden, sondern sind voneinander unabhängig konfiguriert. Somit bilden die Leiterrahmen (lead frames) eine Ausführungsform einer internen Verbindungsschaltung in dem gemeinsamen Gehäuse oder Packung, die so konfiguriert ist, um wenigstens einen der entsprechenden Steuersignalanschlußflecke (pads) von jedem der integrierten Schaltungsspeicherchips mit einem getrennten einen der Vielzahl der externen Anschlüsse zu verbinden, um eine unabhängige externe Steuerung von jedem der integrierten Schaltungsspeicherchips zu ermöglichen, die in dem gemeinsamen Gehäuse oder Packung eingekapselt sind. Andere Ausführungsformen von Leiterrahmen und/oder anderen internen Verbindungsschaltungen können ebenso realisiert werden.
  • Auch sind bei den herkömmlichen Speichervorrichtungen acht Dateneingangs-/-ausgangsleiterrahmen der zwei Chips nicht miteinander verbunden, sondern sind voneinander unabhängig konfiguriert. Jedoch sind bei der Stiftkonfiguration der Ausführungsformen der Multi-Chip-Speichervorrichtung von 8 acht Dateneingangs-/-ausgangsleiterrahmen der zwei Chips miteinander verbunden. Daher wird ein Betrieb der Speichervorrichtungen von 8 im Ansprechen auf das Chipwählsignal (CSB0) freigegeben und es wird das Systemtaktsignal (CLK) im Ansprechen auf das Taktfreigabesignal (CKE0) freigegeben, so daß Daten in lediglich einen der zwei Chips eingespeist oder aus lediglich einem der Chips ausgegeben werden. Auch wird eine Operation der Speichervorrichtungen im Ansprechen auf das Chipwählsignal (CSB1) freigegeben oder ermöglicht, und es wird das Systemtaktsignal (CLK) im Ansprechen auf das Taktfreigabesignal (CKE1) freigegeben, so daß Daten in den anderen der zwei Chips einge speist werden kann oder von dem anderen der zwei Chips ausgegeben werden. Daher können bei den Ausführungsformen der Multi-Chip-Speichervorrichtungen von 8 die zwei Chips in der Packung im Ansprechen auf unterschiedliche Steuersignale unabhängig voneinander betrieben werden.
  • Bei den Ausführungsformen von 8 sind Dateneingabe-/-ausgabeleiterrahmen der zwei Chips intern miteinander verbunden und es sind Dateneingabe-/-ausgabestifte (DQ0 bis DQ7) von 8 Bits extern konfiguriert. Da jedoch die Speichervorrichtung von 8 keine Nicht-Anschlußstifte (NC) besitzt, können die Nicht-Anschlußstifte von 8 mit den Dateneingabe-/-ausgabepads des anderen Chips verbunden werden, um extern die Dateneingabe-/-ausgabestifte (DQ0 bis DQ15) der 16 Bits zu konfigurieren. Auch wenn die Speichervorrichtung nicht mit niedriger Energie betrieben werden muß, können Anlegestifte für das Taktfreigabesignal (CKE0, CKE1) miteinander verbunden werden.
  • 9 zeigt eine Draufsicht, die Multi-Chip-Speichervorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht, die auf einem Speichermodulsubstrat gemäß den Ausführungsformen der vorliegenden Erfindung montiert sind. Der Speichermodul besitzt 8 Multi-Chip-Speichervorrichtungen gemäß 32M × 8 Bits × 2 und hat somit eine Kapazität von 512M Bytes. In den 1 und 9 sind gleiche Bezugszeichen für gleiche Teile verwendet.
  • Die Speichervorrichtungen 12-1 bis 12-4, die in dem Abschnitt 10' mit strichlierter Linie angeordnet sind, sind auf der Frontfläche 10 des Speichermodulsubstrats montiert. Eine Operation von einem Chip von jeder Speichervorrichtung 12-1 bis 12-4 wird im Ansprechen auf das Chipwählsignal (CSB0) freigegeben und es wird das Systemtaktsignal (CLK0) im Ansprechen auf das Taktfreigabesignal (CKE0) in Bereitschaft gesetzt oder freigegeben, so daß Daten mit 8 Bits im Ansprechen auf das Systemtaktsignal (CLK0) eingespeist oder ausgegeben werden. Auch wird eine Operation von jeder der Speichervorrichtungen 12-1 bis 12-4 im Ansprechen auf das Chipwählsignal (CSB1) freigegeben oder in Bereitschaft gesetzt, und es wird das Systemtaktsignal (CLK1) im Ansprechen auf das Taktfreigabesignal (CKE1) freigegeben, so daß Daten mit 8 Bits im Ansprechen auf das Systemtaktsignal (CLK1) eingespeist oder ausgegeben werden.
  • Die Speichervorrichtungen 22-1 bis 22-4, die in dem Abschnitt 20' mit strichlierter Linie angeordnet sind, sind an der rückwärtigen Fläche 20 des Speichermodulsubstrats montiert. Eine Operation von lediglich einem Chip von jeder Speichervorrichtung 22-1 bis 22-4 wird im Ansprechen auf das Chipwählsignal (CSB0) freigegeben oder in Bereitschaft gesetzt, und es wird das Systemtaktsignal (CLK0) im Ansprechen auf das Taktfreigabesignal (CKE0) freigegeben, so daß Daten mit 8 Bits im Ansprechen auf das Systemtaktsignal (CLK0) eingespeist oder ausgegeben werden. Auch wird eine Operation des anderen Chips von jeder Speichervorrichtung 22-1 bis 22-4 im Ansprechen auf das Chipwählsignal (CSB 1) freigegeben, und es wird das Systemtaktsignal (CLK1) im Ansprechen auf das Taktfreigabesignal (CKE1) freigegeben, so daß Daten mit 8 Bits im Ansprechen auf das Systemtaktsignal (CLK1) eingespeist oder ausgegeben werden.
  • Mit anderen Worten werden die oberen (oder unteren Chips) der Speichervorrichtungen 12-1 bis 12-4 und 22-1 bis 22-4 gleichzeitig durch das Chipwählsignal (CSB0) und das Taktfreigabesignal (CKE0) in Betrieb genommen und es werden die unteren (oder oberen) Chips der Speichervorrichtungen 12-1 bis 12-4 und 22-1 bis 22-4 gleichzeitig durch das Chipwählsignal (CSB 1) und das Taktfreigabesignal (CKE1) in Betrieb gesetzt. Es werden demzufolge Daten mit 8 Bits in jede der Speichervorrichtungen 12-1 bis 12-4 und 22-1 bis 22-4 eingespeist oder aus diesen ausgegeben, und es werden auf diese Weise Daten mit einer Gesamtheit von 64 Bits in den Speichermodul eingespeist oder aus diesem ausgegeben.
  • Bei den Ausführungsformen von 9 werden die oberen Chips und die unteren Chips der Speichervorrichtungen 12-1 bis 12-4 und 22-1 bis 22-4 nicht gleichzeitig betrieben. Da die oberen Chips und die unteren Chips der vorderen Oberfläche und der rückwärtigen Oberfläche abwechselnd in Betrieb genommen werden, kann die Wärme, die dabei erzeugt wird, reduziert werden, und zwar verglichen mit dem Fall, wenn die oberen und die unteren Chips gleichzeitig betrieben werden.
  • 10 zeigt eine Draufsicht, die Multi-Chip-Speichervorrichtungen gemäß Ausführungsformen nach der vorliegenden Erfindung veranschaulicht, die auf einem Speichermodulsubstrat gemäß anderen Ausführungsformen der vorliegenden Erfindung montiert sind. Bei dem Speichermodul nach 10 wird das Systemtaktsignal (CLK0) an die Speichervorrichtungen 12-1 und 12-2, die in dem Abschnitt 10' mit der strichlierten Linie angeordnet sind, und an die Speichervorrichtungen 22-1 und 22-2, die in dem Abschnitt 20' mit der strichlierten Linie angeordnet sind, angelegt, und es wird das Systemtaktsignal (CLK1) an die Speichervorrichtungen 12-3 und 12-4, die in dem Abschnitt 10' mit der strichlierten Linie angeordnet sind, und an die Speichervorrichtungen 22-3 und 22-4 angelegt, die in dem Abschnitt 20' mit der strichlierten Linie angeordnet sind. Da somit die Systemtaktsignale (CLK0, CLK1) geteilt sind und an einige der Speichervorrichtungen an der Frontfläche angelegt werden und an einige der Speichervorrichtungen auf der rückwärtigen Fläche angelegt werden, kann die Last der Systemtaktsignalleitung reduziert werden, was dann zu einer erhöhten Signalübertragungsgeschwindigkeit führt. Da ferner auch die oberen und die unteren Chips der Speichervorrichtungen nicht gleichzeitig betrieben werden, kann die Performance verbessert werden.
  • Bei den oben erläuterten Ausführungsformen besitzen die Multi-Chip-Speichervorrichtungen wenigstens zwei Chips in einer Packung oder Gehäuse. Wenn eine Multi-Chip-Speichervorrichtung drei Chips in einer Packung oder Gehäuse aufweist, so können die Multi-Chip-Speichervorrichtungen gemäß den Ausführungsformen der Erfindung in einer solchen Weise konfiguriert werden, daß die ein Chipwählsignal anlegenden oder zuführenden Stifte der zwei Chips und zwei ein Taktsignal freigebendes Signal anlegende Stifte miteinander verbunden werden und die Dateneingabe-/-ausgabestifte der drei Chips miteinander verbunden werden. Alternativ können Ausführungsformen der Multi-Chip-Speichervorrichtungen auch in solcher Weise konfiguriert werden, daß drei ein Chipwählsignal anlegende Stifte der drei Chips und drei ein Takt freigabesignal anlegende Stifte externe konfiguriert werden und Dateneingabe-/-ausgabestifte der drei Chips miteinander verbunden werden.
  • In ähnlicher Weise können bei den Speichermodulen gemäß den Ausführungsformen der vorliegenden Erfindung, bei denen jede einer Vielzahl von Multi-Chip-Speichervorrichtungen drei Chips enthält, die montiert sind, die Speichermodule in einer solchen Weise konfiguriert werden, daß Daten in einen oder mehrere der drei Chips eingespeist oder aus diesen ausgegeben werden, und zwar von jeder der Vielzahl der Speichervorrichtungen und im Ansprechen auf zwei Chipwählsignale und zwei Taktfreigabesignale, oder im Ansprechen auf drei Taktwählsignale und drei Taktfreigabesignale.
  • Wie oben beschreiben ist, kann bei den Multi-Chip-Speichervorrichtungen gemäß den Ausführungsformen der vorliegenden Erfindung, da die Chips in den Multi-Chip-Speichervorrichtungen individuell oder einzeln betrieben werden, die Wärmeentwicklung reduziert werden und es wird daher die Performance der Speichervorrichtungen verbessert. Da ferner bei den Speichermodulen gemäß einigen Ausführungsformen der vorliegenden Erfindung die Chips der Speichervorrichtung einzeln oder individuell betrieben werden, kann die Wärmeentwicklung reduziert werden und es kann daher die Performance der Speichermodule verbessert werden. Zusätzlich können die Speichermodule und die Steuerverfahren gemäß den Ausführungsformen der vorliegenden Erfindung die Zuverlässigkeit der Betriebsweise eines Moduls verbessern, die Chips in der Speichervorrichtung unabhängig voneinander betrieben werden können. Somit kann eine Überhitzung reduziert oder ausgeschlossen werden.

Claims (9)

  1. Multi-Chip-Speichervorrichtung, mit: wenigstens zwei Speicherchips in einer integrierten Schaltung, von denen jeder eine Vielzahl an entsprechenden Adressenanschlußflecken, Datenanschlußflecken, einen Taktsignalanschlußfleck und Steuersignalanschlußflecke aufweist, wobei die wenigstens zwei Speicherchips in der integrierten Schaltung gestapelt angeordnet sind; einem gemeinsamen Gehäuse, welches wenigstens zwei Speicherchips in der integrierten Schaltung einkapselt und welches eine Vielzahl von externen Anschlüssen aufweist; und einer internen Verbindungsschaltung in dem gemeinsamen Gehäuse, die so konfiguriert ist, um wenigstens einen der entsprechenden Steuersignalanschlußflecke von jedem der Speicherchips in der integrierten Schaltung mit getrennten Anschlüssen der externen Anschlüsse zu verbinden, um eine unabhängige externe Steuerung von jedem Speicherchip in der integrierten Schaltung zu ermöglichen, die in dem gemeinsamen Gehäuse eingekapselt sind, und welche so konfiguriert ist, daß die Taktsignalanschlußflecke von jedem der wenigstens zwei Speicherchips in der integrierten Schaltung zusammengeschaltet sind, bei der die Steuersignalanschlußflecke einen Chipwählsignalanschlußfleck (15, 19) und einen Taktfreigabesignalanschlußfleck (37, 40). enthalten und ein Betrieb von jedem der wenigstens zwei Speicherchips in der integrierten Schaltung durch ein Chipwählsignal (CSB0, CSB1) freigebbar ist, welches über den entsprechenden Chipwählsignalanschlußfleck (15, 19) angelegt wird, wobei das Taktsignal (CLK), welches über den Taktsignalanschlußfleck angelegt wird, durch das Taktfreigabesignal (CKE) freigegeben wird, welches über den entsprechenden Taktsignalfreigabesignalanschlußfleck (37, 40) angelegt wird, und bei der nur jeweils einer der wenigstens zwei Speicherchips in der integrierten Schaltung zu einem Zeitpunkt Daten im Ansprechen auf das Taktsignal (CLK) empfängt/ausgibt.
  2. Multi-Chip-Speichervorrichtung nach Anspruch 1, bei der die wenigstens zwei Speicherchips in der integrierten Schaltung wenigstens zwei identische Speicherchips der integrierten Schaltung aufweisen.
  3. Multi-Chip-Speichervorrichtung nach Anspruch 1, bei der die interne Verbindungsschaltung in dem gemeinsamen Gehäuse so konfiguriert ist, um entsprechende Datenanschlußflecke von jedem der Speicherchips in der integrierten Schaltung mit einer Vielzahl von entsprechenden externen Anschlüssen zusammenzuschalten.
  4. Multi-Chip-Speichervorrichtung nach Anspruch 1, bei der die interne Verbindungsschaltung in dem gemeinsamen Gehäuse ferner so konfiguriert ist, um die entsprechenden Datenanschlußflecke von jedem Speicherchip der integrierten Schaltung mit getrennten Anschlüssen der externen Anschlüsse getrennt zu verbinden.
  5. Speichermodul, mit: einem Speichermodulsubstrat, welches eine erste und eine zweite sich gegenüber liegenden Fläche aufweist; wenigstens einer Multi-Chip-Speichervorrichtung auf der ersten Oberfläche und auf der zweiten Oberfläche, wobei jede der Multi-Chip-Speichervorrichtungen folgendes aufweist: wenigstens zwei integrierten Speicherchipschaltungen (12-4, 22-4; 12-3, 22-3; 12-2, 22-2; 12-1, 22-1) in einer integrierten Schaltung, von denen jede eine Vielzahl von entsprechenden Adressenanschlußflecken, Datenanschlußflecken, einen Taktsignalanschlußfleck und Steuersignalanschlußflecke aufweist, und wobei wenigstens zwei Speicherchips in der integrierten Schaltung gestapelt angeordnet sind; einem gemeinsamen Gehäuse, welches die wenigstens zwei integrierten Speicherchipschaltungen einkapselt und welches eine Vielzahl von externen Anschlüssen aufweist; und einer internen Verbindungsschaltung in dem gemeinsamen Gehäuse, die so konfiguriert ist, um wenigstens einen der entsprechenden Steuersignalanschlußflecke von jedem der Speicherchips in der integrierten Schaltung mit getrennten Anschlüssen der Vielzahl der externen Anschlüsse zu verbinden, um dadurch eine unabhängige externe Steuerung von jedem der Speicherchips in der integrierten Schaltung zu ermöglichen, die in dem gemeinsamen Gehäuse eingekapselt sind, und welche ferner so konfiguriert ist, um den Taktsignalanschlußfleck von jedem der wenigstens zwei Speicherchips in der integrierten Schaltung zusammenzuschalten, bei dem die Steuersignalanschlußflecke einem Chipwählsignalanschlußfleck und einen Taktfreigabesignalanschlußfleck umfassen, wobei der Betrieb von jedem der Speicherchips in der integrierten Schaltung durch ein Chipwählsignal in Bereitschaft gesetzt wird, welches über den entsprechenden Chipwählsignalanschlußfleck angelegt wird, wobei das Taktsignal, welches über den Taktsignalan schlußfleck angelegt wird, durch das Taktfreigabesignal in Bereitschaft gesetzt wird, welches über den entsprechenden Taktsignalfreigabesignalanschlußfleck angelegt wird, und wobei jeweils nur ein Speicherchip der wenigstens zwei Speicherchips der integrierten Schaltung Daten empfängt/ausgibt, und zwar zu einem Zeitpunkt im Ansprechen auf das Taktsignal, und wobei während der Aktivierung von lediglich einem Speicherchip innerhalb jeder der Multi-Chip-Speichervorrichtungen auf der ersten Fläche und auf der zweiten Fläche der andere Speicherchip innerhalb jeder der Multi-Chip-Speichervorrichtungen auf der ersten Oberfläche und auf der zweiten Oberfläche nicht aktiv sind.
  6. Speichermodul nach Anspruch 5, bei dem die wenigstens zwei integrierten Speicherchipschaltungen wenigstens zwei identische integrierte Speicherchipschaltungen aufweisen.
  7. Speichermodul nach Anspruch 5, bei dem die interne Verbindungsschaltung in dem gemeinsamen Gehäuse ferner so konfiguriert ist, um die entsprechenden Datenanschlußflecke von jedem der Speicherchips in der integrierten Schaltung mit einer Vielzahl von entsprechenden externen Anschlüssen zusammenzuschalten.
  8. Speichermodul nach Anspruch 5, bei dem das Speichermodulsubstrat ferner eine externe Verbindungsschaltung aufweist, die so konfiguriert ist, um lediglich einen der wenigstens zwei Speicherchips in jeder der Multi-Chip-Speichervorrichtungen auf der ersten und der zweiten Oberfläche in Bereitschaft zu setzen
  9. Speichermodul nach Anspruch 8, bei dem die externe Verbindungsschaltung ferner so konfiguriert ist, um gleichzeitig wenigstens zwei Speicherchips von wenigstens zwei Speicherchipgruppen auf der einen Seite des Speichermodulsubstrats und/oder wenigstens zwei Speicherchips von wenigstens zwei anderen Speicherchipgruppen auf der anderen Seite des Speichermodulsubstrats in Bereitschaft zu setzen.
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