DE102004026232A1

DE102004026232A1 - Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung

Info

Publication number: DE102004026232A1
Application number: DE102004026232A
Authority: DE
Inventors: Johann Rieger; Stefan Dr. Lipp; Hans Dr. Zeindl; Thomas Dr. Detzel; Hubert Maier
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-05-28
Filing date: 2004-05-28
Publication date: 2005-12-22
Anticipated expiration: 2024-05-29
Also published as: US7531439B2; US20060014371A1; DE102004026232B4

Abstract

Vorgeschlagen werden Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung (10). Dabei wird jeweils in einem Halbleitermaterialbereich (20) eine Halbleiterschaltung (30) mit einem ersten Halbleiterschaltungsbereich (31) und mit einem zweiten Halbleiterschaltungsbereich (32) ausgebildet. Auf die so erhaltene Struktur wird eine erste Metallisierungsschicht (50) aufgebracht. Dann wird ein Schmutzmaterialbereich (60) ausgebildet. Es folgt das Aufbringen einer zweiten Metallisierungsschicht (70), die dann auch strukturiert wird. Anschließend wird dann die erste Metallisierungsschicht (50) zusammen mit dem Schutzmaterialbereich (60) strukturiert.

Description

Die Erfindung betrifft ein Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung.
Bei vielen integrierten Halbleiterschaltungsanordnungen werden im Bereich eines Halbleitermaterials verschiedene Halbleiterschaltungsbereiche ausgebildet. Diese verschiedenen Halbleiterschaltungsbereiche stellen im Betrieb der integrierten Halbleiterschaltungsanordnung unterschiedliche Funktionen bereit. Daher sind diese Halbleiterschaltungsbereiche in der Regel auch unterschiedlich aufgebaut und strukturiert. Diesen unterschiedlichen Strukturen muss auch im Rahmen des jeweiligen Herstellungsprozesses Rechnung getragen werden.

So ist es zum Beispiel vorgesehen, dass die unterschiedlichen Halbleiterschaltungsbereiche der integrierten Halbleiterschaltungsanordnung hinsichtlich ihrer Kontaktierung untereinander oder auch extern mit unterschiedlichen Kontakten ausgebildet werden. Diese Kontakte können sich zum Beispiel hinsichtlich der Schichtdicke der bei den Kontakten verwendeten Materialien, insbesondere der verwendeten Metallisierungen unterscheiden.

Da zum Beispiel Steuerschaltungsanordnungen oder Logikschaltungen eine relativ geringe Leistungsaufnahme besitzen, ist für die Ausbildung von Kontakten bei derartigen Schaltungsanordnungen eine vergleichsweise geringe Schichtstärke für die vorgesehene Metallisierungsschicht ausreichend und im Hinblick auf eine Miniaturisierung und hohe Packungsdichte in diesem Schaltungsbereich sinnvoll.

Neben den Kontakten stellen die Verdrahtungsleitbahnen wesentliche Elemente einer Logikmetallisierung dar. Insbesondere sind die Breite und der Abstand der Leitbahnen mit entscheidend für die erreichbare Packungsdichte.

Andererseits können bestimmte andere Schaltungsbereiche eine vergleichsweise durchaus hohe elektrische Leistungsaufnahme zeigen, die entsprechend auch durch großzügiger zu bemessende Kontakte und entsprechend stärker ausgebildete Metallisierungsschichten vermittelt wird. Bei der Ausbildung der zur Sicherstellung der jeweiligen Schichtdicken und Funktionalitäten notwendigen Metallisierungen müssen die jeweils darunter liegenden Strukturen in ihrer Funktionalität unbeeinträchtigt bleiben. Dies kann jedoch bei herkömmlichen Strukturierungsverfahren und insbesondere bei den jeweiligen Prozessschritten zur Ausbildung unterschiedlicher Metallschichtstärken nicht immer in ausreichendem Maße gewährleistet werden.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung bereitzustellen, bei welchem auf besonders einfache und gleichwohl zuverlässige Art und Weise unterschiedlichen Kontaktierungsnotwendigkeiten verschiedener Halbleiterschaltungsbereiche der integrierten Halbleiterschaltungsanordnung Rechnung getragen werden kann.

Die Aufgabe wird bei einem Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung erfindungsgemäß durch die kennzeichnenden Merkmale des unabhängigen Patentanspruchs 1 bzw. durch die kennzeichnenden Merkmale des unabhängigen Patentanspruchs 2 gelöst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Herstellen einer integrierten Halbleiterschaltungsanordnung sind jeweils Gegenstand der abhängigen Unteransprüche.

Das erfindungsgemäße Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung weist gemäß einer ersten Lösung erfindungsgemäß die folgenden Schritte auf:

(A) Zunächst werden ein Halbleitermaterialbereich oder eine grundlegende Halbleiterstruktur mit einem ersten Halbleiterschaltungsbereich und mit einem zweiten Halbleiterschaltungsbereich bereitgestellt und/oder ausgebildet. Der erste und der zweite Halbleiterschaltungsbereich sind oder werden im Halbleitermaterialbereich oder in der grundlegenden Halbleiterstruktur ausgebildet und mit einer Zwischenoxidschicht abgedeckt. Dabei sind oder werden in der Zwischenoxidschicht auch Kontaktstrukturen und insbesondere Ausnehmungen ausgebildet, welche bis zu ersten und zweiten Kontaktstellen des ersten bzw. des zweiten Halbleiterschaltungsbereichs reichen.
(B) Nachfolgend wird dann eine erste Metallisierungsschicht eines ersten Metallmaterials derart ausgebildet, dass zumindest Kontaktstrukturen oder Ausnehmungen gefüllt, erste und zweite Kontaktstellen des ersten bzw. des zweiten Halbleiterschaltungsbereichs an die erste Metallisierungsschicht oder an Teile davon mit ersten Kontakten bzw. mit zweiten Kontakten angeschlossen und insbesondere im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs Metallisierungsbereiche für Verdrahtungsleitbahnen ausgebildet werden.
(C) Dann wird ein Schutzmaterialbereich mit oder aus einem oder mit oder aus mehreren elektrisch leitfähigen Materialien derart ausgebildet, dass die zuvor erhaltene Struk tur und insbesondere die erste Metallisierungsschicht und ferner insbesondere die ersten Kontakte abgedeckt und/oder eingebettet werden.
(D) Dann wird eine zweite Metallisierungsschicht eines zweiten Metallmaterials ausgebildet und strukturiert. Dies geschieht derart, dass die zuvor erhaltene Struktur und insbesondere die erste Metallisierungsschicht im Bereich oder oberhalb des zweiten Halbleiterschaltungsbereichs und insbesondere die zweiten Kontakte davon derart – mit dem Schutzmaterialbereich dazwischen – mit der zweiten Metallisierungsschicht abgedeckt und/oder eingebettet werden, dass die zweiten Kontakte des zweiten Halbleiterschaltungsbereichs bedeckt und dadurch verstärkt werden. Ferner erfolgt das Ausbilden und Strukturieren der zweiten Metallisierungsschicht derart, dass die zuvor erhaltene Struktur und insbesondere die erste Metallisierungsschicht im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs und insbesondere die ersten Kontakte mit dem Schutzmaterialbereich zuoberst von der zweiten Metallisierungsschicht frei bleiben oder befreit werden. Ferner erfolgt dieses Vorgehen derart, dass das Strukturieren der zweiten Metallisierungsschicht insbesondere im Wesentlichen ohne ein Strukturieren des Schutzmaterialbereichs erfolgt und dass beim Strukturieren der zweiten Metallisierungsschicht der Schutzmaterialbereich zum Schutz der darunter liegenden Struktur verwendet wird, insbesondere zum Schutz der ersten Metallisierungsschicht und ferner insbesondere der ersten und/oder zweiten Kontakte davon.
(E) Es erfolgt dann ein Strukturieren der ersten Metallisierungsschicht des ersten Metallmaterials und gegebenenfalls insbesondere des Schutzmaterialbereichs, und zwar im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs derart, dass im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs zumindest Kontaktstrukturen oder Ausnehmungen gefüllt, erste Kontaktstellen des ersten Halbleitermaterials an die erste Metallisierungsschicht oder an Teile davon mit den ersten Kontakten angeschlossen und insbesondere im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs Verdrahtungsleitbahnen ausgebildet werden.

Es ist also somit eine Kernidee der ersten erfindungsgemäßen Lösung der zugrunde liegenden Aufgabe, einen Schutzmaterialbereich derart auszubilden, dass die zuvor erhaltene Struktur abgedeckt und/oder eingebettet werden, wobei ein oder mehrere elektrisch leitfähige Materialien zugrunde liegen. Das Strukturieren des Schutzmaterialbereichs erfolgt im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs. Dies geschieht derart, dass dort, das heißt also im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs zumindest Kontaktstrukturen oder Ausnehmungen gefüllt, erste und/oder zweite Kontaktstellen des ersten Halbleiterschaltungsbereichs an die erste Metallisierungsschicht oder an Teile davon mit den ersten Kontakten angeschlossen und insbesondere im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs Verdrahtungsleitbahnen ausgebildet werden.

Bei der zweiten erfindungsgemäßen Lösung der zugrunde liegenden Aufgabe wird ein sehr ähnliches Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung zur Anwendung gebracht, wobei jedoch eine Zwischenverbindungsschicht oder Plugschicht aus oder mit einem Zwischenverbindungsmaterial oder Plugmaterial ausgebildet und strukturiert wird. Dies geschieht in der nachfolgend beschriebenen Art und Weise:
Zunächst wird wiederum gemäß dem oben beschriebenen Schritt (A) ein Halbleitermaterialbereich oder eine grundlegende Halbleiterstruktur bereitgestellt und/oder ausgebildet.

Dann erfolgt ein Zwischenschritt (Z) des Ausbildens und Strukturierens der Zwischenverbindungsschicht oder Plugschicht aus einem oder mit einem Zwischenverbindungsmaterial oder Plugmaterial derart, dass zumindest Kontaktstrukturen oder Ausnehmungen gefüllt und erste und zweite Kontaktstellen des ersten bzw. des zweiten Halbleiterschaltungsbereichs an die Zwischenverbindungsschicht oder Plugschicht oder an Teile davon mit Zwischenverbindungselementen oder Plugs ausgebildet und angeschlossen werden.

Es folgt dann ein modifizierter Schritt (B) in zu der oben beschriebenen Art und Weise ähnlicher Form. Es wird nämlich eine erste Metallisierungsschicht eines ersten Metallmaterials derart ausgebildet, dass zumindest die Zwischenverbindungselemente oder Plugs sowie die ersten und zweiten Kontaktstellen des ersten bzw. des zweiten Halbleiterschaltungsbereichs über die Zwischenverbindungselemente oder Plugs an die erste Metallisierungsschicht oder an Teile davon mit ersten Kontakten bzw. mit zweiten Kontakten angeschlossen und insbesondere im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs Metallisierungsbereiche für Verdrahtungsleitbahnen ausgebildet werden.

Es folgt dann der Schritt (C) des Ausbildens eines Schutzmaterialbereichs mit einem oder mehreren elektrisch leitfähigen Materialien in der oben beschriebenen Art und Weise.

Dann erfolgt der Schritt (D) des Ausbildens und Strukturierens einer zweiten Metallisierungsschicht eines zweiten Metallmaterials in der oben beschriebenen Art und Weise.

Es schließt sich dann der Schritt (E) des Strukturierens der ersten Metallisierungsschicht des ersten Metallmaterials und des Schutzmaterialbereichs im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs in der oben beschriebenen Art und Weise an.

Es ist somit eine zusätzliche Kernidee der zweiten erfindungsgemäßen Lösung der der Erfindung zugrunde liegenden Aufgabe, in Abwandlung der Vorgehensweise zur ersten erfindungsgemäßen Lösung zunächst nach dem Bereitstellen und/oder dem Ausbilden des Halbleitermaterialbereichs oder der grundlegenden Halbleiterstruktur eine Zwischenverbindungsschicht oder Plugschicht auszubilden und zu strukturieren, so dass dadurch zumindest Kontaktstrukturen oder Ausnehmungen gefüllt und erste und zweite Kontaktstellen des ersten bzw. des zweiten Halbleiterschaltungsbereichs an die Zwischenverbindungsschicht oder Plugschicht oder an Teile davon mit Zwischenverbindungselementen oder Plugs ausgebildet und angeschlossen werden.

Bei einer vorteilhaften Weiterbildung der erfindungsgemäßen Verfahren ist es vorgesehen, das als oder im Zwischenverbindungsmaterial oder Plugmaterial der Zwischenverbindungsschicht oder Plugschicht Wolfram und/oder Polysilizium verwendet werden.

Alternativ oder zusätzlich ist es vorgesehen, dass beim Schritt (C) eine teilweise oder vollständige Planarisierung der erhaltenen Struktur erfolgt.

Ferner alternativ oder zusätzlich ist es vorgesehen, dass der Schutzmaterialbereich aus zwei oder mehr aufeinander folgenden Materialschichten ausgebildet wird.

Im Hinblick auf die Vorgehensweise beim Ausbilden der Schutzmaterialschicht gemäß dem Schritt (C) bieten sich verschiedene Vorgehensweisen an.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass beim Schritt (C) zunächst ein Schritt (F) durchgeführt wird, bei welchem eine Schutzmaterialschicht des Schutzmaterialbereichs ausgebildet wird, und dass dann ein Schritt (G) durchgeführt wird, bei welchem eine Planarisierungsschicht des Schutzmaterialbereichs derart ausgebildet wird, dass die Oberflächentopografie der erhaltenen Struktur planarisiert ist oder wird, insbesondere durch Füllen von Vertiefungen und/oder von Ausnehmungen der erhaltenen Struktur.

Bei einer alternativen Ausführungsform ist es vorgesehen, dass im Rahmen des Durchführens des Schritts (C) zunächst der eben beschriebene Schritt (G) ausgeführt wird, das heißt, es wird zunächst eine Planarisierungsschicht des Schutzmaterialbereichs derart ausgebildet, dass die Oberflächentopografie der erhaltenen Struktur planarisiert ist oder wird, insbesondere durch Füllen von Vertiefungen und/oder von Ausnehmungen der erhaltenen Struktur. Erst dann wird der oben beschriebene Schritt (F) durchgeführt, gemäß welchem eine Schutzmaterialschicht des Schutzmaterialbereichs ausgebildet wird.

Bei einer anderen Alternative der vorliegenden erfindungsgemäßen Verfahren ist es vorgesehen, dass beim Schritt (G) zunächst die Planarisierungsschicht des Schutzmaterialbereichs mit einer ersten Schichtstärke derart ausgebildet wird, dass dadurch Vertiefungen und/oder Ausnehmungen der erhaltenen Struktur gefüllt werden. Dann wird die Planarisierungsschicht des Schutzmaterialbereichs von der ersten Schichtstärke derart auf eine reduzierte zweite Schichtstärke reduziert, insbesondere durch Rückätzen oder Rückdünnen und/oder auf eine Schichtstärke im Bereich von etwa 0,5 μm bis etwa 3 μm, dass die Oberflächentopografie der erhaltenen Struktur planarisiert wird oder ist, insbesondere indem Vertiefungen und/oder Ausnehmungen der erhaltenen Struktur gefüllt bleiben.

Von besonderem Vorteil ist es, wenn die Planarisierungsschicht des Schutzmaterialbereichs mit oder aus einem elektrisch leitfähigen Material gebildet wird.

Alternativ oder zusätzlich kann es vorgesehen sein, dass die Planarisierungsschicht des Schutzmaterialbereichs mit oder aus einem elektrisch isolierenden Material gebildet wird.

Als weitere zusätzliche oder alternative Maßnahme ist es vorgesehen, dass die Planarisierungsschicht des Schutzmaterialbereichs mit oder aus einem Material gebildet wird, welches gegen Ätzvorgänge inert ist, insbesondere gegen Ätzvorgänge bezüglich der zweiten Metallisierungsschicht.

Ferner ist es denkbar, dass zusätzlich oder alternativ außerhalb der gefüllten Ausnehmungen oder Vertiefungen die Planarisierungsschicht des Schutzmaterialbereichs vollständig entfernt wird, insbesondere dann, wenn die Planarisierungsschicht des Schutzmaterialbereichs elektrisch isolierend ist.

Bei einer anderen Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass alternativ oder zusätzlich direkt auf der ersten Metallisierungsschicht eine Antireflexschicht, insbesondere aus einem Titannitrid oder aus einem amorphen Silizium, ausgebildet und mitstrukturiert wird.

Dabei ist es möglich, dass die Antireflexschicht als eine zusätzliche Materialschicht auf der Schutzmaterialschicht ausgebildet wird.

Alternativ dazu ist es denkbar, dass die Schutzmaterialschicht oder ein Teil davon als Antireflexschicht oder als Teil davon ausgebildet wird, so dass keine zusätzliche Schicht aufgebracht werden muss.

Die erste Metallisierungsschicht wird vorzugsweise mit einer Schichtstärke im Bereich von etwa 0,5 μm bis etwa 3 μm und bevorzugt im Bereich von etwa 1 μm ausgebildet.

Besonders vorteilhaft ist es, wenn die erste Metallisierungsschicht und gegebenenfalls die Antireflexschicht insbesondere plasmachemisch über eine Lackmaske strukturiert werden.

Die zweite Metallisierungsschicht wird vorzugsweise mit einer Schichtstärke im Bereich von 1 μm bis etwa 30 μm und bevorzugt im Bereich von etwa 2,5 μm oder darüber ausgebildet.

Die erste Metallisierungsschicht und/oder die zweite Metallisierungsschicht können zum Beispiel durch Sputtern, Bedampfen, Galvanik und/oder mittels Autogalvanik ausgebildet werden.

Es bieten sich für die erste Metallisierungsschicht und/oder für die zweite Metallisierungsschicht und insbesondere für das erste Metallisierungsmaterial und/oder für das zweite Metallisierungsmaterial unterschiedliche Materialien oder Kombinationen von Materialien an. So kann es vorgesehen sein, dabei Aluminium, Kupfer, Aluminium-Kupfer oder AlCu, AlSiCu, AlCuSi, Wolfram, Nickel, Nickel-Phosphor oder NiP, Palladium, Gold, Molybdän, Silber, Zinn, dotiertes Polysilizium oder Gemische oder Verbindungen davon einzusetzen.

Bei einer alternativen Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass zusammen mit den zweiten Kontakten des zweiten Halbleiterschaltungsbereichs Logikbondpads für die externe Kontaktierung des ersten Halbleiterschaltungsbereichs in der gleichen Art und Weise ausgebildet werden, wie die zweiten Kontakte des zweiten Halbleiterschaltungsbereichs, aber ohne Kontakt zum Halbleitermaterialbereich oder zur zugrunde liegenden Halbleiterstruktur und direkt auf dem Zwischenoxid.

Von besonderem Vorteil ist es, wenn gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Verfahren als erster Halbleiterschaltungsbereich oder als Teil davon eine integrierte Halbleiterlogikschaltung ausgebildet wird.

Weiter bevorzugt wird, dass zusätzlich oder alternativ als zweiter Halbleiterschaltungsbereich oder als Teil davon eine integrierte Halbleiterleistungsschaltung ausgebildet wird.

Bei einer weiteren Alternative oder bei einer zusätzlichen Ausführungsform ist es vorgesehen, dass der Schutzmaterialbereich als eine oder mit einer Diffusionsstoppschicht ausgebildet wird, durch welche die Diffusion von Silizium von der ersten Metallisierungsschicht zur zweiten Metallisierungsschicht reduziert oder unterbunden wird.

Bei einer anderen Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass nach dem Schritt (D) und vor dem Schritt (E) der Schutzmaterialbereich oder der verbliebene Teil davon vollständig oder teilweise entfernt wird.

Diese und weitere Vorteile und Aspekte der vorliegenden Erfindung werden auch anhand der nachstehenden Bemerkungen weiter verdeutlicht:

Problematik

Die vorliegende Erfindung betrifft die Herstellung einer kostengünstigen Metallisierung von Leistungs-Bauelementen, insbesondere von Leistungsschaltern mit monolithisch integrierter Logik, so genannten Leistungs-ICs.

Leistungshalbleiterbauelemente mit DMOS-Leistungstransistoren und hochintegrierter Logik stellen besondere Anforderungen an die Metallisierung. Über den DMOS-Flächen muss die Metall-Schicht möglichst dick ausgeführt sein, um eine hohe Stromtragfähigkeit zu gewährleisten und den Anteil der Metallisierung am Gesamt-Einschaltwiderstand des Leistungsbauelements möglichst gering zu halten. Mit zunehmender Metallisierungsdicke verringern sich die Stromdichten in der Metallisierung, was sich positiv auf die Zuverlässigkeit des Bauelementes auswirkt. Hohe Stromdichten können einerseits direkt zu Elektromigrationseffekten führen und andererseits über eine Temperaturerhöhung die Degradation der Metallisierung beschleunigen.

Weiters wird bei Leistungs-Bauelementen häufig auf aktivem Gebiet, d. h. direkt über den elektrisch aktiven DMOS-Transistorzellen, gebondet. Dadurch wird die Fläche für zusätzliche Bondpads zur Kontaktierung des Leistungstransistors eingespart. Um sicherzustellen, dass bei der Bondung in den Schichten unter dem Bond keine Beschädigung auftritt – die Bondung stellt eine starke mechanische Belastung dieser Schichten dar – ist es ebenfalls günstig, die Metallisierung möglichst dick auszuführen. Die typische Dicke einer Leis tungsmetallisierung liegt deshalb zwischen 3.0 und 10 μm, wobei normalerweise AlSi, AlCu, AlSiCu und/oder Wolfram als Metalle verwendet werden. In neueren Entwicklungen wird auch Cu als Leistungsmetallisierung eingesetzt.

Bei modernen Leistungsschaltern werden auf ein und demselben Chip DMOS-Transistoren und eine komplexe Logik integriert. Um die benötigte Chipfläche möglichst gering zu halten, ist eine hohe Packungsdichte der Logikdevices wünschenswert. Die Packungsdichte wird aber im Wesentlichen durch die lateralen Strukturgrößen der Metallisierungsleitbahnen bestimmt. Ziel ist es, eine möglichst feine Strukturierung der Logikmetallisierung zu erreichen, um die Packungsdichte zu maximieren. Bei neuen Technologien tritt das Problem auf, dass die über dem Leistungs-DMOS notwendigen Metalldicken im Bereich der Logik nicht mehr in einfacher Weise mit der geforderten Feinheit strukturiert werden können.

Neben sehr fein strukturierten Verdrahtungsbahnen erfordert die hochintegrierte Logik auch vergleichsweise kleine Kontaktlochdimensionen. Kontaktlöcher stellen Öffnungen im Dielektrikum (Zwischenoxid) zwischen Silizium und Metallisierung dar, werden mit Metall aufgefüllt und haben die Funktion, den elektrischen Kontakt zwischen den Verdrahtungsbahnen und den Bauelementen im Silizium herzustellen. Das Auffüllen von solch kleinen Strukturen mit den gängigen Sputterprozessen kann bei großen Metallisierungsdicken zur Ausbildung von unerwünschten Topographiestufen sowie zu Hohlräumen in der Metallisierung über den Kontakten führen.

Die im Logikteil eines integrierten Leistungs-ICs geforderten kleinen Strukturgrößen der Verdrahtungsbahnen und Kontaktlöcher begrenzen somit die Metallisierungsdicken, die in der Logik verwendet werden können. Es stellt sich deshalb die Aufgabe, eine möglichst dicke Metallisierung über dem Leistungs-DMOS und eine verhältnismäßig dünne Logikmetallisierung kostengünstig zu kombinieren. Bei modernen Technologien wird beispielsweise eine Leistungsmetallisierungsdicke von 3,5 μm bei folgenden Logikdesignregeln gefordert: Metallbahnbreite 1,6 μm, Metallbahnabstand 1,6 μm und Kontaktlochgröße 1,2 μm. Bei einer Logikmetalldicke von ca. 1,0 μm sind diese Strukturgrößen mit den derzeit gängigen Prozessen ohne weiteres herstellbar.

Technischer Hintergrund und bisherige Bemühungen

Bisher wurden bei den integrierten Leistungstechnologien zur Lösung des im vorigen Abschnitt beschriebenen Problems folgende Lösungsansätze verfolgt:

i. Bei einer älteren Technologie wird nach der Kontaktlochstrukturierung eine 3,2 μm dicke AlSiCu-Schicht gesputtert und diese plasmachemisch mit Fotolack als Maske strukturiert. Anschließend folgen Passivierungs- und IMID-Prozessierung. Die Kontakt- und Metallisierungsstrukturen sind vergleichsweise groß ausgeführt, so dass diese einfache Herstellungsweise, die nur eine Metallisierungsebene beinhaltet, eingesetzt werden kann.
ii. Eine andere Technologie verwendet eine deutlich aufwändigere Zweilagenmetallisierung. Nach der Kontaktlochstrukturierung wird eine 1,0 μm dicke AlSiCu-Schicht gesputtert und wiederum plasmachemisch mit Fotolack als Maske strukturiert. Anschließend wird eine Oxid-Nitrid-Schichtfolge abgeschieden und bei der so genannten Via-Ätzung über den DMOS-Flächen und den Kontaktierpads wieder entfernt. Eine weitere, 2,5 μm dicke, AlSiCu-Schicht wird gesputtert und mit einer Fototechnik und einer nasschemischen Ätzung über den gesamten Logik-Flächen – abgesehen von den Flächen – abgesehen von den Kontaktierpads der Logik – wieder entfernt. Dadurch wird über dem DMOS-Leistungstransistor und in den Kontaktierpads eine Metallisierungsdicke von 3,5 μm erreicht, während in der Logik eine passivierte Verdrahtung mit vergleichsweise kleinen Strukturen hergestellt werden kann. Eine IMID-Prozessierung schließt den Metallisierungsprozess ab.
iii. Neueste Technologien setzen aus Gründen, die weiter unten näher erläutert werden, eine noch aufwändigere Prozessführung ein: Nach der Kontaktlochstrukturierung wird ein Metallschichtsystem bestehend aus einer 1,0 μm dicken AlSiCu und einer 25 nm dicken TiN-Antireflexschicht aufgesputtert. Die TiN-Schicht hat neben der Vermeidung von Anbelichtungen bei der nachfolgenden Fototechnik noch die Aufgabe, die Logik-Metallisierung in Bezug auf Elektro- und Stressmigration robuster zu machen. Nach der plasmachemischen Strukturierung dieses Schichtsystemes über eine Lackmaske werden ein High-Density-Plasma (HDP)-Oxid und ein TEOS-Cap-Layer als Intermetalldielektrikum abgeschieden. Das HDP-Oxid füllt dabei die engen Hohlräume zwischen den Metallbahnen und über den Kontakten auf, wobei an Metallbahnkanten nur sehr wenig Oxid abgeschieden wird, was die Verwendung eines zusätzlichen Caplayers erforderlich macht. Anschließend wird dieses Intermetalldielektrikum bei der Via-Ätzung über dem DMOS und den Kontaktierpads wieder entfernt. Aus fertigungstechnischen Gründen wird auch das sich auf der AlSiCu-Schicht befindende TiN abgeätzt. Eine weitere 2.5 μm dicke AlSiCu-Schicht wird aufgesputtert und standardmäßig nasschemisch strukturiert. Schließlich folgen die Passivierungs- und IMID-Prozesse.

Erfindungsgemäßes Vorgehen

Es ist eine Zielsetzung der vorliegenden Erfindung, ein Verfahren anzugeben, das die kostengünstige Herstellung der Leistungs- und Logik-Metallisierung heutiger und zukünftiger Leistungs-ICs erlaubt.

Diese Zielsetzung kann insbesondere durch ein Verfahren mit den im Folgenden beschriebenen Merkmalen erreicht werden:

• Die Abfolge der 1a bis 1h zeigt schematisch eine Form einer erfindungsgemäßen Prozessführung, und zwar am Beispiel eines Leistungsbauelementes mit integrierter Logik.

Die erfindungsgemäße Prozessführung ist aber prinzipiell bei jeder Leistungs-IC-Technologie einsetzbar. Leistungsteil und Logik sind stark schematisiert dargestellt. Nach den so genannten Front-End-Prozessen, bei denen die einzelnen Devices in das Silizium integriert werden, wird mit den gängigen Methoden eine Oxid-Schicht abgeschieden. In diese Zwischenoxidschicht (ZWOX) werden die Kontaktstrukturen geätzt. Anschließend wird eine relativ dünne, beispielsweise ca. 1.0 μm dicke Metall1-Schicht aufgesputtert (1a). Danach wird ein Material, das sehr gute planarisierende Eigenschaften besitzt aufgebracht (1b) und zum Beispiel rückgeätzt (1c). Wesentlich dabei ist, dass das planarisierende Material die auftretenden Topographien über den Kontakten auffüllt. Auf die planarisierende Oberfläche wird dann eine leitende Stoppschicht, beispielsweise TiN (1d), abgeschieden. Danach kann eine weitere, beliebig dicke Metallisierungslage aufgebracht (1e) werden. Diese kann nasschemisch über der gesamten Logik wieder entfernt werden (1f), wobei die Stoppschicht das darunter liegende Metal1 vor einem Ätzangriff in den frei geätzten Bereichen schützt.

Anschließend kann die Metal1-Schicht über eine Fototechnik plasmageätzt werden (1g). Die Herstellung der Metallisierung kann mit den üblichen Passivierungs- und IMID-Prozessen abgeschlossen werden (1h).

• Die Abfolge der 2a bis 2h zeigt eine weitere Variante der Prozessführung.
• Die Abfolge der 3a bis 3d zeigt schematisch wieder eine Form einer erfindungsgemäßen Prozessführung, und zwar wieder am Beispiel eines Leistungsbauelementes mit integrierter Logik.

Die erfindungsgemäße Prozessführung ist aber prinzipiell bei jeder Leistungs-IC-Technologie einsetzbar.

Leistungsteil und Logik sind stark schematisiert dargestellt. Nach den so genannten Front-End-Prozessen, bei denen die einzelnen Devices in das Silizium integriert werden, wird mit den gängigen Methoden eine Oxid-Schicht abgeschieden. In diese Zwischenoxidschicht (ZWOX) werden die Kontaktstrukturen geätzt.

Anschließend folgen wesentliche Verfahrensschritte: Es wird eine Schichtfolge abgeschieden, die aus einer relativ dünnen Metal1-, einer leitenden Zwischenschicht und einer weiteren, im allgemeinen relativ dicken Metallschicht (Power-Metal) besteht. Bei den beiden Metallschichten kann es sich beispielsweise um 1.0 bzw. 2.5 μm dicke, gesputterte AlSiCu-Schichten handeln. Die leitfähige Zwischenschicht kann beispielsweise aus gesputtertem Titan-Nitrid (TiN) bestehen.

In weiterer Folge wird mit einer ersten Fototechnik (FT Power-Metal), die auf eine darunter liegende strukturierte Ebene (beispielsweise auf die Kontaktlochebene) justiert wird, und einer ersten Ätzung das Power-Metal strukturiert. Es wird an allen den Stellen entfernt, an denen später die Logik-Verdrahtung entstehen soll, und verbleibt nur auf den Spannungsversorgungsbahnen (Logik), den DMOS-Flächen und auf den Bondpads. Hierbei ist entscheidend, dass die zwischen den beiden Metall-Lagen befindliche Schicht als Ätzstopp wirkt und das darunter liegende Metal1 nicht von der Powermetallätzung angegriffen wird. Im gezeigten Fall wird eine nasschemische Powermetallätzung eingesetzt. Prinzipiell kann dafür jedoch auch eine Plasmaätzung vorgesehen werden.

Anschließend wird der Lack über den verbliebenen Powermetallflächen entfernt. Es folgt eine zweite Fototechnik (FT Metall) und eine weitere, im allgemeinen plasmachemische Ätzung zur Strukturierung der Logik-Metallisierung. Bei der FT Metall kann die leitende Zwischenschicht als antireflective Coating (ARC) verwendet werden. Nach den üblichen Lack- und Polymerentfernungsschritten kann eine Passivierung abgeschieden werden. Die Strukturierung dieser kann durch eine weitere Fototechnik und Ätzung erfolgen. Schließlich wird im allgemeinen noch eine Fotoimidschicht aufgeschleudert und über eine einfache Belichtung und Entwicklung strukturiert. Die Passivierungsfototechnik kann eingespart werden, wenn das Fotoimid als Maske für die Strukturierung der Passivierung verwendet wird

Das Ergebnis der hier beschriebenen Prozessführung ist eine Struktur, die folgendermaßen gekennzeichnet ist:
Die Spannungsversorgungsbahnen und die DMOS- und Bondpadflächen bestehen aus einer Power-Metallisierung, die aus einer vergleichsweise dünnen Metal1-Lage, einer darüber liegenden leitenden Ätzstopp-Schicht und einer weiteren, vergleichswei se dicken Powermetallschicht besteht. Über dem Powermetall liegen Passivierung und Fotoimid, die auf den Bondpads geöffnet werden. In den Verdrahtungsgebieten der Logik befinden sich die aus Metal1 bestehenden Verdrahtungsbahnen. Über den Bahnen liegt die Ätzstopp-Schicht. Darüber folgen wiederum Passivierungs- und IMID-Schicht.

Vorteile der Erfindung

Das erfindungsgemäße Verfahren zeichnet sich durch folgende Vorteile aus:

a) Es sind keine aufwändigen und teuren CVD-Abscheidungen für ein Intermetalldielektrikum erforderlich. Auch kann die plasmachemische Via-Ätzung entfallen. Zudem entfallen die Lack- und Polymerentfernungsprozesse, die bei einer konventionellen Via-Ätzung erforderlich sind.
b) Dadurch, dass diese Prozessführung kein Intermetalldielektrikum benötigt, besteht kein Risiko mehr einer Deviceschädigung aufgrund von Plasmaschäden oder Emission von energiereichem Licht, wie dies bei typischen Plasma-CVD-Prozessen der Fall sein kann.
c) Aufgrund der Auffüllung bzw. Planarisierung der kritischen Metal1-Topographien über den Kontakten kann die Stoppschicht mit einer einheitlichen Dicke abgeschieden werden. Weiters treten keine Kanten mehr auf, an denen es zu Störungen der Stoppschicht kommen kann. Die Dichtheit der Stoppschicht bei der nasschemischen Powermetallätzung kann somit gewährleistet werden. Dadurch wird die Prozessführung IMD-Ratio machbar.
d) Werden Materialien zur Planarisierung der Postmetalltopographie verwendet, wie z. B. SOG, dann könnte dieses Verfah ren auch für Strukturbreiten im Submikrometerbereich eingesetzt werden. Materialien wie beispielsweise Spin-on-Glas (SOG) besitzen ausgezeichnete Gap-Fill- bzw. Planarisierungseigenschaften.
e) Die Prozessierung des aufgeschleuderten Spin-on-Glass (SOG) ist den gängigen Belackungsprozessen sehr ähnlich und kann einfach in die bestehende Fertigung integriert werden.

Das erfindungsgemäße Verfahren zeichnet sich des Weiteren ggf. auch durch folgende zusätzlichen Vorteile aus:

a') Verglichen mit der derzeitigen Prozessführung wird zwischen den Metall-1- und Powermetalllagen kein Intermetalldielektrikum (IMD) benötigt. Die aufwändigen und teuren CVD-Abscheidungen für das IMD entfallen.
b') Die Fototechnik Via und die entsprechende Via-Ätzung zur Strukturierung des IMD werden nicht mehr benötigt. Zudem entfallen die Lack- und Polymerentfernungsprozesse, die nach einer Via-Ätzung erforderlich sind.
c') Die Dicken von Metal1- und Powermetall können in einem weiten Bereich variiert werden. Um beispielsweise noch feinere Strukturen in der Logik zu ermöglichen, könnte die Metal1-Dicke reduziert und zum Ausgleich dafür die Powermetalldicke erhöht werden. Dadurch wäre eine ausreichende Gesamtdicke im DMOS und in den Pads gewährleistet.

Erfindungsgemäße Lösungsaspekte

Der vorliegenden Erfindung liegt unter anderem auch die Zielsetzung zugrunde, ein kostengünstiges Herstellungsverfahren für eine Metallisierung von Leistungsbauelementen anzugeben.

Der vorliegenden Erfindung liegt unter anderem ferner die Zielsetzung zugrunde, ein Herstellungsverfahren für eine Metallisierung von Leistungs-ICs anzugeben, das kein Intermetalldielektrikum beinhaltet.

Das erfindungsgemäße Verfahren weist unter anderem z. B. die folgenden Eigenschaften auf:

a. Im Leistungstransistor, den Kontaktierpads und/oder den Spannungsversorgungsbahnen befindet sich eine dicke Powermetallisierung, auf welcher problemlos gebondet werden kann und welche eine hohe Stromtragfähigkeit besitzt.
b. Es wird auf die Abscheidung und Strukturierung eines klassischen Intermetalldielektrikums wie beispielsweise CVD-Oxid oder CVD-Nitrid verzichtet.

Ein wesentlicher Aspekt liegt in Folgendem: Um auf das Intermetalldielektrikum verzichten zu können, ist es unerlässlich, dass die nasschemische Ätzung des Powermetalls sicher auf dem Schutzmaterialbereich, z. B. TiN, stoppt.

Durch das Auffüllen bzw. Einebnen der nach der Metal1-Abscheidung vorhandenen kritischen Topographien können Dünnstellen sowie Risse in der Ätzstoppschicht vermieden werden. Die darunter liegende Metall-1-Schicht wird somit bei der nasschemischen Powermetallätzung nicht mehr angegriffen.

Das erfindungsgemäße Verfahren weist ggf. unter anderem ferner die folgenden Eigenschaften auf:

c. Im Logikteil wird mindestens eine, verhältnismäßig dünne und fein strukturierbare Verdrahtungsebene integriert. Gegebenenfalls können in der Logik weitere Metallisierungsebenen aufgebaut und über so genannte Vias miteinander verbunden werden.
d. Für die Herstellung von Logikverdrahtung und Power-Metallisierung wird die konventionelle Strukturierungsreihenfolge umgekehrt. In der erfindungsgemäßen Prozessführung findet die Strukturierung der Powermetallebene vor der darunter liegenden Logikverdrahtungsebene statt. Dadurch kann das Intermetalldielektrikum und dessen Strukturierung eingespart werden. Das Intermetalldielektrikum hat in der konventionellen Prozessführung lediglich die Funktion, die Logik-Verdrahtungsebene vor einem Ätzangriff bei der (nasschemischen) Powermetallätzung zu schützen. Diese Aufgabe übernimmt in der erfindungsgemäßen Prozessführung eine leitende Schicht, die zwischen Metal1- und Powermetall abgeschieden wird.

Ein anderer wesentlicher Aspekt der Erfindung besteht gegebenenfalls darin, erstmals mit einer leitenden Ätzstoppschicht zwischen der Metal-1- (bzw. einer nachfolgenden Metallebene) und der Powermetallschicht die Strukturierung der Powermetall- und Metal-1-Ebene zu ermöglichen, ohne dass der Umweg über ein Intermetalldielektrikum erforderlich ist. Wesentlich bei der erfindungsgemäßen Prozessführung ist, dass die Strukturierung der Powermetallebene vor einer darunter liegenden Verdrahtungsebene (z. B. Metal-1) erfolgt.

Ausführungsformen

Die erfindungsgemäße Herstellung einer Power- und Logikmetallisierung kann prinzipiell bei allen integrierten Leistungstechnologien eingesetzt werden. Mögliche Ausführungsformen werden im Folgenden anhand einer modernen Leistungs-IC-Technologie erläutert.

Die Figurenfolgen 1a bis 1h und 2a bis 2h zeigen schematische Querschnitte durch die Metallisierung der Technologievariante einer modernen Leistungs-IC-Technologie. Das Bauteil kann im wesentlichen in zwei Bereiche gegliedert werden: Leistungstransistor (DMOS) und Logik. Beim DMOS kann es sich dabei, wie in den Abbildungen angedeutet, um einen Trench-DMOS oder um einen konventionellen planaren DMOS handeln. Im DMOS befindet sich eine 3,5 μm dicke Aluminiummetallisierung, die eine hohe Stromtragfähigkeit gewährleistet und auf die direkt über aktivem Gebiet gebondet werden kann. Der Logikteil wird mit einer 1,0 μm dicken Aluminium-Metallisierung verdrahtet, wobei die minimale Leitbahnbreite 1,6 μm und der minimale Abstand zwischen den Bahnen ebenfalls 1,6 μm betragen. Die Kontakte besitzen am Fußpunkt eine minimale Breite von 1,2 μm.

Eine mögliche Ausführungsform ist in der Figurenfolge 1a bis 1h gezeigt. Nach der Abscheidung des 1,0 μm dicken Metal1 wird ein planarisierendes Material, beispielsweise SOG, aufgebracht, das die Metal1-Topographien einebnet. Anschließend wird diese Schicht soweit rückgedünnt, dass die Lücken der Metal1-Topographie gefüllt bleiben. Danach wird die Stoppschicht z. B. TiN abgeschieden. Darauf wird dann in diesem Ausführungsbeispiel das dicke Powermetall gesputtert. Nun wird das Powermetall mittels Fototechnik und einer nasschemischen Ätzung mit Stopp auf TiN strukturiert (über der gesamten Logik entfernt). Danach wird Metal1 plasmachemisch strukturiert.

Eine weitere mögliche Ausführungsform ist in der Figurenfolge 2a bis 2h gezeigt. Nach der Abscheidung des 1,0 μm dicken Metal1 wird die Stoppschicht z. B. TiN aufgebracht. Darüber kommt das planarisierende Material, das z. B. SOG sein kann. Danach wird das SOG rückgedünnt. Darauf wird in diesem Aus führungsbeispiel das dicke Powermetall gesputtert. Nun wird das Powermetall mittels Fototechnik und einer nasschemischen Ätzung mit Stopp auf TiN strukturiert (über der gesamten Logik entfernt). Danach wird Metal1 plasmachemisch strukturiert.

Die erfindungsgemäße Herstellung einer Power- und Logik-Metallisierung kann prinzipiell bei allen integrierten Leistungstechnologien eingesetzt werden. Mögliche Ausführungsformen werden im Folgenden anhand einer modernen Leistungs-IC-Technologie erläutert.

3d zeigt einen schematischen Querschnitt durch die Metallisierung der Technologievariante einer modernen Leistungs-IC-Technologie. Das Bauteil kann im wesentlichen in zwei Bereiche gegliedert werden: Leistungstransistor (DMOS) und Logik. Beim DMOS kann es sich dabei, wie in 3d angedeutet, um einen Trench-DMOS oder um einen konventionellen planaren DMOS handeln. Im DMOS befindet sich eine insgesamt ca. 3.5 μm dicke Aluminium-Metallisierung, die eine hohe Stromtragfähigkeit gewährleistet und auf die direkt über aktivem Gebiet gebondet werden kann. Der Aufbau der DMOS- und Padmetallisierung ist charakteristisch für die erfindungsgemäße Prozessführung: Zwischen Metal1- und Powermetall liegt eine leitfähige Schicht, beispielsweise 20 – 300 nm TiN, die bei der Strukturierung des Powermetalls als Ätzstopp wirkt und das Metal1 von einem Ätzangriff schützt. Der Logik-Teil wird mit einer 1,0 μm dicken Aluminium-Metallisierung verdrahtet, wobei die minimale Leitbahnbreite 1,6 μm und der minimale Abstand zwischen den Bahnen ebenfalls 1,6 μm betragen. Die Ätzstoppschicht kann auch als Antireflex-Schicht bei der Metal1strukturierung eingesetzt werden. Im in 3d gezeigten Ausführungsbeispiel verbleibt die Stoppschicht über den Metal1-Bahnen, was sich im allgemeinen positiv auf die Elektro- und Stressmigrationsfestigkeit auswirkt. Es ist aber auch möglich, die Stoppschicht mit Hilfe einer nass- oder plasmachemischen Ätzung nach der Metal1-Strukturierung wieder zu entfernen. Die Herstellung der Metallisierung wird gegebenenfalls mit einer Passivierungs- und Fotoimidschicht abgeschlossen.

Um als Stoppschicht zwischen Powermetall und einer darunter liegenden Metall-Schicht geeignet zu sein, muss diese folgende Eigenschaften besitzen:
Die Schicht muss eine gewisse Leitfähigkeit aufweisen, da der Stromfluss zwischen Powermetall und dem darunter liegenden Metall nicht beeinträchtigt werden darf. Es werden jedoch keine hohen Anforderungen an die Leitfähigkeit gestellt, da die Stoppschicht vergleichsweise dünn ausgeführt werden kann. Simulationen zeigten, dass auch eine 200 nm dicke TiN-Schicht keinen merklichen Einfluss auf den Ron des DMOS-Leistungstransistors ausübt.

Die Schicht muss gegenüber der Powermetallätzung, die prinzipiell nass- oder plasmachemisch erfolgen kann, einen sicheren Ätzstopp darstellen, um Anätzungen in der darunter liegenden Metallschicht zu verhindern. Dies bedeutet, dass die Schicht keine merkliche Ätzrate bei der entsprechenden Powermetallätzung besitzen darf. Auch dürfen in der Schicht keine Pinholes vorhanden sein.

Die Schicht soll eine möglichst gute Haftung zu den darunter- und darüber liegenden Metall-Schichten sowie gegebenenfalls zur Passivierung und Fotoimid (für den Fall, dass keine Passivierung verwendet wird) besitzen.

Idealerweise eignet sich die Schicht als antireflective Coating für die Fototechnik zur Strukturierung der Verdrahtungsebene. Dies ist beispielsweise bei Titan-Nitrid gegeben.

Ferner ist es von Vorteil, wenn sich die auf den Verdrahtungsbahnen verbleibende Stoppschicht positiv auf die Elektromigrationsfestigkeit in den Metal1-Bahnen auswirkt. Auch diese Eigenschaft erfüllt Titan-Nitrid.

Günstigerweise besitzt die Stoppschicht einen ähnlichen thermischen Ausdehnungskoeffizienten wie die darunter liegende Metallschicht.

Bei der Stoppschicht kann es sich beispielsweise um Titan-Nitrid, Titan, Tantal, Tantal-Nitrid, Titan-Wolfram, dotiertes Poly-Silizium, dotiertes amorphes Silizium, Wolfram, oder Wolfram-Nitrid handeln. Idealerweise wird die Schicht mit Prozessen abgeschieden, die eine gute Konformität und Kantenbedeckung aufweisen, sowie zu einem dichten, pinholefreien Film führen. Besonders geeignet erscheinen deshalb CVD-Prozesse, da diese auch über Topographiestufen eine gute Konformität aufweisen. Aber auch andere Abscheideprozesse wie beispielsweise Sputtern oder galvanische Verfahren kommen in Frage.

In einer weiteren Ausführungsform kann die Stoppschicht vor der Strukturierung der Logikverdrahtungsebene in den Gebieten, in denen sich kein Powermetall mehr befindet, wieder entfernt werden. Dies hätte den Vorteil, dass bei der Strukturierung der entsprechenden Logikverdrahtung keine Rücksicht auf die Ätzbarkeit der Stoppschicht genommen werden muss. Es könnte deshalb beispielsweise auch eine Stoppschicht verwendet werden, die nicht mit der Metallätzung strukturierbar ist.

In einer verallgemeinerten Ausführungsform stellt die Powermetallschicht die n-te Metallebene und die darunter liegende Logik-Verdrahtungsebene die n-1-te Metallebene dar. Das erfindungsgemäße Verfahren ist deshalb beispielsweise auch bei Leistungs-IC-Technologien einsetzbar, die zwei fein strukturierte Logik-Metallisierungsebenen und eine Powermetallebene verwenden. Bei diesen Technologien könnte somit das Intermetalldielektrikum zwischen Metal2 und Powermetall eingespart werden.

Prinzipiell ist es auch denkbar, einen Ätzstopp bei der Powermetallätzung zu erreichen, indem für das Powermetall und die darunter liegende Metall-Schicht unterschiedliche Materialen verwendet werden. Es kann dann ein Powermetallätzprozess verwendet werden, der in natürlicher Weise ohne zusätzliche Hilfsschicht auf der darunter liegenden Metallschicht stoppt.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
1 beschreibt mittels eines Flussdiagramms eine Ausführungsform des erfindungsgemäßen Verfahrens.
1a–h sind schematische und geschnittene Seitenansichten, welche Zwischenstufen zeigen, die bei einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Ausbilden einer integrierten Halbleiterschaltungsanordnung erreicht werden.
2a–h sind schematische und geschnittene Seitenansichten, welche Zwischenstufen zeigen, die bei einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Ausbilden einer integrierten Halbleiterschaltungsanordnung erreicht werden.
3a–d sind schematische und geschnittene Seitenansichten, welche Zwischenstufen zeigen, die bei einer anderen vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Ausbilden einer integrierten Halbleiterschaltungsanordnung erreicht werden.
4 ist eine schematische und geschnittene Seitenansicht einer anderen Ausführungsform einer integrierten Halbleiterschaltungsanordnung.
Nachfolgend werden strukturell und/oder funktionell ähnliche oder äquivalente Elemente und Strukturen mit denselben Bezugszeichen bezeichnet. Nicht bei jedem Auftreten dieser Bezugszeichen wird eine entsprechende detaillierte Beschreibung wiederholt.
1 ist ein schematisches Flussdiagramm, welches einzelne Verfahrensschritte einer Ausführungsform der erfindungsgemäßen Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung in ihrer Abfolge demonstriert.
In einem ersten Schritt S1, A werden zunächst ein Halbleitermaterialbereich 20 oder eine grundlegende Halbleiterstruktur mit einem ersten Halbleiterschaltungsbereich 31 und einem zweiten Halbleiterschaltungsbereich 32 ausgebildet oder bereitgestellt. Nachfolgend wird dann in einem zweiten Schritt S2, B eine erste Metallisierungsschicht 50 auf der gegebenen Struktur ausgebildet. Dann wird in einem für die Erfindung maßgeblichen dritten Schritt S3, C ein Schutzmaterialbereich 60 mit einem oder mit mehreren elektrisch leitfähigen Materialien ausgebildet. Es folgt dann ein Prozessabschnitt D, bei welchem in einem ersten Teilschritt S4a eine zweite Materialschicht ausgebildet und dann in einem zweiten Teilschritt S4b strukturiert wird, wobei ein zweites Metallmaterial verwendet wird. Beim Strukturieren der zweiten Metallisierungsschicht 70 ist darauf zu achten, dass der Schutzmaterialbereich 60 nicht mit strukturiert wird. Die Strukturierung des Schutzmaterialbereichs 60 erfolgt gleichzeitig mit der Strukturierung der ersten Metallisierungsschicht 50 in einem nachfolgenden fünften Schritt S5, E.
Die Abfolge der 1a bis 1h erläutert detaillierter eine erste bevorzugte Ausführungsform des erfindungsgemäßen Verfahrens zum Ausbilden einer integrierten Halbleiterschaltungsanordnung. Bei diesem Verfahren ist maßgeblich, dass bei der Ausbildung des Schutzmaterialbereichs 60 zunächst eine planarisierende erste Schicht 62 und dann die eigentliche Schutzschicht 61 aufgebracht werden.
1a zeigt in einer geschnittenen Seitenansicht eine Struktur, wie sie als Zwischenstufe beim erfindungsgemäßen Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung gemäß dieser Ausführungsform erhalten wird. In einem Halbleitermaterialbereich 20 sind ein erster Halbleiterschaltungsbereich 31, hier zum Beispiel eine Logikschaltung, und ein zweiter Halbleiterschaltungsbereich 32, hier zum Beispiel eine Leistungsschaltung, ausgebildet und vorgesehen. Im Bereich der Oberfläche 20a oder im Oberflächenbereich 20a des Halbleitermaterialbereichs 20 sind erste und zweite Kontaktstellen 33 und 34 des ersten Halbleiterschaltungsbereichs 31 bzw. des zweiten Halbleiterschaltungsbe reichs 32 ausgebildet, die zur externen Kontaktierung oder zur Verschaltung über Leitungsbahnen miteinander ausgebildet und vorgesehen sind. Es schließt sich eine diese Struktur abdeckende und/oder teilweise einbettende Zwischenoxidschicht 40, ZWOX an, wobei die ersten und zweiten Kontaktstellen 33 bzw. 34 vom Zwischenoxid 40, ZWOX frei bleiben. Auf diese Struktur wird dann eine erste Metallisierungsschicht 50 aus einem ersten Metallmaterial 53, insbesondere in im Wesentlichen konformer Art und Weise ausgebildet. Dabei werden die Kontaktstrukturen 42 oder Ausnehmungen 42 oberhalb der ersten bzw. zweiten Kontaktstellen 33, 34 gefüllt. Diese Kontaktstrukturen, Ausnehmungen oder Vertiefungen 42 sind in der 1a oberhalb der ersten und zweiten Kontaktstellen 33 bzw. 34 als laterale Doppelpfeile angedeutet.
Im Übergang zur Zwischenstufe, die in 1b dargestellt ist, wird dann zur Erzeugung des erfindungsgemäß vorzusehenden Schutzmaterialbereichs 60 zunächst eine Planarisierungsschicht 62 mit einem planaren Oberflächenbereich 62a ausgebildet, wodurch die Oberflächentopografie der Struktur aus der 1a und insbesondere die dort ausgebildeten Vertiefungen und/oder Ausnehmungen oberhalb der ersten und zweiten Kontaktstellen 33 bzw. 34 mit dem Material der Planarisierungsschicht 62 gefüllt werden.
Im Übergang zu dem in 1c gezeigten Zwischenzustand wird dann die Planarisierungsschicht 62 ausgedünnt, wobei eine in ihrer Schichtstärke reduzierte Planarisierungsschicht 62' mit einer zurückgezogenen Oberfläche 62a' entsteht, dabei aber die Kontaktstrukturen, Ausnehmungen oder Vertiefungen 42, insbesondere oberhalb der ersten und zweiten Kontaktstellen 32 und 34 gefüllt bleiben. Auf diese Art und Weise zeigt die in 1c gezeigt Struktur eine gegenüber den vorangehenden Strukturen planarisierte Oberflächentopografie.
Im Übergang zu dem in 1d gezeigten Zwischenzustand wird dann auf der Struktur aus 1c eine Schutzmaterialschicht 61 mit einem zumindest teilweise planarem Oberflächenbereich 61a konform abgeschieden.
Im Übergang zu dem in 1e gezeigten Zwischenzustand wird dann eine zweite Metallisierungsschicht 70 mit einem zweiten Metallisierungsmaterial 73 auf der Oberfläche 61a der Struktur der 1d ausgebildet.
Die zweite Metallisierungsschicht 70 mit dem zweiten Metallmaterial 73 besitzt einen Oberflächenbereich 70a, 73a, welcher ebenfalls teilweise oder lokal planar ausgebildet ist.
Die Struktur aus der 1e wird im Übergang zum Zwischenzustand der 1f derart strukturiert, dass der in der 1f auf der linken Seite dargestellte zweite Halbleiterschaltungsbereich 32, nämlich hier die Leistungsschaltung bedeckt bleibt, während der in der 1f auf der rechten Bildseite dargestellte erste Halbleiterschaltungsbereich 31, nämlich hier die Logikschaltung von der zweiten Metallisierungsschicht 70 oder dem zweiten Metallmaterial 73 im Wesentlichen freigelegt wird.
Nicht dargestellt ist hier, dass so genannte Logikbondpads, die der externen Kontaktierung dienen können, vom zweiten Metallmaterial 73 bedeckt bleiben können. Es kommt ausschließlich darauf an, dass im Bereich des ersten Halbleiterschaltungsbereichs 31, also der Logikschaltung, die entsprechenden Kontaktstrukturen 42 oberhalb der Kontaktstellen 33 des ersten Halbleiterschaltungsbereichs 31 durch die zweite Metallisierungsschicht 70 und das zweite Metallmaterial 73 nicht verstärkt werden.
Im Übergang zu dem in 1g gezeigten Zwischenzustand wird dann die erste Metallisierungsschicht 50 aus dem ersten Metallmaterial 53 strukturiert, so dass aus diesem ersten Metallmaterial 53 gebildete erste Kontakte 51 sowie Verdrahtungsleitbahnen 55 im Bereich des ersten Halbleiterschaltungsbereichs 31, also der Logikschaltung entstehen, wie das in 1g dargestellt ist. Gleichzeitig mit der Strukturierung der ersten Metallisierungsschicht 50 im Bereich des ersten Halbleiterschaltungsbereichs 31 wird auch die Schutzmaterialschicht 61 derart mitstrukturiert, dass die Bereiche der ersten Kontakte 51 davon bedeckt bleiben.
Bei der Strukturierung der ersten Metallisierungsschicht 50 im Bereich des ersten Halbleiterschaltungsbereichs 31 bleibt das erste Metallmaterial 53 im Bereich des zweiten Halbleiterschaltungsbereichs 32 unangetastet, das bedeutet, dass es nicht mitstrukturiert wird.
Im Übergang zum Zwischenzustand, der in der 1h dargestellt ist, wird dann die Struktur der 1g im Bereich des ersten Halbleiterschaltungsbereichs 31 und teilweise auch im Bereich des zweiten Halbleiterschaltungsbereichs 32 in eine Passivierungsschicht und/oder in eine Imidschicht 90 eingebettet. Denkbar ist auch, das der zweite Halbleiterschaltungsbereich 32 vollständig eingebettet wird.
Maßgeblich bei der Ausführungsform, welche durch die 1a bis 1h dargestellt wird, ist, dass der Schutzmaterialbereich 60 dadurch gebildet wird, indem zunächst eine Planarisierungsschicht 62 aufgebracht und dann von einer Schutzmaterialschicht 61 abgedeckt wird.
Demgegenüber zeigt die Ausführungsform des erfindungsgemäßen Verfahrens gemäß der Figurenabfolge der 2a bis 2h das umgekehrte Vorgehen, so dass bei der Ausführungsform, die durch die 2a bis 2h beschrieben wird, der Schutzmaterialbereich 60 dadurch ausgebildet wird, dass zunächst auf der grundlegenden Struktur die Schutzmaterialschicht 61 und danach die Planarisierungsschicht 62 aufgebracht werden.
Ausgehend von der in 2a gezeigten Struktur, welche der Struktur entspricht, die in der 1a des zuvor beschriebenen Ausführungsbeispiels gezeigt ist, wird im Übergang zu dem in 2b gezeigten Zwischenzustand zunächst die Schutzmaterialschicht 61 des Schutzmaterialbereichs 60 idealerweise konform ausgebildet.
Im Übergang zu dem in 2c gezeigten Zwischenzustand wird dann zunächst die Planarisierungsmaterialschicht 62 ausgebildet, so dass Ausnehmungen und Vertiefungen 42, insbesondere oberhalb der ersten und zweiten Kontaktstellen 33 und 34 gefüllt werden, und dann im Übergang zu der in 2d gezeigten Zwischenstufe durch Rückätzen in eine reduzierte Planarisierungsmaterialschicht 62' mit rückgeführter Oberfläche 62a' umgewandelt, wobei jedoch die Ausnehmungen und Vertiefungen 42 der zuvor erhaltenen Struktur gefüllt bleiben, so dass sich eine planarisierte oder geglättete Oberflächentopografie bei der Struktur aus 2d ergibt.
Dann erfolgt wieder in analoger Weise zu der zuvor beschriebenen Ausführungsform das Aufbringen und Strukturieren der zweiten Metallisierungsschicht 70, wie das in den 2e und 2f gezeigt ist mit einem anschließenden Strukturieren der ersten Metallisierungsschicht 50 und der entsprechenden Passivierung, wie das in den 2g und 2h gezeigt ist. Die Abfolge der Prozesse der 2e bis 2h entspricht somit in etwa der Abfolge der Prozesse der 1e bis 2h der zuvor beschriebenen Ausführungsform.
Bei der Abfolge der 3a bis 3d wird gezeigt, dass gemäß der vorliegenden Erfindung ein Planarisieren nicht unbedingt erforderlich ist. Bei der Struktur, die in 3a dargestellt ist, ist auf die durchgehende erste Metallisierungsschicht 50 aus dem ersten Metallmaterial 53 direkt eine Schutzmaterialschicht 61 des Schutzmaterialbereichs 60 aufgebracht worden.
Anstelle einer nun aufzubringenden Planarisierungsschicht 62 wird nun direkt die zweite Metallisierungsschicht 70 aus dem zweiten Metallmaterial 73 ausgebildet und dann im Übergang zu der Zwischenstufe aus 3b derart strukturiert, dass sich oberhalb der zweiten Kontaktstellen 34 des zweiten Halbleiterschaltungsbereichs 32, also im Bereich der Leistungsschaltung, eine Verstärkung der Metallisierungsschichten ergibt und die erste Halbleiterschaltung 31 in ihrem Oberflächenbereich von der zweiten Metallisierungsschicht 70 befreit wird.
Nun erfolgt dann im Übergang zu der in 3c gezeigten Zwischenstufe die Strukturierung der ersten Metallisierungsschicht 50, und zwar wieder gemeinsam mit der darauf vorgesehenen Schutzmaterialschicht 61, so dass die dabei entstehenden ersten Kontakte 51 von der Schutzmaterialschicht 61 bedeckt bleiben, wobei dies auch für die entsprechend entstehenden Verdrahtungsleitbahnen 55 gilt.
Im Übergang zu der in 3d gezeigten Zwischenstufe erfolgt dann zunächst eine Passivierung durch konformes Ausbilden einer Passivierungsschicht 100 mit einer Oberfläche 100a, wobei der erste Halbleiterschaltungsbereich 31, der Übergang zum zweiten Halbleiterschaltungsbereich 32 sowie Teile des zweiten Halbleiterschaltungsbereichs 32 abgedeckt werden. Schließlich erfolgt das Einbetten in eine Imidschicht 90.
Denkbar ist auch ein Einbetten des gesamten zweiten Halbleiterschaltungsbereichs 32.
Weiter denkbar ist auch die Verwendung einer einzigen kombinierten leitenden und planarisierenden Schutzschicht 60, die nicht zurückgeätzt werden muss gemäß 4.

10: erfindungsgemäße Halbleiterschaltungsanordung
20: Halbleitermaterialbereich
20a: Oberflächenbereich
30: Halbleiterschaltung
31: erster Halbleiterschaltungsbereich, Logikschaltung
32: zweiter Halbleiterschaltungsbereich, Leistungsschal
: tung
33: erste Kontaktstelle
34: zweite Kontaktstelle
40: Zwischenoxidschicht
40a: Oberflächenbereich
42: Kontaktstruktur, Ausnehmung, Vertiefung
50: erste Metallisierungsschicht
50a: Oberflächenbereich
51: erster Kontakt
52: zweiter Kontakt
53: erstes Metallmaterial
55: Verdrahtungsleitbahn
60: Schutzmaterialbereich
61: Schutzmaterialschicht
61a: Oberflächenbereich
62: Planarisierungsmaterialschicht, Planarisierungs
: schicht
70: zweite Metallisierungsschicht
70a: Oberflächenbereich
70': strukturierte zweite Metallisierungsschicht
70a': Oberflächenbereich
73: zweites Metallmaterial
73a: Oberflächenbereich
73': strukturiertes zweites Metallmaterial
73a': Oberflächenbereich
90: Imidschicht, Passivierung
100: Passivierung
ZWOX: Zwischenoxidschicht

Claims

Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung, mit den Schritten: (A) Bereitstellen und/oder Ausbilden (S1) eines Halbleitermaterialbereichs (20) oder einer grundlegenden Halbleiterstruktur mit einem ersten Halbleiterschaltungsbereich (31) und mit einem zweiten Halbleiterschaltungsbereich (32), die im Halbleitermaterialbereich (20) ausgebildet sind bzw. werden und die mit einer Zwischenoxidschicht (ZWOX, 40) abgedeckt sind oder werden, wobei in der Zwischenoxidschicht (ZWOX, 40) Kontaktstrukturen (42), insbesondere Ausnehmungen (42), ausgebildet sind bzw. werden, die bis zu ersten und zweiten Kontaktstellen (33, 34) des ersten bzw. zweiten Halbleiterschaltungsbereichs (31, 32) reichen, (B) Ausbilden (S2) einer ersten Metallisierungsschicht (50) eines ersten Metallmaterials (53) derart, dass zumindest Kontaktstrukturen (42) oder Ausnehmungen (42) gefüllt, erste und zweite Kontaktstellen (33, 34) des ersten bzw. des zweiten Halbleiterschaltungsbereichs (31, 32) an die erste Metallisierungsschicht (50) oder an Teile davon mit ersten Kontakten (51) bzw. mit zweiten Kontakten (52) angeschlossen und insbesondere im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) Metallisierungsbereiche für Verdrahtungsleitbahnen (55) ausgebildet werden, (C) Ausbilden (S3) eines Schutzmaterialbereichs (60) mit oder aus einem oder mehreren elektrisch leitfähigen Materialien (61) derart, dass die zuvor erhaltene Struktur, insbesondere die erste Metallisierungsschicht (50) und insbesondere die ersten Kontakte (51) abgedeckt und/oder eingebettet werden, (D) Ausbilden (S4a) und Strukturieren (S4b) einer zweiten Metallisierungsschicht (70) eines zweiten Metallmaterials (73) derart, – dass die zuvor erhaltene Struktur, insbesondere die erste Metallisierungsschicht (50) im Bereich oder oberhalb des zweiten Halbleiterschaltungsbereichs (32) und insbesondere die zweiten Kontakte (52) davon derart – mit dem Schutzmaterialbereich (60) dazwischen – mit der zweiten Metallisierungsschicht (70) abgedeckt und/oder eingebettet werden, dass die zweiten Kontakte (52) des zweiten Halbleiterschaltungsbereichs (32) bedeckt und dadurch verstärkt werden, und – dass die zuvor erhaltene Struktur, insbesondere die erste Metallisierungsschicht (50) im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) und insbesondere die ersten Kontakte (51) mit dem Schutzmaterialbereich (60) zu oberst von der zweiten Metallisierungsschicht (70) frei bleiben oder befreit werden, – wobei das Strukturieren (S4b) der zweiten Metallisierungsschicht (70) insbesondere im Wesentlichen ohne ein Strukturieren des Schutzmaterialbereichs (60) erfolgt und – wobei beim Strukturieren (S4b) der zweiten Metallisierungsschicht (70) der Schutzmaterialbereich (60) zum Schutz der darunter liegenden Struktur verwendet wird, insbesondere zum Schutz der ersten Metallisierungsschicht (50) und insbesondere der ersten und/oder zweiten Kontakte (51, 52) davon, (E) Strukturieren (S5) der ersten Metallisierungsschicht (50) des ersten Metallmaterials (53) und gegebenenfalls insbesondere des Schutzmaterialbereichs (60) im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) derart, dass im Bereich oder oberhalb des ersten Halblei terschaltungsbereichs (31) zumindest Kontaktstrukturen (42) oder Ausnehmungen (42) gefüllt, erste Kontaktstellen (33) des ersten Halbleiterschaltungsbereichs (31) an die erste Metallisierungsschicht (50) oder an Teile davon mit den ersten Kontakten (51) angeschlossen und insbesondere im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) Verdrahtungsleitbahnen (55) ausgebildet werden.
Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung, mit den Schritten: (A) Bereitstellen und/oder Ausbilden (S1) eines Halbleitermaterialbereichs (20) oder einer grundlegenden Halbleiterstruktur mit einem ersten Halbleiterschaltungsbereich (31) und mit einem zweiten Halbleiterschaltungsbereich (32), die im Halbleitermaterialbereich (20) ausgebildet sind bzw. werden und die mit einer Zwischenoxidschicht (ZWOX, 40) abgedeckt sind oder werden, wobei in der Zwischenoxidschicht (ZWOX, 40) Kontaktstrukturen (42), insbesondere Ausnehmungen (42), ausgebildet sind bzw. werden, die bis zu ersten und zweiten Kontaktstellen (33, 34) des ersten bzw. zweiten Halbleiterschaltungsbereichs (31, 32) reichen, (Z) Ausbilden und Strukturieren einer Zwischenverbindungsschicht oder Plugschicht aus einem oder mit einem Zwischenverbindungsmaterial oder Plugmaterial derart, dass zumindest Kontaktstrukturen (42) oder Ausnehmungen (42) gefüllt und erste und zweite Kontaktstellen (33, 34) des ersten bzw. des zweiten Halbleiterschaltungsbereichs (31, 32) an die Zwischenverbindungsschicht oder Plugschicht oder an Teile davon mit Zwischenverbindungselementen oder Plugs ausgebildet und angeschlossen werden, (B) Ausbilden (S2) einer ersten Metallisierungsschicht (50) eines ersten Metallmaterials (53) derart, dass zumindest die Zwischenverbindungselemente oder Plugs sowie die ersten und zweiten Kontaktstellen (33, 34) des ersten bzw. des zweiten Halbleiterschaltungsbereichs (31, 32) über die Zwischenverbindungselemente oder Plugs an die erste Metallisierungsschicht (50) oder an Teile davon mit ersten Kontakten (51) bzw. mit zweiten Kontakten (52) angeschlossen und insbesondere im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) Metallisierungsbereiche für Verdrahtungsleitbahnen (55) ausgebildet werden, (C) Ausbilden (S3) eines Schutzmaterialbereichs (60) mit oder aus einem oder mehreren elektrisch leitfähigen Materialien (61) derart, dass die zuvor erhaltene Struktur, insbesondere die erste Metallisierungsschicht (50) und insbesondere die ersten Kontakte (51) abgedeckt und/oder eingebettet werden, (D) Ausbilden (S4a) und Strukturieren (S4b) einer zweiten Metallisierungsschicht (70) eines zweiten Metallmaterials (73) derart, – dass die zuvor erhaltene Struktur, insbesondere die erste Metallisierungsschicht (50) im Bereich oder oberhalb des zweiten Halbleiterschaltungsbereichs (32) und insbesondere die zweiten Kontakte (52) davon derart – mit dem Schutzmaterialbereich (60) dazwischen – mit der zweiten Metallisierungsschicht (70) abgedeckt und/oder eingebettet werden, dass die zweiten Kontakte (52) des zweiten Halbleiterschaltungsbereichs (32) bedeckt und dadurch verstärkt werden, und – dass die zuvor erhaltene Struktur, insbesondere die erste Metallisierungsschicht (50) im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) und insbesondere die ersten Kontakte (51) mit dem Schutzmaterialbereich (60) zu oberst von der zweiten Metallisierungsschicht (70) frei bleiben oder befreit werden, – wobei das Strukturieren (S4b) der zweiten Metallisierungsschicht (70) insbesondere im Wesentlichen ohne ein Strukturieren des Schutzmaterialbereichs (60) erfolgt und – wobei beim Strukturieren (S4b) der zweiten Metallisierungsschicht (70) der Schutzmaterialbereich (60) zum Schutz der darunter liegenden Struktur verwendet wird, insbesondere zum Schutz der ersten Metallisierungsschicht (50) und insbesondere der ersten und/oder zweiten Kontakte (51, 52) davon, (E) Strukturieren (S5) der ersten Metallisierungsschicht (50) des ersten Metallmaterials (53) und gegebenenfalls insbesondere des Schutzmaterialbereichs (60) im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) derart, dass im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) zumindest Kontaktstrukturen (42) oder Ausnehmungen (42) gefüllt, erste Kontaktstellen (33) des ersten Halbleiterschaltungsbereichs (31) an die erste Metallisierungsschicht (50) oder an Teile davon mit den ersten Kontakten (51) angeschlossen und insbesondere im Bereich oder oberhalb des ersten Halbleiterschaltungsbereichs (31) Verdrahtungsleitbahnen (55) ausgebildet werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als oder im Zwischenverbindungsmaterial oder Plugmaterial der Zwischenverbindungsschicht oder Plugschicht Wolfram und/oder Polysilizium verwendet werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass beim Schritt (C) eine teilweise oder vollständige Planarisierung der erhaltenen Struktur erfolgt.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Schutzmaterialbereich (60) aus zwei oder mehr aufeinander folgenden Materialschichten (61, 62) ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass beim Schritt (C) (F) zunächst eine Schutzmaterialschicht (61) des Schutzmaterialbereichs (60) ausgebildet wird und (G) dann eine Planarisierungsschicht (62) des Schutzmaterialbereichs (60) derart ausgebildet wird, dass die Oberflächentopographie der erhaltenen Struktur planarisiert wird oder ist, insbesondere durch Füllen von Vertiefungen und/oder von Ausnehmungen der erhaltenen Struktur.
Verfahren nach einem der vorangehenden Ansprüche 1 bis 6, dadurch gekennzeichnet, dass beim Schritt (C) (G) zunächst eine Planarisierungsschicht (62) des Schutzmaterialbereichs (60) derart ausgebildet wird, dass die Oberflächentopographie der erhaltenen Struktur planarisiert wird oder ist, insbesondere durch Füllen von Vertiefungen und/oder von Ausnehmungen der erhaltenen Struktur, und (F) dann eine Schutzmaterialschicht (61) des Schutzmaterialbereichs (60) ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass beim Schritt (G) – zunächst die Planarisierungsschicht (62) des Schutzmaterialbereichs (60) mit einer ersten Schichtstärke (s1) derart ausgebildet wird, dass dadurch Vertiefungen und/oder Ausnehmungen der erhaltenen Struktur gefüllt werden, und – dann die Planarisierungsschicht (62) des Schutzmaterialbereichs (60) von der ersten Schichtstärke (s1) derart auf eine reduzierte zweite Schichtstärke (s2) reduziert wird, insbesondere durch Rückätzen oder Rückdünnen und/oder auf eine Schichtstärke im Bereich von etwa 0,5 μm bis zu etwa 3 μm, dass die Oberflächentopographie der erhaltenen Struktur planarisiert wird oder ist, insbesondere indem Vertiefungen und/oder Ausnehmungen der erhaltenen Struktur gefüllt bleiben.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Planarisierungsschicht (62) des Schutzmaterialbereichs (60) mit oder aus einem elektrisch leitfähigen Material gebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Planarisierungsschicht (62) des Schutzmaterialbereichs (60) mit oder aus einem elektrisch isolierenden Material gebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Planarisierungsschicht (62) des Schutzmaterialbereichs (60) mit oder aus einem Material gebildet wird, wel ches gegen Ätzvorgänge inert ist, insbesondere gegen Ätzvorgänge bezüglich der zweiten Metallisierungsschicht (70).
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass außerhalb der gefüllten Ausnehmungen oder Vertiefungen die Planarisierungsschicht (62) des Schutzmaterialbereichs (60) vollständig entfernt wird, insbesondere dann, wenn die Planarisierungsschicht (62) des Schutzmaterialbereichs (60) elektrisch isolierend ist.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass direkt auf der ersten Metallisierungsschicht (50) eine Antireflexschicht, insbesondere aus einem Titannitrid (TiN) oder aus einem amorphen Silizium, ausgebildet und mitstrukturiert wird.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Antireflexschicht als eine zusätzliche Materialschicht auf der Schutzmaterialschicht (61) ausgebildet wird.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Schutzmaterialschicht (61) oder ein Teil davon als Antireflexschicht oder als Teil davon ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallisierungsschicht (50) mit einer Schichtstärke im Bereich von etwa 0,5 μm bis etwa 3 μm und bevorzugt im Bereich von etwa 1 μm ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallisierungsschicht (50) und gegebenenfalls die Antireflexschicht plasmachemisch über eine Lackmaske strukturiert werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Metallisierungsschicht (70) mit einer Schichtstärke im Bereich von etwa 1 μm bis etwa 30 μm und bevorzugt im Bereich von etwa 2,5 μm oder darüber ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallisierungsschicht (50) und/oder die zweite Metallisierungsschicht (70) durch Sputtern, Bedampfen, Galvanik und/oder Autogalvanik ausgebildet werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als erstes Metallisierungsmaterial (53) und/oder als zweites Metallisierungsmaterial (73) Aluminium, Kupfer, Aluminium-Kupfer oder AlCu, AlCuSi, AlSiCu, Wolfram, Nickel, Nickel-Phosphor oder NiP, Palladium, Gold, Molybdän, Silber, Zinn, dotiertes Polysilizium oder Gemische oder Verbindungen davon verwendet werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zusammen mit den zweiten Kontakten (52) des zweiten Halbleiterschaltungsbereichs (32) Logikbondpads für die externe Kontaktierung des ersten Halbleiterschaltungsbereichs (31) in der gleichen Art und Weise wie die zweiten Kontakte (52) des zweiten Halbleiterschaltungsbereichs (32) ausgebildet werden, aber ohne Kontakt zum Halbleitermaterialbereich (20) oder zur zugrunde liegenden Halbleiterstruktur und direkt auf dem Zwischenoxid (ZWOX).
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als erster Halbleiterschaltungsbereich (31) oder als Teil davon eine integrierte Halbleiterlogikschaltung ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als zweiter Halbeiterschaltungsbereich (32) oder als Teil davon eine integrierte Halbleiterleistungsschaltung ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Schutzmaterialbereich (60) als eine oder mit einer Diffusionsstoppschicht ausgebildet wird, durch welche die Diffusion von Silizium von der ersten Metallisierungsschicht (50) zur zweiten Metallisierungsschicht (70) reduziert oder unterbunden wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Schritt (D) und vor dem Schritt (E) der Schutzmaterialbereich oder der verbliebene Teil davon vollständig oder teilweise entfernt wird.