DE102004028709B4

DE102004028709B4 - Vertikaldoppelkanal-Silicon-on-Insulator-Transistor und Verfahren zu seiner Herstellung

Info

Publication number: DE102004028709B4
Application number: DE102004028709A
Authority: DE
Inventors: Ji-Young Yongin Kim; Jin-Jun Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-07-24
Filing date: 2004-06-14
Publication date: 2007-10-18
Anticipated expiration: 2024-06-15
Also published as: CN100524828C; TWI251342B; DE102004028709A1; GB2404283A; US20060027869A1; TW200505020A; FR2858114B1; FR2858114A1; CN1577888A; US7262462B2; GB2404283B; GB0413239D0

Abstract

Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET), umfassend:
ein Paar aus zwei vertikalen Halbleiterschichten (121a, 121b), die mit einem Paar paralleler flacher Grabenisolierschichten (112) auf einem Substrat (110) in Kontakt stehen;
eine Source-, eine Drain- und eine Kanalregion auf beiden vertikalen Halbleiterschichten (121a, 121b), wobei entsprechende Regionen auf den beiden vertikalen Halbleiterschichten (121a, 121b) einander gegenüber liegend angeordnet sind;
ein Gate-Oxid auf der Kanalregion auf beiden vertikalen Halbleiterschichten (121a, 121b) und
eine Gate-Elektrode (118), eine Source-Elektrode (124a) und eine Drain-Elektrode (124b), welche die jeweiligen Regionen auf den beiden vertikalen Halbleiterschichten (121a, 121b) elektrisch verbinden.

Description

1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) und ein Verfahren zu seiner Herstellung. Genauer betrifft die vorliegende Erfindung einen Vertikaldoppelkanal-Silicon-on-Insulator-[Silizium-auf-Isolator-] MOSFET und ein Verfahren zu seiner Herstellung.
2. Beschreibung des einschlägigen Standes der Technik
Seit einigen Jahren werden Vorrichtungen, die auf Silicon-on-Insulator-(SOI-) Substraten hergestellt werden, in vielen Anwendungsbereichen verwendet. Wenn die Vorrichtungen auf SOI-Substraten hergestellt werden, wird das Auftreten von Junction-Leckströmen und parasitären Junction-Kapazitäten reduziert. Ein geringer Junction-Leckstrom resultiert in einer geringen Verlustleistung und infolgedessen einer relativ langen Standzeit der Gleichstromversorgung. Eine geringe parasitäre Verbindungskapazität erleichtert das Erreichen einer hohen Schnelligkeit der Vorrichtung.
1 zeigt den Aufbau einer herkömmlichen komplementären Längskanal-SOI-MOSFET-Vorrichtung.
Wie in 1 dargestellt, schließen ein N-Kanal-Transistor 12 und ein P-Kanal-Transistor 14 eine vergrabene Oxidschicht 20 und eine Einkristallschicht 22 ein, die auf einem Substrat 18 ausgebildet ist. Ein Stapel 16 schließt das Substrat 18, die vergrabene Oxidschicht 20 und die Einkristall-Siliziumschicht 22 ein. Ein herkömmliches Separation by Implantation of Oxygen-[Trennung durch Sauerstoffimplantation](SIMOX-) Verfahren kann angewendet werden, um die vergrabene Oxidschicht zu bilden. Bei die ser Vorrichtungsstruktur werden durch oxidgefüllte Gräben isolierte Inseln 28 gebildet. Das Bezugszeichen 36 zeigt die Grenze zwischen der vergrabenen Oxidschicht 20 und den isolierten Inseln 28 an. Die Vorrichtung enthält ferner Transistor-Source- und Drain-Regionen 52 bzw. 54. Leicht dotierte Regionen 48 umgeben die Source- und Drain-Regionen 52 bzw. 54. Ein Transistorgate 38 ist auf einem mittleren Abschnitt der isolierten Insel 28 ausgebildet. Das Transistorgate 48 schließt eine Oxidschicht auf der oberen Oberfläche bzw. Oberseite der Insel 28 und eine gemusterte Polysiliziumschicht ein. Ein Body-Kontakt 56 des Transistors ist in Kontakt mit der Source-Region 52 ausgebildet. Elektrische Kontakte 58 sind auf der gemusterten Polysiliziumschicht des Transistorgates 38 und den Source- und Drain-Regionen 52 und 54 hergestellt.
Ein Merkmal dieses Vorrichtungsaufbaus besteht darin, daß er keinen Waferbonding-Bearbeitungsschritt erfordert. Längskanal-SOI-Transistoren, beispielsweise der in 1 dargestellte, sind jedoch planare Vorrichtungs, die eine große Transistorfläche auf der Substratoberfläche brauchen, um die Betriebsgrößen der Vorrichtung zu verbessern, beispielsweise den „Einschalt"-Strom. Somit stellen Vertikalkanal-SOI-Vorrichtungsstrukturen, die eine bessere Leistung vorsehen, ohne zusätzlichen Platz auf der Waferoberfläche zu benötigen, eine vielversprechende Alternative dar. Ein herkömmlicher vertikaler SOI-Transistor kann jedoch komplizierte Bearbeitungsschritte erfordern, beispielsweise ein Flip-Waferbonden, nachdem ein Teil der Vorrichtungsstruktur auf einem ersten Wafer ausgebildet wurde.
2 zeigt die Struktur bzw. den Aufbau einer herkömmlichen Vertikalkanal-SOI-MOSFET-Vorrichtung gemäß der DE 691 22 043 T2 .
2 zeigt, daß der Aufbau der herkömmlichen Vertikalkanal-SOI-MOSFET-Vorrichtung eine Source-Region 19, eine Kanal-Region 11a und eine Drain-Region 26 einschließt. Der Vorrichtungsaufbau schließt ferner eine Polysilizium-Drain-Elektrode 15 und Source-Elektroden 24 ein. Eine Nut 20 wird durch die Source-Region 19 und die Kanal-Region 11a ausgebildet, und eine Gate-Oxidschicht 21 wird anschließend auf dem Boden und den Seitenwänden der Nut 20 ausgebildet. Die Nut 20 wird anschlie ßend mit Polysilizium-Gate-Elektrode 22 gefüllt. Die aktive Fläche der Vorrichtung wird an den Seiten- und dem Bodenteil mit einem Isolierfilm 16 beschichtet. Ein Isolierfilm 23 wird auf der Oberfläche der Vorrichtung ausgebildet, und ein Polygate-Verdrahtungsfilm 25 wird auf der Gate-Elektrode 22 ausgebildet. Ein Polysiliziumfilm 17 ist für ein Flip-Waferbonden vorgesehen. Die Schichten 26, 15, 16 und 17 werden auf der Oberfläche eines ersten Wafers ausgebildet (nicht gezeigt), bevor die teilweise fertiggestellte Vorrichtungsstruktur an der Oberfläche des ersten Wafers durch Flip-Waferbonden auf einen zweiten Wafer 18 übertragen wird, gefolgt von Ätzen oder Polieren des ersten Wafers bis zur Freilegung des Isolierfilms. Die Weiterbearbeitung der Vorrichtung wird durchgeführt, wenn die teilweise Fertigstellung der Vorrichtungsstruktur auf dem ersten Wafer abgeschlossen ist.
Das Bearbeiten der Vorrichtungsstruktur, die in 2 dargestellt ist, erfordert komplizierte Bearbeitungsschritte und einen teuren Flip-Waferbondschritt. Die Oberfläche des Substrats 18, die von dem Transistor eingenommen wird, ist groß. Somit eignet sich die herkömmliche Vertikalkanal-SOI-Vorrichtungsstruktur von 2 nicht für hoch integrierte Vorrichtungen.
ZUSAMMENFASSUNG DER ERFINDUNG
In dem Bemühen, zumindest einen Teil der oben genannten Probleme zu lösen, besteht die Aufgabe vorliegenden Erfindung in der Bereitstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) sowie in der Bereitstellung von Verfahren zur Herstellung des Vertikaldoppelkanal-Silicon-on-Insulator-Transistors.
Gemäß einer Ausführungsform der vorliegenden Erfindung schließt ein Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) folgendes ein: ein Paar aus zwei vertikalen Halbleiterschichten, die mit einem Paar paralleler flacher Grabenisolierschichten auf einem Substrat in Kontakt stehen, eine Source-, eine Drain- und eine Kanal-Region auf jeder der beiden vertikalen Halbleiterschichten, wobei entspre chende Regionen auf dem Paar aus vertikalen Halbleiterschichten einander gegenüberliegend angeordnet sind, ein Gate-Oxid auf der Kanalregion jeder der beiden vertikalen Halbleiterschichten und eine Gate-Elektrode, ein Source-Elektrode und eine Drain-Elektrode, die die jeweiligen Regionen des Paars aus vertikalen Halbleiterschichten elektrisch verbinden. Gemäß einem Merkmal der vorliegenden Erfindung kann der Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) dieser Ausführungsform ferner einen Bodenkanal mit einer höheren Schwellenwertspannung als die Schwellenwertspannung der Kanal-Region auf jeder der beiden vertikalen Halbleiterschichten aufweisen, der auf dem Substrat ausgebildet ist. Gemäß einem weiteren Merkmal der vorliegenden Erfindung kann der Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) dieser Ausführungsform ferner eine Isolierschicht auf dem Paar aus parallelen flachen Grabenisolierschichten, auf dem Substrat zwischen dem Paar aus zwei vertikalen Halbleiterschichten und zwischen mittleren Abschnitten des Paars aus zwei vertikalen Halbleiterschichten auf beiden Seiten der Gate-Elektrode aufweisen. Gemäß einer weiteren Ausführungsform der Erfindung kann der Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) einer vom planen Typ sein. Gemäß einem noch weiteren Merkmal der vorliegenden Erfindung kann in dem Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) die Gate-Elektrode entweder aus Wolframsilizid oder Wolfram gebildet sein, und die Source/Drain-Elektrode kann entweder aus dotiertem Polysilizium oder Wolfram gebildet sein. Gemäß einem Merkmal der vorliegenden Erfindung beträgt in dem Doppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) die Tiefe des Paars aus zwei vertikalen Halbleiterschichten ungefähr 2/3 der Tiefe des Paars aus parallelen flachen Grabenisolierschichten.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung schließt ein Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) folgendes ein: ein Substrat mit einer aktiven Region, ein Paar aus parallelen flachen Grabenisolier-(STI-) Regionen auf dem Substrat, die sich in Längsrichtung erstrecken, ein Paar aus vertikalen Source/Drain-Regionen mit einer Transistorkanalregion zwischen den Source/Drain-Regionen in der aktiven Region des Substrats, die zu dem Paar aus verti kalen flachen Grabenisolierregionen benachbart sind bzw. daran angrenzen und sich in Längsrichtung erstrecken, einen Bodenkanal mit einer höheren Schwellenwertspannung als die Schwellenwertspannung des Transistorkanals, der auf dem Substrat ausgebildet ist und mit jeder der beiden vertikalen Source/Drain-Regionen in Kontakt steht, eine erste Oxidschicht, die auf und über dem Paar aus vertikalen flachen Grabenisolierregionen ausgebildet ist, eine Source/Drain-Elektrode, die innerhalb der ersten Oxidschicht ausgebildet ist, wobei die Source/Drain-Elektrode auf dem Paar aus vertikalen Source/Drain-Regionen ausgebildet ist, eine Gate-Oxidschicht, die zwischen dem Paar aus vertikalen Source/Drain-Regionen auf dem Bodenkanal ausgebildet ist, die Gate-Oxidschicht, die in horizontaler Richtung im Mittelabschnitt des Substrats ausgebildet ist, und eine Gate-Elektrode, die auf dem Paar aus flachen Grabensisolierregionen und der Gate-Oxidschicht ausgebildet ist.
Die Vorrichtung kann ferner eine Gate-Maske einschließen, die auf der Gate-Elektrode ausgebildet ist. Die Vorrichtung kann ferner eine zweite Oxidschicht einschließen, die auf dem Bodenkanal und zwischen dem Paar aus vertikalen Source/Drain-Regionen angrenzend an die Gate-Elektrode ausgebildet ist. Die Vorrichtung kann ferner einen Seitenwand-Spacer einschließen, der auf der Oberseite der vertikalen Source/Drain-Regionen ausgebildet ist. Vorzugsweise handelt es sich bei der Gate-Maske um eine Siliziumnitridschicht.
Vorzugsweise weist das Paar aus vertikalen flachen Grabenisolierregionen eine Tiefe von etwa 300 nm (3000 Å) auf, und die vertikalen Source/Drain-Regionen weisen eine Tiefe von etwa 200 nm (2000 Å) auf.
Gemäß einer noch weiteren Ausführungsform der vorliegenden Erfindung schließt ein Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) folgendes ein: Ausbilden eines Paars aus flachen Grabenisolier-(STI-) Regionen in einer aktiven Region eines Substrats, so daß die Oberseite der flachen Grabenisolierregionen über die Oberseite des Substrats vorsteht, das Durchführen eines ersten Ionenimplantationsverfahrens auf der aktiven Region des Substrats, um ein Paar aus vertikalen Transistorkanälen und einen Bodenkanal auszubilden, wobei das Paar aus vertikalen Transistorkanälen und der Bodenkanal sich in Längsrichtung erstrecken, Ausbilden von Seitenwand-Spacern auf der aktiven Region des Substrats über dem Paar aus vertikalen Transistorkanälen und angrenzend an den vorstehenden Abschnitt des Paars aus flachen Grabenisolierregionen, Ätzen der aktiven Region des Substrats unter Verwendung der Seitenwand-Spacer als Maske, um das Paar aus vertikalen Transistorkanälen und den Bodenkanal freizulegen, wobei das Paar aus vertikalen Transistorkanälen und der Bodenkanal einen Graben definieren, Durchführen eines zweiten Ionenimplantationsverfahrens auf dem freigelegten Bodenkanal, Ausbilden einer Gate-Oxidschicht zwischen dem Paar aus vertikalen Transistorkanälen auf dem Bodenkanal in horizontaler Richtung im Mittelabschnitt des Substrats, Ausbilden einer Gate-Elektrode auf der Gate-Oxidschicht, den Seitenwand-Spacern und der Oberseite des Paars aus vertikalen flachen Grabenisolierregionen, Durchführen eines dritten Ionenimplantationsverfahrens auf dem freigelegten Paar aus vertikalen Transistorkanälen, um ein Paar vertikaler Source/Drain-Regionen zu bilden, Abscheiden einer Oxidschicht auf dem Bodenkanal, den Seitenwand-Spacern und der Oberfläche der flachen Grabenisolierregionen, so daß sie Oxidschicht an die Gate-Oxidschicht und die Gate-Elektrode angrenzt, wobei die Oxidschicht den Graben füllt, Ätzen der Oxidschicht, um den oberen Abschnitt des Paars aus vertikalen Source/Drain-Regionen freizulegen, und Ausbilden einer Source/Drain-Kontaktelektrode am Bodenkanal und zwischen dem Paar aus vertikalen Source/Drain-Regionen, so daß die Oberseite der Source/Drain-Kontaktelektrode mit der Oberseite der Gate-Maske bündig ist.
Gemäß dieser ersten Ausführungsform des Herstellungsverfahrens kann es sich bei dem ersten Ionenimplantationsverfahren um eine niedrig dosierte Implantation handeln, die in einem Implantationswinkel von 0° durchgeführt wird. Bei dem zweiten Ionenimplantationsverfahren kann es sich um eine hoch dosierte Implantation handeln, die bei einem Winkel von 0° durchgeführt wird. Das dritte Ionenimplantationsverfahren kann bei einem Implantationsneigungswinkel von 7° durchgeführt werden. Stärker bevorzugt handelt es sich bei dem dritten Ionenimplantationsverfahren um ein Plasmadotierungsverfahren.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung schließt ein Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) folgendes ein: Ausbilden eines Paars aus flachen Grabenisolier-(STI-) Regionen in einer aktiven Region eines Substrats, so daß der obere Abschnitt der flachen Grabenisolierregionen über die Oberfläche des Substrats vorsteht, Ausbilden von Seitenwand-Spacern auf der aktiven Region des Substrats angrenzend an den vorstehenden Abschnitt des Paars aus flachen Grabenisolierregionen, Ätzen der aktiven Region des Substrats, Verwenden der Seitenwand-Spacer als Maske, um einen Graben zu definieren, Durchführen eines ersten Ionenimplantationsverfahrens an den Seitenwänden und dem Bodenabschnitt des Grabens, um ein Paar vertikaler Transistorkanäle bzw. einen Bodenkanal auszubilden, wobei das Paar vertikaler Transistorkanäle und der Bodenkanal sich in Längsrichtung erstrecken, Ausbilden einer Gate-Oxidschicht zwischen dem Paar aus vertikalen Transistorkanälen auf dem Bodenkanal in Längsrichtung im Mittelabschnitt des Substrats, Ausbilden einer Gate-Elektrode auf der Gate-Oxidschicht, den Seitenwand-Spacern und der Oberseite des Paars aus vertikalen flachen Grabenisolierregionen, Durchführen eines zweiten Ionenimplantationsverfahrens auf dem freigelegten Paar aus vertikalen Transistorkanälen, um ein Paar vertikaler Source/Drain-Regionen auszubilden, Abscheiden einer Oxidschicht auf dem Bodenkanal, den Seitenwand-Spacern und der Oberseite der flachen Grabenisolierregionen, wobei die Oxidschicht an die Gate-Oxidschicht und die Gate-Elektrode angrenzt und wobei die Oxidschicht den Graben füllt, Ätzen der Oxidschicht, um einen oberen Abschnitt des Paars aus vertikalen Source/Drain-Regionen freizulegen, und Ausbilden einer Source/Drain-Kontaktelektrode auf dem Bodenkanal und zwischen dem Paar aus vertikalen Source/Drain-Regionen, so daß die Oberseite der Source/Drain-Kontaktelektrode mit der Oberseite der Gate-Maske bündig ist.
Gemäß dieser zweiten Ausführungsform des Herstellungsverfahrens kann es sich bei dem ersten Ionenimplantationsverfahren um ein niedrig dosiertes Neigungs-Ionenimplantationsverfahren handeln, um das Paar aus vertikalen Transistorkanälen auszubilden, und um ein hoch dosiertes 0°-Ionenimplantationsverfahren, um den Bodenkanal auszubilden. Stärker bevorzugt handelt es sich bei dem ersten Ionenimplantationsverfahren um ein Plasmadotierungsverfahren. Das zweite Ionenimplantationsverfahren kann bei einem Implantationsneigungswinkel von 7° durchgeführt werden. Stärker bevorzugt handelt es sich bei dem zweiten Ionenimplantationsverfahren um ein Plasmadotierungsverfahren.
Jedes Herstellungsverfahrens Weise der Durchführung der vorliegenden Erfindung kann ferner das Ausbilden einer Gate-Maske auf der Gate-Elektrode nach dem Ausbilden der Gate-Elektrode einschließen. Das Ausbilden des STI-Regionenpaars kann das Abscheiden einer Maskenschicht auf dem Substrat, das Durchführen eines anisotropen Ätzverfahrens zum Entfernen der Maskenschicht und zum Ausbilden eines Grabenregionenpaars und das Füllen des Grabenregionenpaars mit einer Isolierschicht einschließen. Vorzugsweise handelt es sich bei der Maskenschicht um eine Siliziumnitridschicht. Vorzugsweise handelt es sich bei dem Ätzverfahren zum Entfernen der Maskenschicht um ein Naßätzen.
Das Ausbilden der Seitenwand-Spacer kann das Abscheiden einer Spacerschicht auf der Oberseite des Substrats einschließlich des vorstehenden Abschnitts der flachen Grabenisolierregion und das Ätzen der Spacerschicht mittels eines anisotropen Ätzverfahrens einschließen, um die Seitenwand-Spacer angrenzend an den vorstehenden Abschnitt der flachen Grabenisolierregion auszubilden. Die Spacerschicht kann entweder aus einem mittels chemischer Niederdruck-Gasphasenabscheidung (LPCVD) aufgebrachten Siliziumnitrid oder aus einem mittels plasmagestützter chemischer Gasphasenabscheidung (PECVD) aufgebrachten Siliziumnitrid ausgebildet werden. Vorzugsweise wird die Spacerschicht auf eine Breite zwischen etwa 50 nm (500 Å) und 80 nm (800 Å) abgeschieden.
Vorzugsweise weisen die Seitenwand-Spacer eine Breite von etwa 50 nm (500 Ä) auf. Vorzugsweise handelt es sich bei der Gate-Oxidschicht um ein thermisch gewachsenes Oxid.
Das Ausbilden der Gate-Elektrode und das Ausbilden der Gate-Maske kann folgendes einschließen: Abscheiden der Gate-Elektrode auf der Gate-Oxidschicht, den Seitenwand-Spacern und der Oberseite des Paars aus vertikalen flachen Grabenisolierregionen mittels eines chemischen Niederdruck-Gasphasenabscheidungs-(LPCVD-) Verfahrens, Planarisieren der Gate-Elektrodenschicht mittels chemisch-mechanischen Polierens (CMP), Abscheiden der Gate-Maske auf der planarisierten Gate-Elektrodenschicht mittels eines LPCVD-Verfahrens und Mustern der Gate-Maske und der Gate-Elektrode mittels Photolithographie und Ätzen. Vorzugsweise wird die Gate-Elektrode entweder aus Wolframsilizid oder Wolfram gebildet, und die Gate-Maske ist eine Siliziumnitridschicht.
Die Source/Drain-Kontaktelektrode kann entweder aus dotiertem Polysilizium oder Wolfram gebildet werden. Der Graben kann mittels reaktiven Ionenätzens (RIE) auf eine Tiefe von etwa 200 nm (2000 Å) geätzt werden. Die flachen Grabenisolierregionen können eine Tiefe von etwa 300 nm (3000 Ä) aufweisen.
Vorzugsweise weist der Bodenkanal eine hohe Schwellenwertspannung von gleich oder größer etwa 2 V auf.
Vorzugsweise beträgt die Ätztiefe des Grabens ungefähr 2/3 der Tiefe der flachen Grabenisolierregion.
KURZE BESCHREIBUNG DER FIGUREN
Die obigen und weitere Merkmale und Vorteile der vorliegenden Erfindung werden für den Fachmann durch die detaillierte Beschreibung ihrer bevorzugter Ausführungsformen mit Bezug auf die beigefügten Figuren deutlich, worin:
1 den Aufbau einer herkömmlichen komplementären Längskanal-SOI-MOSFET-Vorrichtung darstellt;
2 den Aufbau einer herkömmlichen Vertikalkanal-SOI-MOSFET-Vorrichtung darstellt;
3 eine dreidimensionale Perspektivansicht einer Vertikaldoppelkanal-SOI-Transistorstruktur gemäß einer Ausführungsform der Erfindung darstellt; und
4a bis 13e schematische Querschnittsansichten, Aufsichten und dreidimensionale Perspektivansichten sind, um die Schritte eines Verfahrens zur Herstellung einer Vertikaldoppelkanal-SOI-Transistorstruktur gemäß den Ausführungsformen der vorliegenden Erfindung zu erklären. Genauer zeigen 4a, 5a, 6a, 7a, 8a, 9a 10a, 11a 12a und 13a Querschnittsansichten entlang der Linie A-B-C von 3. Die 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b und 13b stellen Querschnittsansichten entlang der Linie D-D' von 3 dar. Die 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 12c und 13c stellen Querschnittsansichten entlang der Linie E-F-G von 3 dar. Die 5d, 9d, 11d, 12d und 13d stellen Aufsichten dar. Die 4d, 5e, 6d, 7d, 8d, 9e, 10d, 11e, 12e und 13 stellen dreidimensionale Perspektivansichten dar.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung wird im folgenden mit Bezug auf die begleitenden Figuren, in denen bevorzugte Ausführungsformen der Erfindung dargestellt sind, in größerer Einzelheit dargestellt. Die Erfindung kann jedoch auf verschiedene Weise ausgeführt werden und sollte nicht als beschränkt auf die hierin aufgeführten Ausführungsformen angesehen werden. Diese Ausführungsformen werden vielmehr wegen der Gründlichkeit und Vollständigkeit der Offenbarung angegeben, um einem Fachmann den ganzen Bereich der Erfindung zu vermitteln. In den Figuren ist die Breite der Schichten und Regionen aus Gründen der Klarheit übertrieben dargestellt. Wenn ferner von einer Schicht gesagt wird, sie befinde sich „auf" einer anderen Schicht oder einem Substrat, ist dies so zu verstehen, daß sie sich direkt auf der anderen Schicht oder dem Substrat befinden kann oder auch Zwischenschichten vorhanden sein können. Wenn von einer Schicht gesagt wird, sie befinde sich „unter" einer anderen Schicht, ist dies so zu verstehen, daß sie sich direkt darunter befinden kann, und auch eine oder mehre Zwischenschichten vorhanden sein können. Wenn von einer Schicht gesagt wird, sie befinde sich „zwischen" zwei Schichten, ist dies so zu verstehen, daß sie die einzige Schicht zwischen den beiden Schichten sein kann, oder auch eine oder mehr Zwischenschichten vorliegen können. Gleiche Bezugszeichen in verschiedenen Figuren bezeichnen gleiche Elemente.
3 zeigt eine dreidimensionale Perspektivansicht einer Vertikaldoppelkanal-SOI-Transistorstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
Wie aus 3 ersichtlich, sind eine Source-, eine Drain- und eine Kanalregion eines Vertikaldoppelkanal-SOI-Transistors (nicht alle Regionen sind in dieser Darstellung zu sehen) in einem Substrat 110 auf zwei parallelen vertikalen Halbleiterschichten 121a ausgebildet. Eine flache Grabenisolier-(STI-) Schicht 112 grenzt an die beiden parallelen vertikalen Halbleiterschichten 121a an. Der obere Abschnitt der STI-Schicht 112 ragt über die Oberfläche des Substrats 110 hinaus. Ein Spacer 114, der an den Seitenwänden des vorstehenden Abschnitts der STI-Schicht 112 ausgebildet ist, erleichtert die Bildung der parallelen vertikalen Halbleiterschichten 121a, die an die STI-Schicht 112 angrenzen, während des Ätzens eines Grabens in eine aktive Fläche des Substrats 110. Die Tiefe der parallelen vertikalen Halbleiterschichten 121a liegt vorzugsweise bei etwa 2/3 der Tiefe der STI-Schicht 112.
Nachdem sie stark dotiert wurden, werden die vertikalen Halbleiterschichten 121a zu Source/Drain-Regionen. Darüber hinaus ist ein Bodenkanalabschnitt 113b des Grabens stark dotiert. Eine (nicht dargestellte) Kanalregion wird zwischen den Source/Drain-Regionen im mittleren Längenabschnitt beider vertikalen Halbleiterschichten 121a ausgebildet. Eine (nicht dargestellte) Gate-Oxidschicht ist auf der Kanalregion ausgebildet, die im Vergleich zu den Source/Drain-Regionen 121a leicht dotiert ist. Eine Gate-Elektrode 118 und eine Gate-Maske 120 sind über der (nicht dargestellten) Gate-Oxidschicht ausgebildet.
Eine Isolierschicht 122 ist über der flachen Grabenisolierschicht 112 und im Mittelabschnitt des Grabens neben der Gate-Elektrode 118 und der Gate-Maske 120 bis zum gleichen Niveau wie die Gate-Maske 120 ausgebildet. Die Isolierschicht 122 kann darüber hinaus in dem Graben über der stark dotierten Bodenkanalfläche 113b ausgebildet werden, so daß die Isolierschicht 122 den Graben teilweise ausfüllt und den oberen Abschnitt der Source/Drain-Regionen an den vertikalen Halbleiter-Seitenwänden 121a freiläßt.
Source/Drain-Elektroden 124a und 124b sind in dem Graben ausgebildet, um die Source/Drain-Regionen 121a der parallelen vertikalen Halbleiterschicht-Seitenwände über den Graben hinweg elektrisch zu verbinden. Dieser Aufbau resultiert in einer Source- und einer Drain-Elektrode für die Vertikaldoppelkanal-SOI-MOSFET-Struktur. In dieser Ausführungsform ist der parasitäre Source/Drain-Widerstand gesenkt, da die Source/Drain-Elektroden 124a und 124b direkt mit den hoch dotierten Source/Drain-Regionen der parallelen vertikalen Halbleiterschicht-Seitenwände 121 in Kontakt stehen. Gemäß dem in 3 dargestellten Vorrichtungsaufbau dieser Ausführungsform kontaktieren, wenn die zusätzliche Isolierschicht 122 auf der Bodenkanal-Oberfläche 113b vorliegt, die Source/Drain-(S/D-) Elektroden 124a und 124b die stark dotierte Grabenboden-Kanaloberfläche 113b nicht direkt.
Die Dotierungskonzentration des dotierten Grabenbodenkanals 113b wird so gewählt, daß auf seiner Oberfläche während eines normalen Betriebs der Gleichstromversorgungs-Spannungen, die in dem Schaltkreis verwendet werden, keine Inversionsschicht entsteht. Somit werden auf der horizontalen Oberfläche des Halbleitersubstrats keine Störleiterbahnen erzeugt. In der Vorrichtungsstruktur der Ausführungsform der vorliegenden Erfindung, die in 3 dargestellt ist, werden die parallelen vertikalen Halbleiterschicht-Seitenwände 121a während des Ätzverfahrens unter Ver wendung eines Spacers 114 ausgebildet. Die Grabentiefe kann verwendet werden, um die Transistorkanaltiefe zu begrenzen.
Die SOI-Vorrichtungsstruktur der vorliegenden Erfindung besteht vorzugsweise aus einem Bulk-Siliziumwafer 110. Im fertigen Vorrichtungsaufbau weisen die Oberseiten der Source/Drain-Elektroden 124a und 124b, der Gate-Maske 120 und der Isolierschicht 122 das gleiche Niveau auf, wodurch Planarität erhalten wird. Die Gate-Elektrode ist ferner vorzugsweise aus Wolframsilizid oder Wolfram gebildet, die Gate-Maske kann aus einer Siliziumnitridschicht gebildet sein, und die Source/Drain-Kontaktelektrode kann aus dotiertem Polysilizium oder Wolfram gebildet sein. Die STI-Regionen weisen vorzugsweise eine Tiefe von etwa 300 nm (3000 Å) auf. Die vertikalen Source/Drain-Regionen weisen vorzugsweise eine Tiefe von etwa 200 nm (2000 Å) auf. Der Aufbau der Vorrichtung der vorliegenden Erfindung wird deutlicher, wenn Einzelheiten des Verfahrens der vorliegenden Erfindung angegeben werden, wie sie nachstehend beschrieben sind.
Die 4a bis 13e zeigen schematische Querschnitts-, Auf- und dreidimensionale Perspektivansichten, welche Schritte eines Verfahrens für die Herstellung einer Vertikaldoppelkanal-Transistorstruktur gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. Genauer zeigen 4a, 5a, 6a, 7a 8a, 9a, 10a, 11a, 12a und 13a Querschnittsansichten, die entlang der Linie A-B-C von 3 genommen wurden; 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b und 13b zeigen Querschnittsansichten, die entlang der Linie D-D' von 3 genommen wurden; 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 12c und 13c zeigen Querschnittsansichten, die entlang der Linie E-F-G von 3 genommen wurden; 5d, 9d, 11d, 12d und 13d zeigen Aufsichten; und 4d, 5e, 6d, 7d, 8d, 9e, 10d, 11e, 12e und 13e zeigen dreidimensionale perspektivische Ansichten.
4a bis 4e: auf dem Substrat 110 wird eine Maskenschicht 113 ausgebildet. Die Maskenschicht 113 ist vorzugsweise eine Nitridschicht und wird vorzugsweise anhand eines chemischen Niederdruck-Gasphasenabscheidungs-(LPCVD-) Verfahrens ausgebildet. Eine Feldisolationsregion 112 wird auf dem Substrat 110 ausgebildet, um eine aktive Region zu definieren, in der die Vorrichtungsstruktur ausgebildet wird. Die Feldisolationsregion 112 ist vorzugsweise eine flache Grabenisolation (STI). Die STI-Schicht 112 kann anhand eines bekannten Verfahrens ausgebildet werden, bei dem ein Graben, der die aktive Region 110 umgibt, geätzt wird, eine Isolierschicht auf dem Graben abgeschieden wird und die Isolierschicht mittels eines Rückätzverfahrens, vorzugsweise eines chemisch-mechanischen Polier-(CMP-) Verfahrens, planarisiert wird. Das Bezugszeichen 110 bezeichnet sowohl die aktive Region als auch das Substrat, das für die Herstellung der Vorrichtung der vorliegenden Erfindung verwendet wird. Die aktive Vorrichtungsregion des Substrats 110 wird von der Maskenschicht 113 während der Ausbildung des flachen Grabens in dem Substrat 110 durch Ätzen geschützt. Die STI-Tiefe liegt vorzugsweise bei etwa 300 nm (3000 Å). Die STI-Tiefe wird aufgrund der gewünschten Transistorkanalbreite gewählt.
5a bis 5d: die Nitridmaskenschicht 113 wird anhand eines Naßätzverfahrens von der aktiven Vorrichtungsregion 110 entfernt. In der resultierenden Struktur steht die STI-Schicht 112 über die Oberfläche 110 des Substrats über.
In der Ausführungsform der vorliegenden Erfindung wird auf der resultierenden Struktur, die in 5a bis 5d dargestellt ist, mittels eines optionalen Ionenimplantationsverfahrens ein Mittel zur Begrenzung der Schwellenwertspannung (V_th) in die aktive Region des Substrats 110 eingeführt. Vorzugsweise beträgt der projizierte Bereich der implantierten Ionen etwa 100 nm (1000 Å). Bei der implantierten Spezies kann es sich um BF₂ ⁺ handeln, falls das Substrat 110 ein Siliziummaterial vom p-Typ ist. Vorzugsweise wird das Substrat während dieser Ionenimplantation nicht geneigt. Dieser Ionenimplantationsschritt resultiert nach der Durchführung eines reaktiven Ionenätz-(RIE)-Schritts, um einen Graben zu formen, wie nachstehend mit Bezug auf 8a bis 8d beschrieben wird, in leicht dotierten vertikalen Halbleiterregionen 113a. Der Mittelabschnitt der dotierten vertikalen Halbleiterregionen 113a wird als vertikale Kanalregion verwendet. Das Dotieren des Bodenkanals 113b (falls zu Anfang ein Ionenimplantationsdotieren für die dotierten vertikalen Halbleiterregionen 113a verwendet wird), wird im Anschluß an ein Ätzverfahren durchgeführt, mit dem ein Graben gebildet wird, wie im Zusammenhang mit 8a bis 8d beschrieben.
6a bis 6d: eine Siliziumnitridschicht wird auf der in 5a bis 5d gezeigten resultierenden Struktur abgeschieden, um Seitenwand-Spacer auf dem hervorstehenden oberen Abschnitt der STI-Schicht 112 auszubilden. Die Siliziumnitridschicht wird vorzugsweise anhand eines LPCVD-Verfahrens oder eines plasmagestützten chemischen Gasphasenabscheidungs-(PECVD-) Verfahrens auf eine Breite von etwa 50– 80 nm (500–800 Å) abgeschieden. Die Siliziumnitridschicht wird anisotrop geätzt, um Siliziumnitrid-Seitenwand-Spacer 114 an den Seitenwänden des vorstehenden oberen Abschnitts der STI-Schicht 112 zu bilden. Die Breite des Seitenwand-Spacers liegt vorzugsweise bei etwa 50 nm (500 Å). Die Breite des Seitenwand-Spacers 114 ist ein wichtiger Gesichtspunkt, da diese Breite die Breite der vertikalen Source/Drain-Kanäle 121a, 121b definiert.
7a bis 7d: unter Verwendung des Siliziumnitrid-Spacers 114 und der STI-Schicht 112 als Maske wird die aktive Vorrichtungsregion des Substrats 110 mittels eines reaktiven Ionenätz-(RIE-) Verfahrens geätzt, um einen Graben in der aktiven Vorrichtungsfläche zu bilden, der von der STI-Schicht 112 umgeben wird. Die Ätztiefe der aktiven Vorrichtungsregion liegt vorzugsweise bei etwa 2/3 der Tiefe der STI-Schicht 112 im Substrat 110. Die Grabenätztiefe liegt vorzugsweise bei etwa 200 nm (2000 Å). Die Grabenätztiefe bestimmt die Weite des Vorrichtungskanals. Das RIE-Ätzverfahren resultiert in glatten parallelen vertikalen Halbleiter-Seitenwänden und einem flachen Grabenboden. Die parallelen vertikalen Halbleiter-Seitenwände, die mit der STI-Schicht 112 in Kontakt stehen, werden anschließend verwendet, um den Kanal und die Source- und Drain-Regionen der Vorrichtung auszubilden.
8a bis 8d: eine hoch dotierte, V_th-gesteuerte Null-Neigungswinkel-Ionenimplantation, für die vorzugsweise BF₂ ⁺-Ionen verwendet werden, wird durchgeführt, um eine hoch dotierte Grabenboden-Kanalfläche 113b zu bilden. Diese V_th-gesteuerte Implantation hilft dabei, die Grabenboden-Kanalregion während des Normalbetriebs „AUS"-geschaltet zu halten. Das hoch dotierte Ionenimplantationsverfahren kann den V_th-Wert der Grabenboden-Kanalregion über der Spannung der Gleichstromversorgung, die verwendet wird, um die Transistorvorrichtungen mit Energie zu versorgen, einstellen. Der V_th-Wert der Grabenbodenfläche ist vorzugsweise gleich oder größer als etwa 2 V. Die vertikalen Seitenwände 113a des Grabens werden einem Niederdotierungsverfahren unterworfen, um den V_th der vertikalen Transistorkanalregion zu begrenzen. Der V_th-Wert der vertikalen Transistorkanalregion 113a ist niedriger als der V_th-Wert der Bodenkanalregion 113b. Das Niederdotieren der vertikalen Halbleiterschicht-Seitenwände wird entweder durch ein Neigungswinkel-Ionenimplantationsverfahren oder, stärker bevorzugt, durch ein Plasmadotierungsverfahren durchgeführt. Die Ionen, die in diesem Verfahren verwendet werden, können BF₂ ⁺-Ionen sein. Der Neigungswinkel während der Implantation ist vorzugsweise etwa 7°C. Das Neigungswinkel-Ionenimplantationsverfahren wirft jedoch ein Schattenwirkungsproblem auf. Das Schattenwirkungsproblem kann durch Wahl einer geringen Grabentiefe, die der Höhe der vertikalen Seitenwand 132a entspricht, minimiert oder eliminiert werden. Eine relativ geringe Grabentiefe begrenzt die Transistorkanalbreite auf einen niedrigen Wert. Somit müssen die Grabentiefe und die Schattenwirkung gegeneinander abgewogen werden. Alternativ dazu resultiert das Plasmadotierungsverfahren im Dotieren lediglich einer flachen Region, leidet aber nicht an dem Schattenwirkungsproblem. Obwohl die Durchführung des Anfangs-Ionenimplantations-Dotierungsverfahren derzeit bevorzugt wird, ist kein niederdotiertes Ionenimplantations-Dotierungsverfahren (2) erforderlich, falls das optionale Anfangs-Ionenimplantationsverfahren, wie oben im Zusammenhang mit 5a bis 5d beschrieben, durchgeführt wurde. Das hoch dotierte Ionenimplantations-Dotierungsverfahren (1) ist jedoch nach wie vor erforderlich, um den Bodenkanal 113b fertigzustellen.
9a bis 9e: eine Gate-Oxidschicht 116 wird auf den vertikalen Halbleiter-Seitenwänden 113a und auch auf dem freigelegten Bodenabschnitt 113b des Grabens ausgebildet. Die Gate-Oxidschicht 116 wird vorzugsweise durch thermische Oxidation gebildet. Die Dicke der Gate-Oxidschicht beträgt vorzugsweise 5 nm (50 Å). Dann wird über dem Graben eine Gate-Elektrodenschicht 118 abgeschieden. Die Gate-Elektroden schicht besteht vorzugsweise aus Wolframsilizid oder Wolfram. Die Gate-Elektrodenschicht 118 wird vorzugsweise anhand eines LPCVD-Verfahrens abgeschieden. Die Gate-Elektrodenschicht wird dann anhand eines Rückätzverfahrens, bei dem es sich vorzugsweise um ein CMP-Verfahren handelt, planarisiert. Eine Gate-Maskenschicht 120, die vorzugsweise aus Siliziumnitrid besteht, wird dann vorzugsweise anhand eines LPCVD-Verfahrens auf der planarisierten Gate-Elektrodenschicht 118 abgeschieden. Dann wird ein Gate-Muster, das den Stapel aus der Gate-Oxidschicht 116, der Gate-Elektrodenschicht 118 und der Gate-Maskenschicht 120 einschließt, im mittleren Längenabschnitt des Grabens unter Anwendung von Photolithographie und eines Ätzverfahrens ausgebildet. Nach diesem Bearbeitungsschritt bleibt der Gate-Musterstapel, der die Gate-Oxidschicht 116, die Gate-Elektrodenschicht 118 und die Gate-Maskenschicht 120 einschließt, nur im mittleren Längsabschnitt des Grabens über der Bodenfläche 113b zurück, wobei er die mittleren Abschnitte beider paralleler vertikaler Halbleiterschicht-Seitenwände 113 bedeckt. Die Gate-Oxidschicht 116 des hoch dotierten Bodenflächenteils 113b des Grabens isoliert die Gate-Elektrodenschicht 118 gegen das Grabenboden-Flächenstück 113b. Die Schwellenwertspannung der Kombination aus Gate-Elektrode, Gate-Oxid und Grabenboden-Flächenstück 113b ist aufgrund der schweren Dotierung des Grabenboden-Flächenstücks im Vergleich zur Transistorkanalregion 113a auf der Halbleiterschicht-Seitenwand des Grabens höher.
10a bis 10d: in den freiliegenden vertikalen Halbleiterschicht-Seitenwandteilen 113a auf beiden Seiten des Gate-Musters, das einen Stapel aus der Gate-Oxidschicht 116, der Gate-Elektrodenschicht 118, und der Gate-Maskenschicht 120 einschließt, werden hoch dotierte Source/Drain-Regionen 121a/121b (die Region 121b ist in 10a bis 10d nicht dargestellt) ausgebildet. Die Ionen, die für die Bildung der Source/Drain-Regionen verwendet werden, können As⁺-Ionen sein, wenn die vertikale Transistorkanalregion 113a der Halbleiterschicht-Seitenwand eine Leitfähigkeit vom p-Typ aufweist. Hoch dotierte Source/Drain-Regionen 121a/121b können entweder anhand eines Neigungswinkel-Implantationsverfahrens oder stärker bevorzugt anhand eines Plasmadotierungsverfahrens ausgebildet werden. Wie zuvor beschrieben, leidet das Neigungswinkel-Implantationsverfahren jedoch unter einem gewissen Schattenwir kungsproblem. Das Plasmadotierungsverfahren kann für das Dotieren flacher Regionen verwendet werden und zeigt keinerlei Schattenwirkung.
11a bis 11e: eine Oxidschicht 122 wird über dem Graben und der Gate-Maskenschicht 120 vorzugsweise anhand eines LPCVD-Verfahrens abgeschieden. Die Oxidschicht wird dann anhand eines Rückätzverfahrens planarisiert. Das Rückätzverfahren ist vorzugsweise ein CMP-Verfahren. Die Gate-Maskenschicht 120 dient als Ätzstopschicht.
12a bis 12e: die Oxidschicht 122 wird anisotrop geätzt, um Source/Drain-Kontaktflächen innerhalb der Oxidschicht 122 auszubilden. Nach diesem Ätzschritt bleibt ein Teil der Oxidschicht 122 auf dem hoch dotierten Bodenteil 113b des Grabens zurück und läßt den oberen Abschnitt der hoch dotierten Source/Drain-Regionen 121a/121b auf den vertikalen Halbleiterschicht-Seitenwandteilen frei. Nachdem dieser Ätzschritt durchgeführt wurde, bleibt ein ungeätzter Abschnitt der Oxidschicht 122 auf der STI-Schicht 112 und ebenso angrenzend an die Gate-Musterfläche, die einen Stapel aus der Gate-Oxidschicht 116, der Gate-Elektrodenschicht 118 und der Gate-Maskenschicht 120 einschließt, im mittleren Teil des Grabens zurück.
13a bis 13e: eine (nicht gezeigte) Source/Drain-Kontaktelektrodenschicht 24 wird über der geätzten Oxidschicht 122 in der Source/Drain-Kontaktfläche abgeschieden. Die Source/Drain-Kontaktelektrode besteht vorzugsweise aus dotiertem Polysilizium oder Wolfram. Die Source/Drain-Elektrodenschicht 124 wird dann anhand eines Rückätzverfahrens, vorzugsweise eines CMP-Verfahrens, planarisiert, bis die Gate-Maskenschicht 120 und die Oxidschicht 122 freiliegen. Das Rückätzverfahren resultiert in Source/Drain-Kontaktelektroden 124a und 124b, welche die hoch dotierten Source/Drain-Regionen 121a/121b der vertikalen Seitenwandteile des Grabens kontaktieren, die von der Oxidschicht 122 befreit sind, die auf dem hoch dotierten Bodenteil des Grabens zurückgeblieben ist. Die Source/Drain-Kontaktelektroden 124a und 124b verbinden die Source/Drain-Regionen 121a/121b auf einem vertikalen Halbleiterschicht-Seitenwandstück des Grabens mit den entsprechenden Regionen auf dem gegen überliegenden vertikalen Halbleiterschicht-Seitenwandstück. Die gemeinsame Gate-Elektrode 118 und die gemeinsamen Source/Drain-Elektroden 124a und 124b resultieren in einer Vertikaldoppelkanal-SOI-Transistorstruktur.
Der Aufbau der in 3 dargestellten Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung resultiert aus dieser Bearbeitungssequenz.
Nach der oben beschriebenen Bearbeitungssequenz werden die Source-, die Drain- und die Gate-Regionen der beiden vertikalen Seitenwandstücke parallel geschaltet, was in einer Vorrichtung mit einem hohen „EIN"-Strom resultiert, ohne daß man eine zu große Oberfläche des Substrats verbrauchen müßte. Dieses Vorrichtung profitiert darüber hinaus von SOI-Vorrichtungen, da die Source-, die Drain- und die Kanalregionen auf den vertikalen Siliziumseitenwänden ausgebildet werden, die mit der Isolier (STI-) Schicht in Kontakt stehen.
Eine Vertikaldoppelkanal-SOI-Transistor gemäß einer Ausführungsform der vorliegenden Erfindung kann einige der Probleme im Zusammenhang mit herkömmlichen Vorrichtungsstrukturen minimieren oder eliminieren. Darüber hinaus weist der Vertikaldoppelkanal-SOI-Transistor gemäß einer Ausführungsform der vorliegenden Erfindung mehrere weitere vorteilhafte Merkmale aus. Erstens erleichtert die Doppelkanal-SOI-Transistorstruktur die Herstellung von preiswerten, leistungsfähigen integrierten Schaltkreisen. Genauer kann der Vertikaldoppelkanal-SOI-Transistor aus einem herkömmlichen Bulk-Siliziumsubstrat hergestellt werden, wodurch die Bearbeitung vereinfacht wird. Zweitens wird die Dicke des Körpers des Vertikaldoppelkanal-Transistors durch die Dicke eines Spacers gesteuert, der auf der flachen Grabenisolier-(STI-) Schicht ausgebildet ist, welche die aktive Fläche der Vorrichtung umgibt. Daher ist die Kanalbreite der Vorrichtung in den Vertikaldoppelkanal-Strukturen relativ leicht zu steuern. Drittens, da der Vertikaldoppelkanal-SOI-Transistor einen Doppelkanal auf parallelen vertikalen Halbeiterschicht-Wänden eines Grabens in einem Halbleitersubstrat aufweist, kann ein hoher „EIN"-Strom erreicht werden, selbst mit begrenzten Versorgungsspannungen, wodurch die Schnelligkeit der Vorrichtung verbessert wird. Vier tens ist es aufgrund der vertikalen Kanalstruktur leicht, die Kanalweite des Vertikaldoppelkanal-Transistors zu steuern, ohne die Waferoberfläche zu opfern.
In dem Vertikaldoppelkanal-SOI-Transistor gemäß einer Ausführungsform der vorliegenden Erfindung werden die MOSFET-Source-, -Drain- und -Kanalregionen auf zwei parallelen Halbleiterschicht-Seitenwänden eines Grabens in einem Bulk-Halbleitersubstrat ausgebildet. Die vertikalen Halbleiterschicht-Seitenwände stehen in direktem Kontakt mit der flachen Grabenisolierschicht, die den Halbleiterschicht-Seitenwandgraben umgibt. Somit stehen in dieser Vorrichtungsstruktur die Source-, die Drain- und die Kanalregionen jeder vertikalen Halbleiterschicht-Seitenwand- in direktem Kontakt mit der flachen Grabenisolierschicht, was die meisten Vorteilen der herkömmlichen horizontalen Halbleiter-auf-Isolator-(SOI)-Vorrichtungen einbringt. Darüber hinaus wird eine Gate-Oxidschicht auf der Kanalregion jeder vertikalen Halbleiterschicht-Seitenwand ausgebildet, und dann werden eine Gate-Elektrode, eine Drain-Elektrode und eine Drain-Elektrode zwischen den parallelen vertikalen Halbleiterschicht-Seitenwänden ausgebildet, welche die jeweiligen Regionen der vertikalen Halbleiterschicht-Seitenwände bilden. Diese Struktur resultiert in einer verbesserten Vorrichtungsleistung im Vergleich zu herkömmlichen SOI-Vorrichtungen, ohne dabei die Fläche des Halbleitersubstrats zu opfern.
Es wurden hierin bevorzugte Ausführungsformen der vorliegenden Erfindung offenbart, und obwohl spezielle Ausdrücke verwendet werden, werden sie in einem allgemeinen und nicht einem einschränkenden Sinn verwendet und sollten auch so aufgefasst werden. Somit wird der Fachmann verstehen, daß verschiedene Änderungen der Form und der Details vorgenommen werden können, ohne vom Gedanken und Bereich der vorliegenden Erfindung, wie sie in den folgenden Ansprüchen dargelegt sind, abzuweichen.

Claims

Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET), umfassend: ein Paar aus zwei vertikalen Halbleiterschichten (121a, 121b), die mit einem Paar paralleler flacher Grabenisolierschichten (112) auf einem Substrat (110) in Kontakt stehen; eine Source-, eine Drain- und eine Kanalregion auf beiden vertikalen Halbleiterschichten (121a, 121b), wobei entsprechende Regionen auf den beiden vertikalen Halbleiterschichten (121a, 121b) einander gegenüber liegend angeordnet sind; ein Gate-Oxid auf der Kanalregion auf beiden vertikalen Halbleiterschichten (121a, 121b) und eine Gate-Elektrode (118), eine Source-Elektrode (124a) und eine Drain-Elektrode (124b), welche die jeweiligen Regionen auf den beiden vertikalen Halbleiterschichten (121a, 121b) elektrisch verbinden.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 1, weiter umfassend: einen stark dotierten Bodenkanal (113b) mit einer höheren Schwellenwertspannung als eine Schwellenwertspannung der Kanalregion auf jedem Paar von vertikalen Halbleiterschichten (121a, 121b), das auf dem Substrat (110) ausgebildet ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 1, weiter umfassend: eine Isolierschicht (112) auf dem Paar paralleler flacher Grabenisolierschichten, auf dem Substrat (110) zwischen dem Paar aus zwei vertikalen Halbleiterschichten (121a, 121b) und zwischen den mittleren Abschnitten der beiden vertikalen Halbleiterschichten (121a, 121b) auf beiden Seiten der Gate-Elektrode (118).
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 1, wobei der FET vom planaren Typ ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 1, wobei die Gate-Elektrode (118) entweder aus Wolframsilizid oder Wolfram gebildet ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 1, wobei die Source/Drain-Elektrode (124a, 124b) entweder aus dotiertem Polysilizium oder Wolfram gebildet ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 1, wobei die Tiefe des Paars aus zwei vertikalen Halbleiterschichten (121a, 121b) etwa 2/3 der Tiefe des Paars aus parallelen flachen Grabenisolierschichten beträgt.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET), umfassend: a. ein Substrat (110) mit einer aktiven Region; b. ein Paar aus vertikalen flacher und hoch dotieten Grabenisolier-(STI-) Regionen in der aktiven Region (110) des Substrats (110), das sich in Längsrichtung erstreckt; c. ein Paar aus vertikalen Source/Drain-Regionen (121a, 121b) angrenzend an das Paar aus vertikalen flachen Grabenisolierregionen mit einer Transistorkanalregion zwischen den Source/Drain-Regionen (121a, 121b) in der aktiven Region (110) des Substrats (110), das sich in Längsrichtung erstreckt; d. einen Bodenkanal (113b) mit einer höheren Schwellenwertspannung als die Schwellenwertspannung des Transistorkanals, der auf dem Substrat (110) ausgebildet ist und mit beiden vertikalen Source/Drain-Regionen (121a, 121b) in Kontakt steht; e. eine erste Oxidschicht (112), die auf und über dem Paar aus vertikalen flachen Grabenregionen ausgebildet ist; f. eine Source/Drain-Elektrode (124), die in der ersten Oxidschicht (112) ausgebildet ist, wobei die Source/Drain-Elektrode (124) auf dem Paar aus vertikalen Source/Drain-Regionen (121a, 121b) ausgebildet ist; g. eine Gate-Oxidschicht (116), die zwischen dem Paar aus vertikalen Source/DrainRegionen (121a, 121b) auf dem Bodenkanal (113b) ausgebildet ist, wobei die Gate-Oxidschicht (116) in lateraler Richtung im Mittelabschnitt des Substrats (110) ausgebildet ist; und h. eine Gate-Elektrode (118), die auf dem Paar aus flachen Grabenisolierregionen und der Gate-Oxidschicht (116) ausgebildet ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 8, weiter umfassend: eine Gate-Maske (120), die auf der Gate-Elektrode (118) ausgebildet ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 8, weiter umfassend: eine zweite Oxidschicht (122), die auf dem Bodenkanal und zwischen dem Paar aus vertikalen Source/Drain-Regionen (121a, 121b) angrenzend an die Gate-Elektrode (118) ausgebildet ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 8, weiter umfassend: einen Seitenwand-Spacer (114), der auf der Oberseite der vertikalen Source/-Drain-Regionen (121a, 121b) ausgebildet ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 9, wobei die Gate-Maske (120) eine Siliziumnitridschicht ist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 8, wobei das Paar aus vertikalen flachen Grabenisolierregionen eine Tiefe von etwa 300 nm aufweist.
Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistor (FET) nach Anspruch 8, wobei die vertikalen Source/Drain-Regionen (121a, 121b) eine Tiefe von etwa 200 nm haben.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET), umfassend: a. Ausbilden eines Paars aus flachen Grabenisolier-(STI-) Regionen (112) in einer aktiven Region eines Substrats (110), so daß die Oberseite der flachen Grabenisolierregionen über die Oberseite des Substrats (110) vorsteht; b. Durchführen eines ersten Ionenimplantationsverfahrens auf der aktiven Region des Substrats (110), um ein Paar aus vertikalen Transistorkanäle (113a) und einen Bodenkanal (113b) auszubilden, wobei das Paar aus vertikalen Transistorkanälen (113a) und der Bodenkanal (113b) sich in Längsrichtung erstrecken; c. Ausbilden von Seitenwand-Spacern (114) auf der aktiven Region des Substrats (110) über dem Paar aus vertikalen Transistorkanälen (113a) und angrenzend an den vorstehenden Abschnitt des Paars aus flachen Grabenisolierregionen; d. Ätzen der aktiven Region des Substrats (110) unter Verwendung der Seitenwand-Spacer (114) als Maske, um das Paar aus vertikalen Transistorkanäle (113a) und den Bodenkanal (113b) freizulegen, wobei das Paar aus vertikalen Transistorkanälen (113a) und der Bodenkanal (113b) einen Graben definieren; e. Durchführen eines zweiten Ionenimplantationsverfahrens auf dem freigelegten Bodenkanal (113b); f. Ausbilden einer Gate-Oxidschicht (116) zwischen Paar aus vertikalen Transistorkanälen (113a) auf dem Bodenkanal (113b) in lateraler Richtung im Mittelabschnitt des Substrats (110); g. Ausbilden einer Gate-Elektrode (118) auf der Gate-Oxidschicht (116), den Seitenwand-Spacern (114) und der Oberseite des Paars aus vertikalen flachen Grabenisolierregionen; h. Durchführen eines dritten Ionenimplantationsverfahrens auf dem freigelegten Paar aus vertikalen Transistorkanäle, um ein Paar aus vertikalen Source/Drain-Regionen auszubilden; i. Abscheiden einer Oxidschicht (122) auf dem Bodenkanal (113b), den Seitenwand-Spacern (114) und der Oberseite der flachen Grabenisolierregionen, so daß die Oxidschicht an die Gate-Oxidschicht (116) und die Gate-Elektrode (118) angrenzt, wobei die Oxidschicht (122) den Graben füllt; j. Ätzen der Oxidschicht (122), um den oberen Abschnitt des Paars aus vertikalen Source/Drain-Regionen freizulegen, und k. Ausbilden einer Source/Drain-Kontaktelektrode (124a, 124b) auf dem Bodenkanal (113b) und zwischen dem Paar aus vertikalen Source/Drain-Regionen, so daß die Oberseite der Source/Drain-Kontaktelektrode (124a, 124b) mit der Oberseite der Gate-Maske (120) bündig ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, weiter umfassend: Ausbilden einer Gate-Maske (116) auf der Gate-Elektrode (118) nach dem Ausbilden der Gate-Elektrode (118).
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei das Ausbilden des STI-Regionenpaars umfaßt: a1. Abscheiden einer Maskenschicht (113) auf dem Substrat (110); a2. Durchführen eines anisotropen Ätzverfahrens, um die Maskenschicht (113) zu entfernen und um ein Paar von Grabenregionen zu bilden; und a3. Füllen des Grabenregionenpaars mit einer Isolierschicht.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 17, wobei die Maskenschicht (113) eine Siliziumnitridschicht ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 17, wobei es sich bei dem Ätzverfahren für das Entfernen der Maskenschicht (113) um ein Naßätzen handelt.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei es sich bei dem ersten Ionenimplantationsverfahren um eine niedrig dosierte Implantation handelt, die mit einem Implantationswinkel von 0° durchgeführt wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei es sich bei dem zweiten Ionenimplantationsverfahren um ein hoch dosiertes Implantationsverfahren handelt, das mit einem Winkel von 0° durchgeführt wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei das dritte Ionenimplantationsverfahren mit einem Implantationsneigungswinkel durchgeführt wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 22, wobei der Implantationsneigungswinkel 7° beträgt.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei es sich bei dem dritten Ionenimplantationsverfahren um ein Plasmadotierungsverfahren handelt.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei das Ausbilden des Seitenwand-Spacers (114) umfaßt: c1. Abscheiden einer Spacer-Schicht auf der Oberseite des Substrats (110) einschließlich des vorstehenden Abschnitts der flachen Grabenisolierregion; und c2. Ätzen der Spacer-Schicht unter Verwendung eines anisotropen Ätzverfahrens, um die Seitenwand-Spacer (114) angrenzend an den vorstehenden Abschnitt der flachen Grabenisolierregion auszubilden.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 25, wobei die Spacer-Schicht entweder durch ein chemisch aus der Niederdruck-Gasphase abgeschiedenes (LPCVD-) Siliziumnitrid oder ein durch plasmagestützte chemische Gasphasenabscheidung (PECVD) erzeugtes Siliziumnitrid gebildet wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 26, wobei die Spacer-Schicht bis zu einer Dicke von zwischen etwa 50 nm und 80 nm abgeschieden wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei die Seitenwand-Spacer (114) eine Dicke von etwa 50 nm aufweisen.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei die Gate-Oxidschicht (116) eine thermisch gewachsene Oxidschicht ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 16, wobei das Ausbilden der Gate-Elektrode (118) und das Ausbilden der Gate-Maske (120) umfassen: Abscheiden der Gate-Elektrode (118) auf der Gate-Oxidschicht (116), den Seitenwand-Spacern (114) und der Oberseite des Paars aus vertikalen flachen Grabenisolierregionen unter Verwendung eines chemischen Niederdruck-Gasphasenabscheidungs(LPCVD-) Verfahrens; Planarisieren der Gate-Elektrodenschicht (118) durch chemisch-mechanisches Polieren (CMP); Abscheiden der Gate-Maske (120) auf der planarisierten Gate-Elektrodenschicht (118) unter Verwendung eines LPCVD-Verfahrens; und Mustern der Gate-Maske (120) und der Gate-Elektrode (118) unter Verwendung von Photolithographie und Ätzen.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei die Gate-Elektrode (118) entweder aus Wolframsilizid oder Wolfram gebildet wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 16, wobei die Gate-Maske (120) eine Siliziumnitridschicht ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei die Source/Drain-Kontaktelektrode entweder aus dotiertem Polysilizium oder Wolfram gebildet wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei der Graben (113b) unter Verwendung von reaktivem Ionenätzen (RIE) geätzt wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei der Graben (113b) bis auf eine Tiefe von etwa 200 nm geätzt wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei die flachen Grabenisolierregionen eine Tiefe von etwa 300 nm aufweisen.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei der Bodenkanal eine hohe Schwellenwertspannung aufweist, die größer oder gleich etwa 2 V ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 15, wobei die Ätztiefe des Grabens etwa 2/3 der Tiefe der flachen Grabenisolierregion beträgt.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET), umfassend: a. Ausbilden eines Paars aus flachen Grabenisolier-(STI-) Regionen (112) in einer aktiven Region eines Substrats (110), so daß die Oberseite der flachen Grabenisolierregionen über die Oberseite des Substrats (110) vorsteht; b. Ausbilden von Seitenwand-Spacern (114) auf der aktiven Region des Substrats (110) angrenzend an den vorstehenden Abschnitt des Paars aus flachen Grabenisolierregionen; c. Ätzen der aktiven Region des Substrats unter Verwendung der SeitenwandSpacer (114) als Maske, um einen Graben zu definieren; d. Durchführen eines ersten Ionenimplantationsverfahrens auf den Seitenwänden (121) und dem Bodenabschnitt (113b) des Grabens, um ein Paar aus vertikalen Transistorkanäle bzw. einen Bodenkanal auszubilden, wobei das Paar aus vertikalen Transistorkanälen und der Bodenkanal sich in Längsrichtung erstrecken; e. Ausbilden einer Gate-Oxidschicht (116) zwischen dem Paar aus vertikalen Transistorkanälen auf dem Bodenkanal in lateraler Richtung im Mittelabschnitt des Substrats; f. Ausbilden einer Gate-Elektrode (118) auf der Gate-Oxidschicht (116), den Seitenwand-Spacern (114) und der Oberseite des Paars aus vertikalen flachen Grabenisolierregionen; g. Durchführen eines zweiten Ionenimplantationsverfahrens auf dem freigelegten Paar aus vertikalen Transistorkanälen, um Source/Drain-Regionen auszubilden; h. Abscheiden einer Oxidschicht (122) auf dem Bodenkanal, den Seitenwand-Spacern (114) und der Oberseite der flachen Grabenisolierregionen, wobei die Oxidschicht (122) an die Gate-Oxidschicht (116) und die Gate-Elektrode (118) angrenzt, wobei die Oxidschicht den Graben füllt; i. Ätzen der Oxidschicht (122), um den oberen Abschnitt des Paars aus vertikalen Source/Drain-Regionen freizulegen, und j. Ausbilden einer Source/Drain-Kontaktelektrode auf dem Bodenkanal und zwischen dem Paar aus vertikalen Source/Drain-Regionen, so daß die Oberseite der Source/Drain-Kontaktelektrode mit der Oberseite der Gate-Maske (120) bündig ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, weiter umfassend: Ausbilden einer Gate-Maske (120) auf der Gate-Elektrode (118) nach Ausbilden der Gate-Elektrode (118).
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei das Ausbilden der STI Regionen umfaßt: a1. Abscheiden einer Maskenschicht (113) auf dem Substrat (110); a2. Durchführen eines anisotropen Ätzverfahrens, um die Maskenschicht (113) zu entfernen und um ein Paar von Grabenregionen auszubilden; und a3. Füllen des Grabenregionenpaars mit einer Isolierschicht (122).
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 41, wobei es sich bei der Maskenschicht (113) um eine Siliziumnitridschicht handelt.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 41, wobei es sich bei dem Ätzverfahren zum Entfernen der Maskenschicht (113) um ein Naßätzen handelt.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei das erste Ionenimplantationsverfahren umfaßt: ein niedrig dosiertes Neigungs-Implantationsverfahren, um das Paar aus vertikalen Transistorkanälen auszubilden, und eine hochdosiertes Nullwinkel-Ionenimplantationsverfahren, um den Bodenkanal auszubilden.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei das erste Ionenimplantationsverfahren ein Plasmadotierungsverfahren einschließt.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei das zweite Ionenimplantationsverfahren mit einem Implantationsneigungswinkel durchgeführt wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 46, wobei der Implantationsneigungswinkel 7° ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei es sich bei dem zweiten Ionenimplantationsverfahren um ein Plasmadotierungsverfahren handelt.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei das Ausbilden der Seitenwand-Spacer (114) umfaßt: b1. Abscheiden einer Spacer-Schicht auf der Oberseite des Substrats (110) einschließlich des vorstehenden Abschnitts der flachen Grabenisolierregion; und b2. Ätzen der Spacer-Schicht unter Verwendung eines anisotropen Ätzverfahrens, um die Seitenwand-Spacer (114) angrenzend an den vorstehenden Abschnitt der flachen Grabenisolierregion auszubilden.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 49, wobei die Spacer-Schicht entweder aus einem mit niedrigem Druck chemisch aus der Gasphase abgeschiedenen (LPCVD-) Siliziumnitrid oder einem durch plasmagestützte chemische Gasphasenabscheidung erzeugten (PECVD-) Siliziumnitrid besteht.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 50, wobei die Spacer-Schicht bis zu einer Dicke zwischen 50 nm bis 80 nm abgeschieden wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei die Seitenwand-Spacer (114) eine Dicke von etwa 50 nm aufweisen.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei die Gate-Oxidschicht ein thermisch gewachsenes Oxid ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 40, wobei das Ausbilden der Gate-Elektrode (118) und der Gate-Maske (113) umfaßt: Abscheiden der Gate-Elektrode (118) auf der Gate-Oxidschicht, den SeitenwandSpacern (114) und der Oberseite des Paars aus vertikalen flachen Grabenisolierregionen unter Verwendung eines chemischen Niederdruck-Gasphasenabscheidungs(LPCVD-) Verfahrens; Planarisieren der Gate-Elektrodenschicht (118) unter Verwendung chemisch-mechanischen Polierens (CMP); Abscheiden der Gate-Maske (113) auf der planarisierten Gate-Elektrodenschicht (118) unter Verwendung eines LPCVD-Verfahrens und Mustern der Gate-Maske (113) und der Gate-Elektrode (118) unter Verwendung von Photolithographie und Ätzen.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei die Gate-Elektrode (118) entweder aus Wolframsilizid oder Wolfram gebildet wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 40, wobei die Gate-Maske (113) eine Siliziumnitridschicht ist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei die Source/Drain-Kontaktelektrode entweder aus dotiertem Polysilizium oder aus Wolfram gebildet wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei der Graben (113b) unter Verwendung von reaktivem Ionenätzen (RIE) gebildet wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei der Graben (113b) bis auf eine Tiefe von etwa 200 nm geätzt wird.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei die flachen Grabenisolierregionen eine Tiefe von etwa 300 nm aufweisen.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei der Bodenkanal (113b) eine hohe Schwellenwertspannung von größer oder gleich etwa 2 Volt aufweist.
Verfahren zur Herstellung eines Vertikaldoppelkanal-Silicon-on-Insulator-(SOI-) Feldeffekttransistors (FET) nach Anspruch 39, wobei die Ätztiefe des Grabens ungefähr 2/3 der Tiefe der flachen Grabenisolierregionen beträgt.