DE102004058413B4 - Method for producing a chip-size packing structure - Google Patents
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
Verfahren
zum Herstellen einer chipgroßen
Verpackung eines Halbleiterbauelementes mit den Schritten:
– Bereitstellen
eines Wafers mit Chips (101) mit Kontaktflächen (102) und ersten Leitungen
(103);
– Bilden
einer ersten dielektrischen Schicht (104) auf dem Wafer;
– Bemustern
der ersten dielektrischen Schicht (104) auf dem Wafer, und Bilden
erster Öffnungen
(105);
– Trennen
des Wafers in vereinzelte Chips (101);
– Aufnehmen der Chips (101)
und Ablegen der Chips auf eine Basis (100), so daß ein Raum
zwischen den Chips entsteht;
– Füllen einer ersten Materialschicht
(106) auf die Basis (100) in den Raum zwischen den Chips (101)
– Bilden
einer zweiten dielektrischen Schicht (107) auf der ersten dielektrischen
Schicht (104) und auf der ersten Materialschicht (106);
– Bilden
von zweiten Öffnungen
(108) auf den ersten Leitungen (103), wobei die zweiten Öffnungen
(108) gleich zu den ersten Öffnungen
(105) sind.A method of manufacturing a chip-sized package of a semiconductor device comprising the steps of:
- Providing a wafer with chips (101) with contact surfaces (102) and first lines (103);
Forming a first dielectric layer (104) on the wafer;
Patterning the first dielectric layer (104) on the wafer, and forming first openings (105);
Separating the wafer into individual chips (101);
- picking up the chips (101) and placing the chips on a base (100) so that a space is created between the chips;
- filling a first material layer (106) on the base (100) in the space between the chips (101)
Forming a second dielectric layer (107) on the first dielectric layer (104) and on the first material layer (106);
- Forming second openings (108) on the first lines (103), wherein the second openings (108) are equal to the first openings (105).
Description
Die Erfindung bezieht sich auf eine Packung bzw. ein Gehäuse für Halbleiter, insbesondere eine chipgroße Packung bzw. ein chipgroßes Gehäuse.The This invention relates to a package for semiconductor, especially a chip-sized one Pack or a chip-sized Casing.
Stand der TechnikState of technology
Halbleitertechnologien entwickeln sich sehr schnell, und insbesondere Halbleiterchips tendieren zur Miniaturisierung. Die Anforderungen an die Funktionen der Halbleiterchips tendieren jedoch entgegengesetzt zur Vielseitigkeit. So müssen die Halbleiterchips mehr E/A-Kontaktstellen bzw. -flächen auf einer kleineren Fläche aufweisen, so daß die Dichte der Anschlüsse schnell zunimmt. Dieses führt dazu, daß das Packen bzw. Anordnen der Halbleiterchips schwieriger wird und die Ausbeute abnimmt.Semiconductor technologies develop very fast, and in particular semiconductor chips tend to Miniaturization. The requirements for the functions of the semiconductor chips however, they tend to be contrary to versatility. So must the Semiconductor chips more I / O pads or surfaces on a smaller area have, so that the Density of connections increasing rapidly. This leads that the Packing or arranging the semiconductor chips is difficult and the Yield decreases.
Der Hauptzweck der Packungs- bzw. Gehäusestruktur besteht darin, die Chips vor äußerer Beschädigung zu schützen. Des weiteren muß von den Chips erzeugte Wärme effizient durch die Packungs- bzw. Gehäusestruktur verteilt werden, um den Betrieb der Chips sicherzustellen.Of the The main purpose of the package structure is to the chips from external damage too protect. Furthermore, must from heat generated by the chips be efficiently distributed through the packaging or housing structure, to ensure the operation of the chips.
Die frühere Leadframe-Packungstechnologie ist schon für moderne Halbleiterchips nicht geeignet, weil die Dichte der Anschlüsse zu hoch ist. Es wurde deshalb eine neue Packungstechnologie der BGA („Ball Grid Array"- Kugelgitteranordnung) entwickelt, um die Packungserfordernisse für moderne Halbleiterchips zu erfüllen. Die BGA-Packung hat den Vorteil, daß kugelförmige Anschlüsse einen kürzeren Rasterabstand als die Leadframe-Packung aufweisen und daß es unwahrscheinlich ist, daß die kugelförmigen Anschlüsse beschädigt und verformt werden. Darüber hinaus hat der kürzere Signalübertragungsabstand den Vorteil, daß sich die Betriebsfrequenz erhöht, um die Anforderung einer schnelleren Arbeitsleistung zu erfüllen. Beispielsweise offenbart das US-Patent 5,629,835 eine BGA-Packung bzw. ein BGA-Gehäuse nach Mahulikar et al. Das US-Patent 5,239,198 beschreibt eine andere Packung, bei der die FR4-Substrate mit einem Muster von Leitungszügen hierauf auf einem PCB montiert sind. Das taiwanesische Patent 177,766 offenbart eine WLP vom Fan-out-Typ vom Erfinder der vorliegenden Erfindung (entsprechende DE 102004-033057 A1).The earlier Leadframe packaging technology is not enough for modern semiconductor chips suitable because the density of the connections is too high. It was because of that a new packing technology of the BGA ("Ball Grid Array") Designed to meet the packaging needs of advanced semiconductor chips fulfill. The BGA package has the advantage that spherical connections one shorter Grid spacing than the leadframe pack and that it is unlikely is that the spherical connections are damaged and damaged be deformed. About that In addition, the shorter one has Signal transmission distance the advantage of that increases the operating frequency, to meet the demand for faster job performance. For example For example, U.S. Patent No. 5,629,835 discloses a BGA package Mahulikar et al. U.S. Patent 5,239,198 describes another Pack on which the FR4 substrates with a pattern of cable runs on it mounted on a PCB. Taiwanese Patent 177,766 discloses a Fan-out type WLP by the inventor of the present invention (corresponding U.S. Pat DE 102004-033057 A1).
Die meisten Packungstechnologien unterteilen die Chips auf einem Wafer in jeweilige Chips und packen und testen dann jeden Chip einzeln. Eine andere Packungstechnologie, die als Wafer Niveau-Packung („Wafer Level Package", WLP) bezeichnet wird, kann die Chips auf einem Wafer vor dem Unterteilen der Chips in jeweilige Chips anordnen. Die WLP-Technologie hat einige Vorteile, beispielsweise eine kürzere Produktionszykluszeit, geringere Kosten und die fehlende Notwendigkeit des Unterfüllens oder Formgießens.The Most packaging technologies divide the chips on a wafer into respective chips and then pack and test each chip individually. Another packaging technology, called Wafer Level Packing ("Wafer Level Package ", WLP), the chips can be placed on a wafer before dividing arrange the chips into respective chips. WLP technology has some advantages, such as one shorter Production cycle time, lower costs and the lack of need of underfilling or Form casting.
Wie bereits erwähnt, ist die Größe des Chips sehr klein, und die E/A-Kontaktflächen werden auf einer Oberfläche eines Chips in herkömmlicher Art und Weise gebildet. Deshalb ist die Anzahl von Kontaktflächen begrenzt, und ein zu kurzer Rasterabstand zwischen den Kontaktflächen führt zu dem Problem einer Signalkopplung oder Signalschnittstelle. Infolge des zu kurzen Rasterabstands zwischen den Kontaktflächen führt das Löten auch leicht zur Bildung einer Lötbrücke. Darüber hinaus wird die Größe des Chips allmählich kleiner, und der gepackte IC des Chips weist bei einigen Packungstechnologien (beispielsweise der chipgroßen Packung) keine Standardgröße auf. Testausrüstung, Packungsausrüstung usw. für Chips oder Packungen bestimmter Größen können nicht weiter genutzt werden. Neben der schlechten Leistung der Zwischenverbindung und einem höheren Kontaktwiderstand des Chips führt schlechte thermische Leitung der Basis zur Verminderung oder zum Ausfall von Funktionen des Chips.As already mentioned, the size of the chip is very small, and the I / O pads be on a surface a chip in conventional Fashion made. Therefore, the number of contact surfaces is limited, and too short a pitch between the contact surfaces leads to the Problem of signal coupling or signal interface. As a result of the too short grid spacing between the contact surfaces soldering also leads to easy formation a solder bridge. Furthermore becomes the size of the chip gradually smaller, and the packed IC of the chip points to some packaging technologies (for example, the chip-sized Pack) no standard size. Test equipment, packing equipment etc. for Chips or packs of certain sizes can not be used. In addition to the poor performance of the interconnect and a higher contact resistance of the chip performs bad thermal management of the base to reduce or eliminate Functions of the chip.
In dem Dokument US 2003/0230804 A1 wird ein Verfahren zur Herstellung einer Halbleiterstruktur aus einem Halbleitersubstrat beschrieben, welches eine integrierte Schaltung umfaßt, die mit mehreren Verbindungsanschlüssen verbunden ist. Bei dem bekannten Verfahren werden auf der Halbleiterstruktur mehrere Verteiler-Leitungen gebildet, welche mit den Verbindungsanschlüssen verbunden werden und Verbindungsanschlußabschnitte aufweisen. Anschließend wird auf Oberflächen der Verteiler-Leitungen mit Ausnahme der Verbindungsanschlußabschnitte Kupferoxid aufgetragen. Schließlich wird auf der Halbleiterstruktur eine einhüllende Harzschicht gebildet.In The document US 2003/0230804 A1 discloses a method for the production a semiconductor structure of a semiconductor substrate described, which comprises an integrated circuit connected to a plurality of connection terminals is. In the known method, several are formed on the semiconductor structure Distributor lines formed, which are connected to the connection terminals and connection connection sections exhibit. Subsequently becomes on surfaces the distribution lines except the connection terminal sections Copper oxide applied. After all An enveloping resin layer is formed on the semiconductor structure.
In dem Dokument US 2003/0124767 A1 wird ein Verfahren zur Herstellung einer integrierten Chip-Struktur offenbart. Dazu wird zunächst ein Chip auf einem Keramiksubstrat befestigt und auf dem Chip und dem Keramiksubstrat wird eine Dünnschicht-Schaltung gebildet. Hierzu wird zunächst eine erste dielektrische Schicht auf der Oberfläche des Keramiksubstrats und einer aktiven Oberfläche des Chips aufgetragen. Auf dieser ersten dielektrischen Schicht wird anschließend eine erste Verdrahtungsschicht gebildet, welche durch die dielektrische Schicht hindurch mit Metallanschlüssen der Chips elektrisch verbunden wird.In The document US 2003/0124767 A1 discloses a method for the production an integrated chip structure disclosed. This is first a Chip mounted on a ceramic substrate and on the chip and the Ceramic substrate becomes a thin-film circuit educated. For this purpose, a first first dielectric layer on the surface of the ceramic substrate and an active surface of the Applied chips. On this first dielectric layer is subsequently a first wiring layer formed through the dielectric layer through with metal connections the chips is electrically connected.
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Die ErfindungThe invention
Ausgehend von den obigen Problemen des Standes der Technik ist es Aufgabe der Erfindung, ein Verfahren zur Herstellung einer chipgroßen Packungsstruktur anzugeben.outgoing It is the object of the above problems of the prior art of the invention, a method for producing a chip-size package structure specify.
Des weiteren soll der Kontaktwiderstand der chipgroßen Packungsstruktur vermindert werden.Of Furthermore, the contact resistance of the chip-size packing structure should be reduced become.
Darüber hinaus sollen die Kosten der Packungsstruktur vermindert werden.Furthermore The costs of the packing structure should be reduced.
Auch die Ausbeute und die Zuverlässigkeit der Packungsstruktur sollen erhöht werden.Also the yield and the reliability of Pack structure should be increased become.
Des weiteren soll mit Hilfe der Erfindung eine Packungsstruktur mit einer superdünnen Packungsdicke (weniger als 400 μm) geschaffen werden können.Of Another is to use the invention, a packing structure with a super thin Packing thickness (less than 400 μm) can be created.
Die Erfindung liefert einen Prozeß für eine chipgroße Packung. Zuerst wird eine erste Leitungsschicht auf einem verarbeiteten Siliziumwafer mit mehreren Chips mit Kontaktflächen gebildet. Eine erste Fotolackschicht wird auf der ersten Kontaktleitungsschicht gebildet. Dann wird die erste Fotolackschicht auf der ersten Kontaktleitungsschicht gemustert. Zum Bilden erster leitender Leitungen wird die erste Kontaktleitungsschicht geätzt, um die Kontaktflächen zu bedecken. Die verbleibende erste Fotolackschicht wird entfernt. Danach wird auf den ersten leitenden Leitungen und dem verarbeiteten Siliziumwafer eine erste dielektrische Schicht gebildet. Die erste dielektrische Schicht wird mittels Licht/Ätzen gemustert, um erste Öffnungen auf den ersten leitenden Leitungen zu bilden. Danach wird der verarbeitete Siliziumwafer in Chips geteilt, um die mehreren Chips zu trennen. Die guten Chips werden aus den mehreren Chips herausgenommen und an einer Basis haftend angebracht. Die guten Chips und die Basis werden gehärtet. Dann wird eine erste Materialschicht auf der Basis gebildet, um einen Raum zwischen den mehreren Chips auf der Basis zu füllen. Die erste Materialschicht wird gehärtet. Eine zweite dielektrische Schicht wird auf der ersten Materialschicht gebildet, um die ersten Öffnungen in den ersten leitenden Leitungen zu füllen. Ein Teilbereich der zweiten dielektrischen Schicht wird entfernt, um zweite Öffnungen auf den ersten leitenden Leitungen zu bilden, wobei die zweiten Öffnungen im wesentlichen gleich zu den ersten Öffnungen sind. Eine zweite Kontaktleitungsschicht wird auf der zweiten dielektrischen Schicht gebildet, um die zweiten Öffnungen auf den ersten leitenden Leitungen zu füllen. Eine zweite Fotolackschicht wird gebildet, um zweite leitende Leitungen zu bilden, die mit den ersten leitenden Leitungen verbunden sind. Eine zweite Materialschicht wird auf den zweiten leitenden Leitungen und der zweiten dielektrischen Schicht gebildet. Eine zweite Fotolackschicht wird entfernt, um zweite leitende Leitungen zu bilden. Dann wird die zweite Materialschicht mittels Licht/Ätzen gemustert, um dritte Öffnungen auf den zweiten leitenden Leitungen zu bilden. Danach werden Lötkugeln auf die dritten Öffnungen gelötet. Schließlich wird die Basis geschnitten, um einzelne chipgroße Packungen bzw. Gehäuse zu bilden.The The invention provides a process for a chip-sized package. First, a first conductive layer is formed on a processed silicon wafer with several chips with contact surfaces educated. A first photoresist layer is formed on the first contact line layer educated. Then, the first photoresist layer on the first contact line layer patterned. To form first conductive lines, the first becomes Etched contact conductor layer, around the contact surfaces to cover. The remaining first photoresist layer is removed. After that, on the first conductive wires and the processed Silicon wafer formed a first dielectric layer. The first Dielectric layer is patterned by means of light / etching to form first openings to form on the first conductive lines. After that, the processed Silicon wafers divided into chips to separate the multiple chips. The good chips are taken out of the several chips and adhered to a base. The good chips and the base are hardened. Then, a first layer of material is formed on the base to to fill a space between the several chips on the base. The first material layer is cured. A second dielectric layer is deposited on the first material layer formed around the first openings to fill in the first conductive lines. A section of the second dielectric layer is removed to second openings on the first conductive Forming lines, wherein the second openings are substantially equal to the first openings are. A second contact line layer is on the second dielectric Layer formed to the second openings on the first conductive Fill lines. A second photoresist layer is formed to second conductive lines form, which are connected to the first conductive lines. A second layer of material is deposited on the second conductive lines and the second dielectric layer. A second photoresist layer is removed to form second conductive lines. Then it will be patterned the second layer of material by means of light / etching to third openings to form on the second conductive lines. After that are solder balls on the third openings soldered. After all The base is cut to form individual chip-size packages or packages.
Das erfindungsgemäße Verfahren dient zur Herstellung einer chipgroßen Packungs- bzw. Gehäusestruktur. Die Packungsstruktur umfaßt eine Basis, einen Chip, erste leitende Leitungen, eine erste dielektrische Schicht, eine erste Materialschicht, eine zweite dielektrische Schicht, zweite leitende Leitun gen, eine zweite Materialschicht und Lötkugeln. Der Chip mit Kontaktflächen haftet an der Basis. Die ersten leitenden Leitungen sind auf dem Chip gebildet, um die Kontaktflächen zu bedecken. Eine erste dielektrische Schicht ist auf dem Chip und den ersten leitenden Leitungen gebildet, und die erste dielektrische Schicht weist erste Öffnungen auf den ersten leitenden Leitungen auf. Eine erste Materialschicht ist auf der Basis gebildet und in einen Raum gefüllt, mit Ausnahme der Basis. Eine zweite dielektrische Schicht ist auf der ersten dielektrischen Schicht und der ersten Materialschicht gebildet, und die zweite dielektrische Schicht weist zweite Öffnungen auf den ersten leitenden Leitungen auf, wobei die zweiten Öffnungen im wesentlichen gleich zu den ersten Öffnungen sind. Die zweiten leitenden Leitungen sind auf den ersten Öffnungen gebildet, und die zweiten Öffnungen sind elektrisch mit den ersten leitenden Leitungen jeweils verbunden. Eine zweite Materialschicht ist auf den zweiten leitenden Leitungen und der zweiten dielektrischen Schicht gebildet, und die zweite Materialschicht weist dritte Öffnungen auf den zweiten leitenden Leitungen auf. Die Lötkugeln sind auf die dritten Öffnungen gelötet und jeweils an die zweiten leitenden Leitungen elektrisch gekoppelt. Die erste dielektrische Schicht und die erste Materialschicht sind im wesentlichen auf dem selben Niveau.The method according to the invention serves to produce a chip-size packing or housing structure. The package structure includes a base, a chip, first conductive lines, a first dielectric layer, a first material layer, a second dielectric layer, second conductive lines, a second material layer, and solder balls. The chip with contact surfaces adheres to the base. The first conductive lines are formed on the chip to cover the contact surfaces. A first the The dielectric layer is formed on the chip and the first conductive lines, and the first dielectric layer has first openings on the first conductive lines. A first layer of material is formed on the base and filled in a space, except for the base. A second dielectric layer is formed on the first dielectric layer and the first material layer, and the second dielectric layer has second openings on the first conductive lines, the second openings being substantially equal to the first openings. The second conductive lines are formed on the first openings, and the second openings are electrically connected to the first conductive lines, respectively. A second layer of material is formed on the second conductive lines and the second dielectric layer, and the second layer of material has third openings on the second conductive lines. The solder balls are soldered to the third openings and electrically coupled to the second conductive lines, respectively. The first dielectric layer and the first material layer are substantially at the same level.
Zeichnungdrawing
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf Figuren der Zeichnung näher erläutert. Hierbei zeigen:The Invention will be described below with reference to exemplary embodiments with reference on figures of the drawing closer explained. Hereby show:
Beschreibung von AusführungsbeispielenDescription of exemplary embodiments
Im folgenden werden Ausführungsbeispiele der Erfindung im Detail beschrieben. Es wird darauf hingewiesen, daß die Erfindung neben den explizit beschriebenen Ausführungsformen in einem großen Bereich praktiziert werden kann und daß der Bereich der Erfindung ausdrücklich nur durch die Ansprüche definiert wird.in the Following are embodiments of Invention described in detail. It should be noted that the invention in addition to the explicitly described embodiments in a wide range can be practiced and that the Area of the invention expressly only defined by the claims becomes.
Die Komponenten der unterschiedlichen Elemente sind nicht maßstabsgerecht dargestellt. Einige Abmessungen der in Beziehung stehenden Komponenten sind vergrößert und bedeutunglose Abschnitte sind nicht dargestellt, um eine klarere Beschreibung und ein Verständnis der Erfindung zu liefern.The Components of the different elements are not to scale shown. Some dimensions of the related components are enlarged and meaningless sections are not shown to be a clearer one Description and understanding to provide the invention.
Die Erfindung umfaßt einen Schritt zum Aufnehmen und zum Ablegen von Standardchips auf einer zusätzlichen Basis zum Erhalten eines geeigneten und weiteren Abstands zwischen den Chips im Vergleich zu dem ursprünglichen Abstand zwischen den Chips auf einem Wafer. Deshalb weist die Packungsstruktur eine größere Größe einer Kugelanordnung als die Größe des Chips auf, um das Problem des kurzen Rasterabstands zwischen Kugeln zu vermeiden. Das Verfahren umfaßt einen Schritt zum Aufnehmen und zum Ablegen von guten Standardchips auf einer Basis, um einen geeigneten und größeren Abstand zwischen den Chips als der ursprüngliche Abstand zwischen den Chips auf einem Wafer zu erhalten. Das Verfahren für die chipgroße Packung umfaßt die Schritte des Trennens von Chips auf einem Wafer, des Aufnehmens und des Ablegens der Chips auf einer Basis und des Füllens einer ersten Materialschicht auf die Basis in einen Raum zwischen den Chips auf der Basis. Eine dielektrische Schicht mit ersten Öffnungen wird gemustert, um einen Abschnitt einer leitenden Leitung des Chips freizulegen. Ein leitendes Material wird in die ersten Öffnungen und auf die dielektrische Schicht gefüllt. Danach wird eine zweite Materialschicht gebildet, so daß zweite Öffnungen entstehen, die das leitende Material freilegen, und dann werden Lötkugeln auf die zweiten Öffnungen gelötet.The Invention a step for picking up and dropping standard chips an additional one Basis for obtaining a suitable and further distance between the chips compared to the original distance between the Chips on a wafer. Therefore, the packing structure has a larger size Sphere arrangement as the size of the chip to address the problem of short pitch between balls avoid. The method comprises a step to picking up and dropping good standard chips on a base to make a suitable and larger distance between the Chips as the original one Distance between chips on a wafer. The procedure for the chip-sized pack comprises the steps of cutting chips on a wafer, picking them up and depositing the chips on a base and filling one first layer of material on the base in a space between the Chips on the base. A dielectric layer with first openings is patterned to a portion of a conductive line of the chip expose. A conductive material gets into the first openings and filled on the dielectric layer. After that, a second Material layer formed so that second openings arise, which will expose the conductive material, and then become solder balls on the second openings soldered.
Das detaillierte erfindungsgemäße Verfahren wird unten beschrieben.The Detailed method according to the invention described below.
Ein verarbeiteter Siliziumwafer mit Chips wird auf eine Basis gelegt, und dann wird die Dicke des verarbeiteten Siliziumwafers mittels rückseitigem Läppen vermindert, um einen Dickebereich von 50–300 μm auszubilden. Der verarbeitete Siliziumwafer mit der vorgenannten Dicke kann leicht gesägt werden, um die Chips auf dem Wafer in jeweilige Chips zu teilen. Der Schritt des rückseitigen Läppens kann weggelassen werden, wenn der verarbeitete Siliziumwafer nicht hart ist, um ihn ohne rückseitiges Läppen zu sägen. Eine dielektrische Schicht (Schutzschicht) wird optional auf dem verarbeiteten Siliziumwafer vor dem Sägen gebildet, um die Chips vor Beschädigungen zu schützen.A processed silicon wafer with chips is placed on a base and then the thickness of the processed silicon wafer is reduced by backside lapping to form a thickness range of 50-300 μm. The processed silicon Wafers of the aforementioned thickness can be easily sawed to divide the chips on the wafer into respective chips. The step of back lapping may be omitted if the processed silicon wafer is not hard to saw without back lapping. A dielectric layer (protective layer) is optionally formed on the processed silicon wafer prior to sawing to protect the chips from damage.
Jeder
einzelne und geteilte Chip
Die Erläuterung und die entsprechende Figur unten beziehen sich auf einen einzelnen Chip, um zu vereinfachen und eine klarere kompakte Beschreibung der Erfindung zu liefern.The explanation and the corresponding figure below relate to a single Chip to simplify and a clearer compact description to provide the invention.
Vor
dem Erreichen des Ergebnisses nach
Gemäß
Dann
wird auf der zweiten dielektrischen Schicht
Gemäß
Gemäß
Dann
kann die bearbeitete Basis
Schließlich wird
die gepackte Basis
Des
weiteren kann nach dem Schritt zum Schneiden der gepackten Basis
Erfindungsgemäß kann die vorgenannte Packungsstruktur eine chipgroße Packungsstruktur mit einer sehr dünnen Packungsdicke (weniger als 400 μm) liefern, um aufgrund der Siliziumrückseite mit Metall einen guten Wärmeleiter zu erreichen. Deshalb erhöht die Erfindung die Ausbeute, die Zuverlässigkeit und vermindert den Kontaktwiderstand der Packungsstruktur. Des weiteren kann die erfindungsgemäße chipgroße Packungsstruktur die Kosten der Packungsstruktur vermindern.According to the invention, the aforementioned Pa To provide a chip-sized packing structure with a very thin packing thickness (less than 400 microns) in order to achieve a good heat conductor due to the silicon back side with metal. Therefore, the invention increases yield, reliability, and decreases the contact resistance of the package structure. Furthermore, the chip-sized package structure according to the invention can reduce the cost of the package structure.
Obwohl spezifische Ausführungsformen erläutert und beschrieben wurden, ergibt sich für den Fachmann, daß verschiedene Modifikationen gemacht werden können, ohne den mittels der Ansprüche begrenzten Bereich der Erfindung zu verlassen.Even though specific embodiments explained and described, it will be apparent to those skilled in the art that various Modifications can be made without the means of claims To leave the limited scope of the invention.
Claims (33)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004063994A DE102004063994B4 (en) | 2004-10-26 | 2004-12-03 | Chip-sized packing structure |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/973,557 | 2004-10-26 | ||
US10/973,557 US7238602B2 (en) | 2004-10-26 | 2004-10-26 | Chip-size package structure and method of the same |
DE102004063994A DE102004063994B4 (en) | 2004-10-26 | 2004-12-03 | Chip-sized packing structure |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102004058413A1 DE102004058413A1 (en) | 2006-04-27 |
DE102004058413B4 true DE102004058413B4 (en) | 2006-10-19 |
Family
ID=37056511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE200410058413 Expired - Fee Related DE102004058413B4 (en) | 2004-10-26 | 2004-12-03 | Method for producing a chip-size packing structure |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102004058413B4 (en) |
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DE102004058413A1 (en) | 2006-04-27 |
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