DE102005009976A1 - Transistor mit Dotierstoff tragendem Metall im Source- und Drainbereich - Google Patents

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Abstract

Ein Transistor und ein Verfahren zur Fertigung desselben. Ein Gatedielektrikum und ein Gatebereich werden über einem Werkstück ausgebildet, und die Source- und Drainbereiche eines Transistors werden ausgespart. Die Aussparungen werden mit einem Dotierstoff tragenden Metall gefüllt, und ein Temperprozess mit niedriger Temperatur wird zum Ausbilden von dotierten Bereichen in dem Werkstück an die Dotierstoff tragenden Metallbereiche angrenzend verwendet. Ein Transistor, der eine kleine effektive Oxiddicke und eine gut gesteuerte pn-Übergang-Tiefe hat, wird ausgebildet.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterbauelemente und insbesondere auf ein Verfahren zur Herstellung eines Transistors und eine Struktur desselben.
  • HINTERGRUND
  • Halbleiterbauelemente werden bei einer Vielfalt von elektronischen Anwendungen wie beispielsweise Personalcomputern, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung verwendet. Ein Transistor ist ein Element, das bei Halbleiterbauelementen umfassend genutzt wird. Es können z.B. Millionen von Transistoren auf einer einzelnen integrierten Schaltung (IC) vorhanden sein. Ein bei der Halbleiterbauelementherstellung verwendeter üblicher Typ von Transistor ist ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET).
  • Das Gatedielektrikum für MOSFET-Bauelemente hat in der Vergangenheit typischerweise Siliziumdioxid umfasst. Während Bauelemente in der Größe herunterskaliert werden, wird Siliziumdioxid jedoch wegen des Gateleckstroms, der die Bauelementleistungsfähigkeit verschlechtern kann, ein Problem. Daher ist in der Industrie eine Tendenz zu der Entwicklung der Verwendung von Materialien mit hoher Dielektrizitätskonstante (k) (die z.B. eine Dielektrizitätskonstante von z.B. 3,9 oder mehr haben) für die Verwendung als das Gatedielektrikum in MOSFET-Bauelementen vorhanden.
  • Die Entwicklung von Gatedielektrika mit hohem k ist in der Ausgabe 2003 des Internationalen Technologiefahrplans für Halbleiter (ITRS, International Technology Roadmap for Semiconductors), deren Inhalt hiermit in diese Anmeldung aufgenommen wird, als eine der großen Herausforderungen identifiziert worden, wobei sie die technologischen Herausforderungen und Bedürfnisse im Angesicht der Halbleiterindustrie über die nächsten 15 Jahre identifiziert. Für leistungsarme Logik (z.B. für tragbare elektronische Anwendungen) ist es wichtig, Bauelemente zu verwenden, die einen niedrigen Leckstrom haben, um die Batterielebensdauer zu verlängern. Der Gateleckstrom muss bei leistungsarmen Anwendungen ebenso wie der Unterschwellspannungsleckstrom, der pn-Übergang-Leckstrom und der Band-zu-Band-Tunneleffekt gesteuert werden. Für Anwendungen mit hoher Leistungsfähigkeit (d.h. Geschwindigkeit) ist es wichtig, einen niedrigen Flächenwiderstand und eine minimale effektive Gateoxiddicke zu haben.
  • Zum vollen Realisieren der Vorteile der Transistorskalierung muss die Gateoxiddicke auf weniger als 2 nm herunterskaliert werden. Der sich ergebende Gateleckstrom macht jedoch die Verwendung derartiger dünner Oxide bei vielen Bauelementanwendungen, bei denen ein niedriger Bereitschaftsleistungsverbrauch erforderlich ist, unpraktisch. Aus diesem Grund wird das Gateoxiddielektrikummaterial schließlich durch ein alternatives Dielektrikummaterial ersetzt, das eine höhere Dielektrizitätskonstante hat. Bei der Verwendung von Dielektrikummaterialien mit hohem k leidet jedoch die Bauelementleistungsfähigkeit unter eingeschlossener Ladung in der Dielektrikumschicht, die die Beweglichkeit verschlechtert, was den Ansteuerstrom niedriger als bei Transistoren, die Siliziumdioxidgateoxide haben, macht und so die Geschwindigkeit und Leistungsfähigkeit von Transistoren, die Gatedielektrikummaterialien mit hohem k haben, verringert.
  • 1 zeigt eine Querschnittsansicht eines Halbleiterbauelements 100 gemäß dem Stand der Technik, das einen Transistor mit einem Gatedielektrikummaterial mit hohem k umfasst. Das Halbleiterbauelement 100 enthält in einem Werkstück 102 ausgebildete Feldoxidbereiche 104. Der Transistor enthält einen Sourcebereich S und einen Drainbereich D, die durch einen Kanalbereich C getrennt sind. Der Transistor enthält ein Gatedielektrikum 108, das ein isolierendes Material mit hohem k umfasst. Ein Gatebereich 110 ist wie gezeigt über dem Gatedielektrikum 108 ausgebildet.
  • Nachdem der Gatebereich 110 ausgebildet ist, werden der Sourcebereich S und der Drainbereich D leicht dotiert, z.B. durch eine leicht dotierte Drainimplantierung (LDD-Implantierung), um Erweiterungsbereiche 128 des Sourcebereichs S und des Drainbereichs D auszubilden. Daraufhin werden isolierende Abstandshalter bzw. Spacer 112 entlang den Seitenwänden des Gatebereichs 110 und des Gatedielektrikums 108 ausgebildet, und eine Source-/Drainimplantierung wird bei unbedeckten Oberflächen des Werkstücks 102 ausgeführt, gefolgt von einem thermischen Tempern mit hoher Temperatur, typischerweise bei Temperaturen von etwa 1000 bis 1015 °C, um den Sourcebereich S und den Drainbereich D auszubilden.
  • Ein Problem mit dem in 1 gezeigten Halbleiterbauelement 100 gemäß dem Stand der Technik besteht darin, dass ein Grenzflächenoxid 114 zwischen dem Werkstück 102 und dem Dielektrikum mit hohem k 108 ausgebildet wird und ein Grenzflächenoxid 116 zwischen dem Dielektrikum mit hohem k 108 und dem Gatebereich 110 ausgebildet wird. Die Grenzflächenoxide 114 und 116 bilden sich, da das Werkstück 102 typischerweise Silizium umfasst, das eine starke Tendenz zum Bilden von Siliziumdioxid (SiO2) in Gegenwart von Sauerstoff z.B. während der Abscheidung des Dielektrikums mit hohem k 108 hat, wobei das Grenzflächenoxid 114 ausgebildet wird. Desgleichen umfasst der Gatebereich 110 häufig Polysilizium, das ebenfalls zum Bilden von SiO2 116 auf der Oberseite des Gatedielektrikums mit hohem k 108 tendiert.
  • Der Sourcebereich S und der Drainbereich D des Halbleiterbauelements 100 werden ausgebildet, indem Ionen einer Dotier stoffart implantiert werden und das Werkstück 102 getempert wird, um eine Diffusion des Dotierstoffs tief in das Werkstück 102 zu bewirken, wobei der Sourcebereich S und der Drainbereich D ausgebildet werden. Ein Problem mit der Struktur 100 gemäß dem Stand der Technik besteht darin, dass die zum Ausbilden des Sourcebereichs S und des Drainbereichs D verwendeten Temperprozesse mit hoher Temperatur dazu tendieren, die Dielektrizitätskonstante des Gatedielektrikums mit hohem k 108 zu verschlechtern. Insbesondere dann, wenn sie einer Behandlung mit hoher Temperatur ausgesetzt worden sind, sind die Grenzflächenoxide 114 und 116 dicker geworden, was die anhand des ganzen Gatestapels (das Grenzflächenoxid 114, das Dielektrikum mit hohem k 108 und das Grenzflächenoxid 116) des Halbleiterbauelements 100 elektrisch bewertete effektive Oxiddicke (EOT) 118 erhöht hat. Somit kann es unter Verwendung eines Dielektrikummaterials mit hohem k für das Gatedielektrikum 108 schwierig sein, die Dicke des Gatedielektrikums 108 auf eine für den Transistorentwurf erforderliche Dimension zu vermindern, während Bauelemente 100 in der Größe herunterskaliert werden.
  • Ein anderes Problem mit dem in 1 gezeigten Halbleiterbauelement 100 gemäß dem Stand der Technik besteht darin, dass es durch das Ausbilden des Sourcebereichs S und des Drainbereichs D unter Verwendung einer Ionenimplantation schwierig ist, die verringerte pn-Übergang-Tiefe (junction depth) Xj und den verringerten Flächenwiderstand RS zu erfüllen, die für fortschrittliche Technologien erforderlich sind. Je dicker die pn-Übergang-Tiefe Xj, desto mehr werden die Kurzkanaleffekte (short channel effects) wie beispielsweise die Effekte durch Ladungsträger mit hoher Beweglichkeit (hot carrier effects) schlimm und verschlechtern die Transistorzuverlässigkeit, was einen Leckstrom und/oder einen Durchgriff bei dem Sourcebereich S und dem Drainbereich D verursacht. Ferner hat das Bauelement 100 einen hohen Flächenwiderstand RS, was den Ansteuerstrom und die Schaltungsgeschwindigkeit verschlechtert, wodurch das Halbleiterbauelement 100 für die Verwendung in Hochleistungs- und/oder Hochgeschwindigkeitsanwendungen weniger zuverlässig gemacht wird.
    •
  • Was in dem Fachgebiet benötigt wird, sind daher ein Transistorentwurf und -herstellungsverfahren, bei denen die effektive Gatedielektrikumdicke, die pn-Übergang-Tiefe und der Flächenwiderstand verringert werden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, die einen Transistor einschließen, der ein Dotierstoff tragendes Metall (dopant-bearing metal) umfassende Source- und Drainbereiche hat, werden diese und andere Probleme allgemein gelöst oder umgangen und technische Vorteile allgemein erreicht. Ein Temperprozess mit niedriger Temperatur wird verwendet, um eine Diffusion von Dotierstoffen in dem Dotierstoff tragenden Metall in das Werkstück an das Dotierstoff tragende Metall angrenzend zu bewirken, wobei dotierte Bereiche ausgebildet werden. Die dotierten Bereiche und das Dotierstoff tragende Metall umfassen den Sourcebereich und den Drainbereich des Transistors. Da ein Temperprozess mit niedriger Temperatur zum Ausbilden der dotierten Bereiche verwendet wird, wird die effektive Oxiddicke des Gatedielektrikums während des Temperns mit niedriger Temperatur nicht wesentlich erhöht, was zu einer dünneren effektiven Gatedielektrikumdicke (oder Oxiddicke) führt. Ferner führt das Tempern mit niedriger Temperatur zu einer verringerten pn-Übergang-Tiefe.
  • Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung enthält ein Transistor einen Sourcebereich und einen Drainbereich, die in einem Werkstück angeordnet sind, wobei das Werkstück eine Oberseite hat, wobei der Sourcebereich und der Drainbereich durch einen Kanalbereich getrennt sind. Der Sourcebereich und der Drainbereich umfassen jeweils einen in der Oberseite des Werkstücks angeordneten Dotierstoff tragenden Metallbereich. Angrenzend an jeden Dotierstoff tragen den Metallbereich ist ein dotierter Bereich in dem Werkstück angeordnet. Ein Gatedielektrikum ist über dem Kanalbereich und einem Abschnitt des Sourcebereichs und des Drainbereichs angeordnet. Ein Gatebereich ist über dem Gatedielektrikum angeordnet.
  • Gemäß einem anderen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung enthält ein Transistor einen in einem Werkstück angeordneten Sourcebereich, wobei das Werkstück eine Oberseite hat. Der Sourcebereich enthält einen in der Oberseite des Werkstücks angeordneten ersten Dotierstoff tragenden Metallbereich und einen an den ersten Dotierstoff tragenden Metallbereich angrenzend in dem Werkstück angeordneten ersten dotierten Bereich. Ein Drainbereich ist in dem Werkstück angeordnet, wobei der Drainbereich durch einen Kanalbereich von dem Sourcebereich getrennt ist. Der Drainbereich umfasst einen in der Oberseite des Werkstücks angeordneten zweiten Dotierstoff tragenden Metallbereich und einen an den zweiten Dotierstoff tragenden Metallbereich angrenzend in dem Werkstück angeordneten zweiten dotierten Bereich. Ein Gatedielektrikum ist über dem Kanalbereich und einem Abschnitt des Sourcebereichs und des Drainbereichs angeordnet. Ein Gatebereich ist über dem Gatedielektrikum angeordnet.
  • Gemäß noch einem anderen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist ein Verfahren zur Herstellung eines Transistors ein Bereitstellen eines Werkstücks, ein Abscheiden eines Gatedielektrikummaterials über dem Werkstück und ein Abscheiden eines Gatematerials über dem Gatedielektrikummaterial auf. Das Gatematerial und das Gatedielektrikummaterial werden strukturiert, um einen Gatebereich und ein Gatedielektrikum über einem Kanalbereich des Werkstücks auszubilden. Eine erste Aussparung wird in einem Sourcebereich des Werkstücks ausgebildet, und eine zweite Aussparung wird in einem Drainbereich des Werkstücks ausgebildet. Der Sourcebereich und der Drainbereich sind nahe liegend und durch den Kanalbereich getrennt. Das Verfahren weist ein Füllen der er sten Aussparung und der zweiten Aussparung mit einem Dotierstoff tragenden Metall und ein Tempern des Werkstücks zum Bewirken einer Diffusion eines Dotierstoffs des Dotierstoff tragenden Metalls in das Werkstück auf, wobei ein dotierter Bereich in dem Werkstück an das Dotierstoff tragende Metall in dem Sourcebereich und dem Drainbereich angrenzend ausgebildet wird.
  • Vorteile von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung schließen ein Bereitstellen eines Transistorentwurfs und Fertigungsverfahrens desselben ein, wobei die gesamte Tempertemperatur für den Transistorfertigungsprozessablauf verringert wird, was die Wärmebilanz verringert und die Gatedielektrikumqualität verbessert. Der Flächenwiderstand in dem Source- und Drainerweiterungsbereich ist äußerst niedrig, und die pn-Übergang-Tiefe kann infolge des Aussparungsausbildungsprozesses gut gesteuert werden. Übergänge mit schroffen Kanten können in den Source- und Drainbereichen ausgebildet werden. Da die dotierten Bereiche unter den Dotierstoff tragenden Metallbereichen bei einer niedrigen Temperatur ausgebildet werden, diffundiert der Dotierstoff weniger in das Werkstück, wobei eine dünnere pn-Übergang-Tiefe, ein verringerter Flächenwiderstand und eine verringerte effektive Gateoxiddicke erzeugt werden.
  • Das Vorstehende hat die Merkmale und technischen Vorteile von Ausführungsbeispielen der vorliegenden Erfindung eher in großen Zügen umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden kann. Zusätzliche Merkmale und Vorteile von Ausführungsbeispielen der Erfindung werden nachstehend beschrieben, die den Gegenstand der Patentansprüche der Erfindung bilden. Es sollte für den Fachmann ersichtlich sein, dass die Konzeption und spezifische Ausführungsbeispiele, die offenbart sind, leicht als eine Grundlage zum Modifizieren oder Entwerfen anderer Strukturen oder Prozesse zum Erfüllen der gleichen Zwecke der vorliegenden Erfindung genutzt werden können. Der Fachmann soll te auch realisieren, dass derartige äquivalente Konstruktionen nicht von dem Rahmen des Inhalts und Schutzbereichs der Erfindung wie in den beigefügten Patentansprüchen dargelegt abweichen.
    •
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und der Vorteile derselben wird nachstehend auf die folgenden Beschreibungen Bezug genommen, die in Verbindung mit den beiliegenden Zeichnungen genommen werden, bei denen:
  • 1 eine Querschnittsansicht eines Transistors gemäß dem Stand der Technik zeigt;
  • 2 bis 8 Querschnittsansichten eines Transistors in verschiedenen Stadien der Fertigung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigen, wobei Source- und Drainbereiche ausgespart und daraufhin mit einem Dotierstoff tragenden Metall gefüllt werden, gefolgt von einem Temperprozess mit niedriger Temperatur;
  • 9 eine Querschnittsansicht eines Ausführungsbeispiels der vorliegenden Erfindung zeigt, wobei tiefe Source- und Drainbereiche durch eine Ionenimplantation und ein thermisches Tempern ausgebildet werden, nachdem die Source- und Drainbereiche mit Dotierstoff tragendem Metall ausgebildet sind;
  • 10 und 11 Querschnittsansichten eines anderen Ausführungsbeispiels der vorliegenden Erfindung zeigen, wobei ein Seitenwandabstandshalter über Seitenwänden des Gatedielektrikums und des Gatebereichs ausgebildet wird, bevor die Aussparung für das Dotierstoff tragende Metall ausgebildet wird; und
  • 12 eine Querschnittsansicht eines Ausführungsbeispiels der vorliegenden Erfindung zeigt, wobei ein Seitenwandabstandshalter ausgebildet wird, bevor die Aussparung in den Source- und Drainbereichen ausgebildet wird, und auch tiefe Source- und Drainbereiche wie bei dem Ausführungsbeispiel gemäß 9 gezeigt ausgebildet werden.
  • Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern es nicht anders angegeben ist. Die Figuren sind zum klaren Veranschaulichen der relevanten Gesichtspunkte der bevorzugten Ausführungsbeispiele gezeichnet und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSBEISPIELEN
  • Die Ausbildung und die Verwendung der gegenwärtig bevorzugten Ausführungsbeispiele werden nachstehend ausführlich erörtert. Es sollte jedoch erkannt werden, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in einer breiten Vielfalt von spezifischen Zusammenhängen verkörpert werden können. Die erörterten spezifischen Ausführungsbeispiele sind lediglich veranschaulichend für spezifische Wege zum Ausbilden und Verwenden der Erfindung und beschränken den Bereich der Erfindung nicht.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang, nämlich einem auf einem Halbleiterbauelement ausgebildeten Transistor, beschrieben. Die Erfindung kann jedoch auch auf MOSFETs oder andere Transistorbauelemente einschließlich p-Kanal-Metalloxid-Halbleiter-(PMOS-)Transistoren, n-Kanal-Metalloxid-Halbleiter-(NMOS-)Transistoren und/oder Komplementär-Metalloxid-Halbleiter-(CMOS-)Bauelementen als Beispielen angewendet werden. In jeder der Figuren ist nur ein Transistor gezeigt; es können jedoch viele andere Transistoren und Bauelemente in dem Fertigungsprozess für die gezeigten Halbleiterbauelemente ausgebildet werden.
  • Die 2 bis 8 zeigen Querschnittsansichten eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung in verschiedenen Stadien der Fertigung. Zuerst auf 2 Bezug nehmend umfasst ein Halbleiterbauelement 200 ein Werkstück 202. Das Werkstück 202 kann ein Halbleitersubstrat enthalten, das Silizium oder andere Halbleitermaterialien umfasst, die z.B. durch eine isolierende Schicht bedeckt sind. Das Werkstück 202 kann auch andere aktive Komponenten oder Schaltungen enthalten, die nicht gezeigt sind. Das Werkstück 202 kann z.B. Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 202 kann andere leitfähige Schichten oder andere Halbleiterelemente, z.B. Transistoren, Dioden usw., enthalten. Verbundhalbleiter, GaAs, InP, Si/Ge oder SiC als Beispiele, können anstelle von Silizium verwendet werden. Das Werkstück 202 kann z.B. auch ein Silizium-auf-Isolator-(SOI-)Substrat umfassen.
  • Das Werkstück 202 kann leicht dotiert sein (nicht gezeigt). Im Allgemeinen ist das Werkstück 202 mit Dotierstoffen entweder des N-Typs oder des P-Typs dotiert, abhängig davon, ob die pn-Übergänge des Transistors jeweils von dem P-Typ oder N-Typ sein werden. Falls z.B. die zu fertigenden Transistoren PMOS-Transistoren umfassen, kann das Werkstück 202 mit Dotierstoffen des N-Typs leicht dotiert sein. Oder falls NMOS-Transistoren ausgebildet werden, kann das Werkstück 202 mit Dotierstoffen des P-Typs leicht dotiert sein.
  • Isolationsbereiche 204 können wie gezeigt an verschiedenen Stellen auf dem Werkstück 202 ausgebildet werden. Die Isolationsbereiche 204 können z.B. Bereiche einer Isolation durch flache Gräben (STI, shallow trench isolation) oder Feldoxidbereiche umfassen, die auf jeder Seite eines Kanalbereichs C eines Transistors 230 angeordnet sind (in 2 nicht gezeigt; siehe 8). Die Isolationsbereiche 204 können durch ein Abscheiden eines Photoresists über dem Werkstück 202 ausgebildet werden, was nicht gezeigt ist. Der Photoresist kann unter Verwendung von Lithographietechniken strukturiert werden, und der Photoresist kann als eine Maske verwendet werden, während das Werkstück 202 geätzt wird, um Löcher oder Strukturen für die Isolationsbereiche 204 in einer Oberseite des Werkstücks 202 auszubilden. Ein Isolator wie beispielsweise ein Oxid kann z.B. über dem Werkstück 202 abgeschieden werden, um die Strukturen zu füllen, wobei Isolationsbereiche 204 ausgebildet werden. Alternativ können die Isolationsbereiche 204 z.B. durch andere Verfahren ausgebildet werden.
  • Es ist zu beachten, dass dann, wenn PMOS- und NMOS-Transistoren (nicht gezeigt) auf dem gleichen Werkstück 202 zu fertigen sind, das Werkstück 202 mit Dotierstoffen des P-Typs leicht dotiert werden kann, die NMOS-Abschnitte des Werkstücks 202 maskiert werden können, und daraufhin Wannenimplantierungen ausgebildet werden können, um N-Wannen für die PMOS-Bauelemente zu erzeugen. Daraufhin können Implantierungen des P-Typs in die NMOS-Abschnitte implantiert werden.
  • Ein Gatedielektrikummaterial 208 wird über dem Werkstück 202 abgeschieden wie in 2 gezeigt. Das Gatedielektrikummaterial 208 kann für Gatedielektrika verwendete herkömmliche isolierende Materialien wie beispielsweise Siliziumdioxid (SiO2), Siliziumnitrid (SixNy) oder Siliziumoxinitrid (SiON) umfassen. Ausführungsbeispiele der vorliegenden Erfindung sind jedoch besonders vorteilhaft, wenn ein Material mit hohem k für das Gatedielektrikummaterial 208 verwendet wird. Somit umfasst bei einem Ausführungsbeispiel das Gatedielektrikummaterial 208 vorzugsweise ein Material mit hoher Dielektrizitätskonstante wie beispielsweise HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5 oder La2O3 als Beispielen, obwohl das Gatedielektrikummaterial 208 alternativ andere isolierende Materialien mit niedrigem k oder hohem k umfassen kann.
  • Das Gatedielektrikummaterial 208 kann eine einzelne Schicht von Material umfassen, oder das Gatedielektrikummaterial 208 kann alternativ zwei oder mehr Schichten umfassen. Bei einem Ausführungsbeispiel können eines oder mehrere dieser Materialien in verschiedenen Kombinationen oder in gestapelten Schichten in dem Gatedielektrikummaterial 208 enthalten sein. Das Gatedielektrikummaterial 208 kann durch chemische Gasphasenabscheidung (CVD, chemical vapor deposition), Atomschichtabscheidung (ALD, atomic layer deposition), metallorganische Gasphasenabscheidung (MOCVD, metal organic chemical vapor deposition), physikalische Gasphasenabscheidung (PVD, physical vapor deposition), Düsengasphasenabscheidung (JVP, jet vapor deposition) als Beispiele abgeschieden werden, obwohl das Gatedielektrikummaterial 208 alternativ unter Verwendung anderer geeigneter Abscheidungstechniken abgeschieden werden kann. Das Gatedielektrikummaterial 208 umfasst bei einem Ausführungsbeispiel vorzugsweise eine Dicke von etwa 10 Å bis etwa 60 Å, obwohl das Gatedielektrikummaterial 208 alternativ andere Dimensionen wie beispielsweise 80 Å oder weniger als ein Beispiel umfassen kann. Das Werkstück 202 kann optional einer (nicht gezeigten) Vor-Gate-Behandlung wie beispielsweise einer HF-, HCl- oder Ozon-basierten Reinigungsbehandlung als Beispielen ausgesetzt werden, bevor das Gatedielektrikummaterial 208 abgeschieden wird.
  • Ein Gatematerial 210 wird über dem Gatedielektrikummaterial 208 abgeschieden. Das Gatematerial 210 umfasst vorzugsweise einen Leiter wie beispielsweise ein Metall oder Polysilizium, obwohl alternativ andere leitfähige und halbleitfähige Materialien für das Gatematerial 210 verwendet werden können. Das Gatematerial 210 kann z.B. TiN, HfN, TaN, ein voll silizidiertes Gatematerial (FUSI, fully silicided gate material) oder andere Metalle als Beispiele umfassen. Das Gatematerial 210 kann eine Vielzahl von gestapelten Gatematerialien wie beispielsweise eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumdeckschicht oder eine Kombination einer Vielzahl von Metallschichten, die ei nen Gateelektrodenstapel bilden, umfassen. Bei einem anderen Ausführungsbeispiel kann das Gatematerial 210 alternativ Polysilizium oder andere Halbleitermaterialien umfassen. Das Gatematerial 210 kann unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungstechniken als Beispielen abgeschieden werden.
  • Das Gatematerial 210 und das Gatedielektrikummaterial 208 werden unter Verwendung einer Lithographietechnik strukturiert, um einen Gatebereich 210 und ein Gatedielektrikum 208 eines Transistors wie in 3 gezeigt auszubilden. Es kann z.B. ein (nicht gezeigter) Photoresist über dem Werkstück 202 abgeschieden werden. Der Photoresist kann mit einer gewünschten Struktur für den Gatebereich und das Gatedielektrikum strukturiert werden, und der Photoresist kann als eine Maske verwendet werden, während das Gatematerial 210 und das Gatedielektrikummaterial 208 zum Ausbilden des Gatematerials 210 und des Gatedielektrikummaterials 208 in die gewünschte Struktur geätzt werden. Der Photoresist wird daraufhin gestrippt bzw. abgelöst oder entfernt.
  • Es ist zu beachten, dass es wahrscheinlich ist, dass während der Abscheidung des Gatedielektrikummaterials 208 oder während einer Reinigungsbehandlung wie beispielsweise einem nassen Vorreinigen vor der Abscheidung des Gatedielektrikummaterials 208 als Beispielen eine dünne Grenzflächenschicht 220 ausgebildet wird. Diese dünne Grenzflächenschicht 220 umfasst typischerweise eine Dicke von etwa 7 Å oder weniger. Die dünne Grenzflächenschicht 220 bildet sich durch die Reaktion von Silizium oder anderem Halbleitermaterial in dem Werkstück 202 mit einem Oxid in dem Gatedielektrikummaterial 208 oder Vorreinigungsprozess.
  • Als Nächstes wird gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung das Werkstück 202 in dem Sourcebereich S und dem Drainbereich D ausgespart wie in 4 gezeigt. Der Sourcebereich S und der Drainbereich D können un ter Verwendung eines Argon als ein Beispiel umfassenden Trockenätzprozesses ausgespart werden, obwohl alternativ auch andere Ätzchemikalien zum Ausbilden der Aussparungen verwendet werden können. Der Ätzprozess ist bei einem Ausführungsbeispiel vorzugsweise anisotrop, um z.B. ein Verringern der horizontalen Dimensionen (z.B. seitliches Ätzen) des Gatebereichs 210 und des Gatedielektrikums 208 zu vermeiden. Alternativ kann der Ätzprozess zum Erzeugen der Aussparungen ein isotropes Ätzen wie beispielsweise einen Ätzprozess, auf den als "chemisches nachgeschaltetes Ätzen" ("chemical downstream etching") Bezug genommen wird, wobei es sich um eine Technik handelt, die als ein Beispiel eine Mikrowellenplasmaquelle, HF-Energie mit niedriger Vorspannung (low bias RF power) oder eine Kombination von beiden zum gegenüber dem Isolationsoxid 204 selektiven isotropen Vertiefen von Silizium in dem Werkstück 202 anwendet, obwohl alternativ andere isotrope Ätzprozesse verwendet werden können. Die Tiefe h1 der Aussparungen in dem Sourcebereich S und dem Drainbereich D umfasst als ein Beispiel vorzugsweise etwa 200 Å oder weniger unter der Oberseite 222 des Werkstücks 202. Vorzugsweise werden der Sourcebereich S und der Drainbereich D in einem einzelnen Verarbeitungsschritt ausgespart, z.B. werden sie gleichzeitig ausgespart. Der Sourcebereich S und der Drainbereich D können unter Verwendung eines zusätzlichen getrennten Ätzprozesses ausgespart werden, oder der Sourcebereich S und der Drainbereich D können alternativ z.B. während des Strukturierungsprozesses des Gatebereichs 210 und des Gatedielektrikums 208 ausgespart werden.
  • Ein Dotierstoff tragendes Metall 224 wird über unbedeckten Abschnitten des Werkstücks 202, der Oberseite des Gatebereichs 210 und Isolationsbereichen 204 abgeschieden wie in 5 gezeigt. Das Dotierstoff tragende Metall 224 umfasst vorzugsweise ein Metall, das einen Dotierstoff wie beispielsweise Bor (B), Phosphor (P), Arsen (As) oder Antimon (Sb) als Beispiele enthält, obwohl der Dotierstoff alternativ andere Dotierstoffmaterialien umfassen kann. Das Dotierstoff tragen de Metall 224 umfasst vorzugsweise TiB2, ZrB2, HfB2, ZrP, TiP, ZrSb2, TiSb2, HfSb2 oder Arsenide von Zr oder Hf als Beispiele, obwohl das Dotierstoff tragende Metall 224 alternativ andere einen Dotierstoff enthaltende Metalle umfassen kann.
  • Der Metallanteil (z.B. Ti, Zr, Hf) des Dotierstoff tragenden Metalls 224 bewirkt, dass der Sourcebereich S und der Drainbereich D einen niedrigeren Flächenwiderstand RS haben, und der Dotierstoffanteil (z.B. B, P, Sb, As) erzeugt den pn-Übergang des Sourcebereichs S und des Drainbereichs D. Vorzugsweise wird gemäß Ausführungsbeispielen der vorliegenden Erfindung das Dotierstoff tragende Metall 224 derart ausgewählt, dass ein verringerter Flächenwiderstand RS für das Halbleiterbauelement 200 bereitgestellt wird.
  • Die Aussparungen in dem Sourcebereich S und dem Drainbereich D werden vorzugsweise mit dem Dotierstoff tragenden Metall 224 hinterfüllt. Das Dotierstoff tragende Metall 224 kann z.B. unter Verwendung von Elektronenstrahlverdampfen (electron beam evaporation), CVD oder physikalischer Gasphasenabscheidung abgeschieden werden, obwohl alternativ andere Verfahren zur Abscheidung verwendet werden können, um das Dotierstoff tragende Metall 224 abzuscheiden.
  • Das Dotierstoff tragende Metall 224 kann wie in 5 gezeigt im Wesentlichen konform sein, wenn es abgeschieden wird. Überschüssige Abschnitte des Dotierstoff tragenden Metalls 224 werden von über den Isolationsbereichen 204, der Oberseite und den Seitenwänden des Gatebereichs 210 und den Seitenwänden des Gatedielektrikums 208 entfernt, wobei die in 6 gezeigte Struktur übrig gelassen wird. Die überschüssigen Abschnitte des Dotierstoff tragenden Metalls 224 können unter Verwendung eines anisotropen Ätzprozesses oder eines isotropen Ätzprozesses entfernt werden. Als Beispiele können die überschüssigen Abschnitte unter Verwendung von nassen, trockenen, elektrochemischen oder chemischen Ätzprozessen entfernt werden, obwohl alternativ andere Ätzprozesse verwen det werden können. Die Oberseite der in dem Sourcebereich S und dem Drainbereich D ausgebildeten Dotierstoff tragenden Metallbereiche 224 kann im Wesentlichen mit der Oberseite 222 des Werkstücks 202 planar sein wie gezeigt, obwohl alternativ die Dotierstoff tragenden Metallbereiche 224 in den Aussparungen des Werkstücks 202 leicht zurückgesetzt oder leicht konkav ausgebildet sein können (nicht gezeigt).
  • Bei einem Ausführungsbeispiel können in diesem Stadium der Fertigung die Dotierstoff tragenden Metallbereiche 224 unter Verwendung einer Ionenimplantation dotiert werden. Dabei handelt es sich um einen optionalen Schritt, der bei Ausführungsbeispielen der vorliegenden Erfindung nicht erforderlich ist, aber für einige Transistorentwürfe angemessen sein kann. In diesem optionalen Schritt werden unter Verwendung einer Ionenimplantation Dotierstoffionen 225 in die Dotierstoff tragenden Metallbereiche 224 eingebracht. Dies erhöht die Dotierstoffkonzentration in den Dotierstoff tragenden Metallbereichen 224, was zu einer Erhöhung der Dotierstoffkonzentration des darunter liegenden Dotierstoffbereichs (in 6 nicht gezeigt; siehe 7 bei 226) während der Diffusion des Dotierstoffs der Dotierstoff tragenden Metallbereiche 224 in das darunter liegende Substrat 202 in nachfolgenden Verarbeitungsschritten führt. Wenn dieser optionale Ionenimplantationsschritt in dem Fertigungsprozess enthalten ist, wird die Implantation vorzugsweise bei einem Energieniveau von etwa 1 Kev oder niedriger bei einer Implantationsdosis von etwa 1 × 1015 Ionen/cm2 oder weniger als Beispielen ausgeführt.
  • Das Werkstück 202 wird daraufhin einem Temperprozess mit niedriger Temperatur unterzogen, um eine Herausdiffusion von Dotierstoffen in den Dotierstoff tragenden Metallbereichen 224 zu bewirken und je einen dotierten Bereich 226 in dem Sourcebereich S und dem Drainbereich D in dem Werkstück 202 an die Dotierstoff tragenden Metallbereiche 224 angrenzend auszubilden wie in 7 gezeigt. Der dotierte Bereich 226 erstreckt sich unter die Dotierstoff tragenden Metallbereiche 224 und erstreckt sich auch seitlich (zu der Seite der Dotierstoff tragenden Metallbereiche) um etwa 70 Å oder weniger unter den Gatebereich 210 und das Gatedielektrikum 208 wie bei 228 gezeigt. Der Temperprozess mit niedriger Temperatur umfasst vorzugsweise eine Temperatur von etwa 900 °C oder weniger für etwa 1 Stunde oder weniger, und noch mehr vorzuziehen ist, dass er eine Temperatur von etwa 900 °C für etwa 20 Minuten oder weniger als Beispiele umfasst. Die dotierten Bereiche 226 umfassen vorzugsweise eine Dicke von etwa 100 Å oder weniger.
  • Somit umfassen der Sourcebereich S und der Drainbereich D jeweils ein Dotierstoff tragendes Metall 224 und einen an das Dotierstoff tragende Metall 224 angrenzend (nämlich unter ihm und sich seitlich von ihm erstreckend) angeordneten dotierten Bereich 226 wie gezeigt. Der Sourcebereich S und der Drainbereich D umfassen vorzugsweise eine Gesamtdicke von etwa 300 Å unter der Oberseite 222 des Werkstücks 202.
  • Es ist zu beachten, dass der dotierte Bereich 226 einen Erweiterungsbereich 228 enthält, der sich unter das Gatedielektrikum 208 erstreckt und sich zu dem Kanalbereich C hin erstreckt. Ein Vorteil des gemäß Ausführungsbeispielen der vorliegenden Erfindung ausgebildeten Transistors 230 besteht darin, dass der Erweiterungsbereich 228 kleiner als bei herkömmlichen Transistorentwürfen gemacht werden kann. Der Erweiterungsbereich 228 kann sich z.B. auf jeder Seite um eine Entfernung d1 unter den Gatebereich 210 erstrecken, die etwa 70 Å oder weniger umfassen kann, z.B. etwa 20 bis etwa 50 Å. Dies ist vorteilhaft, da der Widerstand des Erweiterungsbereichs 228 sich aus dem verringerten Ausmaß von Überlappung d1 ergebend niedrig ist, was Effekte durch Ladungsträger mit hoher Beweglichkeit des Transistors 230 verringert.
  • Bei einem Åusführungsbeispiel umfasst das Dotierstoff tragende Metall 224 einen höheren Atomprozentanteil des Dotierstoffs, als in einem natürlichen Zustand des Dotierstoff tra genden Metalls 224 gefunden werden würde, und der Prozentanteil des Dotierstoffs in dem Dotierstoff tragenden Metall 224 wird nach dem Tempern mit niedriger Temperatur verringert, was sich aus einem Diffundieren von Dotierstoffionen in das Werkstück 202 zum Ausbilden der dotierten Bereiche 226 ergibt. Falls z.B. das Dotierstoff tragende Metall 224 den Dotierstoff B tragendes Ti umfasst, kann das Dotierstoff tragende Metall 224 TiBx umfassen, wobei x > 2, z.B. 3, 4 usw. Bei diesem Ausführungsbeispiel umfasst das Dotierstoff tragende Metall 224 nach dem Tempern mit niedriger Temperatur zum Ausbilden der dotierten Bereiche 226 einen verringerten Atomprozentanteil des Dotierstoffs und kann z.B. TiB2 umfassen. Es ist zu beachten, dass, obwohl nach dem Tempern mit niedriger Temperatur weniger von den sich in dem Dotierstoff tragenden Metall 224 befindenden Dotierstoffarten übrig gelassen wird, da einige Dotierstoffatome in den Dotierstoffbereich 226 abwandern, immer noch einige sich in dem Dotierstoff tragenden Metall 224 befindende Dotierstoffarten übrig gelassen werden.
  • Der Fertigungsprozess für das Bauelement 200 wird daraufhin fortgesetzt, um das Bauelement 200 fertig zu stellen, vorzugsweise ohne das Halbleiterbauelement 200 hohen Temperaturen auszusetzen, z.B. vorzugsweise ohne das Halbleiterbauelement 200 einer größeren Temperatur als etwa 900 °C auszusetzen. Es kann z.B. ein ein Dielektrikummaterial wie beispielsweise SiO2, SiN oder SiON als Beispiele, obwohl auch andere isolierende Materialien verwendet werden können, umfassendes Abstandshaltermaterial 212 über unbedeckten Abschnitten des Werkstücks 202 abgeschieden werden. Das Material des Seitenwandabstandshalters 212 kann einem Ätzprozess wie beispielsweise einem anisotropen Ätzen ausgesetzt werden, um Seitenwandabstandshalter 212 wie in 8 gezeigt auszubilden.
  • Somit wird gemäß einem Ausführungsbeispiel der Erfindung ein Transistor 230 ausgebildet, der einen Gatebereich 210, einen Sourcebereich S und einen Drainbereich D enthält, wobei der Sourcebereich S und der Drainbereich D die Dotierstoff tragenden Metallbereiche 224 und die dotierten Bereiche 226 umfassen. Das Transistorbauelement 230 hat eine dünne effektive Oxiddicke 238, die die Grenzflächenschicht 220 und das Gatedielektrikum 208 umfasst. Da der Transistor 230 keinem Temperprozess mit hoher Temperatur, z.B. bei Temperaturen von 1000 °C oder mehr, ausgesetzt wird, wird ein Erhöhen der Dicke der Grenzflächenschicht 220 vorteilhaft vermieden, so dass die effektive Oxiddicke 238 vermindert wird. Die Grenzflächenschicht 220 umfasst z.B. vorzugsweise eine Dicke von etwa 2 Å bis etwa 7 Å, und es ist noch mehr vorzuziehen, dass sie eine Dicke von etwa 7 Å oder weniger umfasst. Da ein Tempern mit niedriger Temperatur zum Ausbilden der dotierten Bereiche 226 des Sourcebereichs S und des Drainbereichs D verwendet wird, führt dies ferner zu einer flacheren pn-Übergang-Tiefe 231 des Transistorbauelements 230. Der Transistor 230 ist bei Anwendungen besonders vorteilhaft, bei denen ein hoher Ansteuerstrom und eine minimale effektive Oxiddicke wichtig sind, wie beispielsweise bei Anwendungen mit hoher Leistungsfähigkeit (z.B. hoher Geschwindigkeit), z.B. bei einer Verwendung mit Speicher und anderen Vorrichtungen.
  • 9 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, bei dem ein ähnlicher Prozessablauf wie für die 2 bis 8 beschrieben wurde verwendet werden kann. Für die verschiedenen Elemente in 9 sind ähnliche Bezugszeichen wie in den 2 bis 8 verwendet wurden bestimmt. Zum Vermeiden einer Wiederholung ist jedes in der Figur gezeigte Bezugszeichen dabei nicht ausführlich beschrieben. Vielmehr werden vorzugsweise für x02, x04 usw... beschriebene ähnliche Materialien und Dicken für die gezeigten Materialschichten verwendet, wie sie für die 2 bis 8 beschrieben wurden, wobei in den 2 bis 8 x=2 und in 9 x=3. Als ein Beispiel werden die für das Dotierstoff tragende Metall 224 in der Beschreibung für die 2 bis 8 aufgelisteten bevorzugten und alternativen Materialien vorzugsweise auch für das Dotierstoff tragende Metall 324 in 9 verwendet.
  • Bei dem in 9 gezeigten Ausführungsbeispiel wird nach dem Ausbilden der Seitenwandabstandshalter 312 über den Seitenwänden des Gatebereichs 310 und des Gatedielektrikums 308 ein Ionenimplantationsprozess verwendet, gefolgt von einem Temperprozess mit hoher Temperatur, bei einer Temperatur von etwa 1000 °C oder mehr, um tiefe Source- und Drainbereiche 336 in dem Sourcebereich S und dem Drainbereich D auszubilden wie gezeigt. Die Zieltiefe dieses optionalen Ionenimplantationsprozesses ist bei einem Ausführungsbeispiel als ein Beispiel vorzugsweise größer als die Tiefe des Dotierstoff tragenden Metalls 324 und des dotierten Bereichs 326. Die tiefen Source- und Drainbereiche 336 können z.B. eine Tiefe h2 von etwa 500 Å oder größer unter der Werkstückoberseite 322 umfassen. Falls der Transistor 332 einen PMOS-Transistor umfasst, kann BF2, und falls der Transistor 332 einen NMOS-Transistor umfasst, kann As bei einem Energieniveau von etwa 10 KeV bei einer Implantationsdosierung von etwa 1 × 1015 Ionen/cm2 als Beispielen implantiert werden.
  • Bei dem in 9 gezeigten Ausführungsbeispiel kann der sich ergebende Transistor 332 ein dickeres Grenzflächenoxid 320 als das Grenzflächenoxid 220 gemäß 8 haben und kann auch ein zwischen dem Gatedielektrikum 308 und dem Gatebereich 310 ausgebildetes zusätzliches Grenzflächenoxid haben (nicht gezeigt), jedoch profitiert der Transistor 332 von einem dem Vorhandensein des Dotierstoff tragenden Metalls 324 des Sourcebereichs S und des Drainbereichs D zuzuschreibenden verringerten Flächenwiderstand RS. Dieser Transistor 332 ist bei einigen Anwendungen des Transistors 332 vorteilhaft, die eine tiefere Implantierung des Sourcebereichs S und des Drainbereichs D erfordern, um einen pn-Übergang-Leckstrom von dem Sourcebereich S und dem Drainbereich D zu dem Werkstück 302 zu verhindern, wie beispielsweise bei leistungsarmen Anwendungen. Bei diesen Anwendungen beeinflusst eine höhere effektive Oxiddicke die Leistungsfähigkeit des Transistors 332 nicht nachteilig.
  • Die 10-11 und 12 zeigen zusätzliche bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, bei denen ein an das Gatedielektrikum und den Gatebereich angrenzender doppelter Abstandshalter bzw. Spacer entlang den Seitenwänden verwendet wird. Für die in den 10-11 und 12 gezeigten Ausführungsbeispiele können ein ähnlicher Prozessablauf und eine ähnliche Struktur verwendet werden, wie sie für die 2 bis 8 und 9 beschrieben wurden. Für die verschiedenen Elemente in den 10-11 und 12 sind ähnliche Bezugszeichen wie in den 2 bis 8 und 9 verwendet wurden bestimmt. Wieder ist dabei zum Vermeiden einer Wiederholung nicht jedes in der Figur gezeigte Bezugszeichen ausführlich beschrieben. Vielmehr werden vorzugsweise für x02, x04 usw... beschriebene ähnliche Materialien und Dicken für die gezeigten Materialschichten verwendet, wie sie für die 2 bis 8 und 9 beschrieben wurden, wobei in den 2 bis 8 x=2, in der 9 x=3, in den 10-11 x=4 und in 12 x=5.
  • Die 10 und 11 zeigen Querschnittsansichten eines anderen bevorzugten Ausführungsbeispiels der vorliegenden Erfindung, wobei ein erster Abstandshalter 440 über den Seitenwänden des Gatebereichs 410 und des Gatedielektrikums 408 ausgebildet wird, bevor eine Aussparung in dem Sourcebereich S und dem Drainbereich D ausgebildet wird. Die ersten Abstandshalter 440 umfassen vorzugsweise eine Dicke von etwa 50 Å oder weniger und können ein isolierendes Material wie beispielsweise SiO2, SiN oder SiON als Beispiele umfassen. Es werden ähnliche Fertigungsprozesse und Materialien verwendet, wie sie für das in den 4 bis 8 gezeigte Ausführungsbeispiel beschrieben wurden, was zu dem in 11 in einer Querschnittsansicht gezeigten Transistor 444 führt. Nach der Ausbildung des Sourcebereichs S und des Drainbereichs D wie dabei beschrieben wird ein zweiter Abstandshalter 442 an die ersten Abstandshalter 440 angrenzend und anstoßend ausgebildet wie gezeigt. Wieder hat der Transistor 444 eine vermin derte effektive Oxiddicke 438 des Gatedielektrikums 408 und hat eine pn-Übergang-Tiefe 431, die gut gesteuert und sehr flach ist. Dieses Ausführungsbeispiel ist dahingehend vorteilhaft, dass die Erweiterungsbereiche 428 des Sourcebereichs S und des Drainbereichs D weiter verringert werden, wobei sie sich eine Entfernung d2 von etwa 50 Å oder weniger unter die Kante des Gatebereichs 410 und des Gatedielektrikums 408 erstrecken wie gezeigt.
  • 12 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, bei dem ein erster Abstandshalter 540 und ein zweiter Abstandshalter 542 wie für 11 beschrieben verwendet werden. Darüber hinaus wird das Werkstück 502 einem nachfolgenden Ionenimplantationsprozess unterzogen, um tiefe Source- und Drainbereiche 536 in dem Sourcebereich S und dem Drainbereich D auszubilden wie unter Bezugnahme auf das in 9 gezeigte Ausführungsbeispiel beschrieben. Dies führt zu einem Transistor 546 wie gezeigt, der tiefe Source- und Drainbereiche 536 hat und auch einen ersten Abstandshalter 540 und einen zweiten Abstandshalter 542 enthält, die auf jeder Seite des Gatebereichs 510 und des Gatedielektrikums 508 angeordnet sind. Wie unter Bezugnahme auf 9 beschrieben führen die zum Ausbilden der tiefen Source- und Drainbereiche 536 erforderlichen relativ hohen Tempertemperaturen zu einer erhöhten EOT, aber dies stellt bei einigen Anwendungen kein Problem dar. Der Transistor 546 hat einen verminderten Flächenwiderstand RS und eine verminderte pn-Übergang-Tiefe 531.
  • Vorteile von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung schließen ein Bereitstellen von Transistorentwürfen 230, 332, 444 und 546 sowie Verfahren zur Fertigung derselben ein, wobei sie einen Sourcebereich S und einen Drainbereich D haben, die ein Dotierstoff tragendes Metall 224, 324, 424, 524 umfassen. Dotierstoffe werden in einem Temperprozess mit niedriger Temperatur in einen Bereich unter dem Dotierstoff tragenden Metall 224, 324, 424, 524 diffundiert, wobei dotierte Bereiche 226, 326, 426, 526 ausgebildet werden. Die dotierten Bereiche 226, 326, 426, 526 und das Dotierstoff tragende Metall 224, 324, 424, 524 umfassen den Sourcebereich S und den Drainbereich D der Transistoren 230, 332, 444 und 546. Metalle haben im Allgemeinen einen niedrigeren Flächenwiderstand als andere bei der Halbleiterfertigung verwendete Materialien. Somit führt ein Verwenden eines Metalls in dem Sourcebereich S und dem Drainbereich D zu einem niedrigeren Flächenwiderstand RS in den Erweiterungsbereichen 228, 328, 428, 528 für die dabei beschriebenen Transistoren 230, 332, 444 und 546.
  • Da ein Temperprozess mit niedriger Temperatur zum Ausbilden der dotierten Bereiche 226, 326, 426, 526 verwendet wird, wird die effektive Oxiddicke des Gatedielektrikums während des zum Ausbilden der dotierten Bereiche 226, 326, 426, 526 verwendeten Temperprozesses mit niedriger Temperatur nicht wesentlich erhöht, was zu einer dünneren effektiven Gatedielektrikumdicke (oder effektiven Oxiddicke (EOT)) führt, die die Gesamtdicke des dünnen Grenzflächenoxids und des Gatedielektrikums 220/208 oder 420/408 umfasst. Ferner kann durch Ausführungsbeispiele der vorliegenden Erfindung die pn-Übergang-Tiefe 231, 331 431, 531 wegen des zum Erzeugen der Aussparung für das Dotierstoff tragende Metall 224, 324, 424, 524 verwendeten Ätzprozesses, der gut gesteuert wird, verringert werden. Effekte durch Ladungsträger mit hoher Beweglichkeit werden wegen der verringerten Entfernung, die sich der Erweiterungsbereich 228, 328, 428, 528 des Sourcebereichs S und des Drainbereichs D unter den Gatebereich 210, 310, 410, 510 erstreckt, ebenfalls verringert. Die dabei beschriebenen Transistoren profitieren von einer verringerten Wärmebilanz und einer verbesserten Gatequalität.
  • Wieder ist in jeder Figur nur ein Transistor gezeigt. Gemäß Ausführungsbeispielen der vorliegenden Erfindung kann jedoch eine Vielzahl von Transistoren gleichzeitig ausgebildet werden, was nicht gezeigt ist. Ferner können PMOS- und NMOS-Transistoren auf einem einzelnen Werkstück hergestellt wer den, indem Abschnitte des Werkstücks maskiert werden, während andere Abschnitte verarbeitet werden.
  • Obwohl Ausführungsbeispiele der vorliegenden Erfindung und ihre Vorteile ausführlich beschrieben worden sind, ist es selbstverständlich, dass dabei verschiedene Änderungen, Ersetzungen und Abänderungen ausgebildet werden können, ohne von dem Rahmen des Inhalts und Schutzbereichs der Erfindung wie durch die beigefügten Patentansprüche definiert abzuweichen. Es ist z.B. für den Fachmann leicht ersichtlich, dass viele der dabei beschriebenen Merkmale, Funktionen, Prozesse und Materialien variiert werden können, während man in dem Bereich der vorliegenden Erfindung bleibt. Überdies soll der Bereich der vorliegenden Anmeldung nicht auf die in der Patentbeschreibung beschriebenen speziellen Ausführungsbeispiele des Prozesses, der Maschine, der Fertigung, der Zusammensetzung von Stoffen, der Einrichtungen, der Verfahren und der Schritte beschränkt sein. Wie es der Durchschnittsfachmann anhand der Offenbarung der vorliegenden Erfindung leicht erkennt, können gegenwärtig vorhandene oder später zu entwickelnde Prozesse, Maschinen, Fertigung, Zusammensetzungen von Stoffen, Einrichtungen, Verfahren oder Schritte, die im Wesentlichen die gleiche Funktion ausführen oder im Wesentlichen das gleiche Ergebnis erzielen wie die dabei beschriebenen entsprechenden Ausführungsbeispiele, gemäß der vorliegenden Erfindung genutzt werden. Entsprechend sollen die beigefügten Patentansprüche in ihrem Schutzbereich derartige Prozesse, Maschinen, Fertigung, Zusammensetzungen von Stoffen, Einrichtungen, Verfahren oder Schritte enthalten.

Claims (31)

  1. Transistor mit: einem Sourcebereich und einem Drainbereich, die in einem Werkstück angeordnet sind, wobei das Werkstück eine Oberseite hat und der Sourcebereich und der Drainbereich durch einen Kanalbereich getrennt sind, wobei der Sourcebereich und der Drainbereich jeweils einen in der Oberseite des Werkstücks angeordneten Dotierstoff tragenden Metallbereich und einen dotierten Bereich umfassen, der in dem Werkstück angeordnet ist und an jeden Dotierstoff tragenden Metallbereich angrenzt; einem Gatedielektrikum, das über dem Kanalbereich und einem Abschnitt des Sourcebereichs und des Drainbereichs angeordnet ist; und einem Gatebereich, der über dem Gatedielektrikum angeordnet ist.
  2. Transistor nach Anspruch 1, wobei die Dotierstoff tragenden Metallbereiche eine Dicke von etwa 200 Å oder weniger umfassen.
  3. Transistor nach Anspruch 2, wobei die Dotierstoff tragenden Metallbereiche TiB2, ZrB2, HfB2, ZrP, TiP, ZrSb2, TiSb2, HfSb2 oder Arsenide von Zr oder Hf umfassen.
  4. Transistor nach Anspruch 1, wobei die dotierten Bereiche eine Dicke von etwa 100 Å oder weniger umfassen.
  5. Transistor nach Anspruch 1, wobei die Dotierstoff tragenden Metallbereiche und ein Dotierstoff in den dotierten Bereichen B, P, As oder Sb umfassen.
  6. Transistor nach Anspruch 1, wobei der Sourcebereich und der Drainbereich eine Dicke von etwa 300 Å oder weniger unter der Oberseite des Werkstücks umfassen.
  7. Transistor nach Anspruch 1, wobei das Gatedielektrikum ein Material mit hoher Dielektrizitätskonstante, Siliziumdioxid (SiO2), Siliziumnitrid (SixNy) oder Siliziumoxinitrid (SiON) umfasst.
  8. Transistor nach Anspruch 7, wobei das Gatedielektrikum HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, SixNy, Si-ON oder Kombinationen davon umfasst.
  9. Transistor nach Anspruch 1, ferner ein zwischen dem Gatedielektrikum und dem Kanalbereich des Werkstücks angeordnetes Grenzflächendielektrikum umfassend.
  10. Transistor nach Anspruch 9, wobei das Grenzflächendielektrikum eine Dicke von etwa 7 Å oder weniger umfasst.
  11. Transistor nach Anspruch 1, wobei der Gatebereich und das Gatedielektrikum Seitenwände umfassen, ferner einen über den Seitenwänden des Gatebereichs und des Gatedielektrikums angeordneten ersten Abstandshalter umfassend.
  12. Transistor nach Anspruch 11, wobei der erste Abstandshalter eine Breite von etwa 20 Å bis etwa 70 Å umfasst.
  13. Transistor nach Anspruch 11, wobei der erste Abstandshalter Seitenwände umfasst, die ferner einen an die Seitenwände des ersten Abstandshalters anstoßend angeordneten zweiten Abstandshalter aufweisen.
  14. Transistor nach Anspruch 1, wobei der Sourcebereich und der Drainbereich jeweils einen unter jedem dotierten Bereich angeordneten tiefen Implantationsbereich umfassen.
  15. Halbleiterbauelement, das zumindest einen Transistor nach Anspruch 1 umfasst.
  16. Halbleiterbauelement nach Anspruch 15, wobei der zumindest eine Transistor einen PMOS-Transistor, einen NMOS-Transistor oder beide umfasst.
  17. Transistor mit: einem Sourcebereich, der in einem Werkstück mit einer Oberseite angeordnet ist, wobei der Sourcebereich einen in der Oberseite des Werkstücks angeordneten ersten Dotierstoff tragenden Metallbereich und einen ersten dotierten Bereich umfasst, der an den ersten Dotierstoff tragenden Metallbereich angrenzt und in dem Werkstück angeordneten ist; einem Drainbereich, der in dem Werkstück angeordnet ist, wobei der Drainbereich durch einen Kanalbereich von dem Sourcebereich getrennt ist und der Drainbereich einen in der Oberseite des Werkstücks angeordneten zweiten Dotierstoff tragenden Metallbereich und einen zweiten dotierten Bereich umfasst, der an den zweiten Dotierstoff tragenden Metallbereich angrenzt und in dem Werkstück angeordnet ist; einem Gatedielektrikum, das über dem Kanalbereich und einem Abschnitt des Sourcebereichs und des Drainbereichs angeordnet ist; und einem Gatebereich, der über dem Gatedielektrikum angeordnet ist.
  18. Transistor nach Anspruch 17, wobei der Dotierstoff tragende Metallbereich etwa 100 Å oder weniger von TiB2, ZrB2, HfB2, ZrP, TiP, ZrSb2, TiSb2, HfSb2 oder Arseniden von Zr oder Hf umfasst.
  19. Transistor nach Anspruch 17, wobei das Gatedielektrikum HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, SixNy, Si-ON oder Kombinationen davon umfasst.
  20. Verfahren zur Herstellung eines Transistors mit den Schritten: Bereitstellen eines Werkstücks; Abscheiden eines Gatedielektrikummaterials über dem Werkstück; Abscheiden eines Gatematerials über dem Gatedielektrikummaterial; Strukturieren des Gatematerials und des Gatedielektrikummaterials, um einen Gatebereich und ein Gatedielektrikum über einem Kanalbereich des Werkstücks auszubilden; Ausbilden einer ersten Aussparung in einem Sourcebereich des Werkstücks und einer zweiten Aussparung in einem Drainbereich des Werkstücks, wobei der Sourcebereich und der Drainbereich nahe liegend und durch den Kanalbereich getrennt sind; Füllen der ersten Aussparung und der zweiten Aussparung mit einem Dotierstoff tragenden Metall; und Tempern des Werkstücks zum Bewirken einer Diffusion eines Dotierstoffs des Dotierstoff tragenden Metalls in das Werkstück und Ausbilden eines dotierten Bereichs, der in dem Werkstück an das Dotierstoff tragende Metall in dem Sourcebereich und dem Drainbereich angrenzt.
  21. Verfahren nach Anspruch 20, wobei das Tempern des Werkstücks eine Temperatur von etwa 900 °C oder weniger für etwa 1 Stunde oder weniger umfasst.
  22. Verfahren nach Anspruch 20, wobei das Gatedielektrikum Seitenwände umfasst, und das Füllen der ersten Aussparung und der zweiten Aussparung mit dem Dotierstoff tragenden Metall die Schritte umfasst: Abscheiden des Dotierstoff tragenden Metalls über der ersten Aussparung, der zweiten Aussparung, dem Gatebereich und den Seitenwänden des Gatedielektrikums; und Entfernen des Dotierstoff tragenden Metalls von über dem Gatebereich und den Seitenwänden des Gatedielektrikums, wobei das Dotierstoff tragende Metall in der ersten Aussparung und der zweiten Aussparung übrig gelassen wird.
  23. Verfahren nach Anspruch 20, wobei der Gatebereich und das Gatedielektrikum Seitenwände umfassen, mit dem weiteren Schritt: Ausbilden eines ersten Abstandshalters an den Seitenwänden des Gatebereichs und des Gatedielektrikums vor dem Ausbilden der ersten Aussparung und der zweiten Aussparung.
  24. Verfahren nach Anspruch 23, wobei das Ausbilden des ersten Abstandshalters ein Ausbilden eines eine Breite von etwa 20 Å bis etwa 70 Å umfassenden Abstandshalters umfasst.
  25. Verfahren nach Anspruch 23, mit den weiteren Schritten: Implantieren von Ionen eines Dotierstoffs in den Sourcebereich und den Drainbereich nach dem Ausbilden zumindest des ersten Abstandshalters; und Tempern des Werkstücks zum Ausbilden von tiefen Implantationsbereichen in dem Sourcebereich und dem Drainbereich unter den dotierten Bereichen.
  26. Verfahren nach Anspruch 23, wobei der erste Abstandshalter Seitenwände umfasst, mit dem weiteren Schritt: Ausbilden eines zweiten Abstandshalters über den Seitenwänden des ersten Abstandshalters nach dem Tempern des Werkstücks.
  27. Verfahren nach Anspruch 26, mit den weiteren Schritten: Implantieren von Ionen eines Dotierstoffs in den Sourcebereich und den Drainbereich nach dem Ausbilden des zweiten Abstandshalters; und Tempern des Werkstücks zum Ausbilden von tiefen Implantationsbereichen in dem Sourcebereich und dem Drainbereich unter den dotierten Bereichen.
  28. Verfahren nach Anspruch 20, wobei das Ausbilden der ersten Aussparung und der zweiten Aussparung ein Ausbilden von Aussparungen umfasst, die eine Tiefe von etwa 200 Å oder weniger haben.
  29. Verfahren nach Anspruch 28, wobei das Füllen der ersten Aussparung und der zweiten Aussparung mit einem Dotierstoff tragenden Metall ein Füllen der ersten Aussparung und der zweiten Aussparung mit TiB2, ZrB2, HfB2, ZrP, TiP, ZrSb2, TiSb2, HfSb2 oder Arseniden von Zr oder Hf umfasst.
  30. Verfahren nach Anspruch 20, wobei das Ausbilden der ersten Aussparung und der zweiten Aussparung einen einzelnen Strukturierungsschritt umfasst.
  31. Verfahren nach Anspruch 20, wobei das Abscheiden des Gatedielektrikummaterials ein Abscheiden von HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, SixNy, SiON oder Kombinationen davon umfasst.
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