DE102005011893B3

DE102005011893B3 - Halbleiterspeicherbauelement und Verfahren zum Prüfen von Halbleiterspeicherbauelementen mit eingeschränktem Speicherbereich (Partial-Good-Memorys)

Info

Publication number: DE102005011893B3
Application number: DE102005011893A
Authority: DE
Inventors: Udo Hartmann
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-03-15
Filing date: 2005-03-15
Publication date: 2006-09-21
Anticipated expiration: 2025-03-16
Also published as: TW200632928A; US20060250864A1; US7382669B2

Abstract

Die Erfindung bezieht sich auf die parallele Prüfung von als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1) mit voll funktionsfähigem Speicherbereich und von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1) mit eingeschränktem Speicherbereich. Zur Prüfung der Halbleiterspeicherbauelemente (1) werden Test-Datenwörter in das Speicherzellenfeld (22) und parallel dazu in ein Testschreibregister (32) geschrieben. Die in das Speicherzellenfeld (22) eingeschriebenen Daten werden bitweise mit den im Testschreibregister (32) abgelegten Daten verglichen. Im Falle der Übereinstimmung wird ein Fehlerfrei-Signal erzeugt. Für als Partial-Good-Memory klassifizierte Halbleiterspeicherbauelemente (1) wird das Ergebnis unabhängig vom Ergebnis des Vergleichs für diejenigen Prüfadressen, die einem Speicherbereich außerhalb des funktionalen Speicherbereichs des als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements (1) zugeordnet sind, mit einem Fehlerfrei-Signal überschrieben und ein als All-Good-Memory klassifiziertes Halbleiterspeicherbauelement (1) simuliert. Die Prüfung von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1) wird beschleunigt und vereinfacht.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einem Speicherzellenfeld mit Datenwortgruppen mit jeweils einer Sollzahl von Speicherzellen, Datenleitungen, die mit jeweils einer der Speicherzellen der Datenwortgruppen verbunden und zur Übertragung von in den Speicherzellen gespeicherten Datenbits geeignet sind, einer Mehrzahl von internen Adressenleitungen, wobei durch die internen Adressenleitungen ein Soll-Adressenraum im Speicherzellenfeld adressierbar ist, einem Testschreibregister zum Zwischenspeichern eines in das Speicherzellenfeld an einer Prüfadresse eingelesenen primären Test-Datenworts außerhalb des Speicherzellenfeldes und Komparatoreinheiten zum Vergleich von einander entsprechenden Datenbits des jeweiligen primären und eines von der Prüfadresse aus dem Speicherzellenfeld ausgelesenen sekundären Test-Datenworts, wobei bei Übereinstimmung einander entsprechender Datenbits im primären und sekundären Test-Datenwort auf jeweils einer der Komparatoreinheiten zugeordneten PF-Signalleitungen jeweils ein Fehlerfrei-Signal erzeugt wird. Die Erfindung bezieht sich ferner auf ein Verfahren zur Prüfung von Halbleiterwafern mit Halbleiterspeicherbauelementen mit Speicherzellenfeldern, die in unterschiedlichem Umfang funktional sind.

Ein Halbleiterspeicherbauelement nach dem Oberbegriff des Patentanspruchs 1 ist in der Patentschrift US 6,546,503 beschrieben.

Marktübliche Halbleiterspeicherbauelemente wie SRAMs, DRAMs und MRAMs sind bezüglich des Adressenraums und des Umfangs der kleinsten adressierbaren Speichereinheit, der Datenwortbreite, konfektioniert. Ein 512 MBit DRRM in 32 MBit × 16-Organisation umfasst einen Adressenraum von 2²⁵ Bit bzw. 32 MBit, wobei jeweils Datenwörter mit einer Länge von 16 Datenbits adressiert werden. Das DRAM weist dann 16 I/O-Datenleitungsanschlüsse sowie 2²⁵ einzeln selektierbare Adressierungsleitungen auf. Die Selektion der Adressierungsleitungen erfolgt im einfachsten Fall mittels zweier binärer Adressendekoder mit jeweils 13 Eingängen. Die beiden Adressendekoder werden über einen internen Adressenbus mit 13 internen Adressenleitungen angesteuert und nacheinander aus einem Adressenregister geladen. Das Adressenregister ist mit 13 externen Adressenanschlüsse des DRAMs verbunden, über die nacheinander jeweils zwei Adressenwörter mit jeweils 13 Adressenbits in das Adressenregister eingelesen werden.

Die Halbleiterspeicherbauelemente werden mit überzähligen, redundanten Speicherzellen vorgesehen. In Abhängigkeit des Ergebnisses einer Funktionsprüfung der Speicherzellen werden funktionstüchtige Speicherzellen aktiviert bzw. funktionsuntüchtige Speicherzellen deaktiviert, so dass sich bei ausreichenden Resourcen ein fehlerfreies Speicherzellenfeld der jeweils konfektionierten Größe ergibt.

Umfasst der funktionsfähige Speicherbereich den durch die internen Adressierungs- und Datenleitungen vollständig adressier- und auswertbaren Bereich, so ist das jeweilige Halbleiterspeicherbauelement voll funktionstüchtig. Das Halbleiterspeicherbauelement wird in der Folge als "All-Good-Memory" klassifiziert und als solches sortiert und weiter behandelt.

Reicht die im Halbleiterspeicherbauelement vorgesehene Redundanz nicht aus, um ein im obigen Sinne voll funktionsfähiges Speicherzellenfeld zu klassifizieren, so kann das jeweilige Halbleiterspeicherbauelement als solches mit eingeschränktem Speicherbereich konfiguriert werden. Der funktionale Speicherbereich eines solchen Halbleiterspeicherbauelements ist kleiner als durch die internen Adressierungsleitungen bzw. Datenleitungen verfügbar, d.h. adressierbar und auswertbar, wäre. Ein Halbleiterspeicherbauelement mit einem funktionalen Speicherbereich, der kleiner ist als durch die Adressierungsleitungen und Datenleitungen zur Verfügung gestellt werden könnte, wird allgemein als "Partial-Good-Memory" klassifiziert und in der Folge als solches sortiert und weiter behandelt.

Bei einem als einem "Half-Good-Memory" klassifizierten 512 MBit DRAM ist lediglich die Hälfte des gemäß Design verfügbaren Speicherbereichs funktional und entweder die Hälfte der Datenleitungen oder eines der Einzelregister eines der des Adressendekoder außer Funktion. Von einem als All-Good-Memory klassifizierten 256 MBit DRAM gleicher Technologie unterscheidet sich ein solches Half-Good-Memory durch die Gesamtzahl von Speicherzellen.

Ein zu einem Half-Good-Memory abgestuftes 512 MBit DRAM (downgraded DRAM) kann bei entsprechender Verdrahtung der Adressen- und Datenleitungsanschlüsse funktional ein 256 MBit DRAM ersetzen.

In der Patentschrift US 6,810,492 sind Speichermodule beschrieben, auf denen jeweils eine Mehrzahl von Partial-Good-RDRAMs ein oder mehrere voll funktionsfähige RDRAMs simulieren und ersetzen.

Die Patentschrift US 5,841,957 beschreibt eine programmierbare Dekodiereinrichtung zur Anschaltung von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen mit eingeschränktem I/O-Datenbereich an einen Standardspeicherbus.

Die Patentschrift US 5,668,763 bezieht sich auf eine interne Schaltungsergänzung für DRAMs zur Erhöhung der Ausbeute von jeweils als Partial-Good-Memory klassifizierbaren Halbleiterspeicherbauelementen.

Ein Halbleiterbauelement nach dem Oberbegriff des Patentanspruchs 1 ist in der DE 199 51 534 A1 beschrieben. In einer ersten Registereinheit des Halbleiterbauelements werden Daten, die in eine Speichereinheit des Halbleiterbauelements geschrieben werden, zwischengespeichert. In einer zweiten Registereinheit werden die aus der Speichereinheit ausgelesenen Datenwörter abgespeichert. Mittels einer Komperatoreinheit werden die beiden Registerinhalte miteinander verglichen und ausgewertet.

Als Partial-Good-Memory klassifizierte Bauelemente finden in einer Vielzahl von Anwendungen Verwendung, für die etwa die Abmessungen oder die volle Funktionalität des Halbleiterspeicherbauelements unerheblich sind.

Als Partial-Good-Memorys sind Half-Good-Memorys mit dem halben Speicherumfang eines baugleichen All-Good-Memory, "Quarter-Good-Memorys" und "Three-Quarter-Good-Memorys" mit einem bzw. drei Viertel des ursprünglichen Speicherbereichs sowie Audio-DRAMs (ADRAMs) für Audio-Anwendungen erhältlich.

Partial-Good-Memorys werden bereits auf dem unzerschnittenen Wafer als solche erkannt und unterliegen denselben Testzyklen wie All-Good-Memorys.

In der 1 ist der Testzyklus für einen Wafer mit Halbleiterspeicherbauelementen als Flussdiagramm vereinfacht dargestellt.

Ein Wafer 10 mit einer Vielzahl gleichartiger Halbleiterspeicherbauelemente, etwa DRAMs, wird einer Prüfvorrichtung zum Test der Halbleiterspeicherbauelemente zugeführt. Nach Beginn der Prüfung 11 werden in einem ersten Speichertest 12 (Prefuse-Speichertest) fehlerhafte Speicherzellen ermittelt. Aus der Anzahl und der Lokalisation der defekten Speicherzellen ergibt sich, ob eine hinlängliche, mindestens teilweise Reparatur des jeweiligen Halbleiterspeicherbauelements möglich ist. Im Zuge einer Reparatur 13 wird durch das Brennen von Sicherungen in geeigneten Daten- und Adressierungsleitungen innerhalb des Speicherzellenfeldes jeweils ein funktionaler Speicherbereich konfiguriert und dabei das Halbleiterspeicherbauelement als All-Good-Memory oder Partial-Good-Memory klassifiziert. Der funktionale Speicherbereich entspricht für den Fall eines All-Good-Memorys dem durch den internen Aufbau vorgegebenen maximal verfügbaren Speicherbereich und ist für den Fall eines Partial-Good-Memorys gegenüber dem funktionalen Speicherbereich eines All-Good-Memorys im Umfang eingeschränkt Speicherbereich.

Der Reparatur 13 folgt ein zweiter Speichertest 14 (Postfuse-Speichertest) an derselben oder an einer anderen Prüfvorrichtung. Während des Postfuse-Speichertests wird zunächst nicht zwischen All-Good-Memory und Partial-Good-Memorys unterschieden. Jedes Halbleiterspeicherbauelement auf dem Wafer wird demselben Speichertest unterzogen.

Entsprechend ist das Ergebnis des Postfuse-Speichertests 14 zunächst lediglich für die als All-Good-Memorys 16 klassifizierten Halbleiterspeicherbauelemente, für die während des zweiten Speichertests 14 im gesamten nominellen Speicherbereich kein Fehler festgestellt wurde, abschließend. Für als Partial-Good-Memory klassifizierte Halbleiterspeicherbauelemente ist im Zuge einer Auswertung 15 festzustellen, ob die während des Postfuse-Speichertests 14 festgestellten Speicherzellenfehler innerhalb des funktionalen Speicherzellenbereichs des Partial-Good-Memory oder außerhalb des funktionalen Speicherbereichs des Partial-Good-Memory aufgefunden wurden.

Der Postfuse-Speichertest 14 wird ähnlich dem Prefuse-Speichertest 12 durchgeführt. Eine Verknüpfung des Ergebnisses des Prefuse-Speichertests 12 hinsichtlich der Konfiguration des funktionalen Speicherbereichs von Partial-Good-Memorys mit dem Ablauf des Postfuse-Speichertests 14 erweist sich im Prüffeld für die Massenfertigung als wenig praktikabel. Zur Vereinfachung der Abläufe im Prüffeld werden bevorzugt zunächst alle Halbleiterspeicherbauelemente auf demselben Wafer demselben Postfuse-Speichertest 14 unterzogen. Im Zuge des Postfuse-Speichertests 14 wird für eine Vielzahl von Halbleiterspeicherbauelementen simultan eine in der Regel komprimierte Pass/Fail-Information in einen Fehlerdatenspeicher (fail memory) der Prüfvorrichtung geschrieben.

Im Anschluss wird für als Partial-Good-Memory klassifizierte Halbleiterspeicherbauelemente der Fehlerdatenspeicher dahingehend überprüft, ob die im Postfuse-Speichertest 14 erkannten fehlerhaften Speicherzellen innerhalb oder außerhalb des funktionalen Speicherbereichs des Partial-Good-Memorys sind. Sind die erkannten Fehler lediglich dem abgehängten, funktionslosen Speicherbereich außerhalb des funktionalen Speicherbereichs zugeordnet, so ist das jeweilige Halbleiterspeicherbauelement im Rahmen der Einordnung bzw. Sortierung als Partial-Good-Memory fehlerfrei.

Üblicherweise werden basierend auf der Prefuse-Sortierung für die jeweils parallel geprüften Halbleiterspeicherbauelemente die Fehlerdatenspeicher der Prüfvorrichtung im Zuge der Auswertung nacheinander teilweise überschrieben, wobei für die jeweiligen nichtfunktionalen Speicherbereiche der als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelemente jeweils eine Fehlerfrei-Information in den Fehlerdatenspeicher eingetragen wird.

Wird ein Fehler innerhalb des nach der Reparatur als funktional erwarteten Speicherbereichs des Partial-Good-Memorys festgestellt, so ist das jeweilige Halbleiterspeicherbauelement fehlerhaft.

Eine solche nachträgliche Auswertung der fehlerhaften Speicherbereiche von Partial-Good-Memorys ist zeitaufwändig.

Wird andererseits zur Zeitersparnis auf den Postfuse-Speichertest verzichtet, so sind alle Halbleiterspeicherbauelemente auf dem Halbleiterwafer geringwertiger eingestuft bzw. klassifiziert, da eine hochwertige Einstufung bzw. Klassifikation einen Test der Speicherzellen nach der Reparatur voraussetzt.

Ferner entstehen höhere Kosten, da nach der Reparatur noch fehlerhafte Halbleiterspeicherbauelemente zunächst in aufwendiger Weise zu kompletten, marktfähigen Speicherbauelementen aufgebaut werden, bevor sie im Abschlusstest ausfallen und verworfen werden.

Der Erfindung liegt die Aufgabe zugrunde, Halbleiterspeicherbauelemente zur Verfügung zu stellen, deren Prüfung im Postfuse-Speichertest sowohl bei einer Einstufung als All-Good-Memory als auch bei einer Einstufung als Partial-Good-Memory ohne Einschränkung der Prüfschärfe keinen Mehraufwand erfordert. Von der Aufgabe wird die Angabe eines entsprechenden Verfahrens zur Prüfung von Halbleiterwafern, die sowohl als All-Good-Memorys als auch als Partial-Good-Memorys klassifizierte Halbleiterspeicherbauelemente aufweisen, umfasst.

Die Erfindung wird bei einem Halbleiterspeicherbauelement der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Ein die Aufgabe lösendes Verfahren ist im Patentanspruch 9 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.

Erfindungsgemäß werden die Halbleiterspeicherbauelemente um eine Schaltung ergänzt, durch die außerhalb eines funktionstüchtigen bzw. funktionalen Speicherbereichs eines als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements ein funktionsfähiges, als All-Good-Memory klassifiziertes Bauelement simuliert wird. Dazu wird das Ergebnis der Prüfung von Speicherzellen, die außerhalb des funktionalen Speicherbereichs des als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements lokalisiert sind, unabhängig vom tatsächlichen Ergebnis mit der Information "fehlerfrei", bzw. "pass" überschrieben. Nach Außen, gegenüber einer Prüfvorrichtung, wird ein als All-Good-Memory klassifiziertes Halbleiterspeicherbauelements simuliert.

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einem Speicherzellenfeld, in dem eine Vielzahl von Datenwortgruppen mit jeweils einer Sollzahl von Speicherzellen jeweils einzeln selektierbar ist. Zur Adressierung der Datenwortgruppen weist das Halbleiterspeicherbauelement Adressierungsleitungen auf, die jeweils mit den Speicherzellen genau einer Datenwortgruppe verbunden sind und zur selektiven Auswahl jeweils einer Datenwortgruppe geeignet sind. Die Übertragung von Datenbits, die in den Speicherzellen gespeichert sind, in bzw. aus dem Speicherzellenfeld erfolgt über Datenleitungen, die jeweils genau einer der Speicherzellen der Datenwortgruppen zugeordnet sind.

Durch eine Mehrzahl von internen Adressenleitungen ist im Speicherzellenfeld ein Soll-Adressenraum bzw. Soll-Adressenbereich adressierbar. Üblicherweise werden auf externen Adressenleitungen nacheinander zwei halbe Adressenwörter einer binär codierten Adresse übertragen. Die internen Adressenleitungen beziehen sich auf ein vollständiges binäres Adressenwort. Dabei kann der interne Adressenbus auch lediglich in Form von Eingangs-Registerstufen zweier Adressendekoder vorliegen. Beispielsweise ist dann durch n interne Adressenleitungen ein Adressenraum von 2ⁿ Datenwortgruppen selektierbar.

Den Datenleitungen ist ein Testschreibregister zum Zwischenspeichern eines an einer jeweiligen Prüfadresse in das Speicherzellenfeld einzulesenden primären Test-Datenworts zugeordnet. Entsprechend der Anzahl der Datenleitungen sind Komparatoreinheiten zum Vergleich des primären Test-Datenworts mit einem aus dem Speicherzellenfeld von der Prüfadresse ausgelesenen sekundären Test-Datenwort vorgesehen. Bei Übereinstimmung einander entsprechender Datenbits der beiden Test-Datenwörter wird durch die jeweilige Komparatoreinheit ein Fehlerfrei-Signal auf einer PF-Signalleitung ausgegeben. Bei Nichtübereinstimmung einander entsprechender Datenbits der beiden Test-Datenwörter wird durch die jeweilige Komparatoreinheit ein Fehlersignal auf der entsprechenden PF-Signalleitung ausgegeben.

Erfindungsgemäß sind zusätzlich ein Fehleradressenspeicher sowie ein mit dem Fehleradressenspeicher und den internen Adressenleitungen verbundener Adressenkomparator vorgesehen, dessen Ausgangssignal auf die PF-Signalleitungen gekoppelt wird.

Im Fehleradressenspeicher werden eine oder mehrere einen nichtfunktionalen Speicherbereich innerhalb des Soll-Adressenraums identifizierende Fehleradressen nichtflüchtig abgelegt.

Im Adressenkomparator wird die jeweilige Prüfadresse mit der oder den Fehleradressen verglichen. Ist die Prüfadresse eine Adresse innerhalb des nichtfunktionalen Speicherbereichs, so wird durch das Ausgangssignal des Adressenkomparators ein Fehlerfrei-Signal auf den PF-Signalleitungen erzwungen.

Die dem nicht reparablen, bzw. nicht funktionalen Speicherbereich des als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements zugeordneten Speicherzellen erscheinen gegenüber einer externen Prüfvorrichtung als fehlerfrei. Für als All-Good-Memory klassifizierte Halbleiterspeicherbauelemente ist keine Fehleradresse abgelegt, so dass diese weiterhin vollständig geprüft werden.

In vorteilhafter Weise ergibt sich sowohl für als All-Good-Memory als auch für als Partial-Good-Memory klassifizierte Halbleiterspeicherbauelemente ein vollständiger Postfuse-Speichertest. Für den Postfuse-Speichertest ist an der Prüfvorrichtung keine Information über die Prefuse-Sortierung erforderlich. Alle Halbleiterspeicherbauelemente sind in gleicher Weise hochwertig klassifiziert. Die Anzahl der Ausfälle komplett aufgebauter Halbleiterspeicherbauelemente ist reduziert. Die Prüfzeit von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen im Postfuse-Speichertest ist reduziert und entspricht dem der als All-Good-Memory klassifizierten Halbleiterspeicherbauelemente.

Halbleiterspeicherbauelemente weisen in der Regel interne Testlogiken auf, die den Test des Halbleiterspeicherbauelements an einer Prüfvorrichtung unterstützen. Eine Testlogik umfasst üblicherweise einen mit den Datenleitungen verbundenen Datengenerator, der Testdaten zum Prüfen des Speicherzellenfeldes erzeugt. Ferner umfasst eine Testlogik typischerweise einen Adressengenerator, im einfacheren Fall einen Adressenzähler, zum Erzeugen von Testadressen zur Prüfung des Speicherzellenfeldes. Der Datengenerator sowie der Adressenzähler werden durch eine Steuereinheit der Testlogik gesteuert. In einem Testmodus des Halbleiterspeicherbauelements steuert die Steuereinheit einen Testablauf. Im Zuge des Testablaufs werden Testdaten vom Datengenerator generiert, sukzessive in das komplette Speicherzellenfeld geschrieben und anschließend ausgelesen. Ferner umfasst eine übliche Testlogik eine Auswerteeinheit zum Vergleich der in das Speicherzellenfeld geschriebenen mit den ausgelesenen Daten.

In besonders vorteilhafter Weise sind die Komparatoreinheiten bereits Teil der Auswerteeinheiten der Testlogik. Die primären Test-Datenwörter werden im Datengenerator erzeugt. Die Prüfadressen, unter denen die Test-Datenwörter abgespeichert werden, werden vom Adressengenerator der Testlogik erzeugt. Es wird in vorteilhafter Weise auf in üblichen Halbleiterspeicherbauelementen bereits vorhandene Resourcen zurückgegriffen. Die Realisierung des erfindungsgemäßen Halbleiterspeicherbauelements erfordert im einfachsten Fall lediglich die zusätzliche Implementierung des Fehleradressenspeichers sowie des Adressenkomparators und dessen Anschaltung an die Auswerteeinheiten der internen Testlogik.

In bevorzugter Weise weist das Halbleiterspeicherbauelement eine Kompressionseinheit auf, die die über die PF-Signalleitungen ausgegebene Fehlerinformation auf einer Anzahl von Kompressions-Signalleitungen zusammenfasst, die kleiner ist als die Anzahl der PF-Signalleitungen. Es ist dann in vorteilhafter Weise eine größere Zahl von Halbleiterspeicherbauelementen simultan an der Prüfvorrichtung prüfbar, da eine geringere Zahl von Testpins pro Halbleiterspeicherbauelement erforderlich ist.

In weiter bevorzugter Weise ist zusätzlich jeder Komparatoreinheit eine programmierbare bzw. löschbare I/O-Skip-Einheit zugeordnet. Die I/O-Skip-Einheiten sind jeweils gelöscht, wenn die jeweilige Datenleitung in einer Prefuse-Sortierung als nicht funktionstüchtig erkannt ist. Eine gelöschte I/O-Skip-Einheit erzwingt unabhängig vom Ergebnis des Vergleichs der betreffenden Datenbits ein Fehlerfrei-Signal auf der jeweiligen PF-Signalleitung. Die I/O-Skip-Einheiten erzwingen demnach bei der Prüfung des Halbleiterspeicherbauelements für solche PF-Signalleitungen, die einem durch nicht funktionsfähige Datenleitungen definierten nicht funktionalen Speicherbereich eines als Partial-Good-Memory klassifizierten Halb leiterspeicherbauelements zugeordnet sind, ein Fehlerfrei-Signal, das unabhängig von der Prüfadresse und dessen Zuordnung zu einem durch nicht funktionale Adressenleitungen definierten nicht funktionalen Speicherbereich ist.

Durch die Kombination von I/O-bezogenem und Adressen bezogenem Ausblenden nicht funktionaler Speicherbereiche bzw. durch geeignete Auswahl des einen oder des anderen Mechanismus lässt sich die Ausbeute an als Partial-Good-Memory klassifizierbaren Halbleiterspeicherbauelementen deutlich erhöhen.

In bevorzugter Weise weist das Halbleiterspeicherbauelement ein Klassifikations-Speicherelement auf, in dem nichtflüchtig eine Klassifikationskennung zur Unterscheidung von als All-Good-Memory und als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen abgespeichert wird. Die Klassifikationskennung wird etwa im Zuge der Reparatur des Halbleiterspeicherbauelements gesetzt, wenn lediglich ein Teilbereich des Soll-Adressenraum funktional ist. Anhand der Klassifikationskennung ist die Klassifikationsstufe des Halbleiterspeicherbauelements mit dem Halbleiterspeicherbauelement fest verknüpft und jederzeit von außen automatisiert auslesbar.

In weiter vorteilhafter Weise ist der Adressenkomparator mit dem Klassifikations-Speicherelement verbunden und mindestens ein Ausgangssignal des Adressenkomparators durch dieses aktivierbar. Die Prüfung von als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen ist dann in vorteilhafter Weise unabhängig von denjenigen Schaltungsteilen im Halbleiterspeicherbauelement, die für den Test von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen ergänzt sind.

In weiter vorteilhafter Weise sind die I/O-Skip-Einheiten mit der Klassifikationskennung verbunden und durch diese aktivierbar. Die Prüfung von als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen ist dann in vorteilhafter Weise unabhängig von weiteren Schaltungsteilen im Halbleiterspeicherbauelement, die für den Test von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen ergänzt sind.

Das erfindungsgemäße Halbleiterspeicherbauelement ermöglicht ein neues und vorteilhaftes Verfahren zur Prüfung von Halbleiterwafern mit als All-Good-Memory sowie mit als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen. Die Halbleiterspeicherbauelemente umfassen dabei jeweils ein Speicherzellenfeld, das einen durch eine Sollzahl von Adressierungsleitungen vorgegebenen Soll-Adressenraum und einen durch eine Sollzahl von I/O-Datenleitungen vorgegebenen Soll-I/O-Bereich aufweist. Bei als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen sind die Speicherzellenfelder jeweils über den gesamten Soll-I/O-Bereich und den gesamten Soll-Adressenraum funktional. Bei als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen ist lediglich ein Teilbereich des Soll-Adressenraums und/oder ein Teilbereich des Soll-I/O-Bereichs funktional.

Das Verfahren umfasst in einem ersten Schritt ein erstes funktionales Prüfen der Speicherbereiche der Halbleiterspeicherbauelemente (Prefuse-Speichertest). Durch Aktivieren redundanter Speicherzellen werden nicht funktionale Abschnitte des Speicherbereichs ersetzt. Nicht reparable Speicherbereiche innerhalb des Soll-Adressenbereichs werden durch Programmieren einer Fehleradresse markiert, durch die der nicht reparable und in der Folge nicht funktionale Speicherbereich des dann als Partial-Good-Memory qualifizierbaren Halbleiterspeicherbauelements identifizierbar ist.

Im Zuge einer zweiten funktionalen Prüfung der Halbleiterspeicherbauelemente (Postfuse-Speichertest) wird jeweils der gesamte Soll-Adressenraum adressiert und der gesamte Soll-I/O-Bereich ausgewertet. Anhand der abgelegten Fehleradresse wird dabei ein fehlerfreies Verhalten des nicht reparablen bzw. nicht funktionalen Speicherbereichs simuliert, so dass sowohl als All-Good-Memory klassifizierte, vollständig funktionsfähige Halbleiterspeicherbauelemente als auch als Partial-Good-Memory klassifizierte, eingeschränkt funktionsfähige Halbleiterspeicherbauelemente in gleicher Weise geprüft werden. Die Ausgabe von Speicherfehlern, die nicht funktionalen Abschnitten des Soll-Adressenbereichs von eingeschränkt funktionsfähigen Halbleiterspeicherbauelementen zugeordnet sind, wird unterdrückt.

In bevorzugter Weise wird durch das Verfahren die Funktionalität einer internen Testlogik der jeweiligen Halbleiterspeicherbauelemente genutzt. Dazu werden mindestens zum Postfuse-Speichertest die Test-Datenwörter und die Prüfadressen in der internen Testlogik generiert. Die Test-Datenwörter werden zum einen in einem Testschreibregister der Testlogik zwischengespeichert und zum anderen an der jeweiligen Prüfadresse in das Speicherzellenfeld eingeschrieben. Danach werden die Test-Datenwörter von der jeweiligen Prüfadresse aus dem Speicherzellenfeld ausgelesen und mit den im Testschreibregister zwischengespeicherten Test-Datenwörtern verglichen. Bei Übereinstimmung der zwischengespeicherten und der ausgelesenen Test-Datenwörter wird ein Fehlerfrei-Signal generiert. Bei Nichtübereinstimmung wird dagegen ein Fehlersignal generiert.

In besonders bevorzugter Weise wird zusätzlich zu dem auf den Soll-Adressenraum bezogenen nichtfunktionalen Speicherbereich ein weiterer, auf den Soll-I/O-Bereich bezogener nicht funktionaler Speicherbereich definiert. Dazu werden in Halbleiterspeicherbauelementen mit eingeschränktem Speicherbereich I/O-Skip-Einheiten programmiert, die jeweils einer dem weiteren nicht reparablen Speicherbereich zugeordneten Datenleitung zugeordnet sind.

Im Postfuse-Speichertest erzwingen die programmierten I/O-Skip-Einheiten auf den jeweils zugeordneten PF-Signalleitungen Fehlerfrei-Signale, so dass ein fehlerfreies Verhalten der dem weiteren nicht funktionalen Speicherbereich zugeordneten Datenleitungen simuliert wird.

Im Folgenden werden die Erfindung und ihre Vorteile anhand von Figuren näher erläutert. Einander entsprechende Bauteile und Komponenten sind jeweils denselben Bezugszeichen zugeordnet. Es zeigen:
1: ein vereinfachtes Flussdiagramm zur Prüfung von Halbleiterwafern mit als All-Good-Memory sowie mit als Partial-Good-Memory zu klassifizierenden Halbleiterspeicherbauelementen gemäß dem Stand der Technik;
2: ein vereinfachtes Blockschaltbild eines Ausschnitts eines Halbleiterspeicherbauelements mit den relevanten Schaltungsteilen gemäß einem ersten Ausführungsbeispiel der Erfindung;
3: ein vereinfachtes Blockschaltbild eines Ausschnitts eines Halbleiterspeicherbauelements mit interner Testlogik gemäß einem zweiten Ausführungsbeispiel der Erfindung;
4: ein vereinfachtes Blockschaltbild eines Ausschnitts eines Halbleiterspeicherbauelements mit reduzierter Datenwortlänge gemäß einem dritten Ausführungsbeispiel der Erfindung; und
5: ein vereinfachtes Schema des Adressenraums eines Halbleiterspeicherbauelements zur Erläuterung des erfindungsgemäßen Verfahrens.
Die 1 wurde bereits eingangs beschrieben.
Die 2 zeigt die zur Erläuterung der Erfindung notwendigen Schaltungsteile eines Halbleiterspeicherbauelements gemäß einem ersten vereinfachten Ausführungsbeispiel.
Das Halbleiterspeicherbauelement 1 umfasst ein Speicherzellenfeld 22 mit einer Vielzahl von Speicherzellen 24. Die Speicherzellen 24 im Speicherzellenfeld 22 sind zu Datenwortgruppen 23 organisiert, die jeweils durch eine der Adressierungsleitungen A0 bis A(2ⁿ – 1) einzeln selektierbar sind. Die Adressierungsleitungen A0 bis A(2ⁿ – 1) werden mittels eines Adressendekoders 21 aus einer binär kodierten Adresse, die über interne Adressenleitungen Ai0 bis Ai(n – 1) an den Adressendekoder 21a, 21b geführt ist, selektiert. Üblicherweise umfasst der Adressendekoder 21a, 21b jeweils einen Spaltendekoder 21a sowie einen Zeilendekoder 21b.
Der Spaltendekoder 21a sowie der Zeilendekoder 21b weisen jeweils n Einzelregister auf und werden über die internen Adressenleitungen Ai0 bis Ai(n – 1) nacheinander entsprechend zweier über externe Adressenleitungen A0 bis A(n – 1) in ein Adressenregister 20 geladener Adressenwörter geladen. Die Anzahl der Adressierungsleitungen A0 bis A(2ⁿ – 1) gibt den maximal verfügbaren Soll-Adressenraum des Halbleiterspeicherbauelements vor.
Jede Speicherzelle 24 einer Datenwortgruppe 23 ist auf eine Datenleitung D0, .. D(m – 1) geführt. Die Anzahl m der an das Speicherzellenfeld 22 geführten Datenleitungen D0 .. D(m – 1) definiert einen Soll-I/O-Bereich des Halbleiterspeicherbauelements 1.
Üblicherweise ist das Speicherzellenfeld in Form mehrerer Speicherbänke organisiert, auf deren Darstellung zur Vereinfachung verzichtet wird.
Der aus den Datenleitungen D0, .. D(m – 1) zusammengesetzte Datenbus D ist über nicht dargestellte Register- und Treibereinrichtungen nach außen geführt.
Der Datenbus D ist an ein Testleseregister 31 sowie an ein Testschreibregister 32 zur Speicherung jeweils eines Datenworts mit m Datenbits geführt. Parallel zu einem Schreibzugriff auf die jeweilige Prüfadresse im Speicherzellenfeld 22 wird ein Prüfdatenwort mit jeweils m Datenbits in das Testschreibregister 32 eingeschrieben und zwischengespeichert.
Im Testleseregister 31 wird das im Anschluss von der Prüfadresse aus dem Speicherzellenfeld 24 zurück gelesene Datenwort zwischengespeichert. Eine Steuerung 33 steuert das Einlesen bzw. Auslesen der beiden Register 31, 32. Der Inhalt der beiden Register 31, 32 wird in Komparatoreinheiten 40, 41, .. bitweise verglichen. Die Ausgänge der Komparatoreinheiten 40, 41, .. sind jeweils zusammen mit dem Ausgang eines Adressenkomparators 5d auf die Eingänge jeweils eines NOR-Gatters 60, 61, .. geführt.
Die Signale auf den PF-Signalleitungen PF0, PF1, .. werden zur weiteren Auswertung in üblicher Weise außerhalb des dargestellten Abschnitts auf den Datenbus D gekoppelt und über den Datenbus D zu einer Prüfvorrichtung übertragen.
Eine einem nichtfunktionalen Speicherbereich innerhalb des Soll-Adressenbereichs identifizierende Fehleradresse FA ist in einem Fehleradressenspeicher 5c nichtflüchtig abgelegt. Im Adressenkomparator 5d werden eine oder mehrere Adressenbits der Fehleradresse FA mit den entsprechenden Adressenbits in den auf den internen Adressenleitungen Ai0 bis Ai(n – 1) nacheinander übertragenen beiden Adressenwörtern verglichen.
Bei Übereinstimmung, also bei einer Adressierung eines durch die Fehleradresse FA bestimmten nichtfunktionalen Speicherbereichs wird unabhängig von den Ausgangssignalen der Komparatoreinheiten 40, 41, .. und unabhängig vom Inhalt der beiden Register 31, 32 auf den PF-Signalleitungen PF0, PF1, .. am Ausgang der NOR-Gatter 60, 61, .. ein Fehlerfrei-Signal erzwungen.
Der Fehleradressenspeicher 5c sowie der Adressenkomparator 5d sind zur Erläuterung der Erfindung jeweils nur grob schematisiert angegeben. Tatsächlich ist die Art der Abspeicherung der Fehleradresse FA im Fehleradressenspeicher 5c sowie die Art und Weise des Adressenvergleichs im Adressenkomparator 5d abhängig von der endgültigen Klassifikation des jeweiligen Partial-Good-Memorys sowie der Position des nichtfunktionalen Speicherbereichs innerhalb des Soll-Adressenraums.
Für ein als Half-Good-Memory klassifiziertes Halbleiterspeicherbauelement ist der nichtfunktionale Speicherbereich im einfachsten Fall genau einem Adressenbit der beiden Adressenwörter zugeordnet, wobei sowohl ein gesetztes als auch ein ungesetztes Adressenbit den nichtfunktionalen Speicherbereich adressieren kann. Zur Bestimmung des nichtfunktionalen Speicherbereichs kann jedes der 2n Adressenbits herangezogen werden.
In alternativen Konfigurationen, in denen der fehlerhafte Speicherbereich nicht genau einem Adressenbit zugeordnet werden kann, wird der nichtfunktionale Speicherbereich eines als Half-Good-Memory klassifizierten Halbleiterspeicherbauelements etwa durch zwei Paare oder vier Triplets von Adressenbits festgelegt werden. Beispielsweise sind die fehlerhaften Speicherbereiche durch A0, A1 = 0 bzw. A0, A1 = 1 beschrieben, während die Adressenbereiche A0 = 0, A1 = 1 und A0 = 1, A1 = 0 funktional sind.
Für als Three-Quarter-Good-Memory klassifizierbare Halbleiterspeicherbauelemente werden mindestens zwei Adressenbits, ausgewertet. Dann ist beispielsweise lediglich der Adressenbereich A0 u. A1 = 0 nicht funktional, während für als Quarter-Good-Memorys klassifizierbare Halbleiterspeicherbauelemente A0 u. A1 = 0 gerade den funktionalen Speicherbereich angeben können.
Das Halbleiterspeicherbauelement der 3 unterscheidet sich von dem der 2 dadurch, dass ein Teil der notwendigen Schaltungsteile Teilstrukturen einer internen Testlogik 7 sind. Die interne Testlogik 7 umfasst eine Ablaufsteuerung 71, die einen Adressenzähler 72 und einen Datengenerator 73 sowie zwei Register 74, 75 steuert. Zur Prüfung des Speicherzellenfelds 22 werden im Datengenerator 73 Prüfdatenwörter erzeugt, die mit Hilfe der durch den Adressenzähler 72 ausgegebenen Prüfadressen nacheinander in das Speicherzellenfeld 22 eingeschrieben und wieder ausgelesen werden. Das jeweilige in das Speicherzellenfeld 22 eingelesene Prüfdatenwort wird im ersten Register 74 entsprechend dem Testschreibregister des Ausführungsbeispiels der 2 zwischengespeichert. Das aus dem Speicherzellenfeld 22 zurück gelesene Datenwort wird im zweiten Register 75 entsprechend dem Testleseregister des Ausführungsbeispiels der 2 zwischengespeichert. Im Unterschied zum Ausführungsbeispiel der 2 werden die Prüf datenwörter sowie die Prüfadressen innerhalb des Halbleiterspeicherbauelements generiert.
Durch eine Kompressionsstufe 76 wird das Ergebnis der Auswertung komprimiert und auf einer kleineren Anzahl von Kompressions-Signalleitungen PFC0, PFC1, .. ausgegeben.
Das Ausgangssignal des Adressenkomparators 5d wird durch ein aktiviertes Klassifikations-Speicherelement 95 aktiviert
Im Ausführungsbeispiel der 4 sind aus jeweils einem Widerstand 5a, der einseitig auf einen "High-Pegel" gelegt ist, und einer Sicherung 5b zusammengesetzte I/O-Skip-Einheiten 50, 51, .. ergänzt, deren Ausgänge jeweils auf einen weiteren Eingang des jeweils zugeordneten NOR-Gatters 60, 61, geführt sind.
Sind die I/O-Skip-Einheiten 50, 51, .. durch einen geöffneten Schalter als Teil des Klassifikations-Speicherelements 95 deaktiviert, dann ist lediglich der oben beschriebene Adressen bezogene Clamp-Mechanismus aktiv. Die PF-Signalleitungen PF0, PF1, .. übertragen dann bei Übereinstimmung des aus dem Speicherzellenfeld 22 zurück gelesenen Datenworts mit dem im Testschreibregister 32 zwischengespeicherten Datenwort jeweils einen "Low-Pegel" entsprechend einem Fehlerfrei-Signal und einen "High-Pegel" entsprechend einem Fehlersignal bei Nichtübereinstimmung, wobei bei Übereinstimmung der jeweiligen Prüfadresse mit der Fehleradresse FA die Fehlerfrei-Signale unabhängig vom Ergebnis des Vergleichs der beiden Datenwörter erzeugt werden.
Bei aktiviertem IO-bezogenen Clamp-Mechanismus wird zusätzlich unabhängig von der jeweiligen Prüfadresse und unabhängig vom Ergebnis des Vergleichs der beiden Datenwörter für die aus dem Soll-I/O-Bereich ausgeblendeten Datenleitungen ein Fehlerfrei-Signal auf den jeweils zugeordneten PF-Signalleitungen erzwungen.
Die 5 bezieht sich auf ein 512 MBit DRAM mit einem Soll-I/O-Bereich von 16 Datenbits D0 bis D15 und einem zu vier Speicherbänken BK organisierten Speicherzellenfeld. Die jeweils 16 Speicherzellen umfassenden Datenwörter innerhalb jeder Speicherbank sind mittels 1 k Bitleitungen BL und 8 k Wortleitungen WL selektierbar.
Im oberen Bilddrittel ist das Speicherzellenfeld eines als All-Good-Memory klassifizierbaren Halbleiterspeicherbauelements dargestellt.
Im mittleren Bilddrittel ist der funktionale Speicherbereich des Speicherzellenfeldes eines dem internen Aufbau nach identischem, aber lediglich als Half-Good-Memory klassifizierbaren Halbleiterspeicherbauelements dargestellt, der durch die externe Prüfvorrichtung zu prüfen ist, und bei dessen Prüfung etwaige Fehler in der unteren Hälfte des adressierbaren Speicherbereichs den Prüfablauf einerseits verzögern und andererseits irrelevant sind.
Im unteren Bilddrittel ist die Wirkung des Adressen bezogenen Clamp-Mechanismus dargestellt. Das Ergebnis des Speichertests für die untere, schraffierte Speicherhälfte wird durch eine intern erzeugte Fehlerfrei pass)-Information überschrieben und erscheint gegenüber der externen Prüfvorrichtung fehlerfrei.

1: Halbleiterspeicherbauelement
10: Wafer
11: Prüfungsbeginn
12: Prefuse-Speichertest
13: Reparatur
14: Postfuse-Speichertest
15: Auswertung
16: All-Good-Klassifikation
17: Partial-Good-Klassifikation
18: Verwurf
19: Prüfungsende
20: Adressenregister
21a: Spaltendekoder
21b: Zeilendekoder
22: Speicherzellenfeld
23: Datenwortgruppe
24: Speicherzelle
31: Testleseregister
32: Testschreibregister
33: Steuerung
40, .. 4(m – 1): Komparatoreinheit
50, .. 5(m – 1): IO-Skip-Einheit
5a: Widerstand
5b: Sicherung(Fuse)
5c: Fehleradressenspeicher
5d: Adressenkomparator
60, .. 6(m – 1): Nor-Gatter
7: Testlogik
71: Ablaufsteuerung
72: Adressenzähler
73: Datengenerator
74: Testschreibregister
75: Testleseregister
76: Kompressionseinheit
77: Auswerteeinheit
80, .. 8(m – 1): Komparatoreinheit
91: funktionale Datenleitung
92: nicht funktionale Datenleitung
93: funktionale Speicherbereich
94: nicht funktionaler Speicherbereich
95: Klassifikations-Speicherelement

A0, .. A(n – 1): externe Adressenleitung
Ai0, .. Ai(n – 1): interne Adressenleitung
Ad0, .. Ad (2ⁿ – 1): Adressierungsleitung
BK: Bank
BL: Bitleitung
D: Datenbus
D0, .. D(m – 1): Datenleitung
FA: Fehleradresse
m: Sollzahl
n: Sollzahl
PF0, .. PF(m – 1): PF-Signalleitung
PFC0, .. PFC3: Kompressions-Signalleitung
WL: Wortleitung

Claims

Halbleiterspeicherbauelement mit – einem Speicherzellenfeld (22) mit Datenwortgruppen (23) mit jeweils einer Sollzahl (m) von Speicherzellen (24), – Datenleitungen (25), die mit jeweils einer der Speicherzellen (24) der Datenwortgruppen (23) verbunden und zur Übertragung von in den Speicherzellen (22) gespeicherten Datenbits geeignet sind, – einer Mehrzahl von internen Adressenleitungen (Ai0, Ai1, ..), wobei durch die internen Adressenleitungen (Ai0, Ai1, ..) ein Soll-Adressenraum im Speicherzellenfeld (22) adressierbar ist, – einem Testschreibregister (32) zum Zwischenspeichern eines in das Speicherzellenfeld (22) an einer Prüfadresse eingelesenen primären Test-Datenworts und – Komparatoreinheiten (40, 41, ..) zum Vergleich von einander entsprechenden Datenbits des jeweiligen primären und eines von der Prüfadresse aus dem Speicherzellenfeld (22) ausgelesenen sekundären Test-Datenworts, wobei bei Übereinstimmung einander entsprechender Datenbits im primären und sekundären Test-Datenwort auf jeweils einer der Komparatoreinheiten (40, 41, ..) zugeordneten PF-Signalleitungen (PF0, PF1, ..) jeweils ein Fehlerfrei-Signal erzeugt wird, gekennzeichnet durch einen Fehleradressenspeicher (5c) zur Speicherung einer einen nichtfunktionalen Teilbereich des Soll-Adressenraums identifizierenden Fehleradresse (FA) und einen Adressenkomparator (5d) zum Vergleich der jeweiligen Prüfadresse mit der Fehleradresse (FA), wobei bei Übereinstimmung der Prüfadresse mit der Fehleradresse (FA) auf den PF-Signalleitungen (PF0, PF1, ..) jeweils ein Fehlerfrei-Signal erzwungen wird.
Halbleiterspeicherbauelement nach Anspruch 1, gekennzeichnet durch eine Testlogik (7) mit – einem mit den Datenleitungen (D0, D1, ..) verbundenen Datengenerator (73) zum Erzeugen der primären Test-Datenwörter, – einem Adressenzähler (72) zum Erzeugen der Prüfadressen, – einer Ablaufsteuerung (71), die in einem Testmodus des Halbleiterspeicherbauelements (1) den Datengenerator (73) und den Adressenzähler (72) steuert, und – einer das Testschreibregister (74) und die Komparatoreinheiten (40, 41, ..) umfassenden Auswerteeinheit (77).
Halbleiterspeicherbauelement nach einem der Ansprüche 1 oder 2, gekennzeichnet durch eine Kompressionseinheit (76), die eine auf den PF-Signalleitungen (PF0, PF1, ..) übertragene Fehlerinformation auf einer Anzahl von Kompressions-Signalleitungen (PFC0, PFC1, ..) zusammenfasst, die kleiner ist als die Anzahl der PF-Signalleitungen (PF0, PF1, ..).
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, gekennzeichnet durch jeweils einer Datenleitung (D0, D1, ..) zugeordnete, löschbare I/O-Skip-Einheiten (50, 51, ..), wobei eine I/O-Skip-Einheit (50, 51, ..) gelöscht ist, wenn der jeweiligen Datenleitung (D0, D1, ..) zugeordnete Speicherzellen (22) als nicht funktionstüchtig erkannt sind, und wobei eine gelöschte I/O-Skip-Einheit (50, 51, ..) ein Fehlerfrei-Signal auf der korrespondierenden PF-Signalleitung (PF0, PF1, ..) erzwingt.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, gekennzeichnet durch ein Klassifikations-Speicherelement (95) zur Speicherung einer Klassifikationsinformation zur Unterscheidung von als All-Good-Memorys klassifizierten Halbleiterspeicherbauelementen (1), bei welchen der Soll-Adressenraum funktional ist, von als Partial-Good-Memory klassifizierten Halbleiterspei cherbauelementen (1), bei welchen ein Teilbereich des Soll-Adressenraums nicht funktional ist.
Halbleiterspeicherbauelement nach Anspruch 5, dadurch gekennzeichnet, dass der Adressenkomparator (5d) durch das Klassifikations-Speicherelement (95) aktivierbar ist.
Halbleiterspeicherbauelement nach Anspruch 5, dadurch gekennzeichnet, dass das Klassifikations-Speicherelement (95) zur Speicherung einer Klassifikationskennung geeignet ist, anhand welcher Halbleiterspeicherbauelemente (1), bei welchen die Sollzahl (m) von Datenleitungen (D0, D1, ..) funktional ist, und Halbleiterspeicherbauelemente (1), bei welchen ein Teil der Datenleitungen (D0, D1, ..) nicht funktional ist, unterscheidbar sind.
Halbleiterspeicherbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die I/O-Skip-Einheiten (50, 51, ..) durch das Klassifikations-Speicherelement (95) aktivierbar sind.
Verfahren zur Prüfung von Halbleiterwafern (10) mit Halbleiterspeicherbauelementen mit jeweils einem Speicherzellenfeld (22), das jeweils einen durch eine Sollzahl (n) von Adressierungsleitungen (Ad0, Ad1, .., Adn) vorgegebenen Soll-Adressenraum und einen durch eine Sollzahl (m) von Datenleitungen (D0, D1, ...) vorgegebenen Soll-I/O-Bereich aufweist, wobei die Speicherzellenfelder (22) in unterschiedlichem Umfang funktional sind, mit den Schritten: – funktionales Prüfen der Speicherzellenfelder (22) der Halbleiterspeicherbauelemente (1) in einem Prefuse-Speichertest; – Ersatz nicht funktionaler Bereiche der Speicherzellenfelder (22) durch Aktivieren redundanter Speicherzellen; – Ablegen einer einen nicht-reparablen Speicherbereich innerhalb des Soll-Adressenraums identifizierenden Fehleradresse (FA) in einem Fehleradressenspeicher (5c) in Halbleiterspeicherbauelementen (1) mit eingeschränktem Speicherbereich; und – funktionales Prüfen der Halbleiterspeicherbauelemente (1) in einem Postfuse-Speichertest durch Einschreiben und Auslesen von Test-Datenwörtern an Prüfadressen innerhalb des Soll-Adressenraums, wobei in Halbleiterspeicherbauelementen (1) mit eingeschränkt funktionsfähigem Speicherbereich bei Übereinstimmung der jeweiligen Prüfadresse mit der Fehleradresse ein fehlerfreies Verhalten des jeweiligen nicht reparablen Speicherbereichs simuliert wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass beim Postfuse-Speichertest – die Test-Datenwörter und die Prüfadressen in einer internen Testlogik (7) der jeweiligen Halbleiterspeichereinrichtung (1) generiert werden, – die Test-Datenwörter in das Speicherzellenfeld (22) eingeschrieben und in einem Testschreibregister (74) zwischengespeichert werden und – die Test-Datenwörter aus dem Speicherzellenfeld (22) ausgelesen und mit den im Testschreibregister (74) zwischengespeicherten Test-Datenwörter bitweise verglichen werden, wobei bei Übereinstimmung der verglichenen Datenbits auf den entsprechenden PF-Signalleitungen (PF0, PF1, ..) ein Fehlerfrei-Signal und bei Nichtübereinstimmung ein Fehlersignal generiert wird.
Verfahren nach einem der Ansprüche 9 oder 10, gekennzeichnet durch Markieren eines weiteren nicht reparablen Speicherbereichs innerhalb des Soll-I/O-Bereichs durch Löschen von I/O-Skip-Einheiten (50, 51, ..), die jeweils einer dem weiteren nicht reparablen Speicherbereich zugeordneten Datenleitung (D0, D1, ..) zugeordnet sind, in den Halbleiterspeicherbauelementen (1) mit eingeschränktem Speicherbereich, wobei durch die gelöschten I/O-Skip-Einheiten (50, 51, ..) bei Halbleiterspeicherbauelementen (1) mit weiterem nicht reparablen Speicherbereich ein fehlerfreies Verhalten von dem weiteren nicht funktionalen Speicherbereich zugeordneten Datenleitungen (D0, D1, ..) simuliert wird.