DE102005023949A1 - Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben - Google Patents
Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben Download PDFInfo
- Publication number
- DE102005023949A1 DE102005023949A1 DE102005023949A DE102005023949A DE102005023949A1 DE 102005023949 A1 DE102005023949 A1 DE 102005023949A1 DE 102005023949 A DE102005023949 A DE 102005023949A DE 102005023949 A DE102005023949 A DE 102005023949A DE 102005023949 A1 DE102005023949 A1 DE 102005023949A1
- Authority
- DE
- Germany
- Prior art keywords
- wiring substrate
- semiconductor
- semiconductor chips
- plastic housing
- thermal expansion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
- H01L23/295—Organic, e.g. plastic containing a filler
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49014—Superconductor
Abstract
Die Erfindung betrifft einen Nutzen (1) und ein Halbleiterbauteil (20) aus einer Verbundplatte (2) mit Halbleiterchips (3) und einer Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben. Dazu weist der Nutzen (1) aus einer Verbundplatte (2) in Zeilen und spalten angeordnete Halbleiterchips (3) auf einer Oberseite eines Verdrahtungssubstrats (5) auf. Das Verdrahtungssubstrat (5) ist bedeckt von einer Kunststoffgehäusemasse (6) in mehreren Halbleiterbauteilpositionen (12), wobei die Halbleiterchips (3) mit ihren Rückseiten auf dem Verdrahtungssubstrat (5) fixiert sind. Eine Kunststoffgehäusemasse (7) im Bereich der Grenzflächen (11) zu den Halbleiterchips (3) weist einen thermischen Ausdehnungskoeffizienten auf, der an das Silizium angepasst ist, während die übrige Kunststoffgehäusemasse (6) einen an das Verdrahtungssubstrat angepassten thermischen Ausdehnungskoeffizienten aufweist, der entsprechend höher ist.
Description
- Die Erfindung betrifft einen Nutzen und ein Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips. Diese Verbundplatte weist neben den Halbleiterchips auch eine Kunststoffgehäusemasse auf. Ferner betrifft die Erfindung ein Verfahren zur Herstellung eines Nutzens und eines Halbleiterbauteils.
- Ein Nutzen zur Herstellung einer Vielzahl von Halbleiterbauteilen ist aus der Druckschrift
DE 102 13 296 A bekannt. Ein derartiger Nutzen besteht aus einer Mehrzahl von in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen mit in eine Kunststoffmasse eingebetteten Halbleiterchips. Aus der DruckschriftDE 102 13 296 A ist darüber hinaus bekannt, dass ein Problem eines derartigen Nutzens darin besteht, dass während des Herstellungsprozesses starke Verwölbungen des Nutzens aufgrund der unterschiedlichen Ausdehnungskoeffizienten zwischen einem Trägersubstrat und der Kunststoffgehäusemasse sowie den darin eingebetteten Halbleiterchips auftreten können. Dieses kann sogar dazu führen, dass eine Delamination zwischen dem Trägersubstrat und der Kunststoffgehäusemasse auftritt. - Aufgabe der Erfindung ist es, einen Nutzen und ein Halbleiterbauteil mit einer Verbundplatte anzugeben, die kostengünstiger herstellbar sind und bei denen die Gefahr der Delamination aufgrund der unterschiedlichen Ausdehnungskoeffizienten zwischen Halbleitermaterial und Kunststoffgehäusematerial sowie dem Material des gemeinsamen Trägers überwunden wird.
- Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß wird ein Nutzen aus einer Verbundplatte mit in Zeilen und Spalten angeordneten Halbleiterchips auf einer Oberseite eines Verdrahtungssubstrats in einer Kunststoffgehäusemasse in mehreren Halbleiterbauteilpositionen geschaffen. Die Halbleiterchips sind dazu mit ihren Rückseiten auf dem Verdrahtungssubstrat fixiert und ihre aktiven Oberseiten sind über Verbindungselemente mit dem Verdrahtungssubstrat elektrisch verbunden. Dabei bettet die Kunststoffgehäusemasse die Halbleiterchips mit den Verbindungselementen ein. Außerdem weist die Kunststoffgehäusemasse an den Grenzflächen zu den Halbleiterchips einen dem Silizium angepassten thermischen Ausdehnungskoeffizienten auf, der in einen an das Verdrahtungssubstrat angepassten thermischen Ausdehnungskoeffizienten zwischen den Halbleiterchips übergeht.
- Dieser Nutzen hat den Vorteil, dass er eine Kunststoffgehäusemasse aufweist mit variablen thermischen Ausdehnungskoeffizienten, wobei ein gradueller Übergang von den Grenzflächen des Halbleiterchips und damit von einem geringen Ausdehnungskoeffizienten zu Bereichen zwischen den Halbleiterchips mit einem entsprechend an das Trägermaterial angepassten Ausdehnungskoeffizienten geschaffen wird. Durch diese Anpassung des Ausdehnungskoeffizienten der Kunststoffgehäusemasse an die mit der Kunststoffgehäusemasse bedeckten oder eingebetteten Komponenten der Halbleiterbauteile eines Nutzens werden die sonst in konventionellen Halbleiterbauteilen auftretenden Scherspannungen zwischen den Komponenten und der Kunststoffgehäusemasse abgebaut, so dass sowohl die Verwölbungsgefahr als auch die Gefahr der Delamination zwischen den Komponenten und der Kunststoffgehäusemasse vermindert wird.
- In einer bevorzugten Ausführungsform der Erfindung nimmt der Füllstoffgrad der Kunststoffgehäusemasse zu den Grenzflächen mit dem Halbleiterchip hin zu und ist zwischen den Halbleiterchips geringer. Dabei bedeutet der Füllstoffgrad ein Auffüllen der Kunststoffgehäusemasse aus einem Epoxidharz mit Keramikpartikeln, wobei ein hoher Füllstoffgrad den thermischen Ausdehnungskoeffizienten der Kunststoffgehäusemasse vermindert und ein niedriger Füllstoffgrad den thermischen Ausdehnungskoeffizienten der Kunststoffgehäusemasse erhöht. Somit weist die Kunststoffgehäusemasse als Füllstoff Keramikpartikel auf, deren Konzentration in der Kunststoffgehäusemasse im Bereich der Halbleiterchips größer ist als zwischen den Halbleiterchips. Im Bereich der Halbleiterchips liegt dieser thermische Ausdehnungskoeffizient der Kunststoffgehäusemasse des erfindungsgemäßen Nutzens bei etwa 4 ppm/°C und zwischen den Halbleiterchips steigt dieser thermische Ausdehnungskoeffizient bis auf einen Wert von 19 ppm/°C an.
- Neben der erfindungsgemäßen Kunststoffgehäusemasse mit variablem Ausdehnungskoeffizienten auf der Oberseite des Verdrahtungssubstrats weist der Nutzen auf der Unterseite des Verdrahtungssubstrats eine strukturierte Lötstopplackschicht unter Freilassung von Außenkontaktflächen auf. Die Dicke dieser Lötstopplackschicht ist derart gering, dass sie keinen Beitrag zur Kompensation oder zur Vergrößerung der Verwölbung leistet und auf die Delamination ebenfalls keinen Einfluss hat. Jedoch ist diese Lötstopplackschicht von Vorteil, um beim Auflöten von Außenkontakten auf die Außenkontaktflächen ein Ausbreiten des Lotes auf Leitungsstrukturen zu verhindern. Die Außenkontaktflächen ihrerseits können oberflächen montierbare Außenkontakte aufweisen, wobei diese oberflächenmontierbaren Außenkontakte auf der Unterseite des Nutzens Lotkugeln aufweisen.
- Ein weiterer Aspekt der Erfindung betrifft ein Halbleiterbauteil eines Nutzens, wobei der Nutzen aus einer Verbundplatte mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen besteht. Das Halbleiterbauteil umfasst eine dieser Halbleiterbauteilpositionen und weist auf einer Oberseite eines Verdrahtungssubstrats einen Halbleiterchip auf, der in einer Kunststoffgehäusemasse angeordnet ist, wobei der Halbleiterchip mit seiner Rückseite auf dem Verdrahtungssubstrat fixiert ist und seine aktive Oberseite über Verbindungselemente mit dem Verdrahtungssubstrat elektrisch in Verbindung steht.
- Die Kunststoffgehäusemasse bettet den Halbleiterchip mit den Verbindungselementen ein, wobei die Kunststoffgehäusemasse an den Grenzflächen zu dem Halbleiterchip einen dem Silizium angepassten thermischen Ausdehnungskoeffizienten und im Bereich der Außenseiten des Kunststoffgehäuses einen an das Verdrahtungssubstrat angepassten thermischen Ausdehnungskoeffizienten aufweist. Ein derartiges Halbleiterbauteil hat den Vorteil, dass die Delaminationsgefahr zwischen Halbleiterchip und Kunststoffgehäusemasse sowie zwischen Kunststoffgehäusemasse und Trägeroberfläche vermindert ist, womit gleichzeitig die Zuverlässigkeit derartiger Halbleiterbauteile im Betrieb verbessert wird.
- In einer weiteren Ausführungsform der Erfindung weist das Halbleiterbauteil Bonddrähte auf, wobei sich die Bonddrähte von Kontaktflächen auf der aktiven Oberseite des Halbleiterchips zu Kontaktanschlussflächen auf der Oberseite des Ver drahtungssubstrats erstrecken. Dabei erstrecken sich die Bonddrähte durch einen Bereich der Kunststoffgehäusemasse, der einen variablen thermischen Ausdehnungskoeffizienten aufweist, wobei der thermische Ausdehnungskoeffizient in dem Bereich der Grenzflächen zu dem Halbleiterchip geringer ist als in dem Bereich, in dem die Bonddrähte auf die Kontaktanschlussflächen des Verdrahtungssubstrats auftreffen. Somit weist das Halbleiterbauteil eine Kunststoffgehäusemasse auf, die auf den Außenseiten des Halbleiterbauteils einen höheren thermischen Ausdehnungskoeffizienten besitzt als im Inneren des Halbleiterbauteils, insbesondere in der Nähe des Halbleiterchips in den Bereichen, in denen die Bonddrähte auf dem Halbleiterchip angeordnet sind.
- Entsprechend dem Nutzen, aus dem der Halbleiterchip herausgetrennt wurde, weist auch das Verdrahtungssubstrat des Halbleiterchips auf seiner Unterseite eine strukturierte Lötstopplackschicht unter Freilassung von Außenkontaktflächen auf. Auf den Außenkontaktflächen können wie bei dem Nutzen oberflächenmontierbare Außenkontakte angeordnet sein, die vorzugsweise aus Lotkugeln bestehen.
- Ein Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit in Zeilen und Spalten angeordneten Halbleiterchips in einer Kunststoffgehäusemasse mit mehreren Halbleiterbauteilpositionen weist die nachfolgenden Verfahrensschritte auf.
- Zunächst wird ein Halbleiterwafer mit einer Vielzahl von in Zeilen und Spalten angeordneten Halbleiterchippositionen, die aktive Oberseiten und Rückseiten aufweisen, hergestellt. Anschließend wird der Halbleiterwafer in eine Vielzahl von Halbleiterchips aufgetrennt. Danach erfolgt ein Bestücken ei nes Verdrahtungssubstrats mit den Halbleiterchips in Halbleiterbauteilpositionen des Verdrahtungssubstrats. Dabei werden die Halbleiterchips mit ihren Rückseiten auf dem Verdrahtungssubstrat in Zeilen und Spalten fixiert.
- Anschließend erfolgt ein elektrisches Verbinden von Kontaktflächen auf den Oberseiten des Halbleiterchips über Verbindungselemente mit Kontaktanschlussflächen auf der Oberseite des Verdrahtungssubstrats. Schließlich wird eine Kunststoffgehäusemasse auf das Verdrahtungssubstrat zwischen den Halbleiterchips mit einem an das Verdrahtungssubstrat angepassten thermischen Ausdehnungskoeffizient aufgebracht und es werden die Halbleiterchips mit ihren Randseiten und/oder ihren Oberseiten in eine Kunststoffgehäusemasse mit an das Material des Halbleiterchips angepassten thermischen Ausdehnungskoeffizienten eingebettet. Dieses Einbringen einer Kunststoffgehäusemasse mit unterschiedlichem Ausdehnungskoeffizienten kann auch in mehreren Aufbringungsschritten erfolgen.
- Das Bestücken des Verdrahtungssubstrats mit Halbleiterchips in Halbleiterbauteilpositionen kann mittels eines Bestückungsautomaten erfolgen, wobei die Halbleiterchips mit ihren Rückseiten auf die Oberseite des Verdrahtungssubstrats in Zeilen und Spalten fixiert werden. Das Aufbringen einer Kunststoffgehäusemasse mit unterschiedlichen thermischen Ausdehnungskoeffizienten auf das Verdrahtungssubstrat und auf die Halbleiterchips kann durch zwei aufeinander folgende Spritzgussschritte oder zwei aufeinander folgende Dispensschritte erfolgen.
- In einer bevorzugten Durchführung des Verfahrens wird zuerst das Einbetten der Halbleiterchips mit ihren Randseiten und/oder Oberseiten in eine Kunststoffgehäusemasse mit an das Material des Halbleiterchips angepassten thermischen Ausdehnungskoeffizienten durchgeführt und erst danach das Aufbringen einer Kunststoffgehäusemasse auf das Verdrahtungssubstrat zwischen den Halbleiterchips und auf die eingebetteten Halbleiterchips mit einem an das Verdrahtungssubstrat angepassten thermischen Ausdehnungskoeffizienten durchgeführt. In diesem Fall wird zunächst eine Kunststoffgehäusemasse eingesetzt, die einen höheren Füllstoffgehalt an keramischen Partikeln aufweist als die Kunststoffgehäusemasse, die in dem nachfolgenden Schritt für das Aufbringen einer Kunststoffgehäusemasse im Bereich des Verdrahtungssubstrats eingesetzt wird.
- Das Aufbringen einer Verdrahtungsstruktur auf die Oberseite des Verdrahtungssubstrats wird vorzugsweise durch Aufbringen einer Metallbeschichtung mit anschließendem Strukturieren mittels Photolithographie und Ätztechnik durchgeführt. Noch vor dem Auftrennen des Nutzens kann auf die Unterseite des Verdrahtungssubstrats eine Lötstopplackschicht aufgebracht werden, welche die Außenkontaktflächen freilässt und anschließend können Außenkontakte in Form von Lotkugeln auf die frei gebliebenen Außenkontaktflächen aufgelötet werden.
- Ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens weist zunächst die gleichen Schritte auf wie sie zur Herstellung des Nutzens erforderlich sind. Dabei kann der Nutzen in einzelne Halbleiterbauteile aufgetrennt werden, bevor noch Außenkontakte aufgebracht sind, so dass anschließend jedes einzelne Halbleiterbauteil mit Außenkontakten bestückt werden muss oder es kann der Nutzen erst aufgetrennt werden, wenn bereits sämtliche Außenkontakte in den Halbleiterbauteilpositionen des Nutzens auf die Unterseite des Verdrahtungssubstrats aufgebracht sind.
- Zum Aufbringen einer Verdrahtungsstruktur auf die Oberseite des Verdrahtungssubstrats wird zunächst eine Metallschicht aufgebracht, die mittels Photolithographie und Ätztechnik zu Leiterbahnen strukturiert wird, wobei sich die Leiterbahnen von Kontaktanschlussflächen auf der Oberseite des Verdrahtungssubstrats zu Durchkontakten durch das Verdrahtungssubstrat erstrecken und wobei die Durchkontakte mit Außenkontaktflächen elektrisch in Verbindung stehen. Dabei werden die Durchkontakte für das Verdrahtungssubstrat bereits in das Verdrahtungssubstrat eingebracht, noch bevor das Verdrahtungssubstrat mit Halbleiterchips bestückt wird und noch bevor das Verdrahtungssubstrat mit einer Verdrahtungsstruktur belegt wird.
- Wie oben bereits erwähnt wird die Lötstopplackschicht unter Freilassung von Außenkontaktflächen noch auf die Unterseite des Verdrahtungssubstrats aufgebracht, solange der Nutzen nicht in einzelne Halbleiterbauteile getrennt ist. Somit steht für das einzelne Halbleiterbauteil eine Unterseite des Verdrahtungssubstrats zur Verfügung, bei dem die Außenkontaktflächen freiliegen, um mit entsprechenden Außenkontakten bestückt zu werden. Je nach Anwendung können derartige Außenkontakte flächig ausgebildet sein oder als Lotkugeln auf den Außenkontakten aufgelötet werden.
- Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
-
1 zeigt einen schematischen Querschnitt durch einen Nutzen gemäß einer Ausführungsform der Erfindung; -
2 –8 zeigen schematischen Querschnitte durch Zwischenprodukte bei der Fertigung des Nutzens gemäß1 ; -
2 zeigt einen schematischen Querschnitt durch ein Verdrahtungssubstrat mit Kontaktanschlussflächen und Halbleiterchipkontaktflächen eines Verdrahtungssubstrats; -
3 zeigt einen schematischen Querschnitt durch das Verdrahtungssubstrat gemäß2 nach Aufbringen von Halbleiterchips in Halbleiterbauteilpositionen des Verdrahtungssubstrats; -
4 zeigt einen schematischen Querschnitt durch das Verdrahtungssubstrat gemäß3 nach Aufbringen von Verbindungselementen; -
5 zeigt einen schematischen Querschnitt durch das Verdrahtungssubstrat gemäß4 nach Aufbringen einer Kunststoffgehäusemasse mit geringem thermischen Ausdehnungskoeffizienten auf die Grenzflächen des Halbleiterchips; -
6 zeigt einen schematischen Querschnitt durch eine Verbundplatte nach Aufbringen einer Kunststoffgehäusemasse auf das Verdrahtungssubstrat gemäß5 ; -
7 zeigt einen schematischen Querschnitt durch einen Nutzen nach Aufbringen einer Lötstopplackschicht auf die Unterseite des Verdrahtungssubstrats gemäß6 ; -
8 zeigt einen schematischen Querschnitt durch einen Nutzen nach Aufbringen von Außenkontakten auf die Unterseite des Verdrahtungssubstrats gemäß7 ; -
9 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil nach Auftrennen des Nutzens gemäß8 . -
1 zeigt einen schematischen Querschnitt durch einen Nutzen1 gemäß einer Ausführungsform der Erfindung. Der Nutzen1 weist dazu in Zeilen und Spalten angeordnete Halbleiterbauteilpositionen12 auf, die auf einer Verbundplatte2 aus einer Kunststoffgehäusemasse6 und7 und einem Verdrahtungssubstrat5 angeordnet sind. Die einzelne Halbleiterbauteilposition12 weist einen Halbleiterchip3 auf, der in dieser Ausführungsform der Erfindung mit seiner Rückseite8 auf einer Chipkontaktfläche25 auf der Oberseite4 des Verdrahtungssubstrats5 angeordnet ist. Der Halbleiterchip3 liegt mit seiner aktiven Oberseite9 und den darauf angeordneten Kontaktflächen22 in einer Kunststoffgehäusemasse7 , die auf den Grenzflächen11 zum Halbleiterchip3 einen geringeren thermischen Ausdehnungskoeffizienten aufweist als zwischen den Halbleiterchips3 und oberhalb der Halbleiterchips3 . Der geringer thermische Ausdehnungskoeffizient in der Kunststoffgehäusemasse7 wird durch eine zu den Grenzflächen11 des Halbleiterchips3 hin zunehmende Konzentration von keramischen Partikeln in der Kunststoffgehäusemasse7 erreicht. - Die strichpunktierten Linien
40 in1 kennzeichnen die Grenzen zwischen den Halbleiterbauteilpositionen12 und zeigen eine Kunststoffgehäusemasse6 in diesem Bereich, die ei nen größeren thermischen Ausdehnungskoeffizienten aufweist, der an den thermischen Ausdehnungskoeffizienten des Verdrahtungssubstrats5 angepasst ist, so dass lediglich im Inneren jeder Halbleiterbauteilposition12 eine Kunststoffgehäusemasse7 angeordnet ist, die einen verminderten thermischen Ausdehnungskoeffizienten aufweist, der dem thermischen Ausdehnungskoeffizienten des Halbleiterchips3 angepasst ist. - Das Verdrahtungssubstrat
5 weist auf seiner Oberseite4 eine Verdrahtungsstruktur26 , die neben den bereits oben erwähnten Chipkontaktflächen25 Kontaktanschlussflächen23 aufweist, die über Verbindungselemente10 in Form von Bonddrähten21 mit entsprechenden Kontaktflächen22 auf der aktiven Oberseite9 des Halbleiterchips3 elektrisch verbunden sind. Diese Verbindungselemente10 liegen in einem Gebiet der Kunststoffgehäusemasse7 , in welcher der thermische Ausdehnungskoeffizient graduell von einem hohen Ausdehnungskoeffizienten zu einem geringeren Ausdehnungskoeffizienten in Richtung auf die Grenzflächen11 zum Halbleiterchip3 variiert. - Anstelle eines Verdrahtungssubstrats sowie anstelle der hier gezeigten Bonddrähte als Verbindungselemente
10 kann die hier gezeigte Verbundplatte2 auch Halbleiterchips3 aufweisen, die mit ihrer aktiven Oberseite9 auf einem Träger30 aufgeklebt sind, so dass die Rückseite8 der Halbleiterchips3 und die Randseiten der Halbleiterchips3 in eine Kunststoffgehäusemasse eingebettet sind, die im Bereich der Grenzflächen11 der Halbleiterchips3 einen geringeren thermischen Ausdehnungskoeffizient aufweisen als zwischen den Halbleiterchips3 . Zur Aufbringung einer Verdrahtungsstruktur und zum Verdrahten der Halbleiterchips3 für entsprechende Außenkontakte eines Nutzens wird dann der Träger30 der Verbundplatte2 von der Kunststoffgehäusemasse6 und7 entfernt, so dass für die Verdrahtung eine koplanare Oberfläche aus Oberseiten9 der Halbleiterchips3 und aus Oberseiten der Kunststoffgehäusemassen6 und7 zur Verfügung stehen. Auch für einen derartigen Nutzen, der ohne ein Verdrahtungssubstrat auskommt und eine Verdrahtungsstruktur direkt auf der Kunststoffgehäusemasse6 und7 und den Oberseiten9 der Halbleiterchips3 zur Verfügung stellt, ist es von Vorteil, wenn die Kunststoffgehäusemasse7 in ihrem thermischen Ausdehnungsverhalten an den thermischen Ausdehnungskoeffizienten der Halbleiterchips3 im Bereich der Grenzflächen11 zum Halbleiterchip3 angepasst ist und entfernt von den Halbleiterchips3 den herkömmlichen thermischen Ausdehnungskoeffizienten der Kunststoffgehäusemasse6 aufweist. - Die
2 bis8 zeigen schematischen Querschnitte durch Zwischenprodukte bei der Fertigung eines Nutzens gemäß1 . Bei diesen Fertigungsschritten wird ein Verdrahtungssubstrat5 vorausgesetzt, auf dem ein Nutzen aufgebaut wird. Jedoch ist es auch möglich, anstelle des Verdrahtungssubstrats5 , wie oben bereits erwähnt, lediglich einen Träger30 vorzusehen, um einen Nutzen1 zu schaffen, der koplanare Flächen aus Oberseiten9 von Halbleiterchips3 und Oberseiten von Kunststoffgehäusemassen6 und7 aufweist. Komponenten mit gleichen Funktionen wie in1 werden in den2 bis8 mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. -
2 zeigt einen schematischen Querschnitt durch ein Verdrahtungssubstrat5 mit Kontaktanschlussflächen23 und Chipkontaktflächen25 einer Verdrahtungsstruktur26 , die auf der Oberseite5 eines Verdrahtungssubstrats5 angeordnet ist. Die weitere Struktur des Verdrahtungssubstrats5 mit Durchkontakten und Außenkontaktflächen auf der Unterseite13 des Ver drahtungssubstrats5 wird hier in2 der Einfachheit halber weggelassen. Bei Ausführungsformen der Erfindung, bei denen lediglich ein Träger30 anstelle des Verdrahtungssubstrats5 eingesetzt wird, existieren derartige Durchkontakte und Außenkontaktflächen nicht. Dafür ist die Oberseite4 des Trägers30 mit einer doppelseitig klebenden Folie belegt, auf welche die aktiven Oberseiten von Halbleiterchips fixiert werden können. -
3 zeigt einen schematischen Querschnitt durch das Verdrahtungssubstrat5 gemäß2 nach Aufbringen von Halbleiterchips3 in Halbleiterbauteilpositionen12 des Verdrahtungssubstrats5 . Dazu sind die Halbleiterchips3 mit ihren Rückseiten8 auf den Chipkontaktflächen25 fixiert, wobei die Chipkontaktflächen25 mit den Kontaktanschlussflächen23 über Leiterbahnen der Verdrahtungsstruktur26 in Verbindung stehen. -
4 zeigt einen schematischen Querschnitt durch das Verdrahtungssubstrat5 gemäß3 nach Aufbringen von Verbindungselementen10 . Diese Verbindungselemente10 sind in dieser Ausführungsform der Erfindung Bonddrähte21 , die von Kontaktflächen22 auf der aktiven Oberseite9 des Halbleiterchips3 zu Kontaktanschlussflächen23 auf der Oberseite4 des Verdrahtungssubstrats5 gebondet werden. Im Falle einer alternativen Ausführungsform eines Nutzens kann auf derartige Bonddrähte verzichtet werden, da die aktiven Oberseiten9 der Halbleiterchips3 auf der Kunststoffgehäusemasse6 ,7 eine koplanare Fläche bilden, auf der eine Verdrahtungsstruktur26 flächig aufgebracht werden kann, ohne dass räumliche Verbindungselemente erforderlich sind. -
5 zeigt einen schematischen Querschnitt durch das Verdrahtungssubstrat5 gemäß4 nach Aufbringen einer Kunststoffgehäusemasse7 mit geringem thermischen Ausdehnungskoeffizienten auf die Grenzflächen11 des Halbleiterchips3 . Diese Kunststoffgehäusemasse7 , die hauptsächlich die Bonddrähte21 in dieser Ausführungsform der Erfindung einhüllt, ist dadurch gekennzeichnet, dass ihr Ausdehnungskoeffizient graduell in Richtung auf die Grenzflächen11 der Halbleiterchips3 geringer wird und im Bereich der Grenzflächen11 der Halbleiterchips3 einen thermischen Ausdehnungskoeffizienten von etwa 4 ppm/°C aufweist, der nahezu dem thermischen Ausdehnungskoeffizienten des Siliziums entspricht, aus dem der Halbleiterchip3 hergestellt ist. Mit dieser Kunststoffgehäusemasse7 , die graduell in ihrem thermischen Ausdehnungskoeffizienten in Richtung der Grenzflächen11 des Halbleiterchips3 variiert, wird erreicht, dass die Delaminationsgefahr für das spätere Halbleiterbauteil verringert wird. Auch die Verwölbungsneigung des Nutzens wird damit herabgesetzt. -
6 zeigt einen schematischen Querschnitt durch eine Verbundplatte2 nach Aufbringen einer Kunststoffgehäusemasse6 auf das Verdrahtungssubstrat5 gemäß5 , wobei diese Kunststoffgehäusemasse6 nun die gesamte Oberfläche4 des Verdrahtungssubstrats bedeckt und eine planare Oberseite27 für einen Nutzen1 bereitstellt, die gleichzeitig die Oberseite27 der einzelnen Halbleiterbauteile ist. Die in diesem Schritt gemäß6 aufgebrachte Kunststoffgehäusemasse6 weist einen höheren thermischen Ausdehnungskoeffizienten auf als die in dem vorhergehenden Schritt, der in5 gezeigt wird, aufgebrachte Kunststoffgehäusemasse7 . Der thermische Ausdehnungskoeffizient dieser Kunststoffgehäusemasse6 ist an den thermischen Ausdehnungskoeffizienten des Verdrahtungssub strats5 angepasst, so dass die Gefahr einer Delamination der Kunststoffgehäusemasse6 von dem Verdrahtungssubstrat5 vermindert ist. -
7 zeigt einen schematischen Querschnitt durch einen Nutzen1 nach Aufbringen einer Lötstopplackschicht14 auf die Unterseite13 des Verdrahtungssubstrats5 gemäß6 . Diese Lötstopplackschicht14 lässt Außenkontaktflächen15 auf der Unterseite13 des Verdrahtungssubstrats5 frei, so dass diese anschließend mit Außenkontakten belegt werden können. Die Außenkontaktflächen15 sind ihrerseits über Durchkontakte28 durch das Verdrahtungssubstrat5 und über Leiterbahnen29 der Verdrahtungsstruktur26 auf der Oberseite4 des Verdrahtungssubstrats5 mit den Kontaktanschlussflächen23 verbunden, so dass eine direkte elektrische Verbindung zwischen den Kontaktflächen22 auf der aktiven Oberseite9 des Halbleiterchips3 und den Außenkontaktflächen15 hergestellt ist. -
8 zeigt einen schematischen Querschnitt durch einen Nutzen1 nach Aufbringen von Außenkontakten16 auf die Unterseite13 des Verdrahtungssubstrats5 . Die Außenkontakte16 sind in dieser Ausführungsform der Erfindung Lotkugeln17 , die auf die Außenkontaktflächen15 des Nutzens1 gelötet werden. Mit Aufbringen der Außenkontakte16 auf die Unterseite13 des Verdrahtungssubstrats5 des Nutzens1 ist praktisch die Herstellung einer Mehrzahl von Halbleiterbauteilen abgeschlossen, so das lediglich ein Auftrennschritt entlang der strichpunktierten Linien40 erforderlich ist, um das in9 dargestellte Halbleiterbauteil20 zu erzielen. -
9 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil20 nach Auftrennen des Nutzens1 gemäß8 . Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. - Charakteristisch für dieses Halbleiterbauteil
20 ist es, das die Kunststoffgehäusemasse6 auf den Außenseiten18 des Kunststoffgehäuses19 einen geringeren thermischen Ausdehnungskoeffizienten aufweist als im Inneren des Halbleiterbauteils20 , insbesondere im Bereich der Randseiten24 des Halbleiterchips3 zur Kunststoffgehäusemasse7 , die in diesem Bereich einen geringeren thermischen Ausdehnungskoeffizienten aufweist als die Kunststoffgehäusemasse6 auf den Randseiten18 des Halbleiterbauteils20 , wobei die Kunststoffgehäusemasse7 durch entsprechend hohe Füllstoffgrade einen thermischen Ausdehnungskoeffizienten aufweist, der dem thermischen Ausdehnungskoeffizienten des Siliziums des Halbleiterchips3 angepasst ist. -
- 1
- Nutzen
- 2
- Verbundplatte
- 3
- Halbleiterchip
- 4
- Oberseite des Verdrahtungssubstrats
- 5
- Verdrahtungssubstrat
- 6
- Kunststoffgehäusemasse mit hohem CTE
- 7
- Kunststoffgehäusemasse mit niedrigem CTE
- 8
- Rückseiten des Halbleiterchips
- 9
- aktive Oberseite des Halbleiterchips
- 10
- Verbindungselement
- 11
- Grenzflächen
- 12
- Halbleiterbauteilposition
- 13
- Unterseite des Verdrahtungssubstrats
- 14
- Lötstopplackschicht
- 15
- Außenkontaktfläche
- 16
- Außenkontakte
- 17
- Lotkugel
- 18
- Außenseite des Kunststoffgehäuses
- 19
- Kunststoffgehäuse
- 20
- Halbleiterbauteil
- 21
- Bonddraht
- 22
- Kontaktfläche
- 23
- Kontaktanschlussfläche
- 24
- Randseite des Halbleiterchips
- 25
- Chipkontaktfläche
- 26
- Verdrahtungsstruktur
- 27
- planare Oberseite
- 28
- Durchkontakt
- 29
- Leiterbahn
- 30
- Träger
- 40
- strichpunktierte Linie
Claims (25)
- Nutzen aus einer Verbundplatte (
2 ) mit in Zeilen und Spalten angeordneten Halbleiterchips (3 ) auf einer Oberseite (4 ) eines Verdrahtungssubstrats (5 ) in einer Kunststoffgehäusemasse (6 ) in mehreren Halbleiterbauteilpositionen (12 ), wobei die Halbleiterchips (3 ) mit ihren Rückseiten (8 ) auf dem Verdrahtungssubstrat (5 ) fixiert sind und ihre aktiven Oberseiten (9 ) über Verbindungselemente (10 ) mit dem Verdrahtungssubstrat (5 ) elektrisch in Verbindung stehen und wobei die Kunststoffgehäusemasse (6 ) die Halbleiterchips (3 ) mit den Verbindungselementen (10 ) einbettet, und wobei die Kunststoffgehäusemasse (7 ) an den Grenzflächen (11 ) zu dem Halbleiterchip (3 ) einen dem Silizium angepassten thermischen Ausdehnungskoeffizienten aufweist, der in einen an das Verdrahtungssubstrat (5 ) angepassten thermischen Ausdehnungskoeffizienten zwischen den Halbleiterchips (3 ) übergeht. - Nutzen nach Anspruch 1, dadurch gekennzeichnet, dass der Füllstoffgrad der Kunststoffgehäusemasse (
7 ) zu den Grenzflächen (11 ) mit dem Halbleiterchip (3 ) hin zunimmt und zwischen den Halbleiterchips (3 ) geringer ist. - Nutzen nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Kunststoffgehäusemasse (
6 ,7 ) als Füllstoff Keramikpartikel aufweist, deren Konzentration in der Kunststoffgehäusemasse (7 ) im Bereich der Halbleiterchips (3 ) größer ist als zwischen den Halbleiterchips. - Nutzen nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der thermische Ausdehnungskoeffizient im Bereich der Halbleiterchips (
3 ) 4 ppm/°C und zwischen den Halbleiterchips (3 ) bis auf 18 ppm/°C ansteigt. - Nutzen nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf der Unterseite (
13 ) des Verdrahtungssubstrats (5 ) eine strukturierte Lötstopplackschicht (14 ) unter Freilassung von Außenkontaktflächen (15 ) angeordnet ist. - Nutzen nach Anspruch 5, dadurch gekennzeichnet, dass die Außenkontaktflächen (
15 ) oberflächenmontierbare Außenkontakte (16 ) aufweisen. - Nutzen nach Anspruch 6, dadurch gekennzeichnet, dass die oberflächenmontierbaren Außenkontakte (
16 ) Lotkugeln (17 ) aufweisen. - Halbleiterbauteil eines Nutzens (
1 ), wobei der Nutzen (1 ) aus einer Verbundplatte (2 ) mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen (12 ) besteht und das Halbleiterbauteil (20 ) eine der Halbleiterbauteilpositionen (12 ) umfasst und auf einer Oberseite (4 ) eines Verdrahtungssubstrats (5 ) einen Halbleiterchip (3 ) aufweist, der in einer Kunststoffgehäusemasse (6 ,7 ) angeordnet ist, wobei der Halbleiterchip (3 ) mit seiner Rückseite (8 ) auf dem Verdrahtungssubstrat (5 ) fixiert ist und seine aktive Oberseite (9 ) über Verbindungselemente (10 ) mit dem Verdrahtungssubstrat (5 ) e lektrisch in Verbindung steht, und wobei die Kunststoffgehäusemasse (6 ,7 ) den Halbleiterchip (3 ) mit den Verbindungselementen einbettet, und wobei die Kunststoffgehäusemasse an den Grenzflächen zu dem Halbleiterchip einen dem Silizium angepassten thermischen Ausdehnungskoeffizienten und im Bereich der Außenseiten (18 ) des Kunststoffgehäuses (19 ) einen an das Verdrahtungssubstrat (5 ) angepassten thermischen Ausdehnungskoeffizienten aufweist. - Halbleiterbauteil nach Anspruch 8, dadurch gekennzeichnet, dass das Halbleiterbauteil (
20 ) Bonddrähte (21 ) aufweist, wobei sich die Bonddrähte (21 ) von Kontaktflächen (22 ) auf der aktiven Oberseite (9 ) des Halbleiterchips (3 ) zu Kontaktanschlussflächen (23 ) auf der Oberseite (4 ) des Verdrahtungssubstrats (5 ) erstrecken. - Halbleiterbauteil nach Anspruch 8 oder Anspruch 9, dadurch gekennzeichnet, dass auf der Unterseite (
13 ) des Verdrahtungssubstrats (5 ) eine strukturierte Lötstopplackschicht (14 ) unter Freilassung von Außenkontaktflächen (15 ) angeordnet ist. - Halbleiterbauteil nach Anspruch 9 oder Anspruch 10, dadurch gekennzeichnet, dass die Außenkontaktflächen (
15 ) oberflächenmontierbare Außenkontakte (16 ) aufweisen. - Halbleiterbauteil nach Anspruch 11, dadurch gekennzeichnet, dass die oberflächenmontierbaren Außenkontakte (
16 ) Lotkugeln (17 ) aufweisen. - Verfahren zur Herstellung eines Nutzens (
1 ) aus einer Verbundplatte (2 ) mit in Zeilen und Spalten angeordneten Halbleiterchips (3 ) in einer Kunststoffgehäusemasse (6 ,7 ) mit mehreren Halbleiterbauteilpositionen (12 ), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines Halbleiterwafers mit einer Vielzahl in Zeilen und Spalten angeordneter Halbleiterchippositionen, die aktive Oberseiten und Rückseiten aufweisen; – Auftrennen des Halbleiterwafers in eine Vielzahl von Halbleiterchips (3 ); – Bestücken eines Verdrahtungssubstrats (5 ) mit Halbleiterchips (3 ) in Halbleiterbauteilpositionen (12 ), wobei die Halbleiterchips (3 ) mit ihren Rückseiten (8 ) auf dem Verdrahtungssubstrat (5 ) in Zeilen und Spalten fixiert werden; – elektrisches verbinden von Kontaktflächen (22 ) auf den Oberseiten (9 ) der Halbleiterchips (3 ) über Verbindungselemente (10 ) mit Kontaktanschlussflächen (23 ) auf der Oberseite (4 ) des Verdrahtungssubstrats (5 ); – Aufbringen einer Kunststoffgehäusemasse (6 ) auf das Verdrahtungssubstrat (5 ) zwischen den Halbleiterchips (3 ) mit einem an das Verdrahtungssubstrat (5 ) angepassten thermischen Ausdehnungskoeffizienten, und Einbetten der Halbleiterchips (3 ) mit ihren Randseiten (24 ) und/oder Oberseiten (9 ) in eine Kunststoffgehäusemasse (7 ) mit an das Material der Halbleiterchips (3 ) angepasstem thermischem Ausdehnungskoeffizienten. - Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Auftrennen des Halbleiterwafers in eine Vielzahl von Halbleiterchips (
3 ) mittels Sägetechnik erfolgt. - Verfahren nach Anspruch 13 oder Anspruch 14, dadurch gekennzeichnet, dass das Bestücken des Verdrahtungssubstrats (
5 ) mit Halbleiterchips (3 ) in Halbleiterbauteilpositionen (12 ) mittels eines Bestückungsautomaten erfolgt, wobei die Halbleiterchips (3 ) mit ihren Rückseiten (8 ) auf die Oberseite (4 ) des Verdrahtungssubstrats (5 ) in Zeilen und Spalten fixiert werden. - Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass das Aufbringen einer Kunststoffgehäusemasse (
6 ,7 ) mit unterschiedlichen thermischen Ausdehnungskoeffizienten auf das Verdrahtungssubstrat (5 ) und auf die Halbleiterchips (3 ) durch zwei aufeinanderfolgende Spritzgussschritte erfolgt. - Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass das Aufbringen einer Kunststoffgehäusemasse (
6 ,7 ) mit unterschiedlichen thermischen Ausdehnungskoeffizienten auf das Verdrahtungssubstrat (5 ) und auf die Halbleiterchips (3 ) durch zwei aufeinanderfolgende Dispensschritte erfolgt. - Verfahren nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet, dass zuerst das Einbetten der Halbleiterchips (
3 ) mit ihren Randseiten (24 ) und/oder Oberseiten (9 ) in eine Kunststoffgehäusemasse (7 ) mit an das Material der Halbleiterchips (3 ) angepasstem thermischem Ausdehnungskoeffizienten erfolgt, und danach das Aufbringen einer Kunststoffgehäusemasse (6 ) auf das Verdrahtungssubstrat (5 ) zwischen den Halbleiterchips (3 ) und auf die eingebetteten Halbleiterchips (3 ) mit einem an das Verdrahtungssubstrat (5 ) angepassten thermischen Ausdehnungskoeffizienten durchgeführt wird. - Verfahren nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, dass ein Aufbringen einer Verdrahtungsstruktur auf die Oberseite (
4 ) des Verdrahtungssubstrats (5 ) durch Aufbringen einer Metallbeschichtung mit anschließendem Strukturieren mittels Photolithographie und Ätztechnik erfolgt. - verfahren nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet, dass vor dem Auftrennen des Nutzens (
1 ) die Unterseite (13 ) des Verdrahtungssubstrats (5 ) mit Außenkontakten (16 ) bestückt wird. - Verfahren zur Herstellung von Halbleiterbauteilen (
20 ) mittels eines Nutzens (1 ), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines Halbleiterwafers mit einer Vielzahl in Zeilen und Spalten angeordneter Halbleiterchippositionen (12 ), die aktive Oberseiten und Rückseiten aufweisen; – Auftrennen des Halbleiterwafers in eine Vielzahl von Halbleiterchips (3 ); – Bestücken eines Verdrahtungssubstrats (5 ) mit Halbleiterchips (3 ) in Halbleiterbauteilpositionen (12 ), wobei die Halbleiterchips (3 ) mit ihren Rückseiten (8 ) auf dem Verdrahtungssubstrat (5 ) in Zeilen und Spalten fixiert werden; – elektrisches Verbinden von Kontaktflächen (22 ) auf den Oberseiten (9 ) der Halbleiterchips (3 ) über Verbindungselemente (10 ) mit Kontaktanschlussflächen (23 ) auf der Oberseite (4 ) des Verdrahtungssubstrats (5 ); – Aufbringen einer Kunststoffgehäusemasse (6 ) auf das Verdrahtungssubstrat (5 ) zwischen den Halbleiterchips (3 ) mit einem an das Verdrahtungssubstrat (5 ) angepassten thermischen Ausdehnungskoeffizienten, und Einbetten der Halbleiterchips (3 ) mit ihren Randseiten (24 ) und/oder Oberseiten (9 ) in eine Kunststoffgehäusemasse (7 ) mit an das Material der Halbleiterchips (3 ) angepasstem thermischem Ausdehnungskoeffizienten; – Auftrennen des Nutzens (1 ) in einzelne Halbleiterbauteile (20 ). - Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass zum Aufbringen einer Verdrahtungsstruktur eine Metallschicht auf die Oberseite (
4 ) des Verdrahtungssubstrats (5 ) aufgebracht und mittels Photolithographie und Ätztechnik zu Leiterbahnen strukturiert wird, wobei sich die Leiterbahnen von Kontaktanschlussflächen (23 ) auf der Oberseite (4 ) des Verdrahtungssubstrats (5 ) zu Durchkontakten durch das Verdrahtungssubstrat erstrecken, und wobei die Durchkontakte mit Außenkontaktflächen (15 ) elektrisch in Verbindung stehen. - Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass auf die Unterseite (
13 ) des Verdrahtungssubstrats (5 ) vor dem Auftrennen in einzelne Halbleiterbauteile (20 ) eine strukturierte Lötstopplackschicht (14 ) unter Freilassung der Außenkontaktflächen (15 ) aufgebracht wird. - Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass auf die Außenkontaktflächen (
15 ) oberflächenmontierbare Außenkontakte (16 ) aufgebracht werden. - Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass als oberflächenmontierbaren Außenkontakte (
16 ) Lotkugeln (17 ) auf die Außenkontaktflächen (15 ) aufgelötet werden.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005023949.8A DE102005023949B4 (de) | 2005-05-20 | 2005-05-20 | Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens |
US11/437,304 US7713791B2 (en) | 2005-05-20 | 2006-05-19 | Panel and semiconductor device having a composite plate with semiconductor chips |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005023949.8A DE102005023949B4 (de) | 2005-05-20 | 2005-05-20 | Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102005023949A1 true DE102005023949A1 (de) | 2006-11-30 |
DE102005023949B4 DE102005023949B4 (de) | 2019-07-18 |
Family
ID=37387624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102005023949.8A Expired - Fee Related DE102005023949B4 (de) | 2005-05-20 | 2005-05-20 | Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens |
Country Status (2)
Country | Link |
---|---|
US (1) | US7713791B2 (de) |
DE (1) | DE102005023949B4 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009030336A1 (de) * | 2007-08-31 | 2009-03-12 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Schaltungsanordnung und ein verfahren zum verkapseln derselben |
WO2012145480A1 (en) * | 2011-04-21 | 2012-10-26 | Tessera, Inc. | Reinforced fan-out wafer-level package |
WO2013095855A1 (en) * | 2011-12-20 | 2013-06-27 | Raytheon Company | Method for packaging semiconductors at a wafer level |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9691747B1 (en) | 2015-12-21 | 2017-06-27 | International Business Machines Corporation | Manufacture of wafer—panel die package assembly technology |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030071348A1 (en) * | 2000-01-27 | 2003-04-17 | Shuji Eguchi | Semiconductor module and mounting method for same |
DE10213296A1 (de) * | 2002-03-25 | 2003-10-23 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip |
EP1394855A2 (de) * | 2002-08-29 | 2004-03-03 | Infineon Technologies AG | Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5173766A (en) * | 1990-06-25 | 1992-12-22 | Lsi Logic Corporation | Semiconductor device package and method of making such a package |
US5386342A (en) * | 1992-01-30 | 1995-01-31 | Lsi Logic Corporation | Rigid backplane formed from a moisture resistant insulative material used to protect a semiconductor device |
US5313365A (en) * | 1992-06-30 | 1994-05-17 | Motorola, Inc. | Encapsulated electronic package |
DE4427309C2 (de) * | 1994-08-02 | 1999-12-02 | Ibm | Herstellung eines Trägerelementmoduls zum Einbau in Chipkarten oder andere Datenträgerkarten |
US5866953A (en) * | 1996-05-24 | 1999-02-02 | Micron Technology, Inc. | Packaged die on PCB with heat sink encapsulant |
US5847929A (en) * | 1996-06-28 | 1998-12-08 | International Business Machines Corporation | Attaching heat sinks directly to flip chips and ceramic chip carriers |
US6962829B2 (en) * | 1996-10-31 | 2005-11-08 | Amkor Technology, Inc. | Method of making near chip size integrated circuit package |
US5847445A (en) * | 1996-11-04 | 1998-12-08 | Micron Technology, Inc. | Die assemblies using suspended bond wires, carrier substrates and dice having wire suspension structures, and methods of fabricating same |
US5981312A (en) * | 1997-06-27 | 1999-11-09 | International Business Machines Corporation | Method for injection molded flip chip encapsulation |
US6407461B1 (en) * | 1997-06-27 | 2002-06-18 | International Business Machines Corporation | Injection molded integrated circuit chip assembly |
US6224936B1 (en) * | 1998-10-07 | 2001-05-01 | Micron Technology, Inc. | Method for reducing warpage during application and curing of encapsulant materials on a printed circuit board |
JP2002198471A (ja) * | 2000-12-22 | 2002-07-12 | Aisin Aw Co Ltd | 電子制御ユニット |
US6501171B2 (en) * | 2001-01-30 | 2002-12-31 | International Business Machines Corporation | Flip chip package with improved cap design and process for making thereof |
US6512295B2 (en) * | 2001-03-01 | 2003-01-28 | International Business Machines Corporation | Coupled-cap flip chip BGA package with improved cap design for reduced interfacial stresses |
JP2003338587A (ja) * | 2002-05-21 | 2003-11-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
DE10310842B4 (de) | 2003-03-11 | 2007-04-05 | Infineon Technologies Ag | Elektronisches Bauteil mit Halbleiterchip und Kunststoffgehäuse |
US7332797B2 (en) * | 2003-06-30 | 2008-02-19 | Intel Corporation | Wire-bonded package with electrically insulating wire encapsulant and thermally conductive overmold |
US7145253B1 (en) * | 2004-06-09 | 2006-12-05 | Amkor Technology, Inc. | Encapsulated sensor device |
-
2005
- 2005-05-20 DE DE102005023949.8A patent/DE102005023949B4/de not_active Expired - Fee Related
-
2006
- 2006-05-19 US US11/437,304 patent/US7713791B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030071348A1 (en) * | 2000-01-27 | 2003-04-17 | Shuji Eguchi | Semiconductor module and mounting method for same |
DE10213296A1 (de) * | 2002-03-25 | 2003-10-23 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip |
EP1394855A2 (de) * | 2002-08-29 | 2004-03-03 | Infineon Technologies AG | Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009030336A1 (de) * | 2007-08-31 | 2009-03-12 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Schaltungsanordnung und ein verfahren zum verkapseln derselben |
WO2012145480A1 (en) * | 2011-04-21 | 2012-10-26 | Tessera, Inc. | Reinforced fan-out wafer-level package |
WO2013095855A1 (en) * | 2011-12-20 | 2013-06-27 | Raytheon Company | Method for packaging semiconductors at a wafer level |
US8653673B2 (en) | 2011-12-20 | 2014-02-18 | Raytheon Company | Method for packaging semiconductors at a wafer level |
Also Published As
Publication number | Publication date |
---|---|
DE102005023949B4 (de) | 2019-07-18 |
US7713791B2 (en) | 2010-05-11 |
US20060265860A1 (en) | 2006-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102005026098B3 (de) | Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben | |
DE10310617B4 (de) | Elektronisches Bauteil mit Hohlraum und ein Verfahren zur Herstellung desselben | |
DE10333841B4 (de) | Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils | |
DE10360708B4 (de) | Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben | |
DE10045043B4 (de) | Halbleiterbauteil und Verfahren zu dessen Herstellung | |
DE102004022884B4 (de) | Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben | |
DE102005032489B3 (de) | Leiterplatten-Mehrschichtaufbau mit integriertem elektrischem Bauteil und Herstellungsverfahren | |
DE102006021959B4 (de) | Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung | |
DE10213296B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens | |
DE10352946B4 (de) | Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben | |
DE102006001767B4 (de) | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben | |
DE102006033222B4 (de) | Modul mit flachem Aufbau und Verfahren zur Bestückung | |
DE102006015447A1 (de) | Leistungshalbleiterbauelement mit einem Leistungshalbleiterchip und Verfahren zur Herstellung desselben | |
DE102006019244B4 (de) | Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben | |
DE102005023947B4 (de) | Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils mit optisch transparenter Abdeckung | |
DE10334575B4 (de) | Elektronisches Bauteil und Nutzen sowie Verfahren zur Herstellung derselben | |
DE10245451B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip, der flexible Chipkontakte aufweist, und Verfahren zur Herstellung desselben, sowie Halbleiterwafer | |
EP1688997B1 (de) | Elektronisches Bauteil mit gestapelten Halbleiterchips | |
DE10124970B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung | |
DE102005023949B4 (de) | Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens | |
DE102005015036B4 (de) | Verfahren zur Montage eines Chips auf einer Unterlage | |
DE10162676B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben | |
DE102006001429A1 (de) | Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben | |
DE102006027283A1 (de) | Verfahren zur Herstellung eines Halbleiterbauteils | |
DE102006024147B3 (de) | Elektronisches Modul mit Halbleiterbauteilgehäuse und einem Halbleiterchip und Verfahren zur Herstellung desselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R082 | Change of representative |
Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE |
|
R082 | Change of representative |
Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE |
|
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0023040000 Ipc: H01L0023080000 |
|
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0023080000 Ipc: H01L0021500000 |
|
R018 | Grant decision by examination section/examining division | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |