DE102005024417B4 - Halbleiterbauelement sowie Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents

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Abstract

Halbleiterbauelement, das umfasst: ein Werkstück (102; 202; 302; 402); einen in einem ersten Bereich (104; 204; 304; 404) des Werkstücks (102; 202; 302; 402) ausgebildeten ersten Transistor (136; 236), wobei der erste Transistor (136; 236) eine erste Source (S1) und ein erstes Drain (D1), die in dem Werkstück angeordnet sind, einen zwischen der ersten Source und dem ersten Drain angeordneten ersten Kanalbereich (C1), ein über dem ersten Kanalbereich angeordnetes erstes Gatedielektrikum (GD1), wobei das erste Gatedielektrikum (GD1) ein erstes Material umfasst, und ein über dem ersten Gatedielektrikum (GD1) angeordnetes erstes Gate (G1) mit einem ersten Gatematerial aufweist; und einen in einem zweiten Bereich (106; 206; 306; 406) des Werkstücks (102; 202; 302; 402) ausgebildeten zweiten Transistor (138; 238), wobei der zweite Transistor eine zweite Source (S2) und ein zweites Drain (D2), die in dem Werkstück (102; 202; 302; 402) angeordn

Description

  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement sowie Verfahren zum Herstellen eines Halbleiterbauelements.
  • Halbleiterbauelemente werden in einer Vielzahl von elektronischen Anwendungen wie beispielsweise Personal Computern, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung verwendet. Halbleiterbauelemente werden typischerweise durch ein sequentielles Abscheiden von isolierenden (oder dielektrischen) Schichten, leitenden Schichten und halbleitenden Schichten von Materialien über einem Halbleitersubstrat und ein Strukturieren der verschiedenen Schichten unter Verwendung von Lithographieprozessen zum Ausbilden von Schaltungskomponenten und Elementen darauf gefertigt.
  • Ein Transistor ist ein Element, das in Halbleiterbauelementen umfangreich genutzt wird. Es können zum Beispiel Millionen von Transistoren auf einer einzelnen integrierten Schaltung (IC) vorhanden sein. Ein bei einer Fertigung von Halbleiterbauelementen verwendeter üblicher Transistortyp ist ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET).
  • Frühe MOSFET-Prozesse haben eine Art von Dotierung verwendet, um entweder p-Kanal-Transistoren oder n-Kanal-Transistoren zu erzeugen. Neuere Entwürfe, welche als Komplementär-MOS-(CMOS-)Schaltungen bezeichnet werden, verwenden sowohl p-Kanal- als auch n-Kanal-Bauelemente in komplementären Konfigurationen. Obwohl zu ihrer Herstellung mehr Herstellungsschritte und mehr Transistoren erforderlich sind, sind CMOS-Schaltungen vorteilhaft, da sie weniger Energie verbrauchen und kleinere und schnellere Bauelemente ausgebildet werden können.
  • In der Vergangenheit wurde typischerweise Siliziumdioxid, das eine Dielektrizitätskonstante von etwa 3,9 hat, als Gatedielektrikum für MOSFET-Bauelemente verwendet. Mit der Reduzierung der Größe der Bauelemente wird jedoch die Verwendung von Siliziumdioxid als Gatedielektrikum aufgrund des Gateleckstroms, der die Leistungsfähigkeit des Bauelements vermindern kann, problematisch. Um die Vorteile der Transistorskalierung vollständig zu realisieren, muss die Gateoxiddicke auf weniger als 2 nm reduziert werden. Der sich ergebende Gateleckstrom macht jedoch die Verwendung von derartig dünnen Oxiden bei vielen Bauelementanwendungen unmöglich, bei denen ein niedriger Bereitschafts-Leistungsverbrauch erforderlich ist. Aus diesem Grund wird das dielektrische Gateoxid-Material schließlich durch ein alternatives Dielektrikummaterial ersetzt, das eine höhere Dielektrizitätskonstante hat.
  • Folglich besteht in der Industrie eine Tendenz, Materialien mit hoher Dielektrizitätskonstante (hohem k) als Gatedielektrikum in MOSFET-Bauelementen zu verwenden. Der Ausdruck ”High-k-Materialien”, wie er hier verwendet wird, bezieht sich auf ein Dielektrikummaterial, das eine Dielektrizitätskonstante von etwa 4,0 oder mehr hat.
  • Die Entwicklung eines High-k-Gatedielektrikums ist in der Ausgabe 2002 des Internationalen Technologiefahrplans für Halbleiter (ITRS, International Technology Roadmap for Semiconductors) aufgeführt, der die technologischen Herausforderungen und Bedürfnisse aufzeigt, welche der Halbleiterindustrie für die nächsten 15 Jahre gegenüberstehen. Für eine leistungsarme Logik (zum Beispiel für tragbare elektronische Anwendungen) ist es wichtig, Bauelemente zu verwenden, die einen niedrigen Leckstrom haben, um die Batterielebensdauer zu verlängern. Der Gate-Leckstrom sowie der Unter-Schwellwert-Leckstrom, der pn-Übergang-Leckstrom und der Band-zu-Band-Tunneleffekt müssen bei leistungsarmen Anwendungen kontrolliert werden.
  • Bei der Verwendung von High-k-Dielektrikummaterialien leidet jedoch die Leistungsfähigkeit des Bauelements unter in der Dielektrikumschicht eingefangener Ladung, wodurch die Beweglichkeit verschlechtert und wodurch der Ansteuerstrom gegenüber Transistoren mit Siliziumdioxid-Gateoxiden verringert wird, so dass sich die Geschwindigkeit und die Leistungsfähigkeit von Transistoren mit High-k-Gatedielektrikummaterialien verschlechtern.
  • Ein weiteres Problem bei der Verwendung eines High-k-Dielektrikummaterials als Gatedielektrikum eines CMOS-Transistors wird in der Fachwelt als ”Fermi-Pinning”-Effekt bzw. ”fermilevel-Pinning”-Effekt bezeichnet und tritt an der Schnittstelle der Gateelektrode und des Gatedielektrikummaterials auf. „Fermi-Pinning” ist ein Problem, das sowohl bei CMOS-Schaltungen mit Polysiliziumgates als auch bei CMOS-Schaltungen mit Metallgates auftritt. Der „Fermi-Pinning”-Effekt verursacht eine Schwellwertspannungsverschiebung und eine niedrige Beweglichkeit, die der durch den „Fermi-Pinning”-Effekt verursachten erhöhten Ladung zuzuschreiben sind. „Fermi-Pinning” verursacht eine unerwünschte asymmetrische Einschaltschwellwertspannung Vt für die zwei Transistoren einer CMOS-Schaltung.
  • In der Elektronik ist die ”Austrittsarbeit” die (üblicherweise in Elektronenvolt gemessene) Energie, die zum Entfernen eines Elektrons von dem Fermi-Niveau zu einem eine unendliche Strecke entfernten Punkt außerhalb der Oberfläche benötigt wird. Die Austrittsarbeit ist eine Materialeigenschaft jedes Materials, sei es, dass das Material ein Leiter, ein Halbleiter oder ein Dielektrikum ist. Die Austrittsarbeit eines Metalls ist festgelegt und kann nicht geändert werden, sofern nicht zum Beispiel die Materialzusammensetzung geändert wird. Die Austrittsarbeit eines Halbleiters kann durch ein Dotieren des Halbleitermaterials geändert werden. Undotiertes Polysilizium hat zum Beispiel eine Austrittsarbeit von etwa 4,5 eV, während mit Bor dotiertes Polysilizium eine Austrittsarbeit von etwa 5,0 eV hat. Die Austrittsarbeit eines Halbleiters oder eines Leiters beeinflusst die Schwellwertspannung eines Transistors direkt, wenn das Material als eine Gateelektrode verwendet wird.
  • Bei herkömmlichen CMOS-Schaltungen mit SiO2-Gatedielektrikummaterial kann die Austrittsarbeit durch ein Dotieren des für das Gateelektrodenmaterial verwendeten Polysiliziums geändert oder abgestimmt werden. So wurde bei herkömmlichen CMOS-Transistorschaltungen typischerweise SiO2 als Gatedielektrikummaterial für den CMOS verwendet, und die Gateelektrode war aus Polysilizium. Eine symmetrische Schwellwertspannung Vt für das PMOS-Bauelement und das NMOS-Bauelement einer herkömmlichen CMOS-Schaltung war unter Verwendung von SiO2 als ein Gatedielektrikummaterial leicht erreichbar. Für das PMOS-Bauelement war die Gateelektrode vom P-Typ, was typischerweise unter Verwendung von beispielsweise mit Bor dotiertem Polysilizium als das PMOS-Gateelektrodenmaterial erreicht wurde. Für das NMOS-Bauelement war die Gateelektrode vom N-Typ, was typischerweise unter Verwendung von beispielsweise mit Phosphor dotiertem Polysilizium als das NMOS-Gateelektrodenmaterial erreicht wurde.
  • Werden jedoch High-k-Gatedielektrikummaterialien als Gatedielektrikum verwendet, so wird hierdurch „Fermi-Pinning” verursacht, das diese Austrittsarbeit festheftet oder sie fixiert, so dass ein Dotieren des Polysiliziumgatematerials die Austrittsarbeit nicht ändert. Somit kann ein symmetrisches Vt für die NMOS- und PMOS-Transistoren einer CMOS-Schaltung mit einem High-k-Material für das Gatedielektrikum nicht wie bei CMOS-Schaltungen mit einem SiO2-Gatedielektrikum durch ein Dotieren von Polysiliziumgatematerial erreicht werden. So treten z. B. Probleme auf bei dem Versuch ein auf Hafnium basierendes Dielektrikummaterial, ein High-k-Dielektrikummaterial, für das Gatedielektrikummaterial einer CMOS-Schaltung zu verwenden. Für das NMOS-Bauelement kann mit Phosphor dotiertes Polysilizium als Material für die Gateelektrode verwendet werden, wodurch man ein gewünschtes N-Typ-Gate erhält. Falls jedoch für das PMOS-Bauelement zum Beispiel mit Bor dotiertes Polysilizium für das Gateelektrodenmaterial verwendet wird, interagiert das auf Hafnium basierende Gateelektrodenmaterial durch das „Fermi-Pinning” bedingt mit benachbarten Materialien, was zu einem N-Typ-Gate führt, das für das PMOS-Bauelement nicht wirkungsvoll ist. Ein Gate des N-Typs an dem PMOS-Transistor ist unerwünscht: das Gate des PMOS-Bauelements sollte vom P-Typ sein, um die Leistungsfähigkeit der CMOS-Schaltung zu optimieren und ein symmetrisches Vtp und Vtn zu erreichen. Somit hat eine CMOS-Schaltung mit einer Gateelektrode vom N-Typ für den PMOS-Transistor wegen des „Fermi-Pinning”-Effekts des High-k-Dielektrikummaterials ein asymmetrisches Vt, und Vtp. Es sind Anstrengungen zum Verbessern der Qualität von filmartigen High-k-Dielektrikumschichten und Lösen der Fermi-Pinning-Probleme unternommen worden, aber die Anstrengungen haben zu wenig Erfolg geführt.
  • Beispielsweise ist es bekannt, die Schwellwertspannung Vt durch Verwendung unterschiedlicher Gate-Materialien einzustellen. So ist aus der Druckschrift US 2002/0151125 A1 ein gattungsgemäßes Halbleiterbauelement mit einem ersten Transistor und einem zweiten Transistor bekannt, wobei die Transistoren high-k Dielektrika und unterschiedliche Metallgates aufweisen.
  • Weiterhin ist aus der Druckschrift US 6528858 B1 ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren bekannt, wobei für einen NMOS-Transistor ein high-k Dielektrikum und für einen PMOS-Transistor ein Standard-Dielektrikum verwendet wird.
  • Darüber hinaus ist aus der Druckschrift EP 1 388 889 A2 ein Verfahren zur Herstellung eines Halbleiterbauelements bekannt, wobei in einem Halbleitersubstrat Transistoren mit unterschiedlichen Gatedielektrika, d. h. unterschiedlichen dielektrischen Konstanten und äquivalenten Oxiddicken (EOT) realisiert werden können.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiterbauelement sowie zugehörige Herstellungsverfahren anzugeben, bei dem die Vt-Einstellbarkeit weiter verbessert ist.
  • Diese Aufgabe wird hinsichtlich der Vorrichtung durch die Merkmale des Patentanspruchs 1 gelöst. Hinsichtlich der Verfahren wird die oben genannte Aufgabe durch die Maßnahmen der Patentansprüche 11 und 30 gelöst.
  • Das erfindungsgemäße Halbleiterbauelement umfasst ein Werkstück und einen in einem ersten Bereich des Werkstücks ausgebildeten ersten Transistor, wobei der erste Transistor eine erste Source und ein erstes Drain, die in dem Werkstück angeordnet sind, einen zwischen der ersten Source und dem ersten Drain angeordneten ersten Kanalbereich, ein über dem ersten Kanalbereich angeordnetes erstes Gatedielektrikum, das ein erstes Material umfasst, und ein über dem ersten Gatedielektrikum angeordnetes erstes Gate mit einem ersten Gatematerial aufweist. Weiterhin umfasst das Halbleiterbauelement einen in einem zweiten Bereich des Werkstücks ausgebildeten zweiten Transistor, wobei der zweite Transistor eine zweite Source und ein zweites Drain, die in dem Werkstück angeordnet sind, einen zwischen der zweiten Source und dem zweiten Drain angeordneten zweiten Kanalbereich, ein über dem zweiten Kanalbereich angeordnetes zweites Gatedielektrikum, das ein zweites Material umfasst, und ein über dem zweiten Gatedielektrikum angeordnetes zweites Gate mit einem zweiten Gatematerial aufweist, wobei die Gatematerialien und die Gatedielektrikummaterialien jeweils zueinander verschieden sind. Das erste Gate-Dielektrikum umfasst eine erste Isolationsschicht und eine über der ersten Isolationsschicht angeordnete zweite Isolationsschicht, wobei die zweite Isolationsschicht ein Fermi-Pinning-Material umfasst, das ein Fermi-Pinning des zugehörigen Gatematerials herbeiführt, und wobei die erste Isolationsschicht ein high-k Material umfasst, das sich vom Material der zweiten Isolationsschicht unterscheidet.
  • Als verschiedenes Gatematerial im Sinne der vorliegenden Erfindung wird in Hinblick auf den nachveröffentlichten Stand der Technik mit älterem Zeitrang EP 1531 496 A2 nicht das dort verwendete unterschiedlich dotierte Polysilizium verstanden.
  • Gemäß einem ersten erfindungsgemäßen Verfahren wird ein Werkstücks bereitgestellt, wobei das Werkstück einen ersten Bereich und einen zweiten Bereich umfasst. Ein erstes Gatedielektrikummaterial wird über dem zweiten Bereich des Werkstücks ausgebildet und ein erstes Gatematerial wird über dem ersten Gatedielektrikummaterial ausgebildet. Ein zweites Gatedielektrikummaterial wird über dem ersten Bereich des Werkstücks ausgebildet, wobei das zweite Gatedielektrikummaterial ein anderes Material als das erste Gatedielektrikummaterial umfasst und wobei das Ausbilden des zweiten Gatedielektrikummaterials ein Ausbilden einer ersten Isolationsschicht über dem ersten Bereich des Werkstücks und ein Ausbilden einer zweiten Isolationsschicht über der ersten Isolationsschicht umfasst. Die zweite Isolationsschicht umfasst ein fermi-pinning Material und die erste Isolationsschicht umfasst ein high-k Material. Ein zum ersten Gatematerial verschiedenes zweites Gatematerial wird über dem zweiten Gatedielektrikummaterial ausgebildet und dann werden das erste Gatematerial, das zweite Gatematerial, das erste Gatedielektrikummaterial und das zweite Gatedielektrikummaterial strukturiert, wobei das erste Gatematerial ein erstes Gate eines ersten Transistors umfasst, wobei das erste Gatedielektrikummaterial ein erstes Gatedielektrikum des ersten Transistors umfasst, wobei das zweite Gatematerial ein zweites Gate eines zweiten Transistors umfasst und wobei das zweite Gatedielektrikummaterial ein zweites Gatedielektrikum des zweiten Transistors umfasst, wobei das Fermi-pinning Material ein Fermi-pinning des zugehörigen Gatematerials herbeiführt.
  • Gemäß einem weiteren erfindungsgemäßen Verfahren wird ein Halbleiterbauelement hergestellt, wobei das Verfahren die Schritte umfasst eines Bereitstellens eines Werkstücks, wobei das Werkstück einen ersten Bereich und einen zweiten Bereich umfasst und eines Ausbildens eines zweiten Gatedielektrikummaterials über dem ersten Bereich und dem zweiten Bereich des Werkstücks. Eine leitfähige Schicht wird über dem zweiten Gatedielektrikummaterial ausgebildet, um ein erstes Gatematerial über dem ersten Bereich und ein zweites Gatematerial über dem zweiten Bereich zu bilden. Ein Fermi-Pinning-Material wird in zumindest die leitfähige Schicht über dem ersten Bereich des Werkstücks implantiert, um ein erstes Gatedielektrikummaterial auszubilden, das ein anderes Material als das zweite Gatedielektrikummaterial umfasst. Das erste Gatedielektrikummaterial umfasst eine erste Isolationsschicht und eine über der ersten Isolationsschicht angeordnete zweite Isolationsschicht, wobei die zweite Isolationsschicht das Fermi-Pinning-Material umfasst, das ein Fermi-Pinning des zugehörigen Gatematerials herbeiführt. Die erste Isolationsschicht umfasst ein high-k Material, das sich vom Material der zweiten Isolationsschicht unterscheidet. Das erste Gatematerial, das zweite Gatematerial, das erste Gatedielektrikummaterial und das zweite Gatedielektrikummaterial werden strukturiert, wobei das erste Gatematerial ein erstes Gate eines ersten Transistors umfasst, wobei das erste Gatedielektrikummaterial ein erstes Gatedielektrikum des ersten Transistors umfasst, wobei das zweite Gatematerial ein zweites Gate eines zweiten Transistors umfasst und wobei das zweite Gatedielektrikummaterial ein zweites Gatedielektrikum des zweiten Transistors umfasst.
  • Erfindungsgemäß ist somit die Vt-Einstellbarkeit weiter verbessert. Beispielsweise kann der Fermi-Pinning-Effekt zum Erreichen eines symmetrischen Vt derart verwendet werden, dass ein Fermi-Pinning-Material unmittelbar unter dem Gate des PMOS-Transistors angeordnet wird.
  • In den Unteransprüchen sind weitere vorteilhafte Ausführungsbeispiele der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben.
  • 1 bis 9 zeigen Querschnittsansichten zur Veranschaulichung eines Verfahrens zur Herstellung eines Halbleiterbauelements in verschiedenen Stadien der Herstellung gemäß eines ersten Ausführungsbeispiels der vorliegenden Erfindung, bei dem eine CMOS-Schaltung einen PMOS-Transistor mit einem ersten Gatedielektrikummaterial und einen NMOS-Transistor mit einem zweiten Gatedielektrikummaterial umfasst, wobei das erste Gatedielektrikummaterial und das zweite Gatedielektrikummaterial verschiedene Materialien umfassen;
  • 10 zeigt ein Ausführungsbeispiel des Halbleiterbauelements, wobei verdeutlicht wird, dass das Gatedielektrikum des PMOS-Transistors eine erste Schicht und eine zweite Schicht umfasst, wobei die zweite Schicht der Gateelektrode des PMOS-Transistors benachbart ist und an sie angrenzt und wobei die zweite Schicht ein Fermi-Pinning-Material umfasst;
  • 11 bis 16 zeigen Querschnittsansichten zur Veranschaulichung eines weiteren Verfahrens zur Herstellung einer CMOS-Schaltung mit verschiedenen Gatedielektrikummaterialien für den PMOS-Transistor und den NMOS-Transistor in verschiedenen Stadien der Herstellung gemäß eines zweiten Ausführungsbeispiels der vorliegenden Erfindung; und
  • 17 und 18 zeigen Querschnittsansichten zur Veranschaulichung eines weiteren Verfahrens zur Herstellung einer CMOS-Schaltung mit verschiedenen Gatedielektrikummaterialien für den PMOS-Transistor und den NMOS-Transistor in verschiedenen Stadien der Herstellung gemäß eines dritten Ausführungsbeispiels der vorliegenden Erfindung.
  • Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern es nicht anders angegeben ist. Die Figuren sind zum klaren Veranschaulichen der relevanten Aspekte der bevorzugten Ausführungsbeispiele gezeichnet und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • High-k-Gatedielektrika erzielen im Allgemeinen einen um Größenordnungen niedrigeren Gateleckstrom als SiO2-Gatedielektrika mit der gleichen effektiven Oxiddicke (EOT). Für Anwendungen mit niedriger Bereitschaftsleistung (LSTP) ist die Verwendung eines High-k-Materials für ein Dielektrikum eine potentielle Lösung im Fahrplan für die weiter entwickelten Technologieschwerpunkte. Die Verwendung von High-k-Materialien für Gatedielektrika in CMOS-Schaltungen hat zu einer guten äqivalenten Oxiddicke (EOT), niedrigeren Gateleckstrom-(Jg), Mobilitäts- und Hystereseparametern geführt, aber die Bauelemente leiden unter einem Mangel an Kontrollierbarkeit von Vt. Um High-k-Materialien als Gatedielektrika in CMOS-Anwendungen verwendbar zu machen, ist es wünschenswert, dass die CMOS-Schaltung derart hergestellt werden sollte, dass Vtn und Vtp symmetrisch sind; zum Beispiel Vtn = 0,3 V und Vtp = –0,3 V als Beispiele.
  • Versuche zum Verwenden eines High-k-Dielektrikummaterials wie beispielsweise HfO2 sind problematisch gewesen. Insbesondere sind Versuche unternommen worden, HfO2, das ein High-k-Dielektrikummaterial mit einer Dielektrizitätskonstante von etwa 25 ist, als das Gatedielektrikum für sowohl die PMOS- als auch die NMOS-FETs einer CMOS-Schaltung zu verwenden. Es ist herausgefunden worden, dass die Austrittsarbeit eines ein HfO2-Gatedielektrikum verwendenden Polysiliziumgates infolge des Fermi-Pinning an einem Punkt nahe dem Leitungsband von Polysilizium festgeheftet ist, wodurch sogar das mit Dotierstoff des p-Typs dotierte Polysiliziumgate wie Polysilizium des N-Typs für das PMOS-Bauelement wirkt. Daher war die Schwellwertspannung Vtp des PMOS-Bauelements viel höher als erwartet; zum Beispiel war Vtp –1,2 V, während Vtn 0,4 V war, was sehr asymmetrisch ist. Es wird vermutet, dass der Fermi-Pinning-Effekt in Beziehung zu dem Hf-Si-Bond an der Gateelektrode-Gatedielektrikum-Schnittstelle steht, der mit einer Polysilizium-HfO2-Gatestapelstruktur beinahe unmöglich vermieden werden kann. Daher macht der Fermi-Pinning-Effekt bei CMOS-Schaltungen die Verwendung von Polysilizium als eine Gateelektrode inkompatibel mit auf Hf basierenden High-k-Gatedielektrikummaterialien. Gates aus voll silizidiertem Polysilizium (FUSI) haben ebenfalls Fermi-Pinning-Effekte gezeigt und sind nicht zur Verwendung als Gateelektrodenmaterialien wünschenswert, wenn ein High-k-Dielektrikum wie beispielsweise Hafnium für ein Gatedielektrikum verwendet wird.
  • Beispielsweise wird vorteilhafterweise eine dünne Schicht eines Fermi-Pinning-Materials wie beispielsweise Al2O3 einer Gateelektrode eines PMOS-Bauelements benachbart und an sie angrenzend angeordnet, die über einem High-k-Dielektrikummaterial wie beispielsweise HfO2 angeordnet ist, während eine einzelne Schicht aus High-k-Dielektrikummaterial als das Gatedielektrikum für das NMOS-Bauelement verwendet wird. Indem dies getan wird, kann Polysilizium oder FUSI als die Gateelektrode verwendet werden, während immer noch ein symmetrisches Vtp und Vtn für die CMOS-Schaltung erreicht wird. In dem PMOS-Abschnitt stellt eine Polysilizium-Al2O3-Schnittstelle die Austrittsarbeit in dem p-Typ-Regime ein, und in dem NMOS-Abschnitt stellt eine Polysilizium-Hf-Schnittstelle die Austrittsarbeit in dem n-Typ-Regime ein.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang, das heißt einem CMOS-Transistor, beschrieben. Die vorliegende Erfindung kann jedoch beispielsweise auch auf andere Halbleiterbauelementanwendungen, bei denen zwei oder mehr Transistoren erforderlich sind, angewendet werden. Es ist zu beachten, dass in den gezeigten Figuren nur ein PMOS-Bauelement und ein NMOS-Bauelement gezeigt sind; es können jedoch während jedes der dabei beschriebenen Herstellungsprozesse viele PMOS- und NMOS-Bauelemente ausgebildet werden.
  • Die 1 bis 9 zeigen Querschnittsansichten zur Veranschaulichung eines Verfahrens zur Herstellung eines Halbleiterbauelements 100 in verschiedenen Stadien der Herstellung gemäß eines ersten Ausführungsbeispiels der vorliegenden Erfindung. Nachstehend auf die 1 Bezug nehmend ist ein Halbleiterbauelement 100 einschließlich eines Werkstücks 102 in einer Querschnittsansicht gezeigt. Das Werkstück 102 kann ein Halbleitersubstrat enthalten, das zum Beispiel Silizium oder andere Halbleitermaterialien umfasst, die durch eine isolierende Schicht bzw. Isolationsschicht bedeckt sind. Das Werkstück 102 kann auch andere aktive Komponenten oder Schaltungen enthalten, die nicht gezeigt sind. Das Werkstück 102 kann zum Beispiel Siliziumoxid über einkristallinem Silizium enthalten. Das Werkstück 102 kann andere leitfähige Schichten oder andere Halbleiterelemente, zum Beispiel Transistoren, Dioden usw., enthalten. Verbundhalbleiter wie zum Beispiel GaAs, InP, Si/Ge oder SiC können anstelle von Silizium verwendet werden. Das Werkstück 102 kann auch ein Silizium-auf-Isolator-(SOI-)Substrat umfassen.
  • Das Werkstück 102 enthält einen ersten Bereich 104 und einen zweiten Bereich 106. Der erste Bereich 104 umfasst einen Bereich, in dem ein erster Transistor ausgebildet wird, der ein PMOS-Bauelement oder einen PMOSFET umfasst. Der zweite Bereich 106 umfasst einen Bereich, in dem ein zweiter Transistor ausgebildet wird, der ein NMOS-Bauelement oder einen NMOSFET umfasst. Das PMOS-Bauelement und das NMOS-Bauelement sind nicht in der 1 gezeigt: siehe die 8 und 9 bei 136 bzw. 138.
  • Der erste Bereich 104 und der zweite Bereich 106 sind wie gezeigt durch einen in dem Werkstück 102 ausgebildeten optionalen Bereich einer Isolation durch einen flachen Graben (STI) 108 getrennt. Der erste Bereich 104 ist mit Dotierstoffen des N-Typs leicht dotiert, und der zweite Bereich 106 ist mit Dotierstoffen des P-Typs leicht dotiert, was ebenfalls gezeigt ist. Im Allgemeinen ist das Werkstück 102 abhängig davon, ob die pn-Übergänge des auszubildenden Transistors jeweils von dem P- oder N-Typ sein werden, mit Dotierstoffen des N- oder P-Typs dotiert.
  • Das Werkstück 102 wird vorzugsweise unter Verwendung eines Vor-Gate-Reinigungsprozesses gereinigt, um eine verschmutzende Substanz oder ein natürliches Oxid von der Oberseite des Werkstücks 102 zu entfernen. Die Vor-Gate-Behandlung kann beispielsweise eine auf HF, HCl oder Ozon basierende Reinigungsbehandlung umfassen, obwohl die Vor-Gate-Behandlung alternativ andere Chemikalien umfassen kann.
  • Eine Hartmaske 112 wird über dem Werkstück 102 abgeschieden, wie es in der 2 gezeigt ist. Die Hartmaske 112 umfasst vorzugsweise eine erste Schicht 114 und eine über der ersten Schicht 114 angeordnete zweite Schicht 116 wie gezeigt. Alternativ kann die Hartmaske 112 zum Beispiel eine einzelne Schicht aus einem Oxid- oder einem Nitridmaterial umfassen. Bei dem in der 2 gezeigten Ausführungsbeispiel umfasst die erste Schicht 114 der Hartmaske 112 vorzugsweise etwa 30 Nanometer (nm) eines Oxidmaterials wie beispielsweise Tetraethylorthosilikat (TEOS), obwohl die erste Schicht 114 alternativ zum Beispiel in anderen Dimensionen abgeschiedene andere isolierende Materialien bzw. Isolationsmaterialien umfassen kann. Die erste Schicht 114 kann beispielsweise durch eine plasmagestützte chemische Gasphasenabscheidung (PECVD) oder durch andere Abscheidungstechniken abgeschieden werden. Die zweite Schicht 116 umfasst vorzugsweise etwa 150 nm eines Nitridmaterials wie zum Beispiel SixNy, obwohl die zweite Schicht 116 alternativ zum Beispiel in anderen Dimensionen abgeschiedene andere Isolationsmaterialien umfassen kann. Die zweite Schicht 114 kann beispielsweise durch eine PECVD oder durch andere Abscheidungstechniken abgeschieden werden.
  • Eine erste Schicht aus Photoresist 118 wird über der zweiten Schicht 116 der Hartmaske 112 abgeschieden, wie es in der 2 gezeigt ist. Die erste Schicht aus Photoresist 118 kann unter Verwendung von herkömmlichen Lithographietechniken mit einer Maske strukturiert werden, obwohl die erste Schicht aus Photoresist 118 alternativ beispielsweise unter Verwendung einer Elektronenstrahllithographie (EBL) oder einer anderen Direktätztechnik direkt strukturiert werden kann.
  • Die erste Schicht aus Photoresist 118 wird zum Strukturieren zumindest der zweiten Schicht 116 der Hartmaske 112 verwendet, wie es in der 3 gezeigt ist. Zum Beispiel können unbedeckte Abschnitte der zweiten Schicht 116 in dem zweiten Bereich 106 unter Verwendung der über dem ersten Bereich 104 verbleibenden ersten Schicht aus Photoresist 118 als eine Maske geätzt werden. Der Ätzprozess kann derart gestaltet sein, dass er anhält, wenn die erste Schicht 114 der Hartmaske 112 erreicht wird. Die erste Schicht aus Photoresist 118 wird daraufhin gestrippt bzw. abgelöst oder entfernt, und die zweite Schicht 116 wird daraufhin als eine Maske zum Strukturieren der ersten Schicht 114 verwendet. Alternativ kann die erste Schicht aus Photoresist 118 zum Beispiel als eine Maske zum Ätzen sowohl der zweiten Schicht 116 als auch der ersten Schicht 114 der Hartmaske 112 verwendet werden. Die erste Schicht aus Photoresist 118 wird daraufhin gestrippt, wie es in der 3 gezeigt ist.
  • Ein erstes Gatedielektrikummaterial 120 wird über der strukturierten Hartmaske 112 und unbedeckten Abschnitten des Werkstücks 102 abgeschieden, wie es in der 3 gezeigt ist. Beispielsweise umfasst das erste Gatedielektrikummaterial 120 vorzugsweise ein High-k-Dielektrikummaterial, das eine Dielektrizitätskonstante von etwa 4,0 oder mehr hat. Das erste Gatedielektrikummaterial 120 umfasst zum Beispiel vorzugsweise HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, Nitride davon, SixNy, SiON oder Kombinationen davon, obwohl das erste Gatedielektrikummaterial 120 alternativ andere High-k-Isolationsmaterialien oder andere Dielektrikummaterialien umfassen kann. Das erste Gatedielektrikummaterial 120 kann eine einzelne Schicht von Material umfassen, oder das erste Gatedielektrikummaterial 120 kann alternativ zwei oder mehr Schichten umfassen. Beispielsweise können ein Material oder mehrere Materialien dieser Materialien in verschiedenen Kombinationen oder in gestapelten Schichten in dem ersten Gatedielektrikummaterial 120 enthalten sein. Das erste Gatedielektrikummaterial 120 kann beispielsweise durch eine chemische Gasphasenabscheidung (CVD), eine Atomschichtabscheidung (ALD), eine metallorganische Gasphasenabscheidung (MOCVD), eine physikalische Gasphasenabscheidung (PVD) oder eine Düsengasphasenabscheidung (JVD) abgeschieden werden, obwohl das erste Gatedielektrikummaterial 120 alternativ unter Verwendung von anderen geeigneten Abscheidungstechniken abgeschieden werden kann. Beispielsweise umfasst das erste Gatedielektrikummaterial 120 vorzugsweise eine Dicke von etwa 1 nm bis etwa 6 nm, obwohl das erste Gatedielektrikummaterial 120 alternativ andere Dimensionen wie beispielsweise etwa 8 nm oder weniger umfassen kann.
  • Ein erstes Gatematerial 122 wird über dem ersten Gatedielektrikummaterial 120 abgeschieden, wie es ebenfalls in der 3 gezeigt ist. Das erste Gatematerial 122 umfasst vorzugsweise einen Leiter wie beispielsweise ein Metall oder Polysilizium, obwohl alternativ andere leitfähige und halbleitende Materialien für das erste Gatematerial 122 verwendet werden können. Gemäß dem in den 1–9 gezeigten Ausführungsbeispiel umfasst das erste Gatematerial 122 vorzugsweise Polysilizium oder andere Halbleitermaterialien. Das erste Gatematerial 122 kann jedoch alternativ beispielsweise TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti, Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein voll silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen. Falls das Gatematerial 122 zum Beispiel FUSI umfasst, kann Polysilizium über dem Gatedielektrikummaterial 120 abgeschieden werden, und ein Metall wie beispielsweise Nickel kann über dem Polysilizium abgeschieden werden, obwohl andere Metalle verwendet werden können. Das Werkstück 102 kann daraufhin auf etwa 600 oder 700 Grad Celsius erhitzt werden, um eine einzelne Schicht aus Nickelsilizid auszubilden.
  • Das erste Gatematerial 122 kann eine Vielzahl von gestapelten Gatematerialien wie beispielsweise eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumdeckschicht oder eine Kombination einer Vielzahl von Metallschichten, die einen Gateelektrodenstapel bilden, umfassen. Das erste Gatematerial 122 kann beispielsweise unter Verwendung einer CVD, einer PVD, einer ALD oder von anderen Abscheidungstechniken abgeschieden werden. Das erste Gatematerial 122 umfasst vorzugsweise eine Dicke von etwa 150 nm, obwohl das erste Gatematerial 122 alternativ zum Beispiel etwa 100 nm bis etwa 200 nm oder andere Dimensionen umfassen kann.
  • Falls das erste Gatematerial 122 wie beispielsweise gemäß dem in den 1–9 gezeigten Ausführungsbeispiel ein halbleitendes Material umfasst, wird das erste Gatematerial 122 vorzugsweise durch ein Dotieren des ersten Gatematerials 122 mit Dotierstoffen des N-Typs wie zum Beispiel Phosphor oder Antimon N-dotiert. Das Dotieren des ersten Gatematerials 122 macht das halbleitende Material leitfähig oder leitfähiger.
  • Eine zweite Schicht aus Photoresist 124 wird über dem ersten Gatematerial 122 abgeschieden, wie es in der 3 gezeigt ist. Die zweite Schicht aus Photoresist 124 kann unter Verwendung einer Maske und unter Verwendung von herkömmlichen Lithographietechniken strukturiert werden, um die zweite Schicht aus Photoresist 124 oberhalb des ersten Bereichs 104 des Werkstücks 102 zu entfernen wie gezeigt, obwohl die zweite Schicht aus Photoresist 124 alternativ direkt strukturiert werden kann.
  • Die zweite Schicht aus Photoresist 124 wird als eine Maske zum Strukturieren des ersten Gatematerials 122 und des ersten Gatedielektrikummaterials 120 sowie zum Entfernen der Hartmaske 112 von dem ersten Bereich 104 des Werkstücks 102 verwendet, wie es in der 4 gezeigt ist. Unbedeckte Abschnitte des ersten Gatematerials 122, des ersten Gatedielektrikummaterials 120 und der Hartmaske 112 werden zum Beispiel unter Verwendung der zweiten Schicht aus Photoresist 124 als eine Maske von dem ersten Bereich 104 des Werkstücks 102 weggeätzt. Die zweite Schicht aus Photoresist 124 wird daraufhin oberhalb des zweiten Bereichs 106 des Werkstücks 102 gestrippt oder entfernt. Irgendwelches überschüssiges erstes Gatematerial 122 und erstes Gatedielektrikummaterial 120 kann zum Beispiel unter Verwendung eines chemisch-mechanischen Polierprozesses (CMP) oder eines Ätzprozesses oberhalb des der Schnittstelle des ersten Bereichs 104 und des zweiten Bereichs 106 nahe liegenden optionalen STI-Bereichs 108 entfernt werden, wobei die in der 4 gezeigte Struktur übrig gelassen wird. Die unbedeckte Oberfläche des Werkstücks 102 kann unter Verwendung eines Vor-Gate-Reinigungsprozesses gereinigt werden.
  • Als Nächstes wird ein zweites Gatedielektrikummaterial 126 über unbedeckten Abschnitten des Werkstücks 102 in dem ersten Bereich 104 und über dem strukturierten ersten Gatematerial 122 und ersten Gatedielektrikummaterial 120 in dem zweiten Bereich 106 abgeschieden, wie es in der 5 gezeigt ist.
  • Das zweite Gatedielektrikummaterial 126 umfasst ein anderes Material als das erste Gatedielektrikummaterial 120. Das zweite Gatedielektrikummaterial umfasst ein High-k-Dielektrikummaterial mit einer Dielektrizitätskonstante von etwa 4,0 oder mehr. Das zweite Gatedielektrikummaterial 126 umfasst zum Beispiel vorzugsweise HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, oder Kombinationen davon, obwohl das zweite Gatedielektrikummaterial 126 alternativ andere High-k-Isolationsmaterialien umfassen kann.
  • Das zweite Gatedielektrikummaterial 126 umfasst zwei oder mehr Schichten, wobei die oberste Schicht ein Fermi-Pinning-Material umfasst, das dabei unter Bezugnahme auf die 10 weiter beschrieben wird. Beispielsweise können mehrere Materialien dieser Materialien in verschiedenen Kombinationen oder in gestapelten Schichten in dem zweiten Gatedielektrikummaterial 126 enthalten sein. Das zweite Gatedielektrikummaterial 126 kann beispielsweise durch eine CVD, eine ALD, eine MOCVD, eine PVD oder eine JVD abgeschieden werden, obwohl das zweite Gatedielektrikummaterial 126 alternativ unter Verwendung von anderen geeigneten Abscheidungstechniken abgeschieden werden kann. Beispielsweise umfasst das zweite Gatedielektrikummaterial 126 vorzugsweise eine Dicke von etwa 1 nm bis etwa 6 nm, obwohl das zweite Gatedielektrikummaterial 126 alternativ andere Dimensionen wie beispielsweise etwa 8 nm oder weniger umfassen kann. Das zweite Gatedielektrikummaterial 126 umfasst ein Fermi-Pinning-Material wie beispielsweise ein Aluminium enthaltendes Material, das an der Oberseite davon angeordnet ist.
  • Als Nächstes wird ein zweites Gatematerial 128 über dem zweiten Gatedielektrikummaterial 126 abgeschieden, wie es ebenfalls in der 5 gezeigt ist. Das zweite Gatematerial 128 umfasst vorzugsweise einen Leiter wie beispielsweise ein Metall oder Polysilizium, obwohl alternativ andere leitfähige und halbleitende Materialien für das zweite Gatematerial 128 verwendet werden können. Bei dem in der 1–9 gezeigten Ausführungsbeispiel umfasst das zweite Gatematerial 128 vorzugsweise Polysilizium oder andere Halbleitermaterialien. Das zweite Gatematerial 128 kann jedoch alternativ beispielsweise TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti, Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein voll silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen. Das zweite Gatematerial 128 kann eine Vielzahl von gestapelten Gatematerialien wie beispielsweise eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumdeckschicht oder eine Kombination einer Vielzahl von Metallschichten, die einen Gateelektrodenstapel bilden, umfassen. Das zweite Gatematerial 128 kann beispielsweise unter Verwendung einer CVD, einer PVD, einer ALD oder von anderen Abscheidungstechniken abgeschieden werden. Das zweite Gatematerial 128 umfasst vorzugsweise eine Dicke von etwa 150 nm, obwohl das zweite Gatematerial 128 alternativ zum Beispiel etwa 100 nm bis etwa 200 nm oder andere Dimensionen umfassen kann. Das zweite Gatematerial 128 umfasst ein anderes Material als das erste Gatematerial 122.
  • Falls das zweite Gatematerial 128 wie beispielsweise bei dem in den 1–9 gezeigten Ausführungsbeispiel ein halbleitendes Material umfasst, wird das zweite Gatematerial 128 durch ein Dotieren des zweiten Materials 128 mit einem Dotierstoff des P-Typs wie beispielsweise Bor als ein Beispiel P-dotiert. Das Dotieren des zweiten Gatematerials 128 macht das halbleitende Material leitfähig oder leitfähiger.
  • Eine dritte Schicht aus Photoresist 130 wird über dem zweiten Gatematerial 128 abgeschieden, wie es in der 5 gezeigt ist. Die dritte Schicht aus Photoresist 130 kann unter Verwendung einer Maske durch herkömmliche Lithographietechniken strukturiert werden, um die dritte Schicht aus Photoresist 130 wie gezeigt von dem zweiten Bereich 106 des Werkstücks 102 zu entfernen, obwohl die dritte Schicht aus Photoresist 130 alternativ direkt strukturiert werden kann.
  • Die dritte Schicht aus Photoresist 130 wird daraufhin als eine Maske zum Strukturieren des zweiten Gatematerials 128 und des zweiten Gatedielektrikummaterials 126 verwendet, wie es in der 6 gezeigt ist. Es werden zum Beispiel unbedeckte Abschnitte des zweiten Gatematerials 128 und des zweiten Gatedielektrikummaterials 126 unter Verwendung der dritten Schicht aus Photoresist 130 als eine Maske von dem zweiten Bereich 106 des Werkstücks 102 weggeätzt. Die dritte Schicht aus Photoresist 130 wird daraufhin oberhalb des ersten Bereichs 104 des Werkstücks 102 gestrippt oder entfernt.
  • Irgendwelches überschüssiges zweites Gatematerial 128 und zweites Gatedielektrikummaterial 126 (zum Beispiel wie bei einer Spitze 132 gezeigt) kann zum Beispiel (nicht gezeigt) unter Verwendung eines chemisch-mechanischen Polierprozesses (CMP) oder eines Ätzprozesses oberhalb des der Schnittstelle des ersten Bereichs 104 und des zweiten Bereichs 106 nahe liegenden optionalen STI-Bereichs 108 entfernt werden, wobei die in der 7 gezeigte Struktur übrig gelassen wird.
  • Das erste Gatematerial 122, das erste Gatedielektrikummaterial 120, das zweite Gatematerial 128 und das zweite Gatedielektrikummaterial 126 werden vorzugsweise unter Verwendung eines einzelnen Lithographieschritts, zum Beispiel unter Verwendung einer einzelnen Schicht aus Photoresist und unter Verwendung einer einzelnen Maske zum Strukturieren des Photoresists, gleichzeitig mit einem gewünschten Muster für eine CMOS-Schaltung strukturiert, wobei die in der 8 gezeigte Struktur übrig gelassen wird, wobei ein PMOS-Transistor 136 in dem ersten Bereich 104 ausgebildet wird und ein NMOS-Transistor 138 in dem zweiten Bereich 106 ausgebildet wird.
  • Gemäß 7 ist es zu beachten, dass es nicht problematisch ist, dass ein vertikaler Abschnitt 160 des zweiten Gatedielektrikummaterials 126, der an der Seitenwand des ersten Gatematerials 122 ausgebildet ist, in der in 7 gezeigten Struktur verbleibend übrig gelassen wird, da der Abschnitt 160 weggeätzt oder entfernt wird, wenn die PMOS- und NMOS-Transistoren 136 und 138 ausgebildet werden, wie es in der 8 gezeigt ist.
  • Die Herstellung der CMOS-Schaltung 100 wird daraufhin fortgesetzt, um die Fertigung der CMOS-Schaltung 100 abzuschließen. Es können zum Beispiel Abstandshalter 134 an den Seitenwänden der Gateelektrodenmaterialien 128 und 122 und an den Seitenwänden der Gatedielektrikummaterialien 126 und 120 ausgebildet werden, wobei die in der 9 gezeigte Struktur ausgebildet wird. Source- und Drainbereiche S1 und D1 sowie S2 und D2 können in unbedeckten Oberflächen des PMOS-Transistors 136 bzw. des NMOS-Transistors 138 ausgebildet werden. Die Source- und Drainbereiche S1 und D1 können zum Beispiel mit Dotierstoffen des P-Typs dotiert werden, um p-n-p-Übergänge in dem PMOS-Transistor 136 auszubilden. Desgleichen können die Source- und Drainbereiche S2 und D2 mit Dotierstoffen des N-Typs dotiert werden, um n-p-n-Übergänge in dem NMOS-Transistor 138 auszubilden.
  • Ein Isolationsmaterial oder mehrere Isolationsmaterialien (nicht gezeigt) können über dem PMOS-Transistor 136 und dem NMOS-Transistor 138 abgeschieden werden, und Kontakte können in den Isolationsmaterialien ausgebildet werden, um einen elektrischen Kontakt mit den Gates, den Sources und/oder den Drains auszubilden. Zusätzliche Metallisierungs- und Isolationsschichten können über der Oberseite des Isolationsmaterials und Kontakten ausgebildet und strukturiert werden. Eine Passivierungsschicht (nicht gezeigt) kann über den Isolationsschichten oder dem PMOS-Transistor 136 und dem NMOS-Transistor 138 abgeschieden werden. Bond-Pads (ebenfalls nicht gezeigt) können über Kontakten ausgebildet werden, und das Halbleiterbauelement 100 kann daraufhin vereinzelt oder in einzelne Plättchen (Dies) getrennt werden. Die Bond-Pads können daraufhin zum Beispiel mit Zuführungen eines Pakets einer integrierten Schaltung (nicht gezeigt) oder eines anderen Dies verbunden werden, um einen elektrischen Kontakt mit den Transistoren 136 und 138 des Halbleiterbauelements 100 bereitzustellen.
  • Somit wird ein einen PMOS-Transistor 136 und einen NMOS-Transistor 138 umfassendes neues Halbleiter-CMOS-Bauelement 100 ausgebildet, wie es in der 9 gezeigt ist, wobei das Gatedielektrikum GD1 des PMOS-Transistors 136 ein von dem Material des Gatedielektrikums GD2 des NMOS-Transistors 138 verschiedenes Material umfasst. Das Gatedielektrikum GD1 des PMOS-Transistors 136 umfasst ein an das Gate G1 angrenzendes Fermi-Pinning-Material. Der PMOS-Transistor 136 enthält eine Source S1 und ein Drain D1, die durch einen ersten Kanalbereich C1 getrennt sind. Ein Gatedielektrikum GD1 ist über dem ersten Kanalbereich C1 angeordnet, und ein Gate G1 ist über dem Gatedielektrikum GD1 angeordnet. Der NMOS-Transistor 138 enthält eine Source S2 und ein Drain D2, die durch einen Kanalbereich C2 getrennt sind. Ein Gatedielektrikum GD2 ist über dem Kanalbereich C2 angeordnet, und ein Gate G2 ist über dem Gatedielektrikum GD2 angeordnet. Ein beispielsweise ein Oxid oder ein Nitrid umfassender Abstandshalter 134 kann wie gezeigt an den Seitenwänden der Gates G1 und G2 sowie der Gatedielektrika GD1 und GD2 ausgebildet werden.
  • Beispielsweise können entweder die Gate- und Gatedielektrikummaterialien für den PMOS-Transistor 136 oder den NMOS-Transistor 138 zuerst abgeschieden werden. Zum Beispiel werden die Gatedielektrikum- und Gatematerialien des NMOS-Transistors 138 zuerst abgeschieden. Alternativ können die Gatedielektrikum- und Gatematerialien des PMOS-Transistors 136 zuerst abgeschieden werden.
  • 10 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung. Es sind gleiche Bezugszeichen für die verschiedenen Elemente verwendet, die in den 1 bis 9 beschrieben wurden. Zum Vermeiden einer Wiederholung ist dabei nicht jedes in der 10 gezeigte Bezugszeichen wieder ausführlich beschrieben. Vielmehr werden vorzugsweise ähnliche Materialien x02, x04, x06, x08 usw. ... für die gezeigten verschiedenen Materialschichten verwendet, wie sie für die 1 bis 9 beschrieben wurden, wobei in den 1 bis 9 x = 1 und in der 10 x = 2. Als ein Beispiel werden die in der Beschreibung für die 1 bis 9 beschriebenen bevorzugten und alternativen Materialien und Dimensionen für die ersten und zweiten Gatedielektrikummaterialien 120 und 126 (GD2 bzw. GD1) vorzugsweise auch für die Gatedielektrikummaterialien GD1 und GD2 gemäß der 10 verwendet.
  • Bei diesem Ausführungsbeispiel ist das PMOS-Bauelement 236 auf der rechten Seite der Figur gezeigt, und das NMOS-Bauelement 238 ist auf der linken Seite gezeigt. Bei diesem Ausführungsbeispiel umfasst das Gatedielektrikum GD1 zumindest zwei Isolationsschichten: eine erste Isolationsschicht 250 und eine über der ersten Isolationsschicht 250 angeordnete zweite Isolationsschicht 252. Die erste Isolationsschicht 250 umfasst ein High-k-Dielektrikummaterial und kann beispielsweise HfO2, HfSiOx, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, oder Kombinationen davon umfassen, obwohl die erste Isolationsschicht 250 alternativ andere High-k-Isolationsmaterialien umfassen kann. Die erste Isolationsschicht 250 umfasst zum Beispiel vorzugsweise eine Dicke von etwa 8 nm oder weniger. Die zweite Isolationsschicht 252 umfasst vorzugsweise etwa 1 bis 6 nm eines Fermi-Pinning-Materials. Die zweite Isolationsschicht 252 umfasst zum Beispiel vorzugsweise ein Aluminium enthaltendes Material wie beispielsweise Aluminiumoxid (AlxOy oder Al2O3) oder Nitride davon wie beispielsweise AlxOyN1-x-y, obwohl die zweite Isolationsschicht 252 alternativ andere Materialien umfassen kann, die ein Fermi-Pinning der Gateelektrode G1 des PMOS-Bauelements 236 herbeiführen. Die zweite Isolationsschicht 252 kann abgeschieden werden oder kann ausgebildet werden, indem zum Beispiel ein Fermi-Pinning-Material wie beispielsweise Aluminium implantiert wird.
  • 10 zeigt auch andere optionale Elemente, die in der CMOS-Schaltung 200 enthalten sein können. Bevor Abstandshalter 234 über den Seitenwänden der Gatedielektrika GD1 und GD2 sowie der Gates G1 und G2 ausgebildet werden, kann wie gezeigt ein optionaler dünner Isolator 248 über der Oberseite der Sources S1 und S2 sowie der Drains D1 und D2 und den Seitenwänden der Gatedielektrika GD1 und GD2 sowie der Gates G1 und G2 ausgebildet werden. Die Abstandshalter 234 werden daraufhin über dem dünnen Isolator 248 ausgebildet. Der dünne Isolator 248 kann ein Oxid umfassen, und die Abstandshalter 234 können ein Nitrid umfassen, obwohl alternativ zum Beispiel andere Materialien für den dünnen Isolator 248 und die Abstandshalter 234 verwendet werden können.
  • Die Sources S1 und S2 oder die Drains D1 und D2 oder die Gates G1 und G2 können ein an der Oberseite davon ausgebildetes optionales Silizidmaterial 244 bzw. 246 (auf das häufig als ein Salizid Bezug genommen wird, da die Ausbildung des Silizids selbstausrichtend sein kann) enthalten. Das Silizid 244 und 246 kann etwa 10 nm bis 30 nm von TiSix, CoSix oder NiSix umfassen, obwohl das Silizid 244 und 246 alternativ beispielsweise andere Materialien und Dicken umfassen kann. Die Sources S1 und S2 sowie die Drains D1 und D2 können wie gezeigt gleich dotierte Gebiete und tiefere Implantierungsbereiche enthalten.
  • Die neue CMOS-Schaltung, die einen PMOS-Transistor und einen NMOS-Transistor hat, die verschiedene Materialien umfassende Gatedielektrika haben, kann unter Verwendung anderer Verfahren hergestellt werden. Ein Ausführungsbeispiel für ein derartiges anderes Verfahren ist in den 11 bis 16 gezeigt; ein nicht beanspruchtes Beispiel eines weiteren Verfahrens ist in den 17 und 18 gezeigt. Wieder sind gleiche Bezugszeichen für die verschiedenen Elemente verwendet, die in den 1 bis 9 und 10 beschrieben wurden, und zum Vermeiden einer Wiederholung ist dabei nicht jedes in den 11 bis 16 sowie den 17 und 18 gezeigte Bezugszeichen wieder ausführlich beschrieben. Vielmehr werden vorzugsweise ähnliche Materialien x02, x04, x06, x08 usw. ... für die gezeigten verschiedenen Materialschichten verwendet, wie sie für die 1 bis 9 beschrieben wurden, wobei in den 1 bis 9 x = 1, in der 10 x = 2, in den 11 bis 16 x = 3 sowie in den 17 und 18 x = 4.
  • Die 11 bis 16 zeigen Querschnittsansichten zur Veranschaulichung eines weiteren Verfahrens zur Herstellung einer CMOS-Schaltung mit verschiedenen Gatedielektrikummaterialien für den PMOS-Transistor und den NMOS-Transistor in verschiedenen Stadien der Herstellung gemäß eines zweiten Ausführungsbeispiels der vorliegenden Erfindung. Bei diesem Verfahren wird beginnend mit einem Werkstück wie beispielsweise dem in der 1 gezeigten Werkstück 102 das zweite Gatedielektrikummaterial 326 über der ganzen Oberseite des Werkstücks 302 abgeschieden. Das zweite Gatematerial 328 wird daraufhin wie gezeigt über der ganzen Oberfläche des zweiten Gatedielektrikummaterials 326 abgeschieden. Falls das zweite Gatematerial 328 Polysilizium umfasst, kann das Polysilizium zum Beispiel mit einem Dotierstoff des P-Typs implantiert werden. Das zweite Gatematerial 328 und das zweite Gatedielektrikummaterial 326 werden daraufhin oberhalb des zweiten Bereichs 306 des Werkstücks entfernt, wie es in den 12 und 13 gezeigt ist.
  • Beispielsweise wird eine Hartmaske 312 über dem zweiten Gatematerial 328 ausgebildet. Eine Schicht aus Photoresist 318 wird über der Hartmaske 312 abgeschieden, und der Photoresist 318 wird zum Beispiel unter Verwendung von Lithographietechniken oberhalb des zweiten Bereichs 306 entfernt, wie es in der 11 gezeigt ist. Die Hartmaske 312 kann zum Beispiel etwa 30 nm von TEOS umfassen, obwohl die Hartmaske 312 alternativ andere Materialien und Dimensionen umfassen kann. Der Photoresist 318 wird als eine Maske zum Strukturieren der Hartmaske 312 und des zweiten Gatematerials 328 zum Entfernen der Schichten 312 und 328 oberhalb des zweiten Bereichs 306 des Werkstücks 302 verwendet, und der Photoresist 318 kann gestrippt oder verascht werden, wie es in der 12 gezeigt ist. Das zweite Gatedielektrikummaterial 326 wird daraufhin zum Beispiel unter Verwendung von Sputter- und/oder Nassätztechniken geätzt, um die Schicht 326 oberhalb des zweiten Bereichs 306 des Werkstücks 302 zu entfernen, wobei die Hartmaske 312 als eine Maske verwendet wird, wobei zum Beispiel die in der 13 gezeigte Struktur übrig gelassen wird. Die Hartmaske 312 kann während des Ätzens des zweiten Gatedielektrikummaterials 326 verbraucht oder entfernt werden, oder alternativ kann irgendwelche über dem zweiten Bereich 306 des Werkstücks verbleibende überschüssige Hartmaske 312 entfernt werden.
  • Als Nächstes werden das erste Gatedielektrikummaterial 320 und das erste Gatematerial 322 über dem zweiten Bereich 306 des Werkstücks 302 und über dem zweiten Gatematerial 328 über dem ersten Bereich 304 des Werkstücks 302 abgeschieden, wie es in der 14 gezeigt ist. Das erste Gatedielektrikummaterial 320 und das erste Gatematerial 322 werden daraufhin oberhalb des ersten Bereichs 304 des Werkstücks entfernt. Es wird zum Beispiel eine Schicht aus Photoresist 324 über dem Werkstück 302 abgeschieden, und der Photoresist 324 wird strukturiert, um den Photoresist 324 oberhalb des ersten Bereichs 304 des Werkstücks 302 zu entfernen, wie es in der 14 gezeigt ist. Der Photoresist 324 wird daraufhin als eine Maske verwendet, während das erste Gatematerial 322 und das erste Gatedielektrikummaterial 320 von dem ersten Bereich 304 des Werkstücks entfernt werden. Der Photoresist 324 wird daraufhin entfernt, wie es in der 15 gezeigt ist, und die Oberseite des ersten Gatematerials 322 und des zweiten Gatematerials 328 werden daraufhin zum Beispiel unter Verwendung eines CMP oder eines Ätzprozesses planarisiert, wobei die in der 16 gezeigte Struktur übrig gelassen wird.
  • Es ist nicht problematisch, dass ein an der Seitenwand des zweiten Gatematerials 322 ausgebildeter vertikaler Abschnitt 362 des ersten Gatedielektrikummaterials 320 in der in 16 gezeigten Struktur verbleibend übrig gelassen wird, da der Abschnitt 362 weggeätzt wird, wenn die PMOS- und NMOS-Transistoren ausgebildet werden, wie es in den 8 bis 10 gezeigt ist.
  • Das in den 11 bis 16 gezeigte Verfahren ist dahingehend vorteilhaft, dass im Vergleich zu dem in den 1 bis 9 gezeigten Verfahren eine Lithographiemaske weniger erforderlich ist.
  • Die 17 und 18 zeigen Querschnittsansichten zur Veranschaulichung eines weiteren Verfahrens zum Ausbilden einer CMOS-Schaltung mit verschiedenen Gatedielektrikummaterialien für den PMOS-Transistor und den NMOS-Transistor in verschiedenen Stadien der Herstellung gemäß eines dritten Ausfüh- der vorliegenden Erfindung. Bei diesem Verfahren werden vorteilhafterweise eine einzelne Schicht aus Gatedielektrikummaterial 466 und eine einzelne Schicht aus Gatematerial 468 über der Oberseite des Werkstücks 402 abgeschieden. Die einzelne Schicht aus Gatedielektrikummaterial 466 und die einzelne Schicht aus Gatematerial 468 können einen Typ von Material umfassen oder können alternativ zum Beispiel eine Materialschicht oder mehrere Materialschichten umfassen. Zum Beispiel wird auf die einzelne Schicht aus Gatedielektrikummaterial 466 auch als eine Isolationsschicht 466 Bezug genommen und es wird auf die einzelne Schicht aus Gatematerial 468 auch als eine leitfähige Schicht 468 Bezug genommen.
  • Das Gatedielektrikummaterial 466 umfasst zum Beispiel vorzugsweise HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon oder Kombinationen davon, obwohl das Gatedielektrikummaterial 466 alternativ andere Materialien umfassen kann. Das Gatedielektrikummaterial 466 kann zum Beispiel eine Dicke von wenigen zehn Nanometern oder weniger umfassen. Das Gatematerial 468 kann zum Beispiel ein anderes Halbleitermaterial als Polysilizium oder ein Metall umfassen. Das Gatematerial 468 kann zum Beispiel andere Halbleitermaterialien als Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti, Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein voll silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon als Beispiele umfassen.
  • Bei diesem Ausführungsbeispiel wird in dem ersten Bereich 404, in dem ein PMOS-Transistor ausgebildet wird, ein Fermi-Pinning-Material 464 implantiert. Das Fermi-Pinning-Material 464 wird vorzugsweise wie gezeigt in dem ersten Bereich 404, aber nicht in dem zweiten Bereich 406 implantiert. Das Gatematerial 468 kann zum Beispiel wie gezeigt während des Implantierungsprozesses mit einem Photoresist 424 oder einem Isolationsmaterial bedeckt sein. Das Implantieren des Fermi-Pinning-Materials 464 kann zum Beispiel ein Implantieren von Aluminium umfassen, obwohl das Fermi-Pinning-Material 464 alternativ andere Fermi-Pinning-Materialien umfassen kann.
  • Das Fermi-Pinning-Material 464 wird vorzugsweise wie gezeigt in zumindest die leitfähige Schicht 468 über dem ersten Bereich 404 des Werkstücks 402 implantiert. Das Fermi-Pinning-Material 464 wird zum Beispiel vorzugsweise auch in eine Oberseite 470 der Isolationsschicht 466 implantiert.
  • Da das Fermi-Pinning-Material 464 in den ersten Bereich 404 und nicht in den zweiten Bereich 406 implantiert wird, sind das Gatematerial und das Gatedielektrikummaterial für den ersten Bereich 404 und den zweiten Bereich 406 nun vorteilhafterweise verschieden, wobei die neue CMOS-Schaltung mit verschiedenen Gatedielektrikummaterialien und einem symmetrischen Vt für einen PMOS-Transistor und einen NMOS-Transistor erzeugt wird, wie es in den 9 und 10 gezeigt ist.
  • Es ist zu beachten, dass optional das Gatematerial 468 in dem ersten Bereich 404 mit einem Dotierstoff des P-Typs dotiert werden kann, während der zweite Bereich 406 maskiert ist. Auf ähnliche Weise kann das Gatematerial 468 in dem zweiten Bereich 406 optional mit einem Dotierstoff des N-Typs 472 dotiert werden, während der erste Bereich 404 maskiert ist, wie es in der 18 gezeigt ist.
  • Die in der 18 gezeigte Struktur veranschaulicht, dass die einzelne leitfähige Schicht 468 nach dem Implantieren des Fermi-Pinning-Materials 464 ein erstes Gatematerial 422 in dem zweiten Bereich 406 und ein zweites Gatematerial 428 in dem ersten Bereich 404 ausbildet. Desgleichen bildet die einzelne Isolationsschicht 466 ein erstes Gatedielektrikummaterial 420 in dem zweiten Bereich 406 und ein zweites Gatedielektrikummaterial, das eine erste Isolationsschicht 450 und eine zweite Isolationsschicht 452 umfasst, in dem ersten Bereich 404 aus. Das Bauelement 400 wird daraufhin strukturiert, und der Herstellungsprozess wird fortgesetzt, um die in der 10 in einer Querschnittsansicht gezeigte neue CMOS-Schaltung zu erzeugen.
  • Das in den 17 und 18 gezeigte Verfahren ist dahingehend vorteilhaft, dass die Anzahl von zur Herstellung des Bauelements 400 erforderlichen Lithographiemasken weiter verringert wird.
  • Vorteilhafterweise stellen die Ausführungsbeispiele der Erfindung Verfahren zum Fertigen einer CMOS-Schaltung 100, 200, 300, 400 und von Strukturen davon bereit, wobei der PMOS Transistor 136, 236 und der NMOS-Transistor 138, 238 ein im Wesentlichen symmetrisches Vt haben. Zum Beispiel kann Vtp etwa +0,2 bis +5 V betragen, und Vtn kann im Wesentlichen den gleichen negativen Wert betragen, zum Beispiel etwa –0,2 bis –5 V. Die Schwellwertspannungen Vt können alternativ zum Beispiel andere Spannungspegel umfassen. Unter Verwendung eines verschiedenen Dielektrikummaterials GD1 und GD2 für den PMOS-Transistor 136/236 bzw. den NMOS-Transistor 138/238 wird eine Austrittsarbeitssymmetrie erreicht. Die Schwellwertspannung Vt wird im Vergleich zu CMOS-Schaltungen gemäß dem Stand der Technik herabgesetzt, und die Flachbandspannung ist leichter abzustimmen. Beispielsweise werden High-k-Dielektrikummaterialien als das Gatedielektrikum GD1/GD2 genutzt, wobei Polysilizium-, Metall- oder FUSI-Gateelektroden G1/G2 verwendet werden. Die Metallgateelektroden G1/G2 können entweder ein einzelnes Metall oder Metalle mit doppelter Austrittsarbeit umfassen, zum Beispiel sind die Gateelektroden G1/G2 für die PMOS- und NMOS-Transistoren aus verschiedenen Materialien. Wenn beispielsweise die oberste Schicht des Gatedielektrikums des PMOS-Transistors 136/236 ein Aluminium enthaltendes Material umfasst, wird die Tatsache, dass Si-Al an dem p-Typ haftet und Si-Hf an dem n-Typ haftet, genutzt, um eher einen Vorteil aus dem Fermi-Pinning-Effekt zu ziehen als zu versuchen, den Fermi-Pinning-Effekt zu lösen oder ihn zu umgehen, indem das Material der Gateelektrode geändert wird.

Claims (32)

  1. Halbleiterbauelement, das umfasst: ein Werkstück (102; 202; 302; 402); einen in einem ersten Bereich (104; 204; 304; 404) des Werkstücks (102; 202; 302; 402) ausgebildeten ersten Transistor (136; 236), wobei der erste Transistor (136; 236) eine erste Source (S1) und ein erstes Drain (D1), die in dem Werkstück angeordnet sind, einen zwischen der ersten Source und dem ersten Drain angeordneten ersten Kanalbereich (C1), ein über dem ersten Kanalbereich angeordnetes erstes Gatedielektrikum (GD1), wobei das erste Gatedielektrikum (GD1) ein erstes Material umfasst, und ein über dem ersten Gatedielektrikum (GD1) angeordnetes erstes Gate (G1) mit einem ersten Gatematerial aufweist; und einen in einem zweiten Bereich (106; 206; 306; 406) des Werkstücks (102; 202; 302; 402) ausgebildeten zweiten Transistor (138; 238), wobei der zweite Transistor eine zweite Source (S2) und ein zweites Drain (D2), die in dem Werkstück (102; 202; 302; 402) angeordnet sind, einen zwischen der zweiten Source (S2) und dem zweiten Drain (D2) angeordneten zweiten Kanalbereich (C2), ein über dem zweiten Kanalbereich (C2) angeordnetes zweites Gatedielektrikum (GD2), wobei das zweite Gatedielektrikum (GD2) ein zweites Material umfasst, und ein über dem zweiten Gatedielektrikum (GD2) angeordnetes zweites Gate (G2) mit einem zweiten Gatematerial aufweist, wobei die Gatematerialien und die Gatedielektrikummaterialien jeweils zueinander verschieden sind, dadurch gekennzeichnet, dass das erste Gate-Dielektrikum (GD1) eine erste Isolationsschicht (250; 450) und eine über der ersten Isolationsschicht (250; 450) angeordnete zweite Isolationsschicht (252; 452) umfasst und dass die zweite Isolationsschicht (252; 452) ein Fermi-Pinning-Material umfasst, das ein Fermi-Pinning des zugehörigen Gatematerials herbeiführt, und wobei die erste Isolationsschicht (250; 450) ein high-k Material umfasst, das sich vom Material der zweiten Isolationsschicht (252; 452) unterscheidet.
  2. Halbleiterbauelement nach Anspruch 1, wobei das Fermi-Pinning-Material ein Aluminium enthaltendes Material umfasst, das an das erste Gate (G1) angrenzt.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei der erste Transistor (136; 236) einen PMOS-Transistor und der zweite Transistor (138; 238) einen NMOS-Transistor umfasst, und der erste Transistor und der zweite Transistor symmetrische Schwellwertspannungen Vt haben.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei das Fermi-Pinning-Material AlxOy oder AlxOyN1-x-y umfasst.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, wobei die zweite Isolationsschicht (252; 452) eine Dicke von etwa 1 bis 6 nm umfasst.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei die erste Isolationsschicht (250; 450) HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon oder Kombinationen davon umfasst.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, wobei das erste Gatedielektrikum (GD1) und das zweite Gatedielektrikum (GD2) HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, SiO2 oder Kombinationen davon umfassen.
  8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, wobei das erste Gate (G1) und das zweite Gate (G2) ein Halbleitermaterial oder ein Metall umfassen.
  9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, wobei das erste Gate (G1) und das zweite Gate (G2) Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, Ti-Six, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti, Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein voll silizidiertes Gatematerial oder Kombinationen davon umfasst.
  10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9, wobei ferner über der ersten Source (S1), dem ersten Drain (S2) und dem ersten Gate (G1) des ersten Transistors (136; 236) und über der zweiten Source (S2), dem zweiten Drain (D2) und dem zweiten Gate (G2) des zweiten Transistors (138; 238) ein Silizid ausgebildet ist.
  11. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: ein Bereitstellen eines Werkstücks (102; 302), wobei das Werkstück einen ersten Bereich (104; 304) und einen zweiten Bereich (106; 306) umfasst; ein Ausbilden eines ersten Gatedielektrikummaterials (120; 320) über dem zweiten Bereich (106; 306) des Werkstücks (102; 302); ein Ausbilden eines ersten Gatematerials (122; 322) über dem ersten Gatedielektrikummaterial (120; 320); ein Ausbilden eines zweiten Gatedielektrikummaterials (126; 326) über dem ersten Bereich (104; 304) des Werkstücks (102; 302), wobei das zweite Gatedielektrikummaterial (126; 326) ein anderes Material als das erste Gatedielektrikummaterial (120; 320) umfasst, wobei das Ausbilden des zweiten Gatedielektrikummaterials (126; 326) umfasst: ein Ausbilden einer ersten Isolationsschicht (250) über dem ersten Bereich (104; 304) des Werkstücks (102; 302); und ein Ausbilden einer zweiten Isolationsschicht (252) über der ersten Isolationsschicht (250), wobei die zweite Isolationsschicht (252) ein Fermi-Pinning Material umfasst, wobei die erste Isolationsschicht (250) ein high-k Material umfasst; ein Ausbilden eines zum ersten Gatematerial (122; 322) verschiedenen zweiten Gatematerials (128; 328) über dem zweiten Gatedielektrikummaterial (126; 326); und ein Strukturieren des ersten Gatematerials (122; 322), des zweiten Gatematerials (128; 328), des ersten Gatedielektrikummaterials (120; 320) und des zweiten Gatedielektrikummaterials (126; 326), wobei das erste Gatematerial (122; 322) ein erstes Gate (G2) eines ersten Transistors (138) umfasst, wobei das erste Gatedielektrikummaterial (120; 320) ein erstes Gatedielektrikum (GD2) des ersten Transistors (138) umfasst, wobei das zweite Gatematerial (128; 328) ein zweites Gate (G1) eines zweiten Transistors (136) umfasst und wobei das zweite Gatedielektrikummaterial (126; 326) ein zweites Gatedielektrikum (GD1) des zweiten Transistors (136) umfasst, wobei das Fermi-Pinning Material ein Fermi-Pinning des zugehörigen Gatematerials herbeiführt.
  12. Verfahren nach Anspruch 11, wobei das Ausbilden des ersten Gatedielektrikummaterials (120) und das Ausbilden des ersten Gatematerials (122) die Schritte aufweist: Ausbilden einer Hartmaske (112) über dem ersten Bereich (104) des Werkstücks (102), Abscheiden des ersten Gatedielektrikummaterials (120) über der Hartmaske (112) und dem zweiten Bereich (106) des Werkstücks (102), Abscheiden des ersten Gatematerials (122) über dem ersten Gatedielektrikummaterial (120), und Entfernen des ersten Gatematerials (122), des ersten Gatedielektrikummaterials (120) und der Hartmaske (112) über dem ersten Bereich (104) des Werkstücks (102), wobei das erste Gatematerial (122) und das erste Gatedielektrikummaterial (120) über dem zweiten Bereich (106) des Werkstücks (102) befindlich übrig gelassen werden; und wobei das Ausbilden des zweiten Gatedielektrikummaterials (126) und das Ausbilden des zweiten Gatematerials (128) die Schritte aufweist: Abscheiden des zweiten Gatedielektrikummaterials (126) über dem ersten Bereich (104) des Werkstücks (102) und über dem ersten Gatematerial (122) über dem zweiten Bereich (106) des Werkstücks (102), Abscheiden des zweiten Gatematerials (128) über dem zweiten Gatedielektrikummaterial (126), und Entfernen des zweiten Gatematerials (128) und des zweiten Gatedielektrikummaterials (126) oberhalb des zweiten Bereichs (106) des Werkstücks (102), wobei das zweite Gatematerial (128) und das zweite Gatedielektrikummaterial (126) über dem ersten Bereich (104) des Werkstücks (102) übrig gelassen werden.
  13. Verfahren nach Anspruch 12, wobei das Ausbilden der Hartmaske (112) die Schritte aufweist: Abscheiden einer ersten Isolations-Hartmaskenschicht (114) über dem Werkstück (102; 202); Abscheiden einer zweiten Isolations-Hartmaskenschicht (116) über der ersten Isolations-Hartmaskenschicht (114); Abscheiden eines Photoresists (118) über der zweiten Isolations-Hartmaskenschicht (116); Entfernen des Photoresists (118) oberhalb des zweiten Bereichs (106) des Werkstücks (102; 202); Entfernen der zweiten Isolations-Hartmaskenschicht (116) und der ersten Isolations-Hartmaskenschicht (114) von dem zweiten Bereich (106) unter Verwendung des Photoresists (118) als eine Maske; und Entfernen des Photoresists (118).
  14. Verfahren nach Anspruch 13, wobei das Abscheiden der ersten Isolations-Hartmaskenschicht (114) ein Abscheiden von etwa 30 nm von TEOS umfasst und wobei das Abscheiden der zweiten Isolations-Hartmaskenschicht (116) ein Abscheiden von etwa 150 nm von Siliziumnitrid umfasst.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Entfernen des ersten Gatematerials (122), des ersten Gatedielektrikummaterials (120) und der Hartmaske (112) oberhalb des ersten Bereichs (104) des Werkstücks (102) ein Abscheiden eines ersten Photoresists (124) über dem ersten Gatematerial (122), ein Entfernen des ersten Photoresists (124) oberhalb des ersten Bereichs (104) des Werkstücks (102), ein Entfernen des ersten Gatematerials (122), des ersten Gatedielektrikummaterials (120) und der Hartmaske (112) von dem ersten Bereich (104) unter Verwendung des ersten Photoresists (124) als eine Maske und ein Entfernen des ersten Photoresists (124) umfasst; und wobei das Entfernen des zweiten Gatematerials (128) und des zweiten Gatedielektrikummaterials (126) oberhalb des zweiten Bereichs (106) des Werkstücks (102) ein Abscheiden eines zweiten Photoresists (130) über dem zweiten Gatematerial (128), ein Entfernen des zweiten Photoresists (130) Oberhalb des zweiten Bereichs (106) des Werkstücks (102), ein Entfernen des zweiten Gatematerials (128) und des zweiten Gatedielektrikummaterials (126) von dem zweiten Bereich (106) unter Verwendung des zweiten Photoresists (130) als eine Maske und ein Entfernen des zweiten Photoresists (130) umfasst.
  16. Verfahren nach Anspruch 11, wobei das Werkstück (302) eine Oberseite hat, wobei das Ausbilden des zweiten Gatedielektrikummaterials (326) und das Ausbilden des zweiten Gatematerials (328) ein Abscheiden des zweiten Gatedielektrikummaterials (326) über der ganzen Oberseite des Werkstücks (302), ein Abscheiden des zweiten Gatematerials (328) über dem zweiten Gatedielektrikummaterial (326) und ein Entfernen des zweiten Gatedielektrikummaterials (326) und des zweiten Gatematerials (328) oberhalb des zweiten Bereichs (306) des Werkstücks (302) umfassen; und wobei das Ausbilden des ersten Gatedielektrikummaterials (320) und das Ausbilden des ersten Gatematerials (322) ein Abscheiden des ersten Gatedielektrikummaterials (320) über dem zweiten Bereich (306) des Werkstücks (302) und über dem zweiten Gatematerial (328) über dem ersten Bereich (304) des Werkstücks (302), ein Abscheiden des ersten Gatematerials (322) über dem ersten Gatedielektrikummaterial (320) und ein Entfernen des ersten Gatematerials (322) und des ersten Gatedielektrikummaterials (320) von dem ersten Bereich (304) des Werkstücks (302) umfassen.
  17. Verfahren nach Anspruch 16, wobei das Ausbilden des zweiten Gatedielektrikummaterials (326) und das Ausbilden des zweiten Gatematerials (328) ein Ausbilden einer Hartmaske (312) über dem zweiten Gatematerial (328), ein Verwenden der Hartmaske (312) zum Abdecken des zweiten Gatematerials (328) und des zweiten Gatedielektrikummaterials (326) über dem ersten Bereich (304) des Werkstücks (302), während das zweite Gatematerial (328) und das zweite Gatedielektrikummaterial (326) oberhalb des zweiten Bereichs (306) des Werkstücks (302) entfernt werden, und ein Entfernen der Hartmaske (312) umfassen.
  18. Verfahren nach Anspruch 17, wobei das Ausbilden der Hartmaske (312) ein Abscheiden von etwa 30 nm von TEOS umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Entfernen des ersten Gatematerials (322) und des ersten Gatedielektrikummaterials (320) von dem ersten Bereich (304) des Werkstücks (302) ein Abscheiden eines Photoresists (324) über dem ersten Gatematerial (322), ein Entfernen des Photoresists (324) oberhalb des ersten Bereichs (304) des Werkstücks (302), ein Entfernen des ersten Gatematerials (322) und des ersten Gatedielektrikummaterials (320) von dem ersten Bereich (304) unter Verwendung des Photoresists (324) als eine Maske und ein Entfernen des Photoresists (324) umfasst.
  20. Verfahren nach einem der Ansprüche 11 bis 19, wobei der erste Transistor (138) einen NMOS-Transistor umfasst und der zweite Transistor (136) einen PMOS-Transistor umfasst, wobei das Ausbilden der ersten Isolationsschicht (250) ein Abscheiden eines High-k-Dielektrikummaterials umfasst, wobei das Ausbilden der zweiten Isolationsschicht (252) ein Ausbilden eines Aluminium enthaltenden Materials umfasst und wobei das Ausbilden des zweiten Gatematerials (128; 328) ein Abscheiden des zweiten Gatematerials über der zweiten Isolationsschicht (252) und an diese angrenzend umfasst.
  21. Verfahren nach einem der Ansprüche 11 bis 20, wobei das Ausbilden der zweiten Isolationsschicht (252) ein Ausbilden von AlxOy oder AlxOyN1-x-y umfasst.
  22. Verfahren nach einem der Ansprüche 11 bis 21, wobei das Ausbilden der zweiten Isolationsschicht (252) ein Ausbilden einer Schicht, die eine Dicke von etwa 1 bis 6 nm hat, umfasst.
  23. Verfahren nach einem der Ansprüche 11 bis 22, wobei das Ausbilden der ersten Isolationsschicht (250) ein Abscheiden von HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitriden davon, oder Kombinationen davon umfasst.
  24. Verfahren nach einem der Ansprüche 11 bis 23, wobei das Ausbilden des ersten Gatedielektrikummaterials (120; 320) und das Ausbilden des zweiten Gatedielektrikummaterials (126; 326) ein Abscheiden von HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitriden davon, SixNy, SiON, SiO2 oder Kombinationen davon umfasst.
  25. Verfahren nach einem der Ansprüche 11 bis 24, wobei das Ausbilden des ersten Gatematerials (122; 322) und das Ausbilden des zweiten Gatematerials (128; 328) ein Ausbilden von Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boriden von Ti, Phosphiden von Ti, Antimoniden von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, einem voll silizidierten Gatematerial oder Kombinationen davon umfasst.
  26. Verfahren nach einem der Ansprüche 11 bis 25, das ferner ein Ausbilden einer ersten Source (S1) und eines ersten Drains (D1), die dem ersten Gate (G1) und dem ersten Gatedielektrikum (GD1) des ersten Transistors nahe liegen, und ein Ausbilden einer zweiten Source (S2) und eines zweiten Drains (D2), die dem zweiten Gate (G2) und dem zweiten Gatedielektrikum (GD2) des zweiten Transistors nahe liegen, umfasst, wobei das Verfahren ferner ein Ausbilden einer Silizidschicht (244, 246) über der ersten Source (S1), dem ersten Drain (D1) oder dem ersten Gate (G1) des ersten Transistors (236) oder über der zweiten Source (S2), dem zweiten Drain (D2) oder dem zweiten Gate (G2) des zweiten Transistors (238) umfasst.
  27. Verfahren nach einem der Ansprüche 11 bis 26, wobei der erste Bereich (104) des Werkstücks (102) nahe dem zweiten Bereich (106) des Werkstücks (102) liegt, wobei das Halbleiterbauelement eine CMOS-Schaltung umfasst, wobei der erste Transistor einen PMOS-Transistor umfasst und wobei der zweite Transistor einen NMOS Transistor umfasst, wobei der erste Transistor und der zweite Transistor symmetrische Schwellwertspannungen Vt haben.
  28. Verfahren nach einem der Ansprüche 11 bis 27, wobei das Verfahren ferner ein leichtes Dotieren des ersten Bereichs (104; 204; 404) mit einem N-Dotierstoff und ein leichtes Dotieren des zweiten Bereichs (106; 206; 406) mit einem P-Dotierstoff umfasst, wobei das Ausbilden der ersten Source (S1) und des ersten Drains (D1) des ersten Transistors ein Implantieren eines P-Dotierstoffs in den ersten Bereich (104; 204) des Werkstücks (102; 202) umfasst und wobei das Ausbilden der zweiten Source (S2) und des zweiten Drains (D2) des zweiten Transistors ein Implantieren von N-Dotierstoffen in den zweiten Bereich (106; 206) des Werkstücks (102; 202) umfasst.
  29. Verfahren nach einem der Ansprüche 11 bis 28, wobei die zweite Isolationsschicht (252) etwa 1 bis 6 nm einer Aluminium enthaltenden Schicht umfasst, wobei die Aluminium enthaltende Schicht an das zweite Gate (G1) angrenzt.
  30. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: ein Bereitstellen eines Werkstücks (402), wobei das Werkstück einen ersten Bereich (404) und einen zweiten Bereich (406) umfasst; ein Ausbilden eines zweiten Gatedielektrikummaterials (466) über dem ersten Bereich (404) und dem zweiten Bereich (406) des Werkstücks (402); ein Ausbilden einer leitfähigen Schicht (468) über dem zweiten Gatedielektrikummaterial (466), um ein erstes Gatematerial über dem ersten Bereich (404) und ein zweites Gatematerial über dem zweiten Bereich (406) zu bilden; ein Implantieren eines Fermi-Pinning-Materials (464) in zumindest die leitfähige Schicht (468) über dem ersten Bereich (404) des Werkstücks (402), um ein erstes Gatedielektrikummaterial auszubilden, das ein anderes Material als das zweite Gatedielektrikummaterial umfasst, wobei das erste Gatedielektrikummaterial eine erste Isolationsschicht (450) und eine über der ersten Isolationsschicht (450) angeordnete zweite Isolationsschicht (452) umfasst und wobei die zweite Isolationsschicht (452) das Fermi-Pinning-Material umfasst, das ein Fermi-Pinning des zugehörigen Gatematerials herbeiführt, und wobei die erste Isolationsschicht ein high-k Material umfasst, das sich vom Material der zweiten Isolationsschicht unterscheidet; ein Strukturieren des ersten Gatematerials, des zweiten Gatematerials, des ersten Gatedielektrikummaterials und des zweiten Gatedielektrikummaterials, wobei das erste Gatematerial ein erstes Gate eines ersten Transistors umfasst, wobei das erste Gatedielektrikummaterial ein erstes Gatedielektrikum des ersten Transistors umfasst, wobei das zweite Gatematerial ein zweites Gate eines zweiten Transistors umfasst und wobei das zweite Gatedielektrikummaterial ein zweites Gatedielektrikum des zweiten Transistors umfasst.
  31. Verfahren nach Anspruch 30, wobei das Implantieren des Fermi-Pinning-Materials (464) ferner ein Implantieren des Fermi-Pinning-Materials in zumindest einen obersten Abschnitt (470) des zweiten Gatedielektrikummaterials (466) in dem ersten Bereich (404) umfasst.
  32. Verfahren nach Anspruch 30 oder 31, wobei das Implantieren des Fermi-Pinning-Materials (464) ein Implantieren von Aluminium umfasst.
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