Die
Erfindung betrifft eine Signalpegelumsetzungsschaltung zur Signalpegelverschiebung
eines Logiksignals, das von einer ersten Logik, die mit einer ersten
Versorgungsspannung versorgt wird, an eine zweite Logik, die mit
einer zweiten Versorgungsspannung versorgt wird, abgegeben wird.The
The invention relates to a signal level conversion circuit for signal level shifting
a logic signal that starts from a first logic that matches a first one
Supply voltage is supplied to a second logic with the
a second supply voltage is supplied, is discharged.
Unter
Signalpegelumsetzung versteht man allgemein die Angleichung von
Signalpegeln zweier elektronischer Baugruppen durch eine Interface-Schaltung
in der Weise, dass die beiden elektronischen Baugruppen zusammengeschaltet
werden können.
Bei vielen Anwendungen ist es sinnvoll, verschiedene Teile eines
elektronischen Systems mit verschiedenen Spannungspegeln zu versorgen. Dort,
wo verschiedene Schaltungsteile mit unterschiedlichen Versorgungsspannungen
aneinander grenzen, werden Signalpegelumsetzungsschaltungen eingesetzt,
um die Schaltungsteile miteinander zu koppeln.Under
Signal level conversion is generally understood to mean the approximation of
Signal levels of two electronic modules by an interface circuit
in the way that the two electronic assemblies interconnected
can be.
For many applications, it makes sense to use different parts of one
electronic system with different voltage levels. There,
where different circuit parts with different supply voltages
adjoin one another, signal level conversion circuits are used,
to couple the circuit parts together.
1 zeigt eine Schaltungsanordnung
nach dem Stand der Technik, bei der eine erste Logik A über einen
Pegelumsetzer an eine zweite Logik B gekoppelt ist. Die erste Logikschaltung
A wird mit einer ersten positiven Versorgungsspannung VDDA und
mit einer ersten negativen Versorgungsspannung VSSA mit
Spannung versorgt. Die zweite Logik B wird mit einer zweiten positiven
Versorgungsspannung VDDB und einer zweiten
negativen Versorgungsspannung VSSB versorgt.
Die Versorgungsspannung VDDA für die erste
Logik A liegt beispielsweise in einem Bereich von 1,5 bis 5 V. Die
Versorgungsspannung VDDB für die zweite
Logik B liegt typischerweise in einem Bereich von 5 bis 15 V. Die
negativen Versorgungsspannungen VSSA, VSSB für
die beiden Logikschaltungen A, B wird üblicherweise durch ein gemeinsames
Massepotential gebildet. Die Signalpegelumsetzungsschaltung, wie sie
in 1 dargestellt ist,
wird mit der höheren
positiven Versorgungsspannung VDDB mit Spannung
versorgt. 1 shows a circuit arrangement according to the prior art, in which a first logic A is coupled via a level shifter to a second logic B. The first logic circuit A is supplied with voltage with a first positive supply voltage V DDA and with a first negative supply voltage V SSA . The second logic B is supplied with a second positive supply voltage V DDB and a second negative supply voltage V SSB . The supply voltage V DDA for the first logic A is, for example, in a range of 1.5 to 5 V. The supply voltage V DDB for the second logic B is typically in a range of 5 to 15 V. The negative supply voltages V SSA , V SSB for the two logic circuits A, B is usually formed by a common ground potential. The signal level conversion circuit as shown in FIG 1 is shown, is supplied with the higher positive supply voltage V DDB with voltage.
2 zeigt eine Signalpegelumsetzungsschaltung
nach dem Stand der Technik, wie sie in der US 4,532,436 beschrieben ist. Die
Signalpegelumsetzungsschaltung nach dem Stand der Technik, wie sie
in 2 dargestellt ist,
wird mit einer ersten Versorgungsspannung VDDA,
die beispielsweise 1,5 bis 5 V und mit einer negativen Versorgungsspannung
VSSA, die auf Massepotential liegt, versorgt.
Darüber
hinaus wird die Signalpegelumsetzungsschaltung nach dem Stand der
Technik durch eine zweite positive Versorgungsspannung VDDB für
die Ausgangslogik und eine zweiten negativen Versorgungsspannung VSSB, die ebenfalls auf Massepotential liegt,
mit Spannung versorgt. Das von der Logik A kommende Logiksignal
wird durch einen Inverter, der mit der ersten Versorgungsspannung
VDDA, VSSA versorgt
wird, invertiert und steuert den Gate-Anschluss eines ersten NMOS-Feldeffekttransistors
N1 an. Das nicht invertierte Logik-Signal steuert direkt den Gate-Anschluss eines
zweiten NMOS-Feldeffekttransistors
an. Beide NMOS-Feldeffekttransistoren liegen an dem negativen Versorgungspotential
VSSB der Ausgangslogik B an. Neben den beiden
NMOS-Transistoren weist die Signalpegelumsetzungsschaltung nach
dem Stand der Technik, wie er in 2 dargestellt
ist, zwei PMOS-Feldeffekttransistoren P1, P2 auf, die durch eine
positive Versorgungsspannung VDDB der zweiten Logik
B versorgt werden und die kreuzweise verschaltet sind. Der erste
PMOS-Transistor P1 und der erste NMOS-Transistor N1 bilden einen
ersten Inverter I1 und der zweite PMOS-Transistor P2 und der zweite
NMOS-Transistor N2 bilden einen zweiten Inverter I2. 2 shows a signal level conversion circuit according to the prior art, as shown in the US 4,532,436 is described. The signal level conversion circuit of the prior art, as shown in FIG 2 is shown, is supplied with a first supply voltage V DDA , for example, 1.5 to 5 V and a negative supply voltage V SSA , which is at ground potential. In addition, the signal level conversion circuit of the prior art is powered by a second positive supply voltage V DDB for the output logic and a second negative supply voltage V SSB , which is also at ground potential. The logic signal coming from the logic A is inverted by an inverter, which is supplied with the first supply voltage V DDA , V SSA , and drives the gate terminal of a first NMOS field-effect transistor N1. The non-inverted logic signal directly drives the gate terminal of a second NMOS field-effect transistor. Both NMOS field-effect transistors are connected to the negative supply potential V SSB of the output logic B. In addition to the two NMOS transistors, the signal level conversion circuit according to the prior art, as shown in FIG 2 is shown, two PMOS field effect transistors P1, P2, which are supplied by a positive supply voltage V DDB of the second logic B and which are cross-connected. The first PMOS transistor P1 and the first NMOS transistor N1 form a first inverter I1 and the second PMOS transistor P2 and the second NMOS transistor N2 form a second inverter I2.
Liegt
an dem Eingang des Signalpegelumsetzers nach dem Stand der Technik,
wie er in 2 dargestellt
ist, ein logisch hohes Signal, wird der NMOS-Transistor N2 durchgeschaltet
und der erste NMOS-Transistor N1 gesperrt. Hierdurch wird der Knoten
Q am Ausgang des Signalpegelumsetzers auf Masse gezogen, sodass
der erste PMOS-Transistor P1 ebenfalls durchgeschaltet wird und
der zweite PMOS-Transistor gesperrt wird. Am Signalausgangsknoten
Q liegt dann ein logisch niedriges Signal an.Located at the input of the signal level shifter according to the prior art, as in 2 is shown, a logic high signal, the NMOS transistor N2 is turned on and the first NMOS transistor N1 is turned off. As a result, the node Q is pulled to ground at the output of the signal level converter, so that the first PMOS transistor P1 is also turned on and the second PMOS transistor is turned off. At the signal output node Q is then a logic low signal.
Ein
Signalpegelumsetzer nach dem Stand der Technik, wie er in 2 dargestellt ist, findet
sich beispielsweise in IO-Pads von D-RAM-Chips.A signal level shifter according to the prior art, as in 2 is shown, for example, in IO pads of D-RAM chips.
Der
Hauptnachteil des Signalpegelumsetzers nach dem Stand der Technik,
wie er in 2 dargestellt
ist, besteht darin, dass der Signalhub an dem Signalausgang durch
die Versorgungsspannung VDDB, VSSB bestimmt
wird.The main disadvantage of the signal level shifter according to the prior art, as in 2 is shown, is that the signal swing at the signal output by the supply voltage V DDB , V SSB is determined.
3 zeigt ein Diagramm zur
Erläuterung dieses
Nachteils. Der Signalpegelhub an dem Ausgang des Signalpegelumsetzers
beträgt
näherungsweise
gleich der Differenz zwischen der positiven Versorgungsspannung
VDDB und der negativen Versorgungsspannung
VSSB. Hierdurch kann an dem Ausgang des
Signalpegelumsetzers nach dem Stand der Technik ein Signalpegelhub
von nahezu 15 V erreicht werden. 3 shows a diagram for explaining this disadvantage. The signal level swing at the output of the signal level shifter is approximately equal to the difference between the positive supply voltage V DDB and the negative supply voltage V SSB . As a result, a Signalpegelhub of nearly 15 V can be achieved at the output of the signal level converter according to the prior art.
In
viele Anwendungen ist es jedoch erwünscht, in der nachgeschalteten
Logikschaltung der Logik B, wie sie in 1 dargestellt ist, Standardlogiktransistoren
einzusetzen, die durch Niedervolt-Transistoren gebildet sind. Der
Grund hierfür
besteht darin, dass Niedervolt-Transistoren eine erheblich höhere Schaltgeschwindigkeit
aufweisen und somit logische Operationen schneller durchführen. Niedervolt-Transistoren
weisen eine geringere Kanallänge
und eine erheblich geringere Gateoxyd-Durchbruchspannung als Hochvolt-Feldeffekttransistoren -auf.
Bei einer Gateoxiddicke von beispielsweise 6 nm beträgt die Gateoxyd-Durchbruchspannung
prozessabhängig
etwa 6 Volt, sodass die zulässige
an dem Feldeffekttransistor anlegbare Spannung geringer als 2,5
Volt ist. Dem gegenüber
weisen Hochvolt-Transistoren
bei einer Gateoxiddicke von beispielsweise 25 nm eine entsprechend
höhere
Gateoxyd-Durchbruchspannung auf. Allerdings sind Hoch-Feldeffekttransistoren
wesentlich langsa mer, sodass sie für schnelle logische Operationen
weniger geeignet sind.In many applications, however, it is desirable to have logic B in the downstream logic circuit as shown in FIG 1 is shown to use standard logic transistors, which are formed by low-voltage transistors. The reason for this is that low-voltage transistors have a significantly higher switching speed and thus carry out logical operations faster. Never dervolt transistors have a smaller channel length and a significantly lower gate oxide breakdown voltage than high-voltage field-effect transistors. For a gate oxide thickness of, for example, 6 nm, the gate oxide breakdown voltage is approximately 6 volts depending on the process, so that the permissible voltage that can be applied to the field effect transistor is less than 2.5 volts. In contrast, high-voltage transistors have a correspondingly higher gate oxide breakdown voltage at a gate oxide thickness of, for example, 25 nm. However, high field effect transistors are much slower, making them less suitable for fast logic operations.
Die
Signalpegelumsetzungsschaltung nach dem Stand der Technik, wie sie
in 2 dargestellt ist,
hat somit den Nachteil, dass sie einen Ausgangssignalhub aufweist,
der durch die Versorgungsspannung VDDB,
VSSB der Logik B bestimmt wird und somit den
Einsatz von herkömmlichen
Niedervolt-Standardtransistoren innerhalb der Ausgangslogik B nicht zulässt. Die
Verwendung einer herkömmlichen
Signalumsetzungsschaltung nach dem Stand der Technik, wie sie in 2 dargestellt ist, wird
zu einer Zerstörung
von Niedervolt-Transistoren innerhalb der Ausgangslogik B führen, da
die Gateoxyd-Durchbruchspannung der Niedervolt-Transistoren überschritten
wird.The signal level conversion circuit of the prior art, as shown in FIG 2 is thus presented, has the disadvantage that it has an output signal, which is determined by the supply voltage V DDB , V SSB logic B and thus does not allow the use of conventional low-voltage standard transistors within the output logic B. The use of a conventional signal conversion circuit according to the prior art, as in 2 is shown, will lead to the destruction of low-voltage transistors within the output logic B, since the gate oxide breakdown voltage of the low-voltage transistors is exceeded.
Es
ist daher die Aufgabe der vorliegenden Erfindung, eine Signalpegelumsetzungsschaltung zur
Signalpegelverschiebung eines Logiksignals zu schaffen, bei der
der Signalhub des von der Signalpegelumsetzungsschaltung ausgegebenen
Ausgangssignals nicht höher
ist als der Signalhub des an die Signalpegelumsetzungsschaltung
anliegenden Logiksignals.It
It is therefore an object of the present invention to provide a signal level conversion circuit for
Signal level shift to provide a logic signal, in the
the signal swing of the output from the signal level conversion circuit
Output signal not higher
is the signal swing of the signal level conversion circuit
applied logic signal.
Diese
Aufgabe wird erfindungsgemäß durch eine
Signalpegelumsetzungsschaltung mit den im Patentanspruch 1 angegebenen
Merkmalen gelöst.These
The object is achieved by a
Signal level conversion circuit with the specified in claim 1
Characteristics solved.
Die
Erfindung schafft eine Signalpegelumsetzungsschaltung zur Signalpegelverschiebung
eines Logiksignals, das von einer ersten Logik (A), die mit einer
ersten Versorgungsspannung (VDDA) versorgt
wird, an eine zweite Logik (B), die mit einer zweiten Versorgungsspannung
(VDDB) versorgt wird, abgegeben wird, wobei
die Signalpegelumsetzungsschaltung aufweist:
einen Signaleingang
zum Anlegen des Logiksignals, das ein erstes Signal-Bezugspotential
(VSSA) und einen vorbestimmten Signalhub
(H = VDDA – VSSA)
hat;
ein erstes Niedervolt-Transistorpaar mit einem ersten Niedervolt
Feldeffekttransistor, an dessen Gate-Anschluss das Logik signal anlegt,
und dessen Source-Anschlüsse
auf dem ersten Signal-Bezugspotential (VSSA)
liegt, und mit einem zweiten Niedervolt-Feldeffekttransistor, an
dessen Gate-Anschluss das invertierte Logiksignal anliegt und dessen
Source-Anschluss auf dem ersten Signal-Bezugspotential (VSSA) liegt,
ein zweites komplementäres Niedervolt-Transistorpaar
mit einem dritten Niedervolt-Feldeffekttransistor und mit einem
vierten Niedervolt-Feldeffekttransistor,
wobei die Gate-Anschlüsse der
beiden Niedervolt-Feldeffekttransistoren
kreuzweise jeweils an den Drain-Anschluss
des anderen Niedervolt-Feldeffekttransistors angeschlossen sind,
und wobei die Source-Anschlüsse
der beiden Niedervolt-Feldeffekttransistoren an die zweite Versorgungsspannung
(VDDB) angeschlossen sind,
eine Kaskode-Schutzschaltung,
die zwischen dem ersten Niedervolt-Transistorpaar und dem zweiten Niedervolt-Transistorpaar
zur Begrenzung des Spannungsabfalls an den Niedervolt-Feldeffekttransistoren
der beiden Niedervolt-Transistorpaare vorgesehen ist, und
einen
Signalausgang, der an den Gate-Anschlüssen der beiden Niedervolt-Feldeffekttransistoren
des zweiten komplementären
Niedervolt-Transistorpaares abgegriffen ist, zur Abgabe eines pegelverschobenen
Logiksignals, das ein zu dem ersten Signal-Bezugspotential (VSSA)
verschobenes zweites Signal-Bezugspotential
(VDDB – VDDA) und das den gleiche Signalhub (H = VDDA – VSSA) wie das an dem Signaleingang anliegende
Logiksignal hat.The invention provides a signal level conversion circuit for signal level shifting a logic signal supplied from a first logic (A) supplied with a first supply voltage (V DDA ) to a second logic (B) supplied with a second supply voltage (V DDB ) , wherein the signal level conversion circuit comprises:
a signal input for applying the logic signal having a first signal reference potential (V SSA ) and a predetermined signal swing (H = V DDA -V SSA );
a first low-voltage transistor pair with a first low-voltage field effect transistor, at the gate terminal, the logic signal applies, and its source terminals at the first signal reference potential (V SSA ), and with a second low-voltage field effect transistor, at its gate Terminal the inverted logic signal is applied and its source terminal is at the first signal reference potential (V SSA ),
a second complementary low-voltage transistor pair with a third low-voltage field-effect transistor and with a fourth low-voltage field-effect transistor,
wherein the gate terminals of the two low-voltage field-effect transistors are each connected in cross fashion to the drain terminal of the other low-voltage field-effect transistor, and wherein the source terminals of the two low-voltage field-effect transistors are connected to the second supply voltage (V DDB ),
a cascode protection circuit, which is provided between the first low-voltage transistor pair and the second low-voltage transistor pair for limiting the voltage drop across the low-voltage field-effect transistors of the two low-voltage transistor pairs, and
a signal output, which is tapped off at the gate terminals of the two low-voltage field-effect transistors of the second complementary low-voltage transistor pair, for outputting a level-shifted logic signal which has a second signal reference potential (V DDB ) shifted from the first signal reference potential (V SSA ). V DDA ) and that has the same signal swing (H = V DDA - V SSA ) as the logic signal applied to the signal input.
Mit
der erfindungsgemäßen Signalpegelumsetzungsschaltung
wird ein beliebiges Signal-Bezugspotential auf ein anderes Signal-Bezugspotential verschoben,
ohne dass der Signalhub an dem Ausgang der Signalpegelumsetzungsschaltung
höher ist als
der Signalhub an dem Eingang der Signalpegelumsetzungsschaltung.
Die erfindungsgemäße Signalpegelumsetzungsschaltung
ist differentiell ausgebildet, wobei ein erstes Niedervolt-Transistorpaar und
ein dazu komplementär
aufgebautes zweites Niedervolt-Transistorpaar eingesetzt werden.
Für die Nieder volt-Transistoren
der beiden Transistorpaare können
Standard-Logik-Transistoren
eingesetzt werden, die sehr geringe Schaltzeiten aufweisen. Der
Signalhub des generierten Ausgangssignals entspricht dem Signalhub
des anliegenden Eingangs-Signals. Dies
wird durch eine Kaskode-Schutzschaltung erreicht, die zwischen den
beiden Niedervolt-Tranistorpaaren vorgesehen ist.With
the signal level conversion circuit according to the invention
If any signal reference potential is shifted to another signal reference potential,
without the signal swing at the output of the signal level conversion circuit
is higher than
the signal swing at the input of the signal level conversion circuit.
The signal level conversion circuit according to the invention
is differentially formed, wherein a first low-voltage transistor pair and
a complementary to it
constructed second low-voltage transistor pair can be used.
For the low volt transistors
the two transistor pairs can
Standard logic transistors
can be used, which have very low switching times. Of the
Signal swing of the generated output signal corresponds to the signal swing
the applied input signal. This
is achieved by a cascode protection circuit between the
two low-voltage Tranistorpaaren is provided.
Die
Kaskode-Schutzschaltung, die in der erfindungsgemäßen Signalpegelumsetzungsschaltung
vorgesehen ist, weist eine doppelte Funktion auf, nämlich einerseits
schützt
sie die Niedervolt-Schalttransistoren vor Überspannungen und andererseits
sorgt sie dafür,
dass der Signalhub des Ausgangs-Signals dem Signalhub des Eingangs-Signals
entspricht. Da das Ausgangs-Signal
der Signalpegelumsetzungsschaltung den niedrigen Signalhub des Eingangs-Signals
aufweist, ist es möglich,
in einer ausgangsseitig angeschlossenen Logik ebenfalls Niedervolt-Standardtransistoren
einzusetzen.The cascode protection circuit, which is provided in the signal level conversion circuit according to the invention has a dual function, namely on the one hand protects the low-voltage switching transistors from overvoltages and on the other hand, it ensures that the signal swing of the output signal corresponds to the signal swing of the input signal. Since the output signal of the signal level conversion circuit the low signal swing of the input signal, it is possible to also use low-voltage standard transistors in a logic connected on the output side.
Bei
einer bevorzugten Ausführungsform
der erfindungsgemäßen Signalpegelumsetzungsschaltung
werden der erste Niedervolt-Feldeffekttransistor und
der zweite Niedervolt-Feldeffekttransistor
durch NMOS-Feldeffekttransistoren gebildet.at
a preferred embodiment
the signal level conversion circuit according to the invention
become the first low-voltage field effect transistor and
the second low-voltage field-effect transistor
formed by NMOS field effect transistors.
Bei
einer bevorzugten Ausführungsform
der erfindungsgemäßen Signalpegelumsetzungsschaltung
werden der dritte Niedervolt-Feldeffekttransistor und
der vierte Niedervolt-Feldeffekttransistor
durch PMOS-Feldeffekttransistoren gebildet.at
a preferred embodiment
the signal level conversion circuit according to the invention
become the third low-voltage field effect transistor and
the fourth low-voltage field-effect transistor
formed by PMOS field effect transistors.
Bei
einer ersten bevorzugten Ausführungsform
der erfindungsgemäßen Signalpegelumsetzungsschaltung
wird die Kaskode-Schutzschaltung durch
ein erstes Hochvolt-Feldeffekttransistorpaar und
durch ein zweites, dazu komplementär aufgebautes Hochvolt-Feldeffekttransistorpaar
gebildet.at
a first preferred embodiment
the signal level conversion circuit according to the invention
is the cascode protection circuit through
a first high-voltage field effect transistor pair and
by a second, complementary designed high-voltage field effect transistor pair
educated.
Dabei
besteht das erste Hochvolt-Feldeffekttransistorpaar vorzugsweise
aus zwei Hochvolt-Feldeffekttransistoren, die an eine einstellbare
erste BIAS-Spannung (VBIAS1) angeschlossen
sind.In this case, the first high-voltage field-effect transistor pair preferably consists of two high-voltage field-effect transistors, which are connected to an adjustable first bias voltage (V BIAS1 ).
Vorzugsweise
besteht das zweite komplementär
aufgebaute Hochvolt-Feldeffekttransistorpaar aus zwei komplementären Hochvolt-Feldeffekttransistoren,
deren Gate-Anschlüsse
an einer zweiten einstellbaren BIAS-Spannung (VBIAS2)
angeschlossen sind.Preferably, the second complementarily constructed high-voltage field-effect transistor pair consists of two complementary high-voltage field-effect transistors whose gate terminals are connected to a second adjustable BIAS voltage (V BIAS2 ).
Die
Hochvolt-Feldeffekttransistoren des ersten Hochvolt-Feldeffekttransistorpaares
werden vorzugsweise durch NMOS-Hochvolt-Feldeffekttransistoren
gebildet.The
High-voltage field effect transistors of the first high-voltage field effect transistor pair
are preferably by NMOS high-voltage field effect transistors
educated.
Die
dazu komplementär
aufgebauten Hochvolt-Feldeffekttransistoren
des zweiten komplementären
Hochvolt-Feldeffekttransistorpaares
werden vorzugsweise durch PMOS-Hochvolt-Feldeffekttransistoren
gebildet.The
Complementary to it
constructed high-voltage field effect transistors
of the second complementary
High-voltage field effect transistor pair
are preferably by PMOS high-voltage field effect transistors
educated.
Bei
einer bevorzugten Ausführungsform
sind die Source-Anschlüsse der
beiden komplementär aufgebauten
Hochvolt-Feldeffekttransistoren
des zweiten komplementären
Hochvolt-Feldeffekttransistorpaares
mit den Drain-Anschlüssen
der komplementären
Niedervolt-Transistoren des zweiten komplementären Niedervolt-Transistorenpaares
verbunden.at
a preferred embodiment
are the source connections of the
two complementary built
High-voltage field effect transistors
of the second complementary
High-voltage field effect transistor pair
with the drain connections
the complementary one
Low-voltage transistors of the second complementary low-voltage transistor pair
connected.
Die
Drain-Anschlüsse
der beiden Hochvolt-Feldeffekttransistoren
des ersten Hochvolt-Feldeffekttransistorpaares
sind vorzugsweise mit den Drain-Anschlüssen der
Niedervolt-Transistoren des ersten Niedervolt-Transistorpaares verbunden.The
Drain terminals
the two high-voltage field effect transistors
of the first high-voltage field-effect transistor pair
are preferably connected to the drain terminals of
Low-voltage transistors of the first low-voltage transistor pair connected.
Bei
einer besonders bevorzugten Ausführungsform
der erfindungsgemäßen Signalpegelumsetzungsschaltung
ist an dem Signal-Ausgang
eine Signalregerationsschaltung zur Signalregeneration des pegelverschobenen
Logiksignals vorgesehen, welches ein Signal mit symmetrischen Signalflanken erzeugt.at
a particularly preferred embodiment
the signal level conversion circuit according to the invention
is at the signal output
a Signalregerationsschaltung for signal regeneration of the level-shifted
Logic signal provided which generates a signal with symmetrical signal edges.
Die
Signalregenerationsschaltung wird vorzugsweise mit der zweiten Versorgungsspannung VDDB und einer erzeugten Referenzspannung
VREF mit Spannung versorgt.The signal regeneration circuit is preferably supplied with the second supply voltage V DDB and a generated reference voltage V REF with voltage.
Dabei
entspricht die Referenzspannung vorzugsweise der Differenz zwischen
der zweiten Versorgungsspannung VDDB und
der ersten Versorgungsspannung VDDA.The reference voltage preferably corresponds to the difference between the second supply voltage V DDB and the first supply voltage V DDA .
Bei
einer besonders bevorzugten Ausführungsform
weist die vorgesehene Referenzspannungsquelle zur Erzeugung der
Referenzspannung eine Stromspiegelschaltung auf, die durch zwei Stromspiegel-Niedervolt-Feldeffekttransistoren
gebildet ist, wobei die Stromspiegelschaltung einen Referenzstrom
IREF zur Erzeugung eines Spiegelstromes spiegelt,
der durch einen Widerstand zur Erzeugung der zweiten BIAS-Spannung
(VBIAS2) für die zwei komplementären Hochvolt-Feldeffekttransistoren
fliesst.In a particularly preferred embodiment, the reference voltage source provided for generating the reference voltage to a current mirror circuit, which is formed by two current mirror low-voltage field effect transistors, wherein the current mirror circuit a reference current I REF for generating a mirror current reflected by a resistor for generating the second BIAS Voltage (V BIAS2 ) for the two complementary high-voltage field-effect transistors flows.
Zwischen
dem Widerstand und der Stromspiegelschaltung ist vorzugsweise ein
Kaskode-Schutz-Hochvolt-Feldeffekttransistor in der Referenzspannungsquelle
zur Begrenzung des Spannungsabfalls in den Niedervolt-Feldeffekttransistoren der
Stromspiegelschaltung vorgesehen.Between
the resistor and the current mirror circuit is preferably a
Cascade protection high voltage field effect transistor in the reference voltage source
for limiting the voltage drop in the low-voltage field effect transistors of
Current mirror circuit provided.
Bei
einer bevorzugten Ausführungsform
ist ein Gate-Anschluss des Kaskode-Schutz-Hochvolt-Feldeffekttransistors
mit einem Ausgang eines Operationsverstärkers verbunden, der durch
ein Steuersignal zum Abschalten der Referenzspannung deaktivierbar
ist.at
a preferred embodiment
is a gate terminal of the cascode protection high-voltage field-effect transistor
connected to an output of an operational amplifier, through
a control signal for switching off the reference voltage can be deactivated
is.
Bei
einer bevorzugten Ausführungsform
sind in der Referenzspannungsquelle weitere Stomspiegel-Niedervolt-Feldeffekttransistoren
vorgesehen, die in Abhängigkeit
von einem programmierbaren Steuersignal zur Feineinstellung des
Spiegelstromes zuschaltbar sind.at
a preferred embodiment
are in the reference voltage source further Stomspiegel low-voltage field effect transistors
provided, depending on
from a programmable control signal to fine tune the
Mirror current are switchable.
Bei
einer bevorzugten Ausführungsform
wird der Kaskode-Schutz-Hochvolt-Feldeffekttransistor der
Referenzspannungsquelle durch einen Hochvolt-NMOS-Feldeffekttransistor
gebildet.at
a preferred embodiment
becomes the cascode protection high-voltage field effect transistor of
Reference voltage source through a high-voltage NMOS field effect transistor
educated.
Dabei
ist der Drain-Anschluss des Kaskode-Hochvolt-Feldeffekttransistors über einen
weiteren Widerstand mit einem Gate-Anschluss eines PMOS-Feldeffekttransistors
verbunden, an dessen Source-Anschluss die Referenzspannung VREF für
die Signalgeneratorschaltung abgegriffen ist.In this case, the drain terminal of the cascode high-voltage field-effect transistor is connected via a further resistor to a gate terminal of a PMOS field-effect transistor, at whose source terminal the reference voltage V REF for the Signal generator circuit is tapped.
Der
Source-Anschluss des PMOS-Feldeffekttransistors liegt dabei vorzugsweise über einen weiteren
Widerstand an der zweiten Versorgungsspannung VDDB an.The source terminal of the PMOS field-effect transistor is preferably applied to the second supply voltage V DDB via a further resistor.
Der
Drain-Anschluss des PMOS-Feldeffekttransistors liegt vorzugsweise
an dem ersten Signal-Bezugspotential VSSA an.The drain terminal of the PMOS field-effect transistor is preferably applied to the first signal reference potential V SSA .
Im
Weiteren werden bevorzugte Ausführungsformen
der erfindungsgemäßen Signalpegelumsetzungsschaltung
zur Signalpegelverschiebung eines Logiksignals unter Bezugnahme
auf die beigefügten
Figuren zur Erläuterung
erfindungswesentlicher Merkmale beschrieben.in the
Other preferred embodiments
the signal level conversion circuit according to the invention
for signal level shift of a logic signal with reference
on the attached
Figures for explanation
features essential to the invention described.
Es
zeigen:It
demonstrate:
1:
ein Blockschaltbild eines Pegelumsetzers nach dem Stand der Technik,
der zwei Logikschaltungen miteinander koppelt; 1 : A block diagram of a prior art level shifter coupling two logic circuits together;
2:
ein Schaltkreisdiagramm einer Signalpegelumsetzungsschaltung nach
dem Stand der Technik; 2 FIG. 1 is a circuit diagram of a signal level conversion circuit of the prior art; FIG.
3:
ein Diagramm zur Erläuterung
der der Erfindung zugrunde liegenden Problematik; 3 a diagram for explaining the problem underlying the invention;
4:
ein Schaltkreisdiagramm einer bevorzugten Ausführungsform der erfindungsgemäßen Signalpegelumsetzungsschal tung; 4 a circuit diagram of a preferred embodiment of the invention Signalpegelumsetzungsschal device;
5:
ein Diagramm zur Erläuterung
der Funktionsweise der erfindungsgemäßen Signalpegelumsetzungsschaltung; 5 a diagram for explaining the operation of the signal level conversion circuit according to the invention;
6:
ein Schaltkreisdiagramm einer besonders bevorzugten Ausführungsform
einer innerhalb der erfindungsgemäßen Signalpegelumsetzungsschaltung
eingesetzten Referenzspannungsquelle; 6 a circuit diagram of a particularly preferred embodiment of a reference voltage source used within the signal level conversion circuit according to the invention;
Wie
man aus 4 erkennen kann, weist die erfindungsgemäße Signalpegelumsetzungsschaltung 1,
einen Signal-Eingang 2 zum Anlegen eines Logiksignals und
zwei Auskoppelungsknoten 3-1, 3-2, zum Abgreifen
eines differentiellen logischen Ausgangs-Signals auf. Die Signalpegelumsetzungsschaltung 1 wird
an einem ersten Versorgungsspannungsanschluss 4 mit einer
positiven Versorgungsspannung VDD und an
einem negativen Versorgungsspannungsanschluss 5 mit einer
negativen Versorgungsspannung VSS mit Spannung
versorgt. An den Knoten 3 der Signalpegelumsetzungsschaltung 1 ist vorzugsweise
zusätzlich
eine Signalpegel-Regenerationsschaltung 6 angeschlossen.
An einem Anschluss 7 wird eine durch eine Referenzspannungsquelle
erzeugte Referenzspannung VREF eingestellt. Darüber hinaus
sind Anschlüsse 8, 9,
vorgesehen, um eine erste BIAS-Spannung VBIAS1 und
eine zweite BIAS-Spannung VBIAS2 einzustellen.
Die Signalpegel-Regenerationsschaltung 6 weist
einen Signalausgang 10 auf, an dem eine Logikschaltung
anschließbar
ist.How to get out 4 can recognize, has the signal level conversion circuit according to the invention 1 , a signal input 2 for applying a logic signal and two extraction nodes 3-1 . 3-2 , for picking up a differential output logical signal. The signal level conversion circuit 1 is at a first supply voltage connection 4 with a positive supply voltage V DD and at a negative supply voltage connection 5 supplied with a negative supply voltage V SS with voltage. At the node 3 the signal level conversion circuit 1 is preferably additionally a signal level regeneration circuit 6 connected. At a connection 7 a reference voltage V REF generated by a reference voltage source is set. In addition, connections are 8th . 9 provided to set a first BIAS voltage V BIAS1 and a second BIAS voltage V BIAS2 . The signal level regeneration circuit 6 has a signal output 10 on, on which a logic circuit can be connected.
Das
an dem Signal-Eingang 2 anliegende Logiksignal wird von
einer ersten Logik A erzeugt, die mit einer ersten Versorgungsspannung
VDDA versorgt wird. Das anliegende Logiksignal
weist ein erstes Signal-Bezugspotential VSSA und
einen bestimmten Signalhub H = VDDA – VSSA auf.That at the signal input 2 An applied logic signal is generated by a first logic A, which is supplied with a first supply voltage V DDA . The applied logic signal has a first signal reference potential V SSA and a specific signal swing H = V DDA -V SSA .
Die
erfindungsgemäße Signalpegelumsetzungsschaltung 1 enthält ein erstes
Niedervolt-Transistorpaar 11, das aus zwei gleich artig
aufgebauten Niedervolt-Feldeffekttransistoren 11a, 11b besteht.The signal level conversion circuit according to the invention 1 contains a first low-voltage transistor pair 11 , consisting of two identically designed low-voltage field-effect transistors 11a . 11b consists.
Bei
einer bevorzugten Ausführungsform
werden die beiden Niedervolt-Feldeffekttransistoren 11a, 11b durch
NMOS-Feldeffektransistoren
gebildet. Der Gate-Anschluss des ersten NMOS-Transistors 11a ist
direkt mit dem Signal-Eingang 2 der Signalpegelumsetzungsschaltung 1 verbunden.
Der Gate-Anschluss des anderen NMOS-Transistors 11b ist über einen
Inverter 12 an den Signal-Eingang 2 der Signalpegelumsetzungsschaltung 1 angeschlossen.
Die Source-Anschlüsse
der beiden NMOS-Feldeffekttransistoren 11a, 11b sind
mit dem Anschluss 5 für die
negative Versorgungsspannung VSS verbunden. Die
Transistoren 11a, 11b werden vorzugsweise durch
Standard-Logiktransistoren
gebildet.In a preferred embodiment, the two low-voltage field effect transistors 11a . 11b formed by NMOS field-effect transistors. The gate terminal of the first NMOS transistor 11a is directly to the signal input 2 the signal level conversion circuit 1 connected. The gate terminal of the other NMOS transistor 11b is via an inverter 12 to the signal input 2 the signal level conversion circuit 1 connected. The source terminals of the two NMOS field-effect transistors 11a . 11b are with the connection 5 connected to the negative supply voltage V SS . The transistors 11a . 11b are preferably formed by standard logic transistors.
Neben
dem ersten Niedervolt-Transistorpaar 11 weist die erfindungsgemäße Signalpegelumsetzungsschaltung 1 ein
zweites dazu komplementär aufgebautes
Niedervolt-Transistorpaar 13 auf. Das Niedervolt-Transistorpaars 13 enthält einen
ersten Niedervolt-Transistor 13a und
einen zweiten Niedervolt-Transistor 13b. Die Source-Anschlüsse der
beiden Niedervolt-Feldeffekttransistoren 13a, 13b liegen
an dem Versorgungsspannungsanschluss 4 für die positive
Versorgungspannung VDD an. Die Gate-Anschlüsse der
beiden Niedervolt-Feldeffekttransistoren 13a, 13b sind
jeweils kreuzweise an den Drain-Anschluss des anderen Niedervolt-Feldeffekttransistors
angeschlossen.In addition to the first low-voltage transistor pair 11 has the signal level conversion circuit according to the invention 1 a second complementary designed low-voltage transistor pair 13 on. The low-voltage transistor pair 13 contains a first low-voltage transistor 13a and a second low-voltage transistor 13b , The source connections of the two low-voltage field-effect transistors 13a . 13b are at the supply voltage connection 4 for the positive supply voltage V DD . The gate terminals of the two low-voltage field-effect transistors 13a . 13b are each connected crosswise to the drain terminal of the other low-voltage field effect transistor.
Zwischen
den beiden Niedervolt-Transistorpaaren 11, 13 ist
bei der erfindungsgemäßen Signalpegelumsetzungsschaltung 1 eine
Kaskode-Schutzschaltung 14 vorgesehen. Die Kaskode-Schutzschaltung 14 dient
zur Begrenzung des Spannungsabfalls an den Niedervolt-Feldeffekttransistoren
der beiden Niedervolt-Transistorpaare 11, 13.
Bei der in 4 dargestellten bevorzugten
Ausführungsform
wird die Kaskode-Schutzschaltung 14 durch ein erstes Hochvolt-Feldeffekttransistorpaar 15 und durch
ein drittes Hochvolt-Feldeffektransistorpaar 16 gebildet.
Das erste Hochvolt-Transistorpaar 15 besteht dabei aus zwei
Hochvolt-Feldeffekttransitoren 15a, 15b und das
zweite Hochvolt-Feldeffektransistorpaar 16 besteht aus
zwei Hochvolt-Feldeffektransistoren 16a, 16b.
Bei einer alternativen Ausführungsform
wird die Kaskade-Schutzschaltung 14 durch mehrere Niedervolt-
Feldeffekt-Transistorpaare gebildet wobei die maximale Versorgungsspannung
soweit eingeschränkt
wird, dass die jeweilige Gateoxiddurchbruchspannung nicht überschritten
wird.Between the two low-voltage transistor pairs 11 . 13 is in the signal level conversion circuit according to the invention 1 a cascode protection circuit 14 intended. The cascode protection circuit 14 serves to limit the voltage drop across the low-voltage field-effect transistors of the two low-voltage transistor pairs 11 . 13 , At the in 4 illustrated preferred embodiment is the Cascode circuit protection 14 by a first high-voltage field-effect transistor pair 15 and by a third high voltage field effect transistor pair 16 educated. The first high-voltage transistor pair 15 consists of two high-voltage field effect transistors 15a . 15b and the second high voltage field effect transistor pair 16 consists of two high-voltage field-effect transistors 16a . 16b , In an alternative embodiment, the cascade protection circuit 14 formed by a plurality of low-voltage field-effect transistor pairs wherein the maximum supply voltage is limited so far that the respective gate oxide breakdown voltage is not exceeded.
Bei
der in 4 dargestellten bevorzugten Ausführungsform
werden die beiden Hochvolt-Feldeffekttransistoren 15a, 15b durch
NMOS-Feldeffekttransistoren gebildet und die beiden Hochvolt-Feldeffekttransistoren 16a, 16b durch
PMOS-Feldeffekttransistoren.
Die beiden NMOS-Feldeffekttransistoren 15a, 15b weisen
Gate-Anschlüsse
auf, die mit dem Anschluss 8 über die erste BIAS-Spannung VBIAS1 verbunden sind. Die beiden PMOS-Transistoren 16a, 16b weisen
Gate-Anschlüsse
auf, die mit dem Anschluss 9 zum Einstellen der zweiten
BIAS-Spannung VBIAS2 verbunden sind.At the in 4 illustrated preferred embodiment, the two high-voltage field effect transistors 15a . 15b formed by NMOS field effect transistors and the two high-voltage field-effect transistors 16a . 16b by PMOS field effect transistors. The two NMOS field effect transistors 15a . 15b have gate connectors connected to the connector 8th are connected via the first BIAS voltage V BIAS1 . The two PMOS transistors 16a . 16b have gate connectors connected to the connector 9 for setting the second BIAS voltage V BIAS2 are connected.
Wie
man der 4 entnehmen kann, sind die Source-Anschlüsse der
beiden komplementär aufgebauten
Hochvolt-Feldeffekttransistoren 16a, 16b des
zweiten komplementären
Hochvolt-Feldeffekttransistorpaares 16 mit den Drain-Anschlüssen der
komplementären
Niedervolt-Transistoren 13a, 13b des zweiten komplementären Niedervolt-Transistorpaares 13 verbunden.
Ferner sind die Drain-Anschlüsse
der beiden Hochvolt-Feldeffekttransistoren 15a, 15b des
ersten Hochvolt-Feldeffektransistorpaares 15 mit
den Drain-Anschlüssen
der Niedervolt-Transistoren des ersten Niedervolt-Transistorpaares 11 verbunden.How to get the 4 can be seen, the source terminals of the two complementarily constructed high-voltage field effect transistors 16a . 16b of the second complementary high-voltage field effect transistor pair 16 with the drain terminals of the complementary low-voltage transistors 13a . 13b of the second complementary low-voltage transistor pair 13 connected. Furthermore, the drain terminals of the two high-voltage field-effect transistors 15a . 15b of the first high-voltage field effect transistor pair 15 with the drain terminals of the low-voltage transistors of the first low-voltage transistor pair 11 connected.
Der
Signalausgang 3 der erfindungsgemäßen Signalpegelumsetzungsschaltung 1 wird
an einem der beiden komplementär
aufgebauten Niedervolt-Transistoren 13a, 13b differentiell
abge griffen und der Signalpegel-Regenerierungsschaltung 6 zugeführt.The signal output 3 the signal level conversion circuit according to the invention 1 is connected to one of the two complementary low-voltage transistors 13a . 13b differentially abge attacked and the signal level regeneration circuit 6 fed.
Der
Signalhub des an dem Ausgang 3 der Signalpegelumsetzungsschaltung 1 abgegebenen
logischen Ausgangssignals entspricht dem Signalhub des an dem Signal-Eingang 2 anliegenden
Logiksignals. Dies wird erreicht durch die zusätzlich vorgesehenen Hochvolt-Transistoren
der Kaskode-Schutzschaltung 14, wobei die Gate-Anschlüsse der PMOS-Kaskode-Transistoren 16a, 16b mittels
der zweiten einstellbaren BIAS-Spannung VBIAS2 derart angesteuert
werden, dass der Signalhub des Ausgangs-Signals dem Signalhub des
Eingangs-Signals entspricht.The signal swing at the output 3 the signal level conversion circuit 1 output logical output signal corresponds to the signal swing at the signal input 2 applied logic signal. This is achieved by the additionally provided high-voltage transistors of the cascode protection circuit 14 , wherein the gate terminals of the PMOS cascode transistors 16a . 16b be controlled by means of the second adjustable BIAS voltage V BIAS2 such that the signal swing of the output signal corresponds to the signal swing of the input signal.
Bei
einer bevorzugten Ausführungsform
der erfindungsgemäßen Signalpegelumsetzungsschaltung 1 weist
das Eingangs-Signal einen Signalpegelhub H von: 0 ≤ = H ≤ 2,5 Vauf
und wird durch eine erste Logikschaltung Logik A erzeugt, die mit
einer positiven Versorgungsspannung von 2,5 V und einer negativen
Versorgungsspannung von 0 V versorgt wird.In a preferred embodiment of the signal level conversion circuit according to the invention 1 the input signal has a signal level swing H of: 0 ≤ = H ≤ 2.5V and is generated by a first logic circuit logic A, which is supplied with a positive supply voltage of 2.5 V and a negative supply voltage of 0 V.
Die
positive Versorgungsspannung VDDB der Ausgangslogik 8 beträgt beispielsweise
15 V. Der Signalpegelhub H des Ausgangs-Signals an dem Ausgang der Signalpegelumsetzungsschaltung
beträgt dabei
ebenfalls 2,5 V. Dies wird erreicht, indem man an dem positiven
Versorgungsspannungsanschluss 4 eine Spannung von 15 V
angelegt wird und an dem Referenzspannungsanschluss 7 der
Signal-Regenerationsschaltung 6 eine Referenzspannung von
VREF = 12,5 V angelegt wird.The positive supply voltage V DDB of the output logic 8th is, for example, 15V. The signal level swing H of the output signal at the output of the signal level conversion circuit is also 2.5V. This is accomplished by passing at the positive supply voltage terminal 4 a voltage of 15 V is applied and at the reference voltage terminal 7 the signal regeneration circuit 6 a reference voltage of V REF = 12.5 V is applied.
Die
negative Versorgungsspannung VSSA, VSSB der beiden Logikschaltungen A, B, die
durch die erfindungsgemäße Signalpegelumsetzungsschaltung 1 miteinander
gekoppelt werden, weisen vorzugsweise Massepotential (GND = 0 V)
auf. Ist dann die positive Versorgungspannung der ersten Logik A VDDA und die Ver sorgungsspannung der zweiten
Logik B VDDB, so beträgt die Referenzspannung VREF an dem Anschluss 7: VREF = VDDB – VDDA The negative supply voltage V SSA , V SSB of the two logic circuits A, B, by the signal level conversion circuit according to the invention 1 coupled together preferably have ground potential (GND = 0 V). Then, if the positive supply voltage of the first logic AV DDA and the Ver supply voltage of the second logic BV DDB , then the reference voltage V REF is at the terminal 7 : V REF = V DDB - V DDA
Bei
dem oben erwähnten
Beispiel beträgt
die Referenzspannung VREF: VREF = 15 V – 2,5 V = 12,5 V.In the above-mentioned example, the reference voltage V REF is : V REF = 15V - 2.5V = 12.5V ,
Die
optimale erste BIAS-Spannung VBIAS1 an dem
Anschluss 8 der Signalpegelumsetzungsschaltung beträgt: VBIAS1 = VDDA +
VGS .The optimal first BIAS voltage V BIAS1 at the terminal 8th the signal level conversion circuit is: V BIAS1 = V DDA + V GS ,
Das
heißt,
die BIAS-Spannung ergibt sich aus der Summe der Versorgungsspannung
der ersten Logik A und der Gate-Source-Spannung der NMOS-Transistoren 15a, 15b.That is, the BIAS voltage results from the sum of the supply voltage of the first logic A and the gate-source voltage of the NMOS transistors 15a . 15b ,
Bei
dem aufgeführten
Beispiel beträgt
somit die eingestellte BIAS-Spannung VBIAS1 VBIAS1 = 2,5 V + 0,7
V = 3,2 V.In the example given, the set BIAS voltage is thus V BIAS1 V BIAS1 = 2.5V + 0.7V = 3.2V ,
Die
an dem Anschluss 9 angelegte zweite BIAS-Spannung VBIAS2 ergibt sich wie folgt: VBIAS2 = VDDB – VDDA – VT , wobei VT die
Stellenwertspannung VT des PMOS-Transistors
darstellt.The at the connection 9 applied second BIAS voltage V BIAS2 is as follows: V BIAS2 = V DDB - V DDA - V T where V T represents the significance voltage V T of the PMOS transistor.
Bei
dem gegebenen Beispiel beträgt
die BIAS-Spannung VBIAS2: VBIAS2 = 15 V – 2,5 V – 0,7 V = 11,8 V.In the given example, the BIAS voltage V BIAS2 is : V BIAS2 = 15V - 2.5V - 0.7V = 11.8V ,
Die
in 4 dargestellte Kaskode-Schutzschaltung 14 weist
eine doppelte Funktionalität
auf. Einerseits schützt
sie die Niedervolt-Transistorpaare 11 vor Überspannungen
und andererseits werden die Kaskode-Transistoren derart -angesteuert,
dass der Signalhub des Ausgangs-Signal an dem Ausgang 10 dem
Signalhub des Eingangs-Signals am Eingang 2 entspricht.
Hierdurch wird gewährleistet,
dass die an dem Ausgang 10 angeschlossene Logik B kein
Signal mit zu hoher Signalamplitude erhält, die Niedervolt-Transistoren,
die in der Logik B enthalten sind, zerstören würde.In the 4 illustrated cascode protection circuit 14 has a dual functionality. On the one hand, it protects the low-voltage transistor pairs 11 against overvoltages and on the other hand, the cascode transistors are so-controlled that the signal swing of the output signal at the output 10 the signal swing of the input signal at the input 2 equivalent. This ensures that the at the output 10 Connected logic B receives no signal with too high signal amplitude, which would destroy low-voltage transistors contained in the logic B.
Das
an den Knoten 3-1, 3-2 abgegriffene Signal weist
unter Umständen
noch unsymmetrische Schaltsignalflanken auf, das heißt die Schaltzeiten für die steigenden
und fallenden Signalflanken sind noch nicht identisch. Die an dem
Ausgang vorgesehene Signal-Regenerationsschaltung 6 sorgt
für symmetrische
Schaltzeiten an dem Ausgang 10 des Pegelumsetzers. Die
Schaltung 6 führt
eine differentielle Signalregenerierung, des um das Bezugspotential
verschobenen Signals durch. Die Signal-Regenerierungsschaltung 6 enthält zwei
N-Kanal-Niedervolt-Feldeffekttransistoren,
deren Gate-Anschlüsse mit
den Ausgängen 3-1, 3-2 verbunden
sind und zwei kreuzgekoppelte P-Kanal-Transistoren, die mit der Versorgungsspannung
VDD von beispielsweise 15 V versorgt werden.
Die Source-Anschlüsse
der Niedervolt-Transistoren liegen auf dem Referenzspannungs-Potential VREF von beispielsweise 12,5 V. Die Auskoppelung
des Ausgangs-Signals an dem Ausgang 10 erfolgt mittels
zweier hochohmiger Gates, sodass die Schaltgeschwindigkeit nicht
beeinflusst wird. Durch die Wahl der Treiberfähigkeit der beiden kreuzgekoppelten
P-Kanal-Transistoren und die Dimensionierung der zugehörigen N-Kanal-Transistoren
der Regenerationsschaltung 6 werden symmetrische Schaltflanken
des Logiksignals an dem Ausgang 10 erzielt. Die Schaltflanken
sind symmetrisch und die Schaltverzögerung für die steigende und fallende
Flanke sind identisch. Die Regenerationsschaltung 6 enthält vorzugsweise
Standard-Logiktransistoren. Da der Auskoppelungpunkt nur durch eine
parasitäre
Gate-Kapazität
zusätzlich
belastet wird, sind sehr geringe Verzögerungszeiten erreichbar, sodass die
Regenerationsschaltung 6 extrem schnell arbeitet. Durch
die differentielle Signalregenerierung des um das Bezugspotential
verschobenen Signals mittels kreuzgekoppelter PMOS-Transistoren wird
zudem eine gute Lastentkoppelung gewährleistet. Da die verwendeten
Transistoren Standard-Logiktransistoren
sind, wird bei einer Integration nur eine sehr geringe Chipfläche benötigt.That at the node 3-1 . 3-2 tapped signal may still have unbalanced switching signal edges, that is, the switching times for the rising and falling signal edges are not identical. The provided at the output signal regeneration circuit 6 ensures symmetrical switching times at the output 10 the level converter. The circuit 6 performs a differential signal regeneration of the signal shifted by the reference potential. The signal regeneration circuit 6 contains two N-channel low-voltage field-effect transistors whose gate connections to the outputs 3-1 . 3-2 are connected and two cross-coupled P-channel transistors, which are supplied with the supply voltage V DD, for example 15V. The source terminals of the low-voltage transistors are at the reference voltage potential V REF, for example 12.5 V. The decoupling of the output signal at the output 10 is done by means of two high-impedance gates, so that the switching speed is not affected. By choosing the driving capability of the two cross-coupled P-channel transistors and dimensioning the associated N-channel transistors of the regeneration circuit 6 become symmetrical switching edges of the logic signal at the output 10 achieved. The switching edges are symmetrical and the switching delay for the rising and falling edges are identical. The regeneration circuit 6 preferably contains standard logic transistors. Since the Auskoppelungpunkt is additionally burdened only by a parasitic gate capacitance, very low delay times are achievable, so that the regeneration circuit 6 works extremely fast. The differential signal regeneration of the signal shifted by the reference potential by means of cross-coupled PMOS transistors also ensures good load decoupling. Since the transistors used are standard logic transistors, integration requires only a very small chip area.
5 zeigt
ein Signalzeitdiagramm zur Erläuterung
der Funktionsweise der erfindungsgemäßen Signalpegelumsetzungsschaltung 1,
wie sie in 4 dargestellt ist. 5 shows a signal timing diagram for explaining the operation of the signal level conversion circuit according to the invention 1 as they are in 4 is shown.
An
dem Signaleingang 2 der Umsetzungsschaltung 1 wird
ein Eingangs-Signal mit einem bestimmten Eingangs-Signalhub angelegt.
Dieser Signalpegelhub umfasst die Differenz zwischen der positiven
Versorgungsspannung VDDA der eingangsseitigen
Logik A und der negativen Versorgungsspannung VSSA dieser
Logik A. An dem Ausgang 10 der Signalpegelumsetzungsschaltung 10 wird
ein Ausgangs-Signal abgegeben, das den gleichen Signalpegelhub wie
das Eingangs-Signal aufweist. Das Eingangs-Signal weist einen Signalpegel
auf, der zwischen der Versorgungsspannung VDDB der
Ausgangslogik B und einem Potential, das der Differenz zwischen
der Versorgungsspannung VDDB der Ausgangslogik
B und der Versorgungsspannung VDDA der Eingangslogik
A entspricht, liegt. Bei der Signalpegelumsetzung wird die Schaltschwelle
des Logiksignals nicht verändert.
Aufgrund der Regenerierungsschaltung 6 sind die steigende
und fallende Signalflanke des generierten Ausgangs-Signals identisch.
Signalverzögerungen,
die durch die Signalpegelumsetzungsschaltung 1 gemäß der Erfindung
hervorgerufen werden, das heißt
die Zeit zwischen dem Signalwechsel an dem Signaleingang 2 und
dem Signalwechsel an dem Ausgang 10 der Schaltung 1 sind minimal.At the signal input 2 the conversion circuit 1 An input signal is applied with a certain input signal swing. This signal level swing comprises the difference between the positive supply voltage V DDA of the input-side logic A and the negative supply voltage V SSA of this logic A. At the output 10 the signal level conversion circuit 10 an output signal is output which has the same signal level swing as the input signal. The input signal has a signal level which lies between the supply voltage V DDB of the output logic B and a potential which corresponds to the difference between the supply voltage V DDB of the output logic B and the supply voltage V DDA of the input logic A. In signal level conversion, the switching threshold of the logic signal is not changed. Due to the regeneration circuit 6 the rising and falling signal edges of the generated output signal are identical. Signal delays caused by the signal level conversion circuit 1 be caused according to the invention, that is, the time between the signal change at the signal input 2 and the signal change at the output 10 the circuit 1 are minimal.
Die
erfindungsgemäße Signalpegelumsetzungsschaltung 1 benötigt eine
Referenzspannungsquelle zur Erzeugung einer Referenzspannung VREF und zum Erzeugen von BIAS-Spannungen.The signal level conversion circuit according to the invention 1 requires a reference voltage source to generate a reference voltage V REF and to generate BIAS voltages.
6 zeigt
eine bevorzugten Ausführungsform
einer Referenzspannungsquelle 17 zum Erzeugen dieser Referenzspannung
VREF. 6 shows a preferred embodiment of a reference voltage source 17 for generating this reference voltage V REF .
Die
Referenzspannungsquelle 17 erhält an einem Eingang 18 einen
Referenzstrom IREF von einer Referenzstromquelle,
beispielsweise einer Band-Gap-Schaltung. Der zugeführte Referenzstrom IREF wird einer Stromspiegelschaltung 19 zugeführt, die
einen ersten Stromspiegeltransistor 19a und einen zweiten
Stromspiegeltransistor 19b enthält. Bei der in 6 dargestellten
Ausführungsform
bestehen beide Stromspiegeltransistoren 19a, 19b aus NMOS-Feldeffekttransistoren.
Diese Feldeffekttransistoren 19a, 19b werden durch
Standard-Logiktransistoren
gebildet. Die Stromspiegelschaltung 19 spiegelt den anliegenden
Referenzstrom IREF zu einem Spiegelstrom
IREF' der über einen
durchgeschalteten Hochvolt-NMOS-Feldeffekttransistor 20 und über einen
ersten Widerstand 21 fließt. Der Widerstand 21 ist
an ein positives Versorgungsspannungs-Potential VDD von
beispielsweise 15 V angeschlossen. Der Hochvolt-Transistor 20 ist
kaskodenförmig
zu dem Niedervolt-Transistor 19b verschaltet und dient
zum Schutz des Niedervolt-Transistors 19b vor Überspannungen.
Darüber
hinaus dient der Schutz-Hochvolt-Feldeffekttransistor 20 zur
Entkoppelung zwischen der erzeugten Referenzspannung an dem Knoten 22 und
der Stromspiegelschaltung 19.The reference voltage source 17 gets at an entrance 18 a reference current I REF from a reference current source, for example a band-gap circuit. The supplied reference current I REF is a current mirror circuit 19 fed to a first current mirror transistor 19a and a second current mirror transistor 19b contains. at the in 6 illustrated embodiment, both current mirror transistors 19a . 19b from NMOS field effect transistors. These field effect transistors 19a . 19b are formed by standard logic transistors. The current mirror circuit 19 mirrors the applied reference current I REF to a mirror current I REF 'via a high-voltage NMOS field effect transistor connected through 20 and over a first resistance 21 flows. The resistance 21 is connected to a positive supply voltage potential V DD of, for example, 15V. The high-voltage transistor 20 is cascode-shaped to the low-voltage transistor 19b interconnected and serves to protect the low-voltage transistor 19b against surges. In addition, the protective high-voltage field effect transistor is used 20 for decoupling between the generated reference voltage at the node 22 and the current mirror circuit 19 ,
Bei
einer bevorzugten Ausführungsform
wird die an dem Knoten 22 erzeugte Referenzspannung als
BIAS-Vorspannung VBIAS2 an den Anschluss 9 der Kaskode-Schutzschaltung 14 angelegt.
Der Widerstand 21 wird dabei derart dimensioniert, dass
die BIAS-Vorspannung
VBIAS2 vorzugsweise 11,8 V beträgt. Parallel
zu dem Widerstand 21 ist vorzugsweise ein Kondensator 23 verschaltet,
um eine niederohmige AC-Ausgangsimpedanz zu gewährleisten.In a preferred embodiment, the one at the node 22 generated reference voltage as BIAS bias V BIAS2 to the terminal 9 the cascode protection circuit 14 created. The resistance 21 is dimensioned such that the BIAS bias voltage V BIAS2 is preferably 11.8 volts . Parallel to the resistance 21 is preferably a capacitor 23 connected in order to ensure a low-impedance AC output impedance.
Der
Gate-Anschluss des Hochvolt-Feldeffekttransistors 20 ist über eine
Leitung 24 mit einem Ausgang 25 eines Operationsverstärkers 26 verbunden,
dessen nicht invertierender Eingang 27a mit den Gate-Anschlüssen der
NMOS-Feldeffekttransistoren 19a, 19b verbunden
ist und dessen invertierender Signaleingang 27b über eine
Leitung 28 an dem Source-Anschluss des NMOS-Hochvolt-Transistors 20 anliegt. Über eine
Steuerleitung 29 ist der Operationsverstärker 26 aktivierbar
bzw. deaktivierbar. Der Operationsverstärker 26 ist vorzugsweise
ebenfalls aus Standard-Logiktransistoren aufgebaut. Der Operationsverstärker 26 regelt
die Drain-Spannungen des Stromspiegels 19 auf Null aus
und eliminiert so Abweichungen, die ansonsten durch unterschiedliche
Drain-Source-Spannungen an den beiden NMOS-Transistoren 19a, 19b entstehen
würden. Darüber hinaus
wird durch den Regelvorgang gewährleistet,
dass die Referenzspannung selbst bei Spannungsschwankungen an dem
Versorgungsspannungs-Anschluss 30 nahezu konstant bleibt.
Zur Aktivierung der Referenzspannungsquelle 17 wird der
Operationsverstärker 26 mittels
eines Steuersignals (RTL) an der Leitung 29 abgeschaltet
und die Referenzspannungsquelle liefert dann eine Ausgangsspannung
von 0 V. Sobald der Operationsverstärker 26 aktiviert
wird, schaltet der NMOS-Feldeffekttransistor 20 durch und
an dem Ausgangsknoten 22 wird eine Ausgangsspannung VBIAS2 abgegeben. Der Knoten 22 ist über eine
Leitung 30 und einen Widerstand 31 mit dem Gate-Anschluss
eines PMOS-Feldeffekttransistors 32 verbunden.
Dieser PMOS-Feldeffekttransistor 32 ist
ein Niedervolt-Transistor, der als Source-Folger verschaltet ist,
das heißt ein
Source-Anschluss 32 des PMOS-Feldeffekttransistors 32 folgt
eine Spannung an dem Gate-Anschluss und liefert vorzugsweise die
Referenzspannung VREF für die Signal-Regenerierungsschaltung 6, wie
sie in 4 dargestellt ist. Der Drain-Anschluss des PMOS-Feldeffekttransistors 32 ist über eine
Leitung 34 mit einer negativen Versorgungsspannung VSS von beispielsweise 0 V verbunden, die
an einen Versorgungsspannungsanschluss 35 der Referenzspannungsquelle 17 anliegt.
Zwischen dem Versorgungsspannungsanschluss 30 und dem Ausgangsknoten 33 bzw.
dem Source-Anschluss des PMOS-Feldeffekttransistors 32 ist
ein weiterer Widerstand 36 vorgesehen, der bei minimaler
Verlustleistung derart dimensioniert ist, dass die erzeugte Referenzspan nung
VREF vorzugsweise 12,5 V beträgt, das heißt der Differenz
zwischen der positiven Versorgungsspannung der Ausgangslogik B in
Höhe von
15 V und der positiven Versorgungsspannung der Ausgangslogik A in
Höhe von
2,5 V entspricht. Zwischen dem Gate des PMOS-Feldeffekttransistors 32 und dem
Widerstand 36 ist ein Kondensator 37 verschaltet,
der zusammen mit dem Wiederstand 31 ein analoges Tiefpaßfilter
zur Entkoppelung bildet.The gate terminal of the high-voltage field-effect transistor 20 is over a line 24 with an exit 25 an operational amplifier 26 connected, whose non-inverting input 27a with the gate terminals of the NMOS field effect transistors 19a . 19b is connected and its inverting signal input 27b over a line 28 at the source terminal of the NMOS high-voltage transistor 20 is applied. Via a control line 29 is the operational amplifier 26 can be activated or deactivated. The operational amplifier 26 is preferably also constructed of standard logic transistors. The operational amplifier 26 regulates the drain voltages of the current mirror 19 to zero and thus eliminates deviations that are otherwise due to different drain-source voltages at the two NMOS transistors 19a . 19b would arise. In addition, the control process ensures that the reference voltage is stable even at voltage fluctuations at the supply voltage connection 30 remains almost constant. To activate the reference voltage source 17 becomes the operational amplifier 26 by means of a control signal (RTL) on the line 29 turned off and the reference voltage source then provides an output voltage of 0 V. Once the operational amplifier 26 is activated, the NMOS field effect transistor switches 20 through and at the exit node 22 an output voltage V BIAS2 is output. The knot 22 is over a line 30 and a resistance 31 with the gate terminal of a PMOS field effect transistor 32 connected. This PMOS field effect transistor 32 is a low-voltage transistor, which is connected as a source follower, that is, a source terminal 32 of the PMOS field effect transistor 32 follows a voltage at the gate terminal and preferably provides the reference voltage V REF for the signal regeneration circuit 6 as they are in 4 is shown. The drain terminal of the PMOS field effect transistor 32 is over a line 34 with a negative supply voltage V SS of, for example, 0 V connected to a supply voltage terminal 35 the reference voltage source 17 is applied. Between the supply voltage connection 30 and the parent node 33 or the source terminal of the PMOS field effect transistor 32 is another resistance 36 provided, which is dimensioned with minimum power loss such that the generated reference voltage voltage V REF is preferably 12.5 V, that is, the difference between the positive supply voltage of the output logic B in the amount of 15 V and the positive supply voltage of the output logic A in the amount of 2.5V corresponds. Between the gate of the PMOS field effect transistor 32 and the resistance 36 is a capacitor 37 interconnected, which together with the resistance 31 an analog low-pass filter for decoupling forms.
Bei
der in 6 dargestellten bevorzugten Ausführungsform
sind parallel zu den beiden Spiegeltransistoren 19a, 19b der
Stromspiegelschaltung 19 zusätzliche NMOS-Spiegeltransistoren 38a, 38b vorgesehen,
die mittels Schalttransistoren 39a, 39b zur Feineinstellung
des Spiegelstromes IREF' zuschaltbar sind. Die Gate-Anschlüsse der
Schalttransistoren 39a, 39b werden mittels eines
externen programmierbaren Steuersignals, welches an einen Steuereingang 40 anlegt,
angesteuert. Mittels des Steuersignals ist die Stromspiegelschaltung
fein justierbar bzw. programmierbar. In der Referenzspannungsquelle 17 wird
eine Referenzspannung VREF erzeugt, die
bezogen auf die variable Versorgungsspannung VDD konstant
ist. Die Referenzspannungsquelle 17 bietet den Vorteil,
dass sie lediglich ein Hochvolt-Bauelement,
nämlich
den Hochvolt-Feldeffekttransistor 20 zur Erzeugung einer
Referenzspannung benötigt.
Dieses Hochvolt-Bauelement 20 wird auch
dazu eingesetzt, die Referenzspannungsquelle 17 zu deaktivieren.
Durch die Hochvolt-Kaskode erfolgt eine zusätzliche Signalverstärkung, sodass
auftretende Stromspiegelfehler minimiert werden. Es werden keine
Abschalt-Transistoren
benötigt,
die von der Referenzspannung abhängig
sind. Die Abschaltung erfolgt mittels des Operationsverstärkers 26 durch
das an dem Anschluss 29 anliegenden Enable-Signal. Durch Ändern des
Stromspiegelverhältnisses
ist es möglich,
die Referenzspannung für
unterschiedliche Anwendungen einzustellen. Da in der Stromspiegelschaltung 19 Niedervolt-Standard-Logiktransistoren
einsetzbar sind, kann ein gutes Matching erzielt werden. Mittels
der erfindungsgemäßen Referenzspannungsquelle 17 wird
gewährleistet, dass
die Differenz zwischen der hohen Versorgungspannung VDDH von
15 V und der Re ferenzspannung VREF = 12,5
V im abgeschalteten Zustand der Referenzspannungsquelle 17 während der
Wiederinbetriebnahme stets kleiner ist als die Durchbruchspannung
der Standard-Logiktransistoren.
Die erfindungsgemäße Referenzspannungsquelle 17 ist
gegen Schwankungen der Versorgungsspannung weitgehend unempfindlich,
das heißt
selbst wenn die Versorgungsspannung schwankt, bleibt die erzeugte
Referenzspannung VREF bezogen auf die Versorgungsspannung
stets konstant. Der schaltungstechnische Aufwand der erfindungsgemäßen Referenzspannungsquelle 17 ist
minimal, sodass bei einer Integration auf einen Chip nur eine sehr
geringe Chipfläche benötigt wird.
Dies hat zur Folge, dass die Verlustleistung der erfindungsgemäßen Referenzspannungsquelle 17 sehr
gering ist.At the in 6 illustrated preferred embodiment are parallel to the two mirror transistors 19a . 19b the current mirror circuit 19 additional NMOS mirror transistors 38a . 38b provided by means of switching transistors 39a . 39b for fine adjustment of the mirror current I REF 'can be switched. The gate terminals of the switching transistors 39a . 39b be by means of an external programmable control signal, which to a control input 40 applies, controlled. By means of the control signal, the current mirror circuit is finely adjustable or programmable. In the reference voltage source 17 a reference voltage V REF is generated, which is constant relative to the variable supply voltage V DD . The reference voltage source 17 offers the advantage that it is only a high-voltage component, namely the high-voltage field effect transistor 20 needed to generate a reference voltage. This high-voltage component 20 is also used to the reference voltage source 17 to disable. The high-voltage cascode additional signal amplification, so that occurring current mirror errors are minimized. There are no shutdown transistors needed, which are dependent on the reference voltage. The shutdown takes place by means of the operational amplifier 26 through that at the port 29 applied enable signal. By changing the current mirror ratio, it is possible to set the reference voltage for different applications. Because in the current mirror circuit 19 Low-voltage standard logic transistors can be used, a good mat be achieved. By means of the reference voltage source according to the invention 17 it is ensured that the difference between the high supply voltage V DDH of 15 V and the Re reference voltage V REF = 12.5 V in the off state of the reference voltage source 17 during re-commissioning is always less than the breakdown voltage of the standard logic transistors. The reference voltage source according to the invention 17 is largely insensitive to fluctuations in the supply voltage, that is, even if the supply voltage fluctuates, the generated reference voltage V REF remains constant relative to the supply voltage. The circuit complexity of the reference voltage source according to the invention 17 is minimal, so that when integrated on a chip only a very small chip area is needed. This has the consequence that the power loss of the reference voltage source according to the invention 17 is very low.
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11
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SignalpegelumsetzungsschaltungSignal level conversion circuit
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22
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Signaleingangsignal input
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33
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Angriffknotenattack node
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44
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VersorgungsspannungsanschlussSupply voltage connection
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55
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VersorgungsspannungsanschlussSupply voltage connection
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66
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Regenerierungsschaltungregeneration circuit
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77
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ReferenzspannungsanschlussReference voltage terminal
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88th
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erster
BIAS-Spannungsanschlussfirst
BIAS voltage connection
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99
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zweiter
BIAS-Spannungsanschlusssecond
BIAS voltage connection
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1010
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Signalausgangsignal output
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1111
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Niedervolt-TranistorpaarLow-voltage Tranistorpaar
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1212
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Inverterinverter
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1313
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Niedervolt-TransistorpaarLow-voltage transistor pair
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1414
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Kaskode-SchutzschaltungCascode circuit protection
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1515
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Hochvolt-TransistorpaarHigh-voltage transistor pair
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1616
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Hochvolt-TransistorpaarHigh-voltage transistor pair
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1717
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ReferenzspannungsquelleReference voltage source
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1818
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Stromeingangcurrent input
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1919
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Stromspiegelcurrent mirror
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2020
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Hochvolt-Kaskode-TransistorHigh voltage cascode transistor
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2121
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Widerstandresistance
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2222
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BIAS-SpannungsausgangBIAS voltage output
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2323
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Kondensatorcapacitor
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2424
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Leitungmanagement
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2525
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Operationsverstärker AusgangOp Amp output
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2626
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Operationsverstärkeroperational amplifiers
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2727
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Operationsverstärker EingangOperational amplifier input
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2828
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Leitungmanagement
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2929
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Steuereingangcontrol input
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3030
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VersorgungsspannungsanschlussSupply voltage connection
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3131
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Widerstandresistance
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3232
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PMOS-FeldeffekttransistorPMOS field effect transistor
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3333
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ReferenzspannungsausgangReference voltage output
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3434
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Leitungmanagement
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3535
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VersorgungsspannungsanschlussSupply voltage connection
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3636
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Widerstandresistance
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3737
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Kondensatorcapacitor
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3838
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Spiegeltransistorenmirror transistors
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3939
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Schalttransistorenswitching transistors
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4040
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Steuereingangcontrol input