DE102005046280A1 - Halbleiterbauteil mit einem Halbleiterchip sowie Verfahren zur Herstellung desselben - Google Patents
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Abstract
Halbleiterbauteil (1) mit einem Halbleiterchip (2), der eine aktive Oberfläche (4) mit Flipchip-Kontakten (6) und eine passive Oberfläche aufweist. Die Flipchip-Kontakte (6) sind von einer elektrisch isolierenden Schicht (12) als Unterfüllmaterial umgeben, wobei die Schicht ein UV B-stagefähiges Material (13) aufweist. Das UV B-stagefähige Material wird auf der aktiven Oberfläche (5) des Halbleiterwafers (14) aufgebracht.
Description
- Die Erfindung betrifft ein Halbleiterbauteil mit einem Halbleiterchip.
- Um die Zuverlässigkeit zwischen einem Halbleiterbauteil mit Flipchip-Kontakten und einem Schaltungsträger bzw. Umverdrahtungssubstrat insbesondere bei Zyklentests zu erhöhen, wird nach der Oberflächenmontage der Zwischenraum zwischen der aktiven Oberfläche des Halbleiterbauteils und dem Schaltungsträger durch ein Unterfüllmaterial gefüllt. Dafür wird ein langsamer Dispensprozess eingesetzt.
- Für diesen Dispensprozess ist neben dem Halbleiterbauteil eine entsprechend große Fläche auf dem Schaltungsträger zu reservieren, damit entsprechende Werkzeuge das Unterfüllmaterial in den Zwischenraum zwischen Halbleiterbauteil und dem Schaltungsträger einbringen können. Dieser Flächenbedarf sowie der langsame Dispensprozess wirken sich nachteilig auf den Fertigungsdurchsatz aus. Ferner ist dieses Auffüllen auf Unterfüllmaterialien beschränkt, die in der Lage sind, mit Hilfe der Kapillarwirkung den Zwischenraum zwischen der Unterseite des Halbleiterbauteils und dem Schaltungsträger aufzufüllen.
- Es ist beispielsweise aus der US 2005/0012208 bekannt, eine Schicht, die als Unterfüllmaterial dienen kann, auf einen Halbleiterwafer mittels einem Spin- oder Druckprozess aufzubringen. Danach können die einzelnen Halbleiterchips mit einer Unterfüllschicht von dem Wafer getrennt werden.
- Dieses Verfahren hat jedoch den Nachteil, dass die Flipchip-Kontakte mit dem Unterfüllmaterial verschmutzt oder sogar abgedeckt werden. Die Schicht muss in einem weiteren Verfahrensschritt von den Spitzen der Flipchip-Kontakte entfernt werden, damit eine gute elektrische Verbindung zwischen den Flipchip-Kontakten und dem Umverdrahtungssubstrat erzeugt werden kann.
- Weiterhin wird die Schicht normalerweise von den Flipchip-Kontakten mechanisch entfernt. Dies kann zu Beschädigung der Flipchip-Kontakte führen.
- Aufgabe der Erfindung ist es, ein Halbleiterbauteil anzugeben, bei dem das Unterfüllmaterial auf dem Wafer aufgebracht werden kann, und die Flipchip-Kontakte gereinigt werden können, ohne dass die Flipchip-Kontakte beschädigt werden.
- Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß wird ein Halbleiterbauteil mit einem Halbleiterchip geschaffen, der eine aktive Oberfläche mit Flipchip-Kontakte und eine passive Oberfläche aufweist. Die Flipchip-Kontakte sind von einer elektrisch isolierenden Schicht als Unterfüllmaterial umgeben. Die elektrisch isolierende Schicht weist ein UV B-stagefähiges Material auf.
- UV B-stagefähige Materialien enthalten beispielsweise Acrylate, Azogruppen, Peroxidverbindungen oder leicht abspaltbare Halogenide wie Brom-Kohlenstoff-Verbindungen. Werden sie mit UV-Strahlung belichtet, bilden sie Radikale oder Ionen, die eine Härtungsreaktion herbeiführen.
- Das erfindungsgemäße Bauteil hat den Vorteil, dass das W-B-stagefähige Material das Aufbringen einer Schicht als Unterfüllmaterial auf der Wafer-Ebene ermöglicht, da das UV B-stagefähige Material in zwei Schritten ausgehärtet werden kann. Nach seinem Aufbringen auf der aktiven Oberfläche des Halbleiterchips kann das UV B-stagefähige Material in einen teilausgehärteten Zwischenzustand, das so genannte B-stage, gebracht werden. Dies kann unter UV-Bestrahlung der Schicht durchgeführt werden. Vorteilhaft wird die Schicht auf dem Halbleiterwafer aufgebracht und danach werden die beschichtete Halbleiterchips von dem Wafer getrennt.
- Der getrennte Halbleiterchip weist somit Flipchip-Kontakte und Unterfüllmaterial auf, wobei nach dem Trennen das Unterfüllmaterial zumindest ein Teil der freiliegenden Oberfläche des Halbleiterchips bildet. Folglich kann nach der Montage des Halbleiterchips auf einem Substrat auf einen zusätzlichen Prozessschritt verzichtet werden, um den Zwischenraum zwischen der aktiven Oberfläche des Halbleiterchips und dem Substrat zu füllen. Dieser Schritt ist langsam und unzuverlässig, da der Zwischenraum mit dem flüssigen Unterfüllmaterial mittels Kapillarwirkung erfüllt wird.
- Nach dem Aufbringen des erfindungsgemäßen Bauteils auf dem Umverdrahtungssubstrat kann in einem Verfahrensschritt die elektrische Verbindung und das Aushärten des voraufgebrachten Unterfüllmaterials durchgeführt werden. Das erfindungsgemäße Halbleiterbauteil kann schneller auf dem Substrat montiert werden.
- Außerdem wird durch das voraufgebrachte Unterfüllmaterial das Risiko von Blasenbildung innerhalb des Unterfüllmaterials vermieden. Blasenbildung kann zum Ausfall des Bauteils führen, da das Bauteil nur schlecht vor Feuchtigkeit geschützt wird. Durch die voraufgebrachte Schicht aus UV B-stagefähigem Material wird ein schnellerer und zuverlässigerer Prozessablauf ermöglicht.
- Der erfindungsgemäße Halbleiterchip mit voraufgebrachten UV B-stagefahigem Material als Unterfüllmaterial hat den weiteren Vorteil, dass bei seiner Montage auf einem Substrat Platz gespart wird. Das Unterfüllmaterial wird nicht mittels Dispensen aufgebracht, so dass keinen Platz für das Dispenswerkzeug benötig wird. Ferner wird keine Kehlnaht aus Unterfüllmaterial um den Randseiten des Halbleiterchips erzeugt. Dies ermöglicht auch ein kleineres Substrat bzw. eine dichte Packung von benachbarten Halbleiterchips in einem Nutzen.
- In einer Ausführungsform weist die Schicht eine Dicke d auf, die größer als die Höhe h der Flipchip-Kontaktspitzen ist. Normalerweise wird vermieden, die Spitzen der Flipchip-Kontakte mit dem Unterfüllmaterial abzudecken, da das Material entfernt werden muss. Durch die Verwendung von UV B-stagefähigem Material wird das Entfernen vereinfacht, da das Material in das B-Stage bzw. in den teilgehärteten Zwischenzustand gebracht werden kann.
- Alternativ kann die elektrisch isolierende Schicht eine Dicke d aufweisen, wobei die Flipchip-Kontaktspitzen mit einer Höhe a aus der Schicht herausragen, wobei a ≤ d ist. Diese Ausführungsform hat den Vorteil, dass die Kontaktspitzen frei von dem Unterfüllmaterial sind und mit dem Substrat einfacher elektrisch verbunden werden können.
- Die elektrisch isolierende Schicht kann Öffnungen aufweisen, in denen jeweils ein Flipchip-Kontakt angeordnet ist. Zumindest sind die Spitzen der Kontakte frei von dem UV B-stagefähigen Material. Der Fußbereich jedes Kontakts wird von der Schicht umgeben. Diese Ausführungsform hat den Vorteil, dass eine zuverlässige elektrische Verbindung mit den Flichip-Kontkaten ermöglicht und gleichzeitig eine ausreichende Schicht als Unterfüllmaterial vorgesehen wird. Dies führt zu einer zuverlässigeren Oberflächenmontage des Halbleiterchips.
- In einer Ausführungsform ist zumindest die Oberfläche des UV B-stagefähigen Materials in einem partiell ausgehärteten Zwischenzustand. Unter UV-Strahlung wird das UV B-stagefähige Material in das B-stage gebracht. Dieser Zustand sieht eine stabile Oberfläche der Schicht vor, so dass der Halbleiterchip bzw. Halbleiterwafer zuverlässig weiter verarbeitet oder gelagert werden kann.
- Alternativ kann das UV B-stagefähige Material im Wesentlichen voll ausgehärtet sein. Das Material kann durch eine Hitzebehandlung voll ausgehärtet werden.
- In einer Ausführungsform weist das UV B-stagefähige Material Epoxid-basiertes Material oder Acryl-basiertes Material auf. Das UV B-stagefähige Material kann einen Anteil bis zu etwa 10% an organischen Lösungsmitteln aufweisen. Nach dem Auftragen des Materials auf der aktiven Oberfläche kann das Lösungsmittel aufgedampft werden. Dies hat den Vorteil, dass die Dicke der aufgebrachten Schicht verringert wird und die Spitze der Flipchip-Kontakte nur von einer sehr dünnen Schicht bedeckt wird. Wegen der Flipchip-Kontakte werden Erhebungen in der Oberfläche der Schicht geformt. Diese Ausfüh rungsform hat den Vorteil, dass die Reinigung der Kontaktspitze vereinfacht wird, da weniger Material von den Kontaktspitzen entfernt werden muss.
- Die Verwendung eines UV B-stagefähigen Materials als Unterfüllmaterial hat den weiteren Vorteil, dass das UV B-stagefähige Material einen Füllstoffanteil von 30 Vol% bis 95 Vol% vorzugsweise 70 Vol% bis 85 Vol% Rest Kunststoff aufweisen kann, da das Material nicht durch Kapillarwirkung die Flipchip-Kontakte umgibt.
- Ein derart hoher Füllstoffanteil sieht ein besseres thermisches Anpassen der Unterfüllmaterialschicht an dden Ausdehnungskoeffizienten des Umverdrahtungssubstrats vor. Dies kann mit den erfindungsgemäßen Halbleiterbauteilen deshalb realisiert werden, weil das Auffüllen der Zwischenräume zwischen den Außenkontakten nicht im bereits oberflächenmontierten Zustand erfolgen muss, sondern weil das Unterfüllmaterial direkt auf die aktive Oberfläche des Halbleiterbauteils angebracht werden kann. Somit muss auf eine Kapillarwirkung keine Rücksicht genommen werden und der Füllstoffanteil kann somit beliebig erhöht werden, zumal eine niedrige Viskosität des geschmolzenen Unterfüllmaterials, wie sie bei geringem Füllstoffanteil auftritt, für diese Ausgleichsschicht nicht erforderlich ist.
- Weiterhin ist es vorgesehen, dass das Unterfüllmaterial Keramikpartikel als Füllstoff aufweist, um den thermischen Ausgleich zu gewährleisten.
- Das UV B-stagefähige Material kann vorteilhaft in einem nicht ausgehärteten Zwischenzustand wasserlöslich sein. Dies vereinfacht das Entfernen der Schicht, da aufwendige Arbeitsbe dingungen sowie die umweltfreundliche Beseitigung organischer Lösungsmittel vermieden werden können.
- Das erfindungsgemäße Halbleiterbauteil kann ferner ein Umverdrahtungssubstrat mit Innenkontaktflächen auf seiner Oberseite und Außenkontaktflächen auf seiner Unterseite aufweisen. Das Halbleiterbauteil wird mit seiner aktiven Oberfläche zu der Oberseite des Umverdrahtungssubstrats untergebracht. Die Anordnung der Innenkontaktflächen des Umverdrahtungssubstrats entspricht der Anordnung der Chipkontaktfläche auf der aktiven Oberfläche des Halbleiterbauteils. Das Halbleiterbauteil wird somit untergebracht, dass ein Flipchip-Kontakt jeweils zwischen einer Chipkontaktfläche und einer Innenkontaktfläche angeordnet ist. Als Flipchip-Kontakte können Lotkugeln vorgesehen werden.
- In einem Ausführungsbeispiel sind die Flipchip-Kontakte mit den Innenkontaktflächen elektrisch verbunden und die Schicht als Unterfüllmaterial umgibt die Flipchip-Kontakte. Die Fläche der Schicht als Unterfüllmaterial entspricht im Wesentlichen der Fläche des Halbleiterchips. Die elektrische Verbindung zwischen dem Halbleiterchip und dem Umverdrahtungssubstrat und das Aushärten der Schicht können gleichzeitig bei Hitzebehandlung, dem so genannten Solder-Reflow-Prozess, vorteilhaft hergestellt werden.
- Das erfindungsgemäße Bauteil mit einer Schicht aus UV B-stagefähigem Material als Unterfüllmaterial sieht ein oberflächenmontierbares Bauteil vor, das sehr einfach und in einem Prozessschritt auf einem Umverdrahtungssubstrat montiert werden kann. Ein zusätzlicher Schritt zur Erzeugung einer Unterfüllschicht wird somit vermieden.
- Das Halbleiterbauteil nach einem der vorhergehenden Ausführungsformen kann vorteilhaft die Form eines Halbleiterwafers aufweisen. Der Halbleiterwafer weist mehrere Halbleiterbauteilpositionen für Halbleiterbauteile auf, die in Zeilen und Spalten angeordnet sind. Die Bauteilpositionen weisen Kontaktflächen in Flipchip-Technik auf der aktiven Oberseite auf, wobei die Kontaktflächen jeweils ein Flipchip-Kontakt aufweisen. Diese Form ermöglicht das Aufbringen der elektrisch isolierenden Schicht auf mehreren Halbleiterbauteilen in einem Prozessschritt. Dies vereinfacht das Herstellungsverfahren und reduziert die Herstellungskosten.
- Ein Verfahren zur Herstellung eines Halbleiterbauteils weist die folgenden Verfahrensschritte auf. Zunächst wird ein Halbleiterwafer bereitgestellt. Der Halbleiterwafer weist in Zeilen und Spalten angeordnete Halbleiterbauteilpositionen für Halbleiterbauteile in Flipchip-Technik mit Kontaktflächen auf der aktiven Oberseite auf. Flipchip-Kontakte sind auf den Kontaktflächen angeordnet.
- Eine elektrisch isolierende Schicht als Unterfüllmaterial wird auf die aktive Oberfläche des Halbleiterwafers unter Abdeckung der Flipchip-Kontakte aufgebracht. Erfindungsgemäß weist die Schicht ein UV B-stagefähiges Material auf. Danach wird eine strukturierte Maske auf die aktive Oberfläche des Halbleiterwafers aufgebracht. Die Schicht wird durch die Maske mittels UV-Strahlung belichtet, so dass die Flipchip-Kontakte nicht belichtet werden und zumindest die Oberfläche der belichteten Bereiche in einen ausgehärteten Zwischenzustand gebracht wird. Die unbelichteten Bereiche der Schicht werden unter Freilassen zumindest der Spitze der Flipchip-Kontakte entfernt. Anschließend wird der Halbleiterwafer in einzelne Halbleiterbauteile getrennt.
- Erfindungsgemäß wird die Schicht als Unterfüllmaterial mittels UV-Bestrahlung belichtet. Da die Schicht UV B-stagefähiges Material aufweist, werden die belichtete Bereiche in das B-stage oder in den Zwischenzustand gebracht. In diesem Zustand ist die Schicht relativ fest. Im Gegensatz dazu können die unbelichteten Bereiche, die nicht in einem Zwischenzustand sind, einfach entfernt werden. Mit diesem Verfahren können die Spitzen der Flipchip-Kontakte einfach und räumlich genau von der überschüssigen Schicht gereinigt werden.
- Das erfindungsgemäße Verfahren hat den Vorteil, dass eine mechanische Reinigung der Flipchip-Kontaktspitze vermieden wird. Das Risiko mechanischer Beschädigung der Kontakte wird somit auch vermieden und die Zuverlässigkeit des Herstellungsverfahrens erhöht.
- Eine strukturierte Maske wird verwendet, damit die Bereiche der Schicht, die auf den Flipchip-Kontaktspitzen liegen, von der UV-Strahlung nicht belichtet werden. Vorteilhaft kann die Maske verwendet werden, die zur Erzeugung der Chipkontaktflächen verwendet wird. Die Verwendung dieser Maske vereinfacht das Anpassen der Öffnungen in der Schicht mit den unterliegenden Flipchip-Kontakten. Das erfindungsgemäße Verfahren hat den Vorteil, dass zuverlässige Phototechniken verwendet werden können, um die Strukturierung der Schicht aus UV B-stagefähigem Material durchzuführen.
- Das UV B-stagefähige Material hat den weiteren Vorteil, dass die Schicht später nach der Montage des Bauteils auf einem Umverdrahtungssubstrat voll ausgehärtet werden kann. Der zweite Aushärtensschritt kann durch eine Hitzebehandlung durchgeführt werden. Nach dem Montageverfahren erfüllt die Schicht die Funktionen des Unterfüllmaterials, da sie voll ausgehärtet ist, die Flipchip-Kontakte umgibt und eine feste Verbindung mit der Oberfläche des Halbleiterbauteils sowie mit der Oberseite des Umverdrahtungsssubstrats angibt.
- In einer weiteren Ausführungsform wird nach dem Aufbringen der Schicht als Unterfüllmaterial Lösungsmittel abgedampft. In einem weiteren Schritt kann die Funktionsfähigkeit des Bauteils geprüft wird. Da die Flipchip-Kontaktspitze vor dem Auftrennen des Wafers in einzelne Halbleiterbauteile freigelegt werden, kann die Funktionsfähigkeit der Halbleiterbauteile in den Halbleiterbauteilpositionen über die Außenkontaktspitzen geprüft werden. Erst nach Markieren der Halbleiterbauteilpositionen, die den Funktionstest nicht bestanden haben, wird dann der Wafer aufgetrennt und nur die Halbleiterbauteile, die funktionstüchtig sind, werden weiter verarbeitet.
- Das Aufbringen der elektrisch isolierenden Schicht als Unterfüllmaterial kann mittels Spin-Coating, Dispensen, Aufsprühen, Strahldruckverfahren Schablonendruckverfahren oder Tauchverfahren erfolgen. Einfache und schnelle Abscheidungstechniken können verwendet werden, da die erfindungsgemäße Schicht von den Spitzen der Flipchip-Kontakte mittels der UV-Bestrahlung der strukturierten Maske einfach und zuverlässig entfernt werden kann. Eine zusätzliche strukturierte Maske und ein aufwendiges selektives Aufbringen der Schicht wird somit vermieden.
- Das Verfahren kann auch die folgenden zusätzlichen Schritte aufweisen. Ein Umverdrahtungssubstrat mit Innenkontaktflächen auf seiner Oberseite und Außenkontaktflächen auf seiner Un terseite wird bereitgestellt. Das Halbleiterbauteil wird auf die Oberseite des Umverdrahtungssubstrats gebracht, so dass die Flipchip-Kontakte die Innenkontakte berühren. Eine Hitzebehandlung unter Erzeugen elektrischer Verbindungen zwischen den Flipchip-Kontakten und den Innenkontaktflächen und unter Aushärten des UV B-Stage Materials der Schicht wird durchgeführt. In diesem Schritt wird der Zwischenraum zwischen der aktiven Oberfläche des Halbleiterbauteils und der Oberfläche des Umverdrahtungssubstrats mit dem UV B-stagefähigen Material der Schicht gefüllt. Keine Kehlnaht wird an den Randseiten des Halbleiterbauteils oder um den Randseiten des Bauteils erzeugt, da die Schicht in keinem flüssigen Zustand, sondern in einem festen Zwischenzustand vor dem Aushärteprozess ist.
- In einem weiteren Verfahrensschritt kann die Rückseite des montierten Halbleiterbauteils in einer Kunststoffgehäusemasse eingebettet sein, um ein gehäustes Bauteil vorzusehen.
- Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
-
1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil gemäß der Erfindung. - Die
2 bis5 zeigen ein Verfahren zur Herstellung einer Unterfüllschicht auf einem Halbleiterwafer nach einer ersten Ausführungsform der Erfindung. -
2 zeigt eine Prinzipskizze eines Halbleiterwafers mit Flipchip-Kontakten. -
3 zeigt eine Prinzipskizze eines Halbleiterwafers mit einer elektrisch isolierenden Schicht nach einer ersten Ausführungsform. -
4 zeigt eine Prinzipskizze einer UV Bestrahlung der Schicht durch eine strukturierte Maske. -
5 zeigt die Schicht nach dem Entfernen der unbelichteten Bereiche. - Die
6 und7 zeigen ein Verfahren zur Herstellung einer Unterfüllschicht auf einem Halbleiterwafer nach einer zweiten Ausführungsform der Erfindung. -
6 zeigt das Aufbringen einer elektrisch isolierenden Schicht nach einer zweiten Ausführungsform der Erfindung. -
7 zeigt die Schicht von6 nach einer UV-Bestrahlung durch eine strukturierte Maske. -
1 zeigt einen schematischen Querschnitt durch ein erfindungsgemäßes elektronisches Halbleiterbauteil1 . Das Halbleiterbauteil1 weist einen Halbleiterchip2 und ein Umverdrahtungssubstrat3 auf. Der Halbleiterchip2 weist eine aktive Oberfläche4 auf, die integrierte Schaltungselemente und mehrere Chipkontaktflächen5 aufweist. Ein Flipchip-Kontakt6 in der Form einer Lotkugel ist auf jeder Chipkontaktfläche5 angeordnet. - Das Umverdrahtungssubstrat
3 hat eine Oberseite mit Innenkontaktflächen7 , die über Leiterbahnen8 und Durchkontakte11 mit Außenkontaktflächen9 auf der Unterseite des Substrats3 elektrisch verbunden sind. Außenkontakte10 in Form von Lotkugeln sind auf den Außenkontaktflächen9 angeordnet, über die das Halbleiterbauteil1 auf eine nicht gezeigte übergeordnete Leiterplatte montiert werden kann. - Der Halbleiterchip
2 wird auf der Oberseite des Umverdrahtungssubstrats3 über die Flipchip-Kontakte6 montiert und elektrisch verbunden. Der Zwischenraum12 zwischen der aktiven Oberfläche4 des Halbleiterchips2 und der Oberseite des Umverdrahtungssubstrats3 ist mit einem UV B-stagefähigen Material13 gefüllt. Das UV B-stagefähige Material13 umgibt die Flipchip-Kontakte6 und hat die Funktion eines Unterfüllmaterials, das die Flipchip-Kontakte6 vor Umweltbeschädigung und insbesondere vor Luftfeuchtigkeit schützt. - Das UV B-stagefähige Material
13 hat die Form einer Schicht, die eine Fläche hat, die die Fläche der aktiven Oberfläche5 des Halbleiterchips2 im Wesentlichen entspricht. Wegen des Herstellungsverfahrens formt das erfindungsgemäße UV B-stagefähige Material13 keine Kehlnaht um die Randseiten des Halbleiterchips2 . - Erfindungsgemäß wird das UV B-stagefähige Material
13 auf der aktiven Oberfläche eines Halbleiterwafers aufgebracht und in einen festen Zwischenzustand gebracht. Die einzelnen Halbleiterchips werden nach der Beschichtung von dem Wafer aufgetrennt. Dieses Verfahren ist näher erläutet in Verbindung mit den2 bis7 . - Das Unterfüllmaterial bildet bei Bauteilen, bei denen das Unterfüllmaterial mittels Dispensen nach dem Montieren des Halbleiterchips auf dem Umverdrahtungssubstrat aufgebracht wird, eine Kehlnaht an den Randseiten des Halbleiterchips. Im Gegensatz dazu formt das erfindungsgemäße UV B-stagefähige Material
13 keine Kehlnaht, um die Randseiten des Halbleiterchips2 , da das Unterfüllmaterial vor der Montage des Halbleiterchips auf dem Umverdrahtungssubstrat auf dem Chip angeordnet und in einem festen Zustand ist. - Die
2 bis5 zeigen ein Verfahren zur Herstellung einer Unterfüllschicht auf einem Halbleiterwafer nach einer ersten Ausführungsform der Erfindung. -
2 zeigt eine Prinzipskizze eines Halbleiterwafers14 , der mehrere in Zeilen und Spalten angeordnete Halbleiterbauteilpositionen15 aufweist. In der2 sind zwei Bauteilpositionen15 des Wafers14 dargestellt. Die Bauteilpositionen15 sind von einander über Trennlinien16 getrennt, die hier als gestrichelte Linien gezeigt sind. Jede Bauteilposition15 sieht einen Halbleiterchip2 vor. Der Halbleiterwafer14 hat eine aktive Oberfläche4 mit hier nicht gezeigten integrierten Schaltungselementen und Chipkontaktflächen5 . Erfindungsgemäß werden vor dem Trennen der Bauteilpositionen15 die Flipchip-Kontakte6 auf den Chipkontaktflächen5 aufgebracht. -
3 zeigt den nächsten Schritt des erfindungsgemäßen Verfahrens, in dem eine Schicht17 auf der aktiven Oberfläche4 des Wafers14 aufgebracht wird. In dieser Ausführungsform wurde dies mittels Spin-Coating durchgeführt. Erfindungsgemäß weist die Schicht17 eine elektrisch isolierende UV B-stagefähiges Material13 auf. - In der ersten Ausführungsform der Erfindung weist die Schicht
17 eine Dicke d auf, die größer ist als die Höhe h der Flip chip-Kontakte6 . Die Flipchip-Kontakte6 sind somit bei der Schicht17 voll abgedeckt. -
4 zeigt das Freilassen der Flipchip-Kontaktspitze6 mittels Photostruktruierungstechniken. Erfindungsgemäß wird eine Maske18 verwendet, die so strukturiert ist, dass die Bereiche19 der Oberfläche der Schicht17 , die auf den Flipchip-Kontakten liegen, bedeckt sind und nicht belichtet werden. Die Schicht17 wird durch die Maske mit UV-Strahlung selektiv belichtet. - Durch die Belichtung bilden die UV B-stagefähigen Materialien, die beispielsweise Acrylate, Azogruppen, Peroxidverbindungen oder leicht abspaltbare Halogenide wie Brom-Kohlenstoff-Verbindungen enthalten, Radikale oder Ionen, die die Härtungsreaktion herbeiführen.
- Die belichteten Bereiche
21 der Schicht17 werden wegen der UV-Bestrahlung20 zumindest teilweise ausgehärtet und in das B-Stage gebracht. Die bedeckten Bereiche19 werden somit nicht von der UV-Strahlung20 belichtet und folglich nicht in das B-stage bzw. in den ausgehärteten Zwischenzustand gebracht. -
5 zeigt den Halbleiterwafer14 nach der UV-Bestrahlung. Die unbelichteten Bereiche19 der Schicht17 sind in einem nicht ausgehärteten Zustand und können mittels eines geeigneten Lösungsmittels einfach entfernt werden. In diesem Fall ist das nicht gehärtete UV B-stagefähige Material wasserlöslich. Nach dem Entfernen der unbelichteten Bereiche19 entstehen Öffnungen22 in der Oberfläche der Schicht17 . Die Anordnung der Öffnungen22 entspricht der Anordnung der Flipchip-Kontakte6 . Die Spitze eines Flipchip-Kontakts6 befin det sich somit in jeder Öffnung22 und ist frei von dem UV B-stagefähigem Material13 der Schicht17 . - Anschließend können die einzelnen Bauteilpositionen
15 mittels Sägen an den Trennlinien16 von dem Wafer14 getrennt werden. Die so strukturierte Schicht17 auf dem Halbleiterchip2 kann als Unterfüllmaterial dienen. - Der Halbleiterchip
2 wird auf das Umverdrahtungssubstrat3 aufgebracht, so dass jeder Flipchip-Kontakt6 eine Innenkontaktfläche7 berührt. Ein Solder-Reflow Verfahren wird durchgeführt, damit eine elektrische und mechanische Verbindung zwischen dem Halbeiterchip2 und dem Umverdrahtungssubstrat3 erzeugt wird. Gleichzeitig wird durch die Temperaturbehandlung das UV B-stagefähige Material13 der Schicht17 ausgehärtet, um das Unterfüllmaterial des Bauteils1 anzugeben. - Die Rückseite sowie die Randseiten des Halbleiterchips
2 können in einer weiteren nicht gezeigten Ausführungsform in einer Kunststoffgehäusemasse eingebettet werden. - Die
6 und7 zeigen ein Verfahren zur Herstellung einer Unterfüllschicht auf einem Halbleiterwafer nach einer zweiten Ausführungsform der Erfindung. -
6 zeigt das Aufbringen einer Schicht17 auf der aktiven Oberfläche4 des Halbleiterwafers14 . In dieser Ausführungsform weist die Schicht17 ein UV B-stagefähige Material13 und 10% Lösungsmittel auf. Nach dem Aufbringen des Materials13 in Form einer Schicht17 wird das Lösungsmittel abgedampft. Dies führt zu einer Verkleinerung der Dicke d der Schicht17 , so dass die Dicke d zwischen dem Flipchip-Kontakt6 kleiner als die Höhe h der Flipchip-Kontakte6 ist. Die Spitze der Flipchip-Kontakte sind mit einer sehr dünnen Schicht des UV B-stagefähigen Materials13 beschichtet. Die Oberfläche der Schicht17 weist somit Erhebungen auf. - Eine strukturierte Maske
18 wird auf der Schicht17 angeordnet und die Schicht17 wird mittels UV-Strahlung belichtet. Ähnlich zu dem Verfahren, wie in Verbindung mit der4 beschrieben wird, bleiben die Bereiche19 der Schicht17 , die über den Flipclip-Kontakten angeordnet sind, unbelichtet und in einem nicht härtenden Zustand. Die belichteten Bereiche21 werden in das B-stage gebracht. -
7 zeigt eine Prinzipskizze des Wafers14 nach dem Entfernen der unbelichteten Bereiche19 mittels eines Lösungsmittels. Dadurch werden Öffnungen22 in der Oberfläche erzeugt, in denen jeweils ein Flipchip-Kontakt6 freigelegt wird. In dieser Ausführungsform ist die Dicke d der Schicht17 kleiner als die Höhe h der Flipchip-Kontakte. Die Spitze der Flipchip-Kontakte ragen in einer Höhe a aus der Oberfläche der Schicht17 heraus. - Wie oben geschrieben werden die einzelnen Bauteilpositionen
15 von dem Wafer14 getrennt und auf einem Umverdrahtungssubstrat3 montiert, um ein elektronisches Bauteil1 anzugeben. Das UV B-stagefähige Material wird nach der Montage des Halbleiterchips2 auf dem Umverdrahtungssubstrat3 durch Hitzebehandlung voll ausgehärtet, so dass es als Unterfüllmaterial dienen kann. -
- 1
- Halbleiterbauteil
- 2
- Halbleiterchip
- 3
- Umverdrahtungssubstrat
- 4
- aktive Oberfläche des Halbleiterchips
- 5
- Chipkontaktfläche
- 6
- Flipchip-Kontakt
- 7
- Innenkontaktfläche
- 8
- Leiterbahn
- 9
- Außenkontaktfläche
- 10
- Außenkontakt
- 11
- Durchkontakt
- 12
- elektrisch isolierende Schicht
- 13
- UV B-stagefähiges Material
- 14
- Halbleiterwafer
- 15
- Bauteilposition
- 16
- Trennlinie
- 17
- elektrisch isolierende Schicht
- 18
- Maske
- 19
- unbelichteter Bereich
- 20
- UV-Strahlung
- 21
- belichteter Bereich
- 22
- Öffnung
Claims (19)
- Halbleiterbauteil mit einem Halbleiterchip, der eine aktive Oberfläche mit Flipchip-Kontakten und eine passive Oberfläche aufweist, wobei die Flipchip-Kontakte von einer elektrisch isolierenden Schicht als Unterfüllmaterial umgeben sind, wobei die Schicht ein UV B-stagefähiges Material aufweist.
- Halbleiterbauteil nach Anspruch 1 dadurch gekennzeichnet, dass die Schicht eine Dicke d aufweist, die größer als die Höhe h der Flipchip-Kontaktspitzen ist.
- Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, dass die Schicht eine Dicke d aufweist, wobei die Flipchip-Kontaktspitzen mit einer Höhe a aus der Schicht herausragen, wobei a ≤ d ist.
- Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schicht Öffnungen aufweist, in denen jeweils ein Flipchip-Kontakt angeordnet ist, wobei zumindest die Spitze der Kontakte frei von dem UV B-stagefähigen Material sind.
- Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest die Oberfläche des UV B-stagefähigen Materials in einem ausgehärteten Zwischenzustand ist.
- Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das UV B-stagefähige Material im Wesentlichen voll ausgehärtet ist.
- Halbleiterbauteil nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das UV B-stagefähige Material Epoxid-basierendes Material oder Acryl-basierendes Material aufweist.
- Halbleiterbauteil nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das UV B-stagefähige Material einen Anteil bis zu etwa 10% an organischem Lösungsmittel aufweist.
- Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das UV B-stagefähige Material einen Füllstoffanteil von 30 Vol% bis 95 Vol% vorzugsweise 70 Vol% bis 85 Vol% Rest Kunststoff aufweist.
- Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das UV B-stagefähige Material Keramikpartikel aufweist.
- Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das UV B-stagefähige Material in einem nicht ausgehärteten Zwischenzustand wasserlöslich ist.
- Halbleiterbauteil nach einem der vorhergehenden Ansprüche, das ferner ein Umverdrahtungssubstrat mit Innenkontaktflächen auf seiner Oberseite und Außenkontaktflächen auf seiner Unterseite aufweist.
- Halbleiterbauteil nach Anspruch 12 dadurch gekennzeichnet, dass die Flipchip-Kontakte mit den Innenkontaktflächen elektrisch verbunden sind und die Schicht als Unterfüllmaterial die Flipchip-Kontakte umgibt und die Fläche der Schicht im Wesentlichen die Fläche des Halbleiterchips entspricht.
- Halbleiterbauteil nach einem der Ansprüche 1 bis 11, das die Form eines Halbleiterwafers mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen für Halbleiterbauteile in Flipchip-Technik mit Kontaktflächen auf der aktiven Oberseite, die Flipchip-Kontakte aufweisen.
- Verfahren zur Herstellung eines Halbleiterbauteils das folgende Verfahrensschritte aufweist: – Herstellen eines Halbleiterwafers mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen für Halbleiterbauteile in Flipchip-Technik mit Kontaktflächen auf der aktiven Oberseite, die Flipchip-Kontakte aufweisen; – Aufbringen einer elektrisch isolierenden Schicht als Unterfüllmaterial auf den aktiven Oberfläche des Halbleiterwafers unter Abdeckung der Flipchip-Kontakte, wobei die Schicht ein UV B-stagefähiges Material aufweist; – Aufbringen einer strukturierten Maske auf der aktiven Oberfläche des Halbleiterwafers; – Belichtung der Maske mittels UV-Strahlung, so dass die Flipchip-Kontakte nicht belichtet werden und zumindest die Oberfläche der belichteten Bereiche in einen ausgehärteten Zwischenzustand gebracht werden; – Entfernen der unbelichteten Bereiche der Schicht unter Freilassen zumindest der Spitze der Flipchip-Kontakte; – Trennen des Halbleiterwafers in einzelne Halbleiterbauteile.
- Verfahren nach Anspruch 15 dadurch gekennzeichnet, dass nach dem Aufbringen der Schicht als Unterfüllmaterial Lösungsmittel abgedampft wird.
- Verfahren nach Anspruch 15 oder Anspruch 16 dadurch gekennzeichnet, dass vor dem Auftrennen des Wafers in einzelne Halbleiterbauteile über die Außenkontaktspitzen die Funktionsfähigkeit der Halbleiterbauteile in den Halbleiterbauteilpositionen geprüft wird.
- Verfahren nach einem der Ansprüche 15 bis 17 dadurch gekennzeichnet, dass das Aufbringen der Schicht mittels Spin-Coating, Dispensen, Aufsprühen, Strahldruckverfahren Schablonendruckverfahren oder Tauchverfahren erfolgt.
- Verfahren nach einem der Ansprüche 15 bis 18, das die folgenden zusätzlichen Schritte aufweist: – Bereitstellen eines Umverdrahtungssubstrats mit Innenkontaktflächen auf seiner Oberseite und Außenkontaktflächen auf seiner Unterseite; – Aufbringen eines Halbleiterbauteils auf der Oberseite des Umverdrahtungssubstrats, so dass die Flipchip-Kontakte die Innenkontakte berühren; – Durchführen einer Hitzebehandlung unter Erzeugen elektrischer Verbindungen zwischen den Flipchip-Kontakten und den Innenkontaktflächen und unter Aushärten des UV B-Stage Materials der Schicht.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005046280A DE102005046280B4 (de) | 2005-09-27 | 2005-09-27 | Halbleiterbauteil mit einem Halbleiterchip sowie Verfahren zur Herstellung desselben |
US11/535,780 US7795742B2 (en) | 2005-09-27 | 2006-09-27 | Semiconductor device having a semiconductor chip, and method for the production thereof |
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US13/423,347 US8574966B2 (en) | 2005-09-27 | 2012-03-19 | Semiconductor device having a semiconductor chip, and method for the production thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005046280A DE102005046280B4 (de) | 2005-09-27 | 2005-09-27 | Halbleiterbauteil mit einem Halbleiterchip sowie Verfahren zur Herstellung desselben |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102005046280A1 true DE102005046280A1 (de) | 2007-04-05 |
DE102005046280B4 DE102005046280B4 (de) | 2007-11-08 |
Family
ID=37852553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102005046280A Expired - Fee Related DE102005046280B4 (de) | 2005-09-27 | 2005-09-27 | Halbleiterbauteil mit einem Halbleiterchip sowie Verfahren zur Herstellung desselben |
Country Status (2)
Country | Link |
---|---|
US (4) | US7795742B2 (de) |
DE (1) | DE102005046280B4 (de) |
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US20120028382A1 (en) | 2012-02-02 |
DE102005046280B4 (de) | 2007-11-08 |
US20070085216A1 (en) | 2007-04-19 |
US7795742B2 (en) | 2010-09-14 |
US8062928B2 (en) | 2011-11-22 |
US8168472B2 (en) | 2012-05-01 |
US20100297792A1 (en) | 2010-11-25 |
US8574966B2 (en) | 2013-11-05 |
US20120178218A1 (en) | 2012-07-12 |
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