DE102005052272B4 - Nichtflüchtiges Halbleiterspeicherbauelement und Verfahren zur Herstellung desselben - Google Patents

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Abstract

Nichtflüchtiges Halbleiterspeicherbauelement mit – einer nichtflüchtigen Mehrbit-Speichereinheitszelle, die umfasst: – einen Halbleiterkörper (14), der sich als nichtplanare Struktur auf einem Substrat von einer Hauptoberfläche desselben vorstehend in einer ersten Richtung erstreckt, – einen Source- und einen Drainbereich (47, 48) die einander in der ersten Richtung gegenüberliegend in dem Halbleiterkörper (14) ausgebildet sind, – einen Kanalbereich (15) in dem Halbleiterkörper (14) zwischen dem Source- und dem Drainbereich, – einen Ladungsspeicherbereich (16), der auf dem Kanalbereich (15) ausgebildet ist, und – eine Mehrzahl von Steuergateelektroden (20, 30, 40), die auf verschiedenen, quer zur ersten Richtung gegeneinander versetzt liegenden Teilen des Ladungsspeicherbereichs (16) ausgebildet und dafür ausgelegt sind, separate Steuerspannungen (Vcc1, ..., Vccn) zu empfangen, und die zum Halbleiterkörper (14) ausgerichtet ausgebildete Seitenwand-Steuergateelektroden (20, 30) an Seitenwänden des Halbleiterkörpers (14) beinhalten.

Description

  • Die Erfindung bezieht sich auf ein nichtflüchtiges Halbleiterspeicherbauelement und ein Verfahren zur Herstellung desselben.
  • Flash-Speicher sind nichtflüchtige Speicherbauelemente, die gespeicherte Informationen halten, selbst wenn die Leistung in diesen Bauelementen unterbrochen wird. Ein EEPROM ist ein Typ von Flash-Speicher, bei dem alle Speicherzellen auf einmal gelöscht werden können. Es existiert ein signifikanter Bedarf an hoher Integration von Flash-EEPROMs bei niedrigeren Kosten pro Megabyte (MByte). Im Hinblick darauf wurde ein Flash-EEPROM entwickelt, das aus Mehrbit-Transistoren besteht, um den vorstehenden Bedürfnissen in der Industrie zu genügen.
  • Ein Mehrbit-Transistor setzt einen mehrstufigen Schwellenspannungspegel, und jeder Schwellenspannungspegel repräsentiert einen anderen Zustand. Zum Setzen des mehrstufigen Schwellenspannungspegels in einem Flash-EEPROM sollte jedoch zu Beginn ein Löschvorgang durchgeführt werden, und die Schwellenspannung jeder Speicherzelle sollte kleiner als eine minimale Schwellenspannung sein. Danach sollte die Schwellenspannung jeder Speicherzelle auf entsprechende Sollschwellenspannungen in der Abfolge eines vorgegebenen Schreibvorgangs erhöht werden. Daher ist vor einem Schreibvorgang eine Rückkopplung erforderlich und folglich ist das Aufnehmen ein zeitraubender Prozess. Außerdem wird bei Verwenden dieses mehrstufigen Schwellenspannungsverfahrens ein erlaubtes Betriebsfenster schmaler. Dies bedeutet, dass der zulässige Betriebsbereich kleiner wird. Dadurch wird die Ausbeute hergestellter Chips reduziert. Um das erlaubte Betriebsfenster zu vergrößern, kann die Betriebsspannung erhöht werden, dies kann jedoch zu einer Verschlechterung der Zuverlässigkeit führen.
  • Flash-Speicher, die aus Einbit-Speicherzellen aufgebaut sind und auf eine spezielle Mehrbyte-Programmierung bzw. eine spezielle Löschfunktionalität ausgelegt sind, sind in den Patentschriften US 6 275 415 B1 bzw. US 6 052 310 A offenbart.
  • In der Patentschrift US 6 133 098 A wird die Herstellung eines speziellen Flash-Speicherbauelements mit Dualbit-Speicherzellen beschrieben, bei denen Wortleitungs-Gateelektroden über einem Kanalbereich ausgebildet sind, der in einem planen Halbleitersubstratkörper gebildet ist, und floatende Seitenwand-Gateelektroden an Seitenwänden der Wortleitungs-Gateelektrode ausgebildet sind.
  • In der Patentschrift US 5 258 657 A ist ein Halbleiterbauelement mit Neuronenzellen zur Implementierung eines Neuronen-Computers offenbart, wobei die jeweilige Neuronenzelle ein binäres Signal „0” oder „1” abhängig von einer individuell gewichteten Summe mehrerer paralleler Eingangsspannungen abgibt und dazu eine sich über einem Kanalbereich, der in einem Halbleitersubstratkörper gebildet ist, und auf einem angrenzenden Feldoxidbereich des Substratkörpers erstreckende floatende Gateelektrode und eine Mehrzahl paralleler Eingangs-Gateelektroden aufweist, die über der floatenden Gateelektrode lateral neben dem Kanalbereich über dem Feldoxidbereich angeordnet sind.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Halbleiterspeicherbauelements mit einer nichtflüchtigen Mehrbit-Speichereinheitszelle und eines zugehörigen Herstellungsverfahrens zugrunde, die in der Lage sind, wenigstens teilweise die vorstehend erwähnten Schwierigkeiten des Standes der Technik zu vermeiden und insbesondere die Erzielung eines Halbleiterspeicherbauelements mit einer nichtflüchtigen Mehrbit-Speicherzelle mit hoher Zuverlässigkeit und Ausbeute sowie mit hoher Integrationsdichte und angemessen geringen Herstellungskosten zu erlauben.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1 oder 3 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 23.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte exemplarische Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachstehend beschrieben. Es zeigen:
  • 1 ein Ersatzschaltbild einer nichtflüchtigen Mehrbit-Speicherzelle eines Halbleiterbauelements,
  • 2 eine perspektivische Ansicht einer nichtflüchtigen Mehrbit-Speicherzelle eines Halbleiterbauelements,
  • 3 eine Querschnittansicht entlang einer Linie III-III' von 2,
  • 4 eine Querschnittansicht einer weiteren nichtflüchtigen Mehrbit-Speicherzelle eines Halbleiterbauelements,
  • 5 ein Teilersatzschaltbild eines Zellenfeldes eines Halbleiterbauelements mit nichtflüchtigen Mehrbit-Speicherzellen,
  • 6 eine Layoutansicht zur Implementierung des Ersatzschaltbildes von 5,
  • 7A und 7B Querschnittansichten entlang von Linien A-A' und B-B' von 6 und
  • 8 bis 12 Querschnittansichten, die ein Verfahren zur Herstellung eines in den 7A und 7B gezeigten Halbleiterbauelements darstellen.
  • 1 zeigt im Ersatzschaltbild eine nichtflüchtige Mehrbit-Speicherzelle eines Halbleiterbauelements gemäß einer exemplarischen Ausführungsform der Erfindung. Bezugnehmend auf 1 beinhaltet diese nichtflüchtige Mehrbit-Speicherzelle des Halbleiterbauelements eine Mehrzahl von Transistoren T1, T2 und Tn, die zueinander parallel geschaltet sind und eine Einheitszelle bilden.
  • Speziell beinhaltet die Mehrzahl von Transistoren T1, T2, ..., Tn Steuergates CG1, CG2, ... und CGn sowie Ladungsspeicherbereiche CSR1, CSR2, ... und CSRn, die unter den Steuergates CG1, CG2, ... und CGn angeordnet sind. Die Ladungsspeicherbereiche CSR1, CSR2, ... und CSRn weisen entweder eine floatende Einfangstruktur, in der eine Tunnelisolationsschicht, eine Ladungseinfangschicht und eine Blockierschicht gestapelt sind, oder eine floatende Gatestruktur auf, in der eine Tunnelisolationsschicht, ein floatendes Gate und eine Zwischengateisolationsschicht gestapelt sind.
  • Die Source- und Drainanschlüsse S und D der Transistoren T1, T2, ... und Tn sind zueinander parallel geschaltet. Die Steuergates CG1, CG2, ... und CGn sind mit Steuerspannungen CV1, CV2, ... beziehungsweise CVn verbunden. So werden in jedem der Mehrzahl von Transistoren T1, T2, ... und Tn in den Ladungsspeicherspeicherbereichen CSR1, CSR2, ... und CSRn, z. B. floatenden Gates oder Ladungseinfangschichten, Ladungen akkumuliert. Aufgrund der Ladungsakkumulation wird die Schwellenspannung von jedem der Mehrzahl von Transistoren T1, T2, ... und Tn verschoben, so dass in jedem der Mehrzahl von Transistoren T1, T2, ... und Tn eine Programmierung durchgeführt werden kann. So kann, wenn Ströme I1, I2, ... und In, die gemäß jedem der Mehrzahl von Transistoren T1, T2, ... und Tn getrieben werden, verschieden sind, eine Speicherung von 2 Bit oder mehr bzw. n Bit oder weniger durchgeführt werden.
  • Nunmehr wird ein 3-Bit-Datenspeicherverfahren beschrieben, bei dem es drei Transistoren T1, T2 und T3 gibt. Als erstes wird ein Programm erstellt, so dass eine Schwellenspannung eines ausgewählten Transistors T1, T2 oder T3 unter Verwendung eines Injektionsverfahrens mit heißen Kanalelektronen (CHEI-Verfahren) verschoben wird, durch das zwischen dem Drainbereich D und dem Sourcebereich S der ausgewählten Transistoren T1, T2 oder T3 ein gesättigter Kanalbereich gebildet wird und thermische Elektronen in einem ausgewählten Ladungsspeicherbereich CSR1, CSR2 oder CSR3 akkumuliert werden. So wird während der Programmierung eine Spannung von etwa 3 V bis etwa 6 V (z. B. 6 V) an den Drainbereich D angelegt, eine Spannung von etwa 5 V bis etwa 10 V (z. B. 7 V) wird an ein ausgewähltes Steuergate CG1, CG2 oder CG3 angelegt, und eine Massespannung wird an ein Substrat angelegt, auf dem der Sourcebereich S und die Speicherzelle ausgebildet sind. Es sei des Weiteren erwähnt, dass, wenn ein Transistor programmiert ist, dieser hierin als ”ein” bezeichnet wird, und wenn ein Transistor nicht programmiert ist, dieser hierin als ”aus” bezeichnet wird.
  • Außerdem wird, wenn ein Lesevorgang mit einem Transistor T1, T2 oder T3 ausgeführt wird, der in der vorstehenden Weise programmiert wurde, eine Lesespannung Vread, die höher als eine vorgegebene Schwellenspannung des nicht programmierten Transistors T1, T2 oder T3 und niedriger als eine Schwellenspannung eines programmierten Transistors T1, T2 oder T3 ist, an die Steuergates CG1, CG2 und CG3 angelegt. Zudem wird eine Massespannung an den Sourcebereich S angelegt, und eine geeignete Vorspannung wird an den Drainbereich D angelegt. Zum Beispiel wird eine Spannung von etwa 1 V bis etwa 2 V an die Steuergates CG1, CG2 und CG3 angelegt, und eine Spannung von etwa 0,4 V bis etwa 1 V wird an den Drainbereich D angelegt. Wenn Ladungen in dem Ladungsspeicherbereich CSR1, CSR2 oder CSR3 akkumuliert sind und eine Schwellenspannung verschoben ist, das heißt wenn der Programmzustand eines Transistors ”ein” ist, ist zwischen dem Drainbereich D und dem Sourcebereich S kein Kanal ausgebildet und es fließt kein Strom durch den Drainbereich D und den Sourcebereich S. Andererseits ist, wenn keine Ladungen in dem Ladungsspeicherbereich CSR1, CSR2 oder CSR3 akkumuliert sind, das heißt während der Programmzustand eines Transistors ”aus” ist, zwischen dem Drainbereich D und dem Sourcebereich S ein Kanal ausgebildet, und es fließt ein Strom durch den Drainbereich D und den Sourcebereich S.
  • Die Höhe von Strömen, die gebildet werden, wenn die Transistoren T1, T2 und T3 ”aus” sind, ist I1, I2 beziehungsweise I3, und es können Daten wie in Tabelle 1 gezeigt gespeichert werden. Tabelle 1
    Programmierzustand des Transistors draindetektierte Strommenge Strompegel Daten
    T1 T2 T3
    ein ein ein 0 Izelle_0 000
    ein ein aus I3 Izelle_1 001
    ein aus ein I2 Izelle_2 010
    aus ein ein I1 Izelle_3 011
    ein aus aus I2 + I3 Izelle_4 100
    aus ein aus I1 + I3 Izelle_5 101
    aus aus ein I1 + I2 Izelle_6 110
    aus aus aus I1 + I2 + I3 Izelle_7 111
  • Während eines Lesevorgangs kann basierend auf einer Verschiebung der Schwellenspannung von einem oder mehreren der Transistoren T1, T2 und T3 ein Strom mit einem von 8 Pegeln, Izelle_0 bis Izelle_7, detektiert werden, der durch den Drainbereich D fließt. So kann ein Datenwert von 000, 001, 010, 011, 100, 101, 110 oder 111 von einem Logikschaltkreis als Drainstrom mit einem von 8 Pegeln abgegeben werden. Außerdem können Ströme mit 4 Pegeln aus Strömen mit 8 Pegeln ausgewählt werden, so dass Daten von 00, 01, 10 und 11 abgegeben werden können.
  • Wenn die Höhe von Strömen, die von den Transistoren T1, T2 und T3 im ”Aus”-Zustand gebildet werden, I1 = I2 = I3 ist, kann ein Betriebsverfahren durchgeführt werden, wie in Tabelle 2 gezeigt. Tabelle 2
    Programmierzustand des Transistors draindetektierte Strommenge Strompegel Daten
    T1 T2 T3
    ein ein ein 0 Izelle_0 00
    ein ein aus I3 = I2 = I1 Izelle_1 01
    ein aus ein
    aus ein ein
    ein aus aus I2 + I3 = I1 + I3 = I1 + I2 Izelle_2 10
    aus ein aus
    aus aus ein
    aus aus aus I1 + I2 + I3 Izelle_3 11
  • Das heißt, während eines Lesevorgangs kann ein Strom mit einem von vier Pegeln, Izelle_0 bis Izelle_3, der durch den Drainbereich D fließt, basierend auf einer Verschiebung der Schwellenspannung von einem oder mehreren der Transistoren T1, T2 und T3 detektiert werden. So können 00, 01, 10 und 11 von einem Logikschaltkreis als Drainstrom mit einem von 4 Pegeln abgegeben werden.
  • Wenn die Höhe der Ströme, die von zwei der Transistoren T1, T2 und T3 im Aus-Zustand gebildet werden, die gleiche ist und die Höhe eines Stroms des anderen Transistors anders ist, kann ein in Tabelle 3 gezeigter Betrieb durchgeführt werden. In diesem Fall basiert Tabelle 3 auf der Annahme, dass I3 gleich I2 ist. Tabelle 3 kann jedoch auch auf einen Fall angewendet werden, bei dem zwei beliebige von I1, I2 und I3 gleich sind. Tabelle 3
    Programmierzustand des Transistors draindetektierte Strommenge Strompegel
    T1 T2 T3
    ein ein ein 0 Izelle_4
    ein ein aus I3 = I2 Izelle_1
    ein aus ein
    aus ein ein I1 Izelle_2
    ein aus aus I2 + I3 Izelle_3
    aus ein aus I1 + I3 = I1 + I2 Izelle_4
    aus aus ein
    aus aus aus I1 + I2 + I3 Izelle_5
  • Das heißt, während eines Lesevorgangs kann ein Strom mit einem von 6 Pegeln, Izelle_0 bis Izelle_5, der durch den Drainbereich D fließt, basierend auf einer Verschiebung der Schwellenspannung von einem oder mehreren der Transistoren T1, T2 und T3 detektiert werden. So können Ströme mit 4 Pegeln aus Strömen mit 6 Pegeln ausgewählt werden, so dass Daten von 00, 01, 10 und 11 abgegeben werden können.
  • Die in 1 gezeigte nichtflüchtige Mehrbit-Speicherzelle kann durch eine planare Transistorzelle oder eine nichtplanare Transistorzelle ausgeführt werden. Eine nichtplanare Transistorzelle mit einer kleineren Fläche ist ein höher integriertes Halbleiterbauelement, und so wird in den folgenden exemplarischen Ausführungsformen eine nichtflüchtige Mehrbit-Speicherzelle beschrieben, die durch diesen Typ von nichtplanarer Transistorzelle ausgeführt ist.
  • Die 2 und 3 sind eine perspektivische Ansicht und eine Querschnittansicht einer nichtflüchtigen Mehrbit-Speicherzelle gemäß einer exemplarischen Ausführungsform der Erfindung. Bezugnehmend auf die 2 und 3 beinhaltet die nichtflüchtige Mehrbit-Speicherzelle drei Transistoren, die einen Kanal 15 auf einem Substrat 10, einen Ladungsspeicherbereich 16, ein erstes bis drittes Steuergate 20, 30 und 40, die parallel geschaltet sind, sowie Source-/Drainbereich 47 und 48 bilden.
  • Das Substrat 10 wird aus wenigstens einem Halbleitermaterial gebildet, das aus der Gruppe ausgewählt ist, die aus Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs und InP besteht, jedoch nicht darauf beschränkt ist. Im Allgemeinen weist eine Hauptoberfläche des Substrats 10 eine {100}-Kristallfläche auf.
  • Der Kanal 15 ist mit einer vorgegebenen Tiefe von einem Halbleiterkörper 14 entlang des Umfangs des Halbleiterkörpers 14 ausgebildet. Der Halbleiterkörper 14 ist durch einen in dem Halbleitersubstrat 10 ausgebildeten Isolationsbereich 12 definiert. Der Halbleiterkörper 14 ist aus einer Volumen-Halbleiterschicht gebildet, die in einer Mesa-Form vorsteht, so dass sie höher als eine Oberseite des Isolationsbereichs 12 ist. Alternativ kann der Halbleiterkörper 14 aus einer epitaxialen Schicht gebildet sein, die in einer Mesa-Form auf einem Volumen-Siliciumstift vorsteht, der mit der gleichen Höhe wie der Isolationsbereich 12 oder mit einer geringeren Höhe ausgebildet ist. Weiterhin kann ein Bereich, in dem der Kanal 15 ausgebildet ist, aus einer Volumen-Halbleiterschicht gebildet sein, die durch Strukturieren gebildet wird, und ein Bereich, in dem die Source-/Drainbereiche 47 und 48 ausgebildet sind, kann aus einer epitaxialen Schicht, einer durch Deposition aufgewachsenen Halbleiterschicht, einer lokalen Zwischenverbindung oder dergleichen gebildet sein.
  • Wenn der Halbleiterkörper 14 aus einer Volumen-Halbleiterschicht gebildet ist, ist der Halbleiterkörper 14 vorzugsweise aus dem gleichen Material wie das Substrat 10 gebildet. Wenn der Halbleiterkörper 14 aus einer epitaxialen Schicht gebildet ist, ist der Halbleiterkörper 14 aus Si, Ge, Si1-xGex(0 < x < 1), Si1-xCx(0 < x < 1) oder Si1-x-yGexCy(0 < x < 1, 0 < y < 1), GaAs, InSb, GaP oder einer Kombination derselben gebildet. Für eine Verbesserung der elektrischen Eigenschaften der Speicherzelle weist der Halbleiterkörper 14 vorzugsweise eine einkristalline Struktur auf. Ein polykristalliner Film wird für ein Bauelement verwendet, das keine strengen Spezifikationen erfordert, wie eine Flüssigkristallanzeige (LCD).
  • Des Weiteren ist zu erwähnen, dass Ladungsträgerbewegungscharakteristika des Kanals 15 des Metall-Oxid-Halbleiter(MOS)-Transistors durch Beanspruchungscharakteristika eines Materials beeinflusst werden können, das bei der Bildung des Halbleiterkörpers 14 verwendet wird. Zum Beispiel können im Fall eines Metall-Oxid-Halbleiter-Transistors mit negativem Kanal (NMOS-Transistor), wenn der Halbleiterkörper 14 aus einem Material mit Dehnungsbeanspruchung gebildet ist, die Bewegungscharakteristika von Elektronen verbessert werden, die als Hauptladungsträger verwendet werden. Andererseits können in dem Fall eines Metall-Oxid-Halbleiter-Transistors mit positivem Kanal (PMOS-Transistor) die Bewegungscharakteristika von Löchern verbessert werden, die als Hauptladungsträger verwendet werden, wenn der Halbleiterkörper 14 aus einem Material mit Druckbeanspruchung gebildet ist.
  • Der Halbleiterkörper 14 ist in dieser exemplarischen Ausführungsform aus einer Mehrzahl von Halbleiterschichten mit unterschiedlichen Bandlücken gebildet. Jede der Mehrzahl von Halbleiterschichten ist aus den folgenden Materialien gebildet, die Si, Ge, Si1-xGx(0 < x < 1), Si1-xCx(0 < x < 1) oder Si1-x-yGexCy(0 < x < 1, 0 < y < 1), GaAs, InSb, GaP oder einer Kombination derselben beinhalten, jedoch nicht darauf beschränkt sind. Wenn zum Beispiel zwei Halbleiterschichten gebildet werden, kann eine untere Schicht der Halbleiterschicht 14 eine SiGe-Schicht sein, und eine obere Schicht derselben kann eine Si-Schicht sein. In diesem Fall sind die in dem Halbleiterkörper 14 gebildeten Source-/Drainbereiche 47 aus einer Mehrzahl von Halbleiterschichten mit unterschiedlichen Bandlücken gebildet.
  • Außerdem kann der Halbleiterkörper 14 aus Seitenwänden 14S senkrecht zu der Hauptoberfläche des Substrats 10 und einer Oberseite 14T parallel zu der Hauptoberfläche des Substrats 10 gebildet sein. Wenn die Hauptoberfläche des Substrats 10 eine {100}-Kristallfläche aufweist, können die Seitenwände 14S eine {111}-geneigte Oberfläche aufweisen, und die Oberseite 14T kann eine {100}-geneigte Oberfläche aufweisen. Des Weiteren kann nach Wunsch eine erweiterte geneigte Oberfläche zwischen den Seitenwänden 14S und der Oberseite 14T ausgebildet sein.
  • Wie in den 2 und 3 gezeigt, kann der Ladungsspeicherbereich 16 eine floatende Einfangstruktur aufweisen, in der eine Tunnelisolationsschicht, eine Ladungseinfangschicht und eine blockierende Isolationsschicht gestapelt sind. Alternativ kann der Ladungsspeicherbereich 16 eine floatende Gatestruktur aufweisen, in der eine Tunnelisolationsschicht, eine floatende Gateelektrode und eine Zwischengateisolationsschicht gestapelt sind.
  • Die Tunnelisolationsschicht ist über dem Halbleiterkörper 14 ausgebildet und umgibt den Kanalbereich 15 des Halbleiterkörpers 14. Die Tunnelisolationsschicht isoliert elektrisch einen Zwischenraum zwischen dem Halbleiterkörper 14 und der Ladungseinfangschicht oder der floatenden Gateelektrode, und selbst wenn keine Leistung zugeführt wird, isoliert die Tunnelisolationsschicht einen Ladungsträger elektrisch, um eine Ladungsträgerleckage zu verhindern, so dass Informationen gehalten werden können.
  • SiO2, SiON, Si3N4, GexOyNz, GexSiyOz oder ein Material mit hoher Dielektrizitätskonstante können für die Tunnelisolationsschicht verwendet werden. Alternativ kann eine Struktur, bei der wenigstens zwei Arten von aus den vorstehenden Materialien ausgewählten Materialien sequentiell gestapelt sind, für die Tunnelisolationsschicht verwendet werden.
  • Eine Oxidschicht wird unter Verwendung von wenigstens einer der folgenden Techniken gebildet, wie Trockenoxidation unter Verwendung eines O2-Gases bei 1000°C bis 1100°C, Nassoxidation unter Verwendung einer Dampfatmosphäre bei 1000°C bis 1100°C, HCl-Oxidation unter Verwendung eines Mischgases aus einem O2-Gas und einem HCl-Gas, Oxidation unter Verwendung eines Mischgases aus einem O2-Gas und einem C2H3Cl3-Gas oder Oxidation unter Verwendung eines Mischgases aus einem O2-Gas und einem C2H2Cl2-Gas.
  • Außerdem wird das Material mit hoher Dielektrizitätskonstante in einer solchen Weise gebildet, dass HfO2, ZTO2, Al2O3, Ta2O5, Hafniumsilicat, Zirkoniumsilicat oder eine Kombination derselben durch atomare Schichtdeposition gebildet wird. Wird die Dicke der Tunnelisolationsschicht reduziert, sollte ein Material mit einer hohen Dielektrizitätskonstante k verwendet werden. Die Tunnelisolationsschicht 25 wird mit einer Dicke von 0,5 nm bis 10 nm und bevorzugter mit einer Dicke von 0,5 nm bis 5 nm gebildet.
  • Eine Ladungseinfangschicht oder eine floatende Gateelektrode wird über der Tunnelisolationsschicht gebildet und speichert Information durch Einfangen von Ladungen. So umgibt die Ladungseinfangschicht der floatenden Gateelektrode den Umfang der Tunnelisolationsschicht. Im Fall von Ladungseinfangschichten bewegen sich die eingefangenen Ladungen innerhalb der Ladungseinfangschicht nicht. So brauchen die Ladungseinfangschichten jedes Transistors der Speicherzellen nicht voneinander separiert zu werden. Andererseits sind floatende Gateelektroden an den Seitenwänden und der Oberseite des Halbleiterkörpers 14 vorzugsweise voneinander separiert.
  • Die Ladungseinfangschicht kann aus einer Nitridschicht Si3N4 gebildet sein, die ausgezeichnete Haltecharakteristika bezüglich Ladungen aufweist.
  • Die floatende Gateelektrode kann aus n+-Polysilicium, p+-Polysilicium, SiGe oder jeglichem anderen äquivalenten, auf dem Fachgebiet bekannten Material gebildet sein.
  • Die blockierende Isolationsschicht ist über der Ladungseinfangschicht ausgebildet. Die blockierende Isolationsschicht isoliert elektrisch einen Zwischenraum zwischen der Ladungseinfangschicht und den Steuergateelektroden 20, 30 und 40, die auf der Ladungseinfangschicht ausgebildet sind, um zu verhindern, dass in der Ladungseinfangschicht eingefangene Ladungen in Richtung der Steuergateelektroden 20, 30 und 40 wegfließen. Die integrierte Isolationsschicht ist über der floatenden Gateelektrode ausgebildet und isoliert elektrisch einen Zwischenraum zwischen der floatenden Gateelektrode und den Steuergateelektroden 20, 30 und 40.
  • SiO2, SiON, Si3N4, GexOyNz, GexSiyOz oder ein Material mit hoher Dielektrizitätskonstante kann für die blockierende Isolationsschicht oder die integrierte Isolationsschicht verwendet werden. Ein Material auf Oxidschichtbasis ist für die blockierende Isolationsschicht geeignet. Verfahren wie zum Beispiel Nassoxidation, HCl-Oxidation, Oxidation unter Verwendung eines Mischgases und dergleichen können zur Bildung der blockierenden Isolationsschicht oder der integrierten Isolationsschicht verwendet werden. Es können auch jegliche andere geeignete Verfahren verwendet werden, die auf dem Fachgebiet bekannt sind. Die blockierende Isolationsschicht oder die integrierte Isolationsschicht sind vorzugsweise so gebildet, dass sie etwas größer als die Tunnelisolationsschicht 25 sind und eine Dicke von 1 nm bis 50 nm und bevorzugter eine Dicke von 0,5 nm bis 10 nm aufweisen.
  • Die drei Steuergateelektroden 20, 30 und 40, an die Spannungen separat angelegt werden, sind auf dem Ladungsspeicherbereich 16 ausgebildet. Außerdem sind die Source-/Drainbereiche 47 und 48 auf beiden Seiten der Steuergateelektroden 20, 30, 40 ausgerichtet und in dem Halbleiterkörper 14 ausgebildet. Die Steuergateelektroden 20, 30 und 40 beinhalten die Seitenwand-Steuergateelektroden 20 und 30, die an der Seitenwand 14S ausgebildet sind, und die Oberseiten-Steuergateelektrode 40, die auf der Oberseite 14T ausgebildet ist.
  • Wenn die stromtreibenden Kräfte der Seitenwand-Steuergateelektroden 20 und 30 und der Oberseiten-Steuergateelektrode 40 gleich sind, kann eine 2-Bit-Speicherung durchgeführt werden, wie in Tabelle 2 gezeigt. Wenn sich die stromtreibenden Kräfte der drei Steuergateelektroden 20, 30 und 40 vollständig oder teilweise voneinander unterscheiden, kann eine 3-Bit- oder 2-Bit-Speicherung durchgeführt werden, wie in Tabelle 1 oder 3 gezeigt. Ein durch einen Transistor getriebener Strom I wird unter Verwendung von Gleichung 1 erhalten: I = (1/Leff)K(VG – VT), (1) wobei Leff eine effektive Kanallänge ist, K eine ganze Zahl ist, VG eine Gatespannung ist und VT eine Schwellenspannung ist. Leff wird durch die Breite einer Gateelektrode beeinflusst, und VT wird durch die Dicke einer Tunnelisolationsschicht beeinflusst.
  • Wenn die in den 2 und 3 gezeigte, nichtflüchtige Mehrbit-Speicherzelle dadurch ausgeführt wird, dass die Breiten der Steuergateelektroden 20, 30 und 40 verschieden voneinander gemacht werden, kann eine 3-Bit- oder 2-Bit-Speicherung durchgeführt werden, wie in Tabelle 1 gezeigt. Eine 3-Bit- oder 2-Bit-Speicherung kann durch Variieren der Breite und Höhe des Halbleiterkörpers 14 und der Höhen der Seitenwand-Steuergateelektroden 20 und 30 leicht implementiert werden.
  • Außerdem weist die Seitenwand 14S eine {111}-geneigte Oberfläche auf, und die Oberseite 14T weist eine {100}-geneigte Oberfläche auf, wenn die Hauptoberfläche des Substrats 10 eine {100}-Kristallfläche aufweist. In diesem Fall können auch die Dicke der Tunnelisolationsschicht, die auf der Seitenwand 14S des Halbleiterkörpers 14 ausgebildet ist, und die Dicke der Tunnelisolationsschicht variiert werden, die auf der Oberseite 14T des Halbleiterkörpers 14 ausgebildet ist. So können die stromtreibenden Kräfte der drei Transistoren durch Ändern der Dicken der Tunnelisolationsschichten und/oder durch Variieren der Höhen der Seitenwand-Steuergateelektroden 20 und 30 variiert werden, so dass eine 3-Bit- oder 2-Bit-Speicherung durchgeführt werden kann, wie in Tabelle 1 gezeigt.
  • Außerdem kann eine 2-Bit-Speicherung durch eine 6-Pegel-Stromdetektion durchgeführt werden, wie in Tabelle 3 gezeigt, wenn stromtreibende Kräfte der Seitenwand-Steuergateelektroden 20 und 30 und der Oberseiten-Steuergateelektrode 40 durch Ändern der Breite und der Höhe des Halbleiterkörpers 14 variiert werden oder wenn stromtreibende Kräfte der Seitenwand-Steuergateelektroden 20 und 30 und der Oberseiten-Steuergateelektrode 40 durch Ändern der Dicken der Tunnelisolationsschicht, die auf der Seitenwand 14S des Halbleiterkörpers 14 ausgebildet ist, und der Tunnelisolationsschicht variiert werden, die auf der Oberseite 14T des Halbleiterkörpers 14 ausgebildet ist.
  • Eine Isolationsschicht 35 zur Isolation der Oberseiten-Steuergateelektrode 40, die an den Seitenwand-Steuergateelektroden 20 und 30 ausgebildet ist, ist zudem auf den Oberseiten der Seitenwand-Steuergateelektroden 20 und 30 ausgebildet. Die Isolationsschicht 35 kann eine Oxidschicht sein. Wie in 3 gezeigt, sind die Seitenwand-Steuergateelektroden 20 und 30 in einer Abstandshalterform oder in einer vorgegebenen Struktur durch Strukturieren einer leitfähigen Schicht gebildet. Alternativ sind die Seitenwand-Steuergateelektroden 20 und 30 in einer Damaszener-Zwischenverbindungsform gebildet, bei der ein Graben gefüllt ist, der durch eine Seitenwand des benachbarten Halbleiterkörpers 14 definiert ist, wenn der Halbleiterkörper 14 benachbart in einem Zellenfeld angeordnet ist.
  • Des Weiteren ist eine Öffnung 40a in der Oberseiten-Steuergateelektrode 40 ausgebildet. Die Öffnung 40a stellt einen Raum für einen Kontakt bereit. Der Kontakt ist seinerseits mit einer Wortleitung verbunden, um eine separate Spannung an die Seitenwand-Steuergateelektroden 20 und 30 anzulegen.
  • Die Steuergateelektroden 20, 30 und 40 können durch die folgenden Materialien gebildet werden, die eine leitfähige Polysiliciumschicht, eine metallische Schicht, wie W, Pt oder Al, eine Metallnitridschicht, wie TiN, eine Metallsilicidschicht, die aus einem hochschmelzenden Metall erhalten wird, wie Co, Ni, Ti, Hf oder Pt, oder eine Schicht beinhalten, die durch Stapeln von einem oder mehreren dieser hochschmelzenden Metalle erhalten wird, jedoch nicht darauf beschränkt sind. Die Steuergateelektroden 20, 30 und 40 können zum Beispiel durch sequentielles Stapeln einer leitfähigen Polysiliciumschicht und einer Metallsilicidschicht oder durch sequentielles Stapeln einer leitfähigen Polysiliciumschicht und einer metallischen Schicht gebildet werden. Die leitfähige Polysiliciumschicht wird durch chemische Niederdruck-Gasphasenabscheidung (LPCVD) unter Verwendung von SiH2Cl2- und PH3-Gas gebildet.
  • Die Source-/Drainbereiche 47 und 48 sind in Abhängigkeit von dem Typ einer zu bildenden nichtflüchtigen Speicherzelle durch n-leitende oder p-leitende Störstellen gebildet. Außerdem können die Source-/Drainbereiche 47 und 48 eine schwach dotierte Drainelektrode (LDD) und eine stark dotierte Drainelektrode beinhalten. Wenn sie jedoch eine LDD beinhalten, verhindern die Source-/Drainbereiche 47 und 48 effektiv einen Durchbruch der nichtflüchtigen Mehrbit-Speicherzelle, selbst wenn eine hohe Spannung an die Source-/Drainbereiche 47 und 48 angelegt wird. Außerdem können die Source-/Drainbereiche 47 und 48 des Weiteren einen Halo-Bereich beinhalten, um die thermischen Elektronen effektiver zu organisieren, wenn eine Programmierung gefahren wird. Der Halo-Bereich wird durch Dotieren von Störstellen mit entgegengesetztem Leitfähigkeitstyp benachbart zu der stark dotierten Drainelektrode und der LDD gebildet.
  • Nunmehr wird der Betrieb der in den 2 und 3 gezeigten nichtflüchtigen Mehrbit-Speicherzelle erläutert. Als erstes wird, wenn eine Programmierung betrieben wird, eine Spannung von etwa 5 V bis etwa 10 V (z. B. 7 V) an eine Gateelektrode angelegt, die aus den Steuergateelektroden 20, 30 und 40 ausgewählt wird, eine Spannung von etwa 3 V bis etwa 6 V (z. B. 6 V) wird an den Drainbereich 48 angelegt, und eine Massespannung wird an den Sourcebereich 47, das Substrat 10 und die verbliebene, nicht ausgewählte Gateelektrode angelegt. Derart durchlaufen thermische Elektronen, die in einem Kanal eines gesättigten Bereichs zwischen dem Sourcebereich 47 und dem Drainbereich 48 erzeugt werden, die Tunnelisolationsschicht des Ladungsspeicherbereichs 16 und werden in der Ladungseinfangschicht oder der floatenden Gateelektrode akkumuliert, so dass eine Schwellenspannung eines ausgewählten Transistors verschoben wird. Das heißt, die Programmierung wird unter Verwendung einer Injektion heißer Kanalelektronen (CHEDI) ausgeführt.
  • Während eines Löschvorgangs wird eine Spannung von etwa 10 V bis etwa 20 V (z. B. 17 V) an die aus den Steuergateelektroden 20, 30 und 40 ausgewählte Gateelektrode angelegt, und eine Massespannung wird an den anderen Bereich angelegt. Derart werden die Elektronen, die in der Ladungseinfangschicht oder der floatenden Gateelektrode des Ladungsspeicherbereichs 16 akkumuliert wurden, über die Tunnelisolationsschicht induziert durch eine Spannung, die an die Steuergateelektroden 20, 30 und 40 angelegt wird, zu dem Halbleiterkörper 14 entladen.
  • Während eines Lesevorgangs wird eine Lesespannung (Vread), die höher als eine vorgegebene Schwellenspannung von Transistoren der Speicherzelle vor dem Programmieren und kleiner als eine Schwellenspannung der programmierten Transistoren ist, z. B. etwa 1 V bis etwa 2 V, an die entsprechenden Steuergateelektroden 10, 20 und 30 angelegt. Des Weiteren wird eine Massespannung an den Sourcebereich 47 angelegt, und eine geeignete Vorspannung von etwa 0,4 V bis etwa 1 V wird an den Drainbereich 48 angelegt, so dass der gebildete Drainstrom detektiert wird, eine Akkumulation von Elektronen erfasst wird und gespeicherte Daten gelesen werden.
  • 4 ist eine Querschnittansicht einer nichtflüchtigen Mehrbit-Speicherzelle gemäß einer weiteren exemplarischen Ausführungsform der Erfindung. Bezugnehmend auf 4 ist die vorliegende exemplarische Ausführungsform im Wesentlichen gleich der in den 2 und 3 gezeigten exemplarischen Ausführungsform mit der Ausnahme, dass der Halbleiterkörper 14 nicht aus einem Volumen-Siliciumsubstrat gebildet ist, sondern stattdessen eine Siliciumschicht ist, die auf einer vergrabenen Oxidschicht 13 eines Silicium-auf-Isolator(SOI)-Substrats ausgebildet ist. Die gleichen Bezugszeichen wie jene der in den 2 und 3 gezeigten Ausführungsform bezeichnen die gleichen Elemente, und auf eine detaillierte Beschreibung derselben wird somit verzichtet.
  • Eine Verwendung des SOI-Substrats ist für eine Verbesserung von draininduzierten, barriereerniedrigenden (DIBL-)Charakteristika bevorzugt. Ein Substrat, das unter Verwendung eines Boding- oder Separations-Verfahrens mit Implantation von Sauerstoff (SIMOX) gebildet wird, kann als SOI-Substrat verwendet werden. Wie in 4 gezeigt, kann der Halbleiterkörper 14 aus einer SOI-Schicht gebildet werden. Alternativ kann der Halbleiterkörper 14 auch aus einem Siliciumstift, der aus einer strukturierten SOI-Siliciumschicht gebildet ist, oder einer epitaxialen Schicht gebildet werden, die durch selektives epitaxiales Wachstum auf dem Siliciumstift gebildet wird. Im Fall der Verwendung einer epitaxialen Schicht zur Bildung des Halbleiterkörpers 14 kann die epitaxiale Schicht aus den folgenden Materialien gebildet werden, die Si, Ge, Si1-xGex( 0 < x < 1), Si1-xCx(0 < x < 1) oder Si1-x-yGexCy(0 < x < 1, 0 < y < 1), GaAs, InSb, GaP oder eine Kombination derselben beinhalten, jedoch nicht darauf beschränkt sind.
  • 5 ist ein Teilersatzschaltbild einer Zellenanordnung eines Halbleiterbauelements mit nichtflüchtigen Mehrbit-Speicherzellen gemäß einer exemplarischen Ausführungsform der Erfindung. Bezug nehmend auf 5 beinhaltet die Zellenanordnung des nichtflüchtigen Halbleiterbauelements eine Mehrzahl von nichtflüchtigen Mehrbit-Speicherzellen, die in einem Matrixformat angeordnet sind. Einheitszellen sind an einem Punkt angeordnet, an dem sich eine Mehrzahl von Wortleitungen WL0, WL1, WL2, ... und WLm, die in einer horizontalen Richtung angeordnet sind, und eine Mehrzahl von Bitleitungen BL0, BL1, BL2, ... und BLn kreuzen, die in einer vertikalen Richtung angeordnet sind. Da in jeder Speicherzelle dieser exemplarischen Ausführungsform drei Transistoren enthalten sind, sind auch drei zugehörige Wortleitungen Wla, WLb und WLc enthalten, um jede Einheitszelle zu definieren. Außerdem ist im Zellenfeld eine gemeinsame Sourceleitung (CSL) enthalten, die in einer horizontalen Richtung angeordnet ist. Zwei Einheitszellen haben eine CSL, und die zwei Einheitszellen bezüglich der CSL sind symmetrisch zueinander. So teilt sich ein Paar von Einheitszellen einen Sourcebereich, so dass die Gesamtabmessung der nichtflüchtigen Speicherzelle effektiv reduziert ist.
  • 6 ist ein Layout-Diagramm zum Ausführen des Ersatzschaltbildes von 5, 7A ist eine Querschnittansicht entlang einer Linie A-A' von 6, und 7B ist eine Querschnittansicht entlang einer Linie B-B' von 6, wobei sie die in den 2 und 3 gezeigte Speicherzelle beinhalten. Bezugnehmend auf die 6 bis 7B ist das Zellenfeld des nichtflüchtigen Halbleiterbauelements in einem aktiven Bereich ausgebildet, der durch den Halbleiterkörper 14 gebildet ist. Der Halbleiterkörper 14 ist durch den Isolationsbereich 12 in dem Substrat 10 definiert. Eine erste Mehrzahl von Halbleiterkörpern 14 erstreckt sich in einer ersten Richtung, wie zum Beispiel in einer horizontalen Richtung, und ist parallel ausgebildet, und eine zweite Mehrzahl von Halbleiterkörpern 14 erstreckt sich in einer Richtung senkrecht zu der ersten Richtung, wie zum Beispiel in einer vertikalen Richtung. Die zuvor erwähnten Halbleiterkörper 14 kreuzen sich in einer vertikalen Richtung und sind in einer gitterartigen Form ausgebildet.
  • Ein Kanal 15 ist bis zu einer vorgegebenen Tiefe von der Oberfläche der Halbleiterkörper 14 aus entlang des Umfangs der Halbleiterkörper 14 ausgebildet, die sich in der ersten Richtung erstrecken. Der Ladungsspeicherbereich 16 umgibt den Kanal 15.
  • Außerdem sind die Seitenwand-Steuergateelektroden 20 und 30 an der Seitenwand der Halbleiterkörper 14 parallel zu der ersten Richtung ausgerichtet. Wie vorstehend bei der Beschreibung der Speicherzelle erwähnt, können die Seitenwand-Steuergateelektroden 20 und 30 in einem Abstandshalterformat oder einem einfachen strukturierten Format ausgebildet sein. Wie in den 6 bis 7B gezeigt, ist im Hinblick auf eine Planarisierung die Bildung der Halbleiterkörper 14 in einem Damaszener-Format bevorzugt, bei dem ein Graben T gefüllt wird, der durch die Seitenwände der Halbleiterkörper 14 definiert ist, wenn die Halbleiterkörper 14 benachbart zueinander angeordnet sind. Die Oberseiten-Steuergateelektrode 40 ist durch eine auf der Oberseite der Seitenwand-Steuergateelektroden 20 und 30 ausgebildete Isolationsschicht 35 von den Seitenwand-Steuergateelektroden 20 und 30 isoliert. Die Oberseiten-Steuergateelektrode 40 überlappt mit den Seitenwand-Steuergateelektroden 20 und 30 und erstreckt sich von den Seitenwand-Steuergateelektroden 20, 30 aus in einer anderen Richtung, z. B. einer vertikalen Richtung.
  • Die Steuergateelektroden 20, 30 und 40 sind mit jeder der in 5 gezeigten Wortleitungen Wla, WLb und WLc verbunden. Daher stellt die in der Oberseiten-Steuergateelektrode 40 ausgebildete Öffnung 40a einen Raum für einen Kontakt 60 bereit. Der Kontakt 60 ist seinerseits mit einer Wortleitung zum Anlegen einer separaten Spannung an die Seitenwand-Steuergateelektroden 20 und 30 verbunden. In diesem Fall wird die Anordnung der Öffnung 40a entlang einer Oberseiten-Steuergateelektrode 40 in einer vertikalen Richtung in einer Zickzack-Form zur Optimierung der Anordnung der Wortleitungen durchgeführt.
  • Die dielektrische Zwischenebenenschicht 50 ist auf der Oberseiten-Steuergateelektrode 40 ausgebildet. Die Seitenwand-Steuergateelektroden 20 und 30 sind mit entsprechenden Wortleitungen über den Kontakt 60 verbunden, der durch die dielektrische Zwischenebenenschicht 50 und die isolierende Schicht 35 hindurch gebildet ist. Die Oberseiten-Steuergateelektrode 40 ist über einen auf dem Außenumfang des Zellenfeldes angeordneten Kontakt 60 mit einer oberen Zwischenverbindung verbunden.
  • In Abhängigkeit von dem Typ einer zu bildenden nichtflüchtigen Speicherzelle werden n-leitende oder p-leitende Störstellen in die Source-/Drainbereiche 47 und 48 dotiert. Des Weiteren können die Source-/Drainbereiche 47 und 48 eine schwach dotierte Drainelektrode (LDD) 42, eine stark dotierte Drainelektrode 44 und einen Halobereich 46 beinhalten. In der vorstehenden Situation kann des Weiteren ein Abstandshalter S an den Seitenwänden der Steuergateelektroden 20, 30 und 40 ausgebildet sein.
  • Außerdem ist ein Paar nichtflüchtiger Speicherzellen in dem Speicherzellenfeld ausgebildet. Das Paar nichtflüchtiger Speicherzellen teilt sich einen Sourcebereich 47, wodurch die Gesamtabmessung der nichtflüchtigen Speicherzelle effektiv reduziert wird. Der Sourcebereich 47 ist an einem Schnittpunkt der Halbleiterkörper 14 mit Gitterformat ausgebildet. Ein Bezugszeichen 70 bezeichnet einen Bitleitungskontakt.
  • Nunmehr wird unter Bezugnahme auf die 8 bis 12 ein Verfahren zur Herstellung eines Speicherzellenfeldes beschrieben, das in den 7A und 7B gezeigt ist. Bezugnehmend auf 8 wird als erstes ein Substrat 10 hergestellt. Das Substrat 10 kann aus wenigstens einem Halbleitermaterial gebildet werden, das aus der Gruppe ausgewählt ist, die Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs oder InP beinhaltet, jedoch nicht darauf beschränkt ist. Das Substrat 10 kann ein Siliciumsubstrat mit einer Oberseite einer {100}-Kristallfläche sein.
  • Ein Halbleiterkörper 14 wird durch einen Prozess zum Definieren eines allgemeinen Isolationsbereichs 12 gebildet. Der Halbleiterkörper 14 weist beidseitige Wände 14S, die senkrecht zu einer Hauptoberfläche des Substrats 10 ausgebildet sind, und eine Oberseite 14T auf, die parallel zu der Hauptoberfläche des Substrats 10 ausgebildet ist. Des Weiteren wird durch den Halbleiterkörper 14 ein Graben definiert.
  • Der Halbleiterkörper 14 kann durch Ätzen einer Siliciumschicht eines Volumen-Siliciumsubstrats oder eines SOI-Substrats gebildet werden. Alternativ kann der Halbleiterkörper 14 durch Bilden eines Volumen-Siliciumstifts bis zu einer Höhe, welche gleich oder kleiner als die Höhe des Isolationsbereichs 12 ist, und anschließendes Bilden einer epitaxialen Schicht gebildet werden, die durch einen epitaxialen Wachstumsprozess in einer Mesaform vorsteht, wodurch der dreidimensionale Halbleiterkörper 14 gebildet wird.
  • Außerdem können bei der Bildung des Halbleiterkörpers 14 eine selektive epitaxiale Aufwachstechnik, wie Molekularstrahlepitaxie (MBE), chemische Gasphasenabscheidung im Ultrahochvakuum (UHV-CVD), chemische Gasphasenabscheidung bei reduziertem Druck (RP-CVD) oder schnelle thermische chemische Gasphasenabscheidung (RT-CVD) verwendet werden.
  • Dabei können im Fall der Bildung des Halbleiterkörpers 14 unter Verwendung eines selektiven epitaxialen Aufwachsverfahrens Si2H6, SiH4, SiH2Cl2, SiHCl3 oder SiCl4 oder dergleichen als Si-Quelle verwendet werden. Außerdem kann GeH4 als Ge-Quelle verwendet werden. Des Weiteren können C2H6 oder CH3SiH3 oder dergleichen als C-Quelle verwendet werden.
  • Des Weiteren kann zur Verbesserung der selektiven epitaxialen Aufwachscharakteristika ein Gas wie HCl oder Cl2 als Quellengas hinzugefügt werden. Es ist zu erwähnen, dass sich bei Hinzufügen von HCl- oder Cl2-Gas zu dem Quellengas keine epitaxiale Wachstumsschicht in einem Bereich bildet, in dem eine Oxidschicht oder eine Nitridschicht ausgebildet ist, sondern vielmehr ein selektives epitaxiales Wachstum nur in einem Bereich auftritt, in dem eine Halbleiterschicht, zum Beispiel eine Si-Schicht, ausgebildet ist.
  • Wenn der Halbleiterkörper 14 aus einer Si-Schicht gebildet wird, wird speziell ein kristallines Wachstum bei etwa 700°C bis etwa 900°C und etwa 10 Torr (= 1,3332·103 Pa) bis etwa 20 Torr (= 2,6664·103 Pa) durchgeführt. In diesem Fall wird ein SiH2Cl2–Quellengas in Einheiten von etwa 100 bis etwa 200 Standardkubikzentimeter pro Minute (sccm) zugeführt. Zu dem SiH2Cl2-Quellengas können HCl in Einheiten von etwa 0 sccm bis etwa 100 sccm, B2H6 in Einheiten von etwa 0 sccm bis etwa 100 sccm und PH3 in Einheiten von etwa 0 sccm bis etwa 100 sccm hinzugefügt werden. In diesem Fall kann H2 in Einheiten von etwa 10 bis etwa 35 Standardliter pro Minute (slm) als Trägergas zugeführt werden. Wenn der Halbleiterkörper 14 aus einer Si1-x(Gex Schicht gebildet wird, wird bei etwa 500°C bis etwa 750°C und etwa 10 Torr (= 1,3332·103 Pa) bis etwa 20 Torr (= 2,6664·103 Pa) ein kristallines Wachstum durchgeführt. In diesem Fall werden die Quellengase SiH2Cl2 und GeH4 in Einheiten von etwa 100 sccm bis etwa 200 sccm beziehungsweise in Einheiten von etwa 50 sccm bis etwa 200 sccm zugeführt. HCl in Einheiten von etwa 0 sccm bis etwa 100 sccm, B2H6 in Einheiten von etwa 0 sccm bis etwa 100 sccm und PH3 in Einheiten von etwa 0 sccm bis etwa 100 sccm können zu dem Quellengas SiH2Cl2 und GeH4 hinzugefügt werden. In diesem Fall kann H2 in Einheiten von 10 slm bis etwa 35 slm als Trägergas zugeführt werden. Wenn der Halbleiterkörper 14 aus einer Si1-xC-Schicht gebildet wird, wird das kristalline Wachstum bei etwa 650°C bis etwa 850°C und etwa 10 Torr (= 1,3332·103 Pa) bis etwa 20 Torr (= 2,6664·103 Pa) durchgeführt. In diesem Fall werden die Quellengase SiH2Cl2 und CH3SiH3 in Einheiten von etwa 100 sccm bis etwa 200 sccm beziehungsweise etwa 5 sccm bis etwa 50 sccm zugeführt. Dem Quellengas SiH2Cl2 und CH3SiH3 können HCl zugeführt in Einheiten von etwa 0 sccm bis etwa 100 sccm, B2H6 zugeführt in Einheiten von etwa 0 sccm bis etwa 100 sccm und PH3 zugeführt in Einheiten von etwa 0 sccm bis etwa 100 sccm hinzugefügt werden. In diesem Fall kann H2 mit etwa 10 slm bis etwa 35 slm als Trägergas zugeführt werden. Außerdem kann der Halbleiterkörper 14 aus einer Mehrzahl von Halbleiterschichten mit unterschiedlichen Bandlücken gebildet werden. Wenn der Halbleiterkörper 14 gebildet wird, wird zum Beispiel zuerst eine SiGe-Schicht auf einem Halbleiterstift unter Verwendung eines selektiven epitaxialen Aufwachsverfahrens gebildet, und eine Si-Schicht wird auf der SiGe-Schicht aufgewachsen. Alternativ wird nur ein Teil der Fläche, in welcher der Kanal 15 gebildet wird, durch Strukturieren einer Volumen-Halbleiterschicht gebildet, und zusätzlich wird ein Teil der Fläche, in welcher die Source-/Drainbereiche 47 und 48 gebildet werden, aus einer epitaxialen Schicht, einer durch Deposition aufgewachsenen Halbleiterschicht und einer lokalen Zwischenverbindung oder dergleichen gebildet.
  • Ein Verfahren zur Bildung derartiger Source-/Drainbereiche 47 und 48 als epitaxiale Schicht zur Fertigstellung des Halbleiterkörpers 14 ist dem Fachmann an sich bekannt.
  • Ein Verfahren zur Fertigstellung des Halbleiterkörpers 14 unter Verwendung einer Halbleiterschicht oder einer lokalen Zwischenverbindung ist dem Fachmann ebenfalls bekannt.
  • Außerdem kann die Verwendung einer alternierenden Phaseninversionsmaske in einem Bereich, in dem der Kanal 15 ausgebildet ist, zur Bildung des Halbleiterkörpers 14 mit einem geringen Rastermaß ausgelegt werden. Bezugnehmend auf 9 werden nach Wunsch Störstellen in den Halbleiterkörper 14 ionenimplantiert, um eine Dotierung des Kanals 15 zum Einstellen der Schwellenspannung, d. h. VT, durchzuführen. Danach wird ein Ladungsspeicherbereich 16 auf der Oberfläche des Halbleiterkörpers 14 gebildet. Der Ladungsspeicherbereich 16 kann eine floatende Einfangstruktur, bei der eine Tunnelisolationsschicht, eine Ladungseinfangschicht und eine blockierende Isolationsschicht gestapelt sind, oder alternativ eine floatende Gatestruktur aufweisen, bei der eine Tunnelisolationsschicht, eine floatende Gateelektrode und eine Zwischengateisolationsschicht gestapelt sind. Die Tunnelisolationsschicht kann durch Aufwachsen einer gewünschten Schicht von der Oberfläche des Halbleiterkörpers 14 aus zum Beispiel durch Verfahren wie Nassoxidation, HCl-Oxidation oder Oxidation unter Verwendung eines Mischgases durchgeführt werden. Alternativ kann die Tunnelisolationsschicht unter Verwendung von CVD oder atomarer Schichtdeposition (ALD) gebildet werden. Die Tunnelisolationsschicht kann zum Beispiel aus dem folgenden Material gebildet werden, das SiO2, SiON, Si3N4, GexOyNz oder GexGiyOz oder ein Material mit hoher Dielektrizitätskonstante, wie HfO2, ZrO2, Al2O3, Ta2O5, Hafniumsilicat oder Zirkoniumsilikat oder eine Kombination derselben beinhaltet, jedoch nicht darauf beschränkt ist. Außerdem kann die Tunnelisolationsschicht durch Stapeln von wenigstens zwei Arten von Materialien, die aus den vorstehend erwähnten Materialien ausgewählt sind, als einer Mehrzahl von Schichten gebildet werden. Nachfolgend wird eine Ladungseinfangschicht oder eine floatende Gateelektrode auf der Tunnelisolationsschicht gebildet. Die Ladungseinfangschicht kann durch Stapeln einer Nitridschicht Si3N4 unter Verwendung einer Nitrierung gebildet werden. Die floatende Gateelektrode kann durch Aufbringen von n+-Polysilicium, p+-Polysilicium, SiGe oder einem beliebigen anderen geeigneten Material gebildet werden, das auf dem Fachgebiet bekannt ist. Nachfolgend wird eine blockierende Schicht oder eine integrierte Isolationsschicht gebildet. Die blockierende Schicht oder die integrierte Isolationsschicht werden vorzugsweise unter Verwendung des gleichen Verfahrens wie bei der Tunnelisolationsschicht gebildet. Die blockierende Schicht oder die integrierte Isolationsschicht werden vorzugsweise mit einer größeren Dicke als die Tunnelisolationsschicht gebildet.
  • Bezugnehmend auf 10 wird eine leitfähige Schicht auf dem Ladungsspeicherbereich 15 gebildet und planarisiert, und dann werden Seitenwand-Steuergateelektroden 20 und 30 gebildet. Die leitfähige Schicht kann aus einer leitfähigen Polysiliciumschicht, einer metallischen Schicht, einer Metallnitridschicht, einer Metallsilicidschicht oder einer Kombination dieser Schichten gebildet werden. Die leitfähige Schicht wird allgemein unter Verwendung von LP-CVD gebildet. In diesem Fall ist zum Füllen eines Grabenbereichs, der durch den Halbleiterkörper 14 definiert ist, eine Depositionsdicke für die leitfähige Schicht vorgesehen, die größer als das Doppelte der Breite eines Grabens ist. Die aufgebrachte leitfähige Schicht wird planarisiert, zum Beispiel durch einen Rückätzprozess unter Verwendung einer Plasmaätzvorrichtung, die ein Ätzgas wie HBr, Cl2, CClF3, CCl4, NF3 oder SF6 oder dergleichen verwendet, oder durch einen chemisch-mechanischen Polierprozess, wodurch Seitenwand-Steuergateelektroden 20 und 30 gebildet werden, die auf der Seitenwand des Halbleiterkörpers 14 ausgerichtet und von einer benachbarten Zelle nicht separiert sind. Nunmehr bezugnehmend auf 11 wird die isolierende Schicht 35 auf den Seitenwand-Steuergateelektroden 20 und 30 durch Bilden einer Oxidschicht auf den Seitenwand-Steuergateelektroden 20 und 30 über einen Oxidationsprozess gebildet. Nachfolgend wird eine leitfähige Schicht ganzflächig auf der isolierenden Schicht 35 gebildet und dann strukturiert, um eine Oberselten-Steuergateelektrode 40 zu bilden. Die Oberseiten-Steuergateelektrode 40 wird strukturiert, so dass der Bereich, in dem ein gemeinsamer Sourcebereich 47 und ein Drainbereich 48 parallel zu einer gemeinsamen Sourceleitung CSL zu bilden sind, freigelegt wird. Des Weiteren werden bei einer Strukturierung der Oberseiten-Steuergateelektrode 40 die Seitenwand-Steuergateelektroden 20 und 30, die unterhalb der Oberseiten-Steuergateelektrode 40 ausgebildet sind, zur Bildung einzelner Zellen voneinander separiert. Die leitfähige Schicht, welche die Oberseiten-Steuergateelektrode 40 bildet, kann aus einer Polysiliciumschicht, einer metallischen Schicht, einer Metallnitridschicht, einer Metallsilicidschicht oder einer Kombination dieser Schichten im Allgemeinen unter Verwendung von LP-CVD-Techniken gebildet werden.
  • An den Seitenwänden der Steuergateelektroden 20, 30 und 40 kann ein Abstandshalter gebildet werden. Bezugnehmend auf 12 werden ein Ionenimplantationsprozess und ein Temperprozess durchgeführt, um die Source-/Drainbereiche 47 und 48 zu bilden. Nach Wunsch kann mittels Durchführen eines herkömmlichen Salicidprozesses eine Metallsilicidschicht, wie WSix, COSix oder TiSix, auf der Oberseiten-Steuergateelektrode 40 und der Oberseite der Source-/Drainbereiche 47 und 48 gebildet werden.
  • Nachfolgend wird eine dielektrische Zwischenebenenschicht 50 gebildet, und ein Kontakt 60, der die Seitenwand-Steuergateelektroden 20 und 30 und die Oberseiten-Steuergateelektrode 40 kontaktiert, wird gebildet. Ein nachfolgender Halbleiterbauelementfertigungsprozess, z. B. ein herkömmlicher Fertigungsprozess, wird durchgeführt, so dass ein Halblelterbauelement mit einer nichtflüchtigen Mehrbit-Speicherzelle erzeugt wird.
  • Wie vorstehend beschrieben, werden durch die nichtflüchtige Mehrbit-Speicherzelle gemäß der Erfindung eine hohe Integration von Flash-EEPROMs und geringere Kosten pro MByte effektiv erzielt.
  • Da die nichtflüchtige Mehrbit-Speicherzelle der Erfindung das gleiche zulässige Betriebsfenster aufweist wie eine nichtflüchtige Ein-Bit-Speicherzelle, wird außerdem die Zuverlässigkeit eines Halbleiterbauelements aufrechterhalten, und zudem wird die Ausbeute des Halbleiterbauelements mit der nichtflüchtigen Mehrbit-Speicherzelle beibehalten.

Claims (35)

  1. Nichtflüchtiges Halbleiterspeicherbauelement mit – einer nichtflüchtigen Mehrbit-Speichereinheitszelle, die umfasst: – einen Halbleiterkörper (14), der sich als nichtplanare Struktur auf einem Substrat von einer Hauptoberfläche desselben vorstehend in einer ersten Richtung erstreckt, – einen Source- und einen Drainbereich (47, 48) die einander in der ersten Richtung gegenüberliegend in dem Halbleiterkörper (14) ausgebildet sind, – einen Kanalbereich (15) in dem Halbleiterkörper (14) zwischen dem Source- und dem Drainbereich, – einen Ladungsspeicherbereich (16), der auf dem Kanalbereich (15) ausgebildet ist, und – eine Mehrzahl von Steuergateelektroden (20, 30, 40), die auf verschiedenen, quer zur ersten Richtung gegeneinander versetzt liegenden Teilen des Ladungsspeicherbereichs (16) ausgebildet und dafür ausgelegt sind, separate Steuerspannungen (Vcc1, ..., Vccn) zu empfangen, und die zum Halbleiterkörper (14) ausgerichtet ausgebildete Seitenwand-Steuergateelektroden (20, 30) an Seitenwänden des Halbleiterkörpers (14) beinhalten.
  2. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 1, weiter gekennzeichnet durch eine weitere Einheitszelle, die den Sourcebereich (47) nutzt, wobei die Einheitszellen bezüglich des Sourcebereichs symmetrisch zueinander sind.
  3. Nichtflüchtiges Halbleiterspeicherbauelement mit – wenigstens einem Paar von nichtflüchtigen Mehrbit-Speichereinheitszellen und – einem Halbleiterkörperaufbau, in dem sich gitterartig auf einem Substrat von einer Hauptoberfläche desselben vorstehend eine Mehrzahl von länglichen parallelen Halbleiterkörpern (14) in einer ersten Richtung erstreckt und eine Mehrzahl von länglichen parallelen Halbleiterkörpern (14) in einer zweiten Richtung senkrecht zu der ersten Richtung erstreckt, – wobei jede Einheitszelle umfasst: – einen Kanalbereich (15) in einem Teilbereich eines jeweiligen derjenigen Halbleiterkörper, die sich in der ersten Richtung erstrecken, – einen Ladungsspeicherbereich (16), der auf dem Kanalbereich (15) ausgebildet ist, – eine Mehrzahl von Steuergateelektroden (20, 30, 40), die auf verschiedenen, quer zur ersten Richtung gegeneinander versetzt liegenden Teilen des Ladungsspeicherbereichs (16) ausgebildet sind, wobei die Steuergateelektroden (20, 30, 40) dafür ausgelegt sind, separate Steuerspannungen (Vcc1, ..., Vccn) zu empfangen, und – einen Source- und einen Drainbereich (47, 48), die auf beiden Seiten der Mehrzahl von Steuergateelektroden (20, 30, 40) ausgerichtet in dem betreffenden Halbleiterkörper ausgebildet sind, und – wobei sich das wenigstens eine Paar von Einheitszellen den Sourcebereich (47) teilt und der Sourcebereich (47) an einem Kreuzungspunkt der Halbleiterkörper (14) ausgebildet ist.
  4. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der jeweilige Halbleiterkörper (14) in einer Mesa-Form vorsteht, wobei Seitenwände senkrecht zu einer Hauptoberfläche des Substrats ausgebildet sind und eine Oberseite parallel zu der Hauptoberfläche des Substrats ausgebildet ist.
  5. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Mehrzahl von Steuergateelektroden zwei Seitenwand-Steuergateelektroden (20, 30), die an den Seitenwänden des jeweiligen Halbleiterkörpers (14) parallel zu der ersten Richtung ausgerichtet sind, und eine Oberseiten-Steuergateelektrode (40) beinhaltet, die auf der Oberseite des Halbleiterkörpers (14) ausgebildet ist.
  6. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 5, dadurch gekennzeichnet, dass die Seitenwand-Steuergateelektroden (20, 30) jeweils in einer Abstandshalterform ausgebildet sind.
  7. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Seitenwand-Steuergateelektroden (20, 30) Damaszener-Zwischenverbindungen sind, die an den Seitenwänden des Halbleiterkörpers ausgebildet sind.
  8. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass sich eine stromtreibende Kraft der Seitenwand-Steuergateelektroden (20, 30) und eine stromtreibende Kraft der Oberseiten-Steuergateelektrode (40) voneinander unterscheiden.
  9. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass die stromtreibenden Kräfte der zwei Seitenwand-Steuergateelektroden (20, 30) gleich sind oder sich voneinander unterscheiden.
  10. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass ein Strom, der von dem Drainbereich (48) detektiert wird, null bis sieben Pegel oder null bis fünf Pegel aufweist.
  11. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die nichtflüchtige Mehrbit-Speichereinheitszelle eine 2-Bit- oder 3-Bit-Speichereinheitszelle ist.
  12. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, dass sich eine Höhe der Seitenwände des jeweiligen Halbleiterkörpers (14) und eine Breite der Oberseite voneinander unterscheiden und/oder sich Breiten der zwei Seitenwand-Steuergateelektroden (20, 30) voneinander unterscheiden.
  13. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 12, dadurch gekennzeichnet, dass sich eine Dicke einer Tunnelisolationsschicht, die den Ladungsspeicherbereich (16) unter der jeweiligen Seitenwand-Steuergateelektrode (20, 30) bildet, und eine Dicke der Tunnelisolationsschicht, die den Ladungsspeicherbereich (16) unter der Oberseiten-Steuergateelektrode (40) bildet, voneinander unterscheiden.
  14. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass eine stromtreibende Kraft von jeder der Seitenwand-Steuergateelektroden (20, 30) und die stromtreibende Kraft der Oberseiten-Steuergateelektrode (40) gleich sind.
  15. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 14, dadurch gekennzeichnet, dass eine isolierende Schicht des Weiteren auf Oberseiten der Seitenwand-Steuergateelektroden (20, 30) ausgebildet ist und die Oberseiten-Steuergateelektrode (40) mit den Oberseiten der Seitenwand-Steuergateelektroden (20, 30) überlappt.
  16. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 15, dadurch gekennzeichnet, dass sich die Oberseiten-Steuergateelektrode (40) parallel zu der zweiten Richtung erstreckt und mit den Oberseiten der Seitenwand-Steuergateelektroden (20, 30) überlappt.
  17. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass die Oberseiten-Steuergateelektrode (40) je eine Öffnung (40a) zum Freilegen der isolierenden Schicht auf den Oberseiten der Seitenwand-Steuergateelektroden (20, 30) beinhaltet.
  18. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 17, dadurch gekennzeichnet, dass die Öffnungen (40a) in der Oberseiten-Steuergateelektrode (40) in einer Zickzackform entlang der zweiten Richtung angeordnet sind.
  19. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 18, dadurch gekennzeichnet, dass die Seitenwand-Steuergateelektroden (20, 30) Damaszener-Zwischenverbindungen sind, in denen ein durch den gitterartigen Halbleiterkörperaufbau definierter Graben gefüllt ist und die in einer Zelleneinheit voneinander separiert sind.
  20. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 19, dadurch gekennzeichnet, dass die Seitenwand-Steuergateelektroden (20, 30) in einer Abstandshalterform entlang der Seitenwände der Halbleiterkörper (14) parallel zu der ersten Richtung ausgebildet sind.
  21. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass der Ladungsspeicherbereich (16) eine floatende Einfangstruktur oder eine floatende Gatestruktur beinhaltet.
  22. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 21, dadurch gekennzeichnet, dass die floatende Einfangstruktur eine Stapelstruktur ist, in der eine Tunnelisolationsschicht, eine Ladungseinfangschicht und eine blockierende Isolationsschicht gestapelt sind.
  23. Verfahren zur Herstellung eines nichtflüchtigen Halbleiterspeicherbauelements, das die folgenden Schritte umfasst: – Bilden eines Halbleiterkörpers (14) als nichtplanare Struktur, der sich auf einem Substrat von einer Hauptoberfläche desselben vorstehend in einer ersten Richtung erstreckt, – Bilden eines Kanalbereichs (15) in dem Halbleiterkörper, – Bilden eines Ladungsspeicherbereichs (16) auf dem Kanalbereich (15), – Bilden einer Mehrzahl von Steuergateelektroden (20, 30, 40) auf verschiedenen, quer zur ersten Richtung gegeneinander versetzt liegenden Teilen des Ladungsspeicherbereichs (16), wobei die Mehrzahl von Steuergateelektroden (20, 30, 40) jeweils zum Empfangen von separaten Steuerspannungen (Vcc1, ..., Vccn) ausgelegt ist und zum Halbleiterkörper (14) ausgerichtet ausgebildete Seitenwand-Steuergateelektroden (20, 30) an Seitenwänden des Halbleiterkörpers (14) beinhaltet, und – Bilden eines Source- und eines Drainbereiches (47, 48) zu beiden Seiten der Mehrzahl von Steuergateelektroden ausgerichtet in dem Halbleiterkörper (14).
  24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass der Halbleiterkörper (14) in einer Mesaform vorsteht, wobei Seitenwände senkrecht zu der Hauptoberfläche des Substrats sind und eine Hauptoberfläche parallel zu der Hauptoberfläche des Substrats ist.
  25. Verfahren nach Anspruch 23 oder 24, dadurch gekennzeichnet, dass das Bilden der Mehrzahl von Steuergateelektroden (20, 30, 40) das Bilden von zwei Seitenwand-Steuergateelektroden (20, 30), die an den Seitenwänden des Halbleiterkörpers (14) ausgerichtet sind, und einer Oberseiten-Steuergateelektrode (40) auf der Oberseite des Halbleiterkörpers (14) umfasst.
  26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass sich eine stromtreibende Kraft der Seitenwand-Steuergateelektroden (20, 30) und die stromtreibende Kraft der Oberseiten-Steuergateelektrode (40) voneinander unterscheiden.
  27. Verfahren nach Anspruch 25 oder 26, dadurch gekennzeichnet, dass die stromtreibenden Kräfte der zwei Seitenwand-Steuergateelektroden (20, 30) gleich sind oder sich voneinander unterscheiden.
  28. Verfahren nach einem der Ansprüche 23 bis 27, dadurch gekennzeichnet, dass sich bei der Bildung des Halbleiterkörpers (14) eine Höhe der Seitenwände des Halbleiterkörpers (14) und eine Breite der Oberseite des Halbleiterkörpers (14) voneinander unterscheiden und/oder sich bei der Bildung der Mehrzahl von Steuergateelektroden (20, 30, 40) die Breiten der zwei Seitenwand-Steuergateelektroden (20, 30) voneinander unterscheiden.
  29. Verfahren nach einem der Ansprüche 23 bis 28, dadurch gekennzeichnet, dass sich bei der Bildung des Ladungsspeicherbereichs eine Dicke einer Tunnelisolationsschicht, die den Ladungsspeicherbereich (16) unter der jeweiligen Seitenwand-Steuergateelektrode (20, 30) bildet, und eine Dicke der Tunnelisolationsschicht voneinander unterscheiden, die den Ladungsspeicherbereich (16) unter der Oberseiten-Steuergateelektrode (40) bildet.
  30. Verfahren nach einem der Ansprüche 23 bis 29, dadurch gekennzeichnet, dass die Bildung der Mehrzahl von Steuergateelektroden (20, 30, 40) umfasst: – Bilden der zwei Seitenwand-Steuergateelektroden (20, 30), die auf der Seitenwand des Halbleiterkörpers (14) ausgerichtet sind, – Bilden einer isolierenden Schicht auf der Oberseite der Seitenwand-Steuergateelektroden (20, 30), und – Bilden der Oberseiten-Steuergateelektrode (40) auf der Oberseite der isolierenden Schicht, wobei die Oberseiten-Steuergateelektrode (40) mit den Seitenwand-Steuergateelektroden (20, 30) überlappt.
  31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass das Bilden der Seitenwand-Steuergateelektroden (20, 30) das Bilden der Seitenwand-Steuergateelektroden (20, 30) an beiden Seitenwänden des Halbleiterkörpers (14) in einer Abstandshalterform umfasst.
  32. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass das Bilden der Seitenwand-Steuergateelektroden (20, 30) das Bilden der Seitenwand-Steuergateelektroden (20, 30) in einer Damaszener-Zwischenverbindungsform umfasst, in der ein durch den Halbleiterkörper (14) definierter Graben gefüllt wird.
  33. Verfahren nach einem der Ansprüche 30 bis 32, dadurch gekennzeichnet, dass die Oberseiten-Steuergateelektrode (40) eine jeweilige Öffnung (40a) zum Freilegen der isolierenden Schicht auf den Oberseiten der Seitenwand-Steuergateelektroden (20, 30) beinhaltet.
  34. Verfahren nach einem der Ansprüche 23 bis 33, dadurch gekennzeichnet, dass der Ladungsspeicherbereich (16) mit einer floatenden Einfangstruktur oder einer floatenden Gatestruktur gebildet wird.
  35. Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass die floatende Einfangstruktur eine Stapelstruktur ist, in der eine Tunnelisolationsschicht, eine Ladungseinfangschicht und eine blockierende Isolationsschicht gestapelt sind.
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