DE102005063582B3 - Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleiterbauelements mit den Schritten: Bereitstellen eines Werkstücks (102; 202), wobei das Werkstück einen ersten Bereich (104; 204) und einen zweiten Bereich (106; 206) umfasst; Ausbilden einer Hartmaske (112) über dem ersten Bereich (104; 204) des Werkstücks (102; 202); Abscheiden eines ersten Gatedielektrikummaterials (120) über der Hartmaske (112) und dem zweiten Bereich (106; 206) des Werkstücks (102; 202); Abscheiden eines ersten Gatematerials (122) über dem ersten Gatedielektrikummaterial (120); Entfernen des ersten Gatematerials (122), des ersten Gatedielektrikummaterials (120) und der Hartmaske (112) über dem ersten Bereich (104; 204) des Werkstücks, wobei das erste Gatematerial (122) und das erste Gatedielektrikummaterial (120) über dem zweiten Bereich (106; 206) des Werkstücks (102, 202) befindlich übrig gelassen werden; Abscheiden eines zweiten Gatedielektrikummaterials (126) mit einer ersten Isolationsschicht (250) über dem ersten Bereich (104; 204) des Werkstücks (102; 202) und über dem ersten Gatematerial (122) über dem zweiten Bereich (106; 206) des Werkstücks (102; 202), wobei das zweite Gatedielektrikummaterial (126) ein anderes Material als das erste Gatedielektrikummaterial (120) umfasst; Implantieren eines Fermi-Pinning-Materials in das zweite Gatedielektrikummaterial (126), wodurch eine zweite Isolationsschicht (252) an der Oberseite des zweiten Gatedielektrikummaterials ausgebildet wird; Abscheiden eines zweiten Gatematerials (128) über dem zweiten Gatedielektrikummaterial (126); Entfernen des zweiten Gatematerials (128) und des zweiten Gatedielektrikummaterials oberhalb des zweiten Bereichs (106; 206) des Werkstücks (102; 202), wobei das zweite Gatematerial (128) und das zweite Gatedielektrikummaterial (126) über dem ersten Bereich (104; 204) des Werkstücks (102; 202) übrig gelassen werden ...

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Halbleiterbauelements.
  • Halbleiterbauelemente werden in einer Vielzahl von elektronischen Anwendungen wie beispielsweise Personal Computern, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung verwendet. Halbleiterbauelemente werden typischerweise durch ein sequentielles Abscheiden von isolierenden (oder dielektrischen) Schichten, leitenden Schichten und halbleitenden Schichten von Materialien über einem Halbleitersubstrat und ein Strukturieren der verschiedenen Schichten unter Verwendung von Lithographieprozessen zum Ausbilden von Schaltungskomponenten und Elementen darauf gefertigt.
  • Ein Transistor ist ein Element, das in Halbleiterbauelementen umfangreich genutzt wird. Es können zum Beispiel Millionen von Transistoren auf einer einzelnen integrierten Schaltung (IC) vorhanden sein. Ein bei einer Fertigung von Halbleiterbauelementen verwendeter üblicher Transistortyp ist ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET).
  • Frühe MOSFET-Prozesse haben eine Art von Dotierung verwendet, um entweder p-Kanal-Transistoren oder n-Kanal-Transistoren zu erzeugen. Neuere Entwürfe, welche als Komplementär-MOS-(CMOS-)Schaltungen bezeichnet werden, verwenden sowohl p-Kanal- als auch n-Kanal-Bauelemente in komplementären Konfigurationen. Obwohl zu ihrer Herstellung mehr Herstellungsschritte und mehr Transistoren erforderlich sind, sind CMOS-Schaltungen vorteilhaft, da sie weniger Energie verbrauchen und kleinere und schnellere Bauelemente ausgebildet werden können.
  • In der Vergangenheit wurde typischerweise Siliziumdioxid, das eine Dielektrizitätskonstante von etwa 3,9 hat, als Gatedielektrikum für MOSFET-Bauelemente verwendet. Mit der Reduzierung der Größe der Bauelemente wird jedoch die Verwendung von Siliziumdioxid als Gatedielektrikum aufgrund des Gateleckstroms, der die Leistungsfähigkeit des Bauelements vermindern kann, problematisch. Um die Vorteile der Transistorskalierung vollständig zu realisieren, muss die Gateoxiddicke auf weniger als 2 nm reduziert werden. Der sich ergebende Gateleckstrom macht jedoch die Verwendung von derartig dünnen Oxiden bei vielen Bauelementanwendungen unmöglich, bei denen ein niedriger Bereitschafts-Leistungsverbrauch erforderlich ist. Aus diesem Grund wird das dielektrische Gateoxid-Material schließlich durch ein alternatives Dielektrikummaterial ersetzt, das eine höhere Dielektrizitätskonstante hat.
  • Folglich besteht in der Industrie eine Tendenz, Materialien mit hoher Dielektrizitätskonstante (hohem k) als Gatedielektrikum in MOSFET-Bauelementen zu verwenden. Der Ausdruck ”High-k-Materialien”, wie er hier verwendet wird, bezieht sich auf ein Dielektrikummaterial, das eine Dielektrizitätskonstante von etwa 4,0 oder mehr hat.
  • Die Entwicklung eines High-k-Gatedielektrikums ist in der Ausgabe 2002 des Internationalen Technologiefahrplans für Halbleiter (ITRS, International Technology Roadmap for Semiconductors) aufgeführt, der die technologischen Herausforderungen und Bedürfnisse aufzeigt, welche der Halbleiterindustrie für die nächsten 15 Jahre gegenüberstehen. Für eine leistungsarme Logik (zum Beispiel für tragbare elektronische Anwendungen) ist es wichtig, Bauelemente zu verwenden, die einen niedrigen Leckstrom haben, um die Batterielebensdauer zu verlängern. Der Gate-Leckstrom sowie der Unter-Schwellwert-Leckstrom, der pn-Übergang-Leckstrom und der Band-zu-Band-Tunneleffekt müssen bei leistungsarmen Anwendungen kontrolliert werden.
  • Bei der Verwendung von High-k-Dielektrikummaterialien leidet jedoch die Leistungsfähigkeit des Bauelements unter in der Dielektrikumschicht eingefangener Ladung, wodurch die Beweglichkeit verschlechtert und wodurch der Ansteuerstrom gegenüber Transistoren mit Siliziumdioxid-Gateoxiden verringert wird, so dass sich die Geschwindigkeit und die Leistungsfähigkeit von Transistoren mit High-k-Gatedielektrikummaterialien verschlechtern.
  • Ein weiteres Problem bei der Verwendung eines High-k-Dielektrikummaterials als Gatedielektrikum eines CMOS-Transistors wird in der Fachwelt als ”Fermi-Pinning”-Effekt bzw. ”fermi-level-pinning”-Effekt bezeichnet und tritt an der Schnittstelle der Gateelektrode und des Gatedielektrikummaterials auf. „Fermi-Pinning” ist ein Problem, das sowohl bei CMOS-Schaltungen mit Polysiliziumgates als auch bei CMOS-Schaltungen mit Metallgates auftritt. Der „Fermi-Pinning”-Effekt verursacht eine Schwellwertspannungsverschiebung und eine niedrige Beweglichkeit, die der durch den „Fermi-Pinning”-Effekt verursachten erhöhten Ladung zuzuschreiben sind. „Fermi-Pinning” verursacht eine unerwünschte asymmetrische Einschaltschwellwertspannung Vt für die zwei Transistoren einer CMOS-Schaltung.
  • In der Elektronik ist die ”Austrittsarbeit” die (üblicherweise in Elektronenvolt gemessene) Energie, die zum Entfernen eines Elektrons von dem Fermi-Niveau zu einem eine unendliche Strecke entfernten Punkt außerhalb der Oberfläche benötigt wird. Die Austrittsarbeit ist eine Materialeigenschaft jedes Materials, sei es, dass das Material ein Leiter, ein Halbleiter oder ein Dielektrikum ist. Die Austrittsarbeit eines Metalls ist festgelegt und kann nicht geändert werden, sofern nicht zum Beispiel die Materialzusammensetzung geändert wird.
  • Die Austrittsarbeit eines Halbleiters kann durch ein Dotieren des Halbleitermaterials geändert werden. Undotiertes Polysilizium hat zum Beispiel eine Austrittsarbeit von etwa 4,5 eV, während mit Bor dotiertes Polysilizium eine Austrittsarbeit von etwa 5,0 eV hat. Die Austrittsarbeit eines Halbleiters oder eines Leiters beeinflusst die Schwellwertspannung eines Transistors direkt, wenn das Material als eine Gateelektrode verwendet wird.
  • Bei herkömmlichen CMOS-Schaltungen mit SiO2-Gatedielektrikummaterial kann die Austrittsarbeit durch ein Dotieren des für das Gateelektrodenmaterial verwendeten Polysiliziums geändert oder abgestimmt werden. So wurde bei herkömmlichen CMOS-Transistorschaltungen typischerweise SiO2 als Gatedielektrikummaterial für den CMOS verwendet, und die Gateelektrode war aus Polysilizium. Eine symmetrische Schwellwertspannung Vt für das PMOS-Bauelement und das NMOS-Bauelement einer herkömmlichen CMOS-Schaltung war unter Verwendung von SiO2 als ein Gatedielektrikummaterial leicht erreichbar. Für das PMOS-Bauelement war die Gateelektrode vom P-Typ, was typischerweise unter Verwendung von beispielsweise mit Bor dotiertem Polysilizium als das PMOS-Gateelektrodenmaterial erreicht wurde. Für das NMOS-Bauelement war die Gateelektrode vom N-Typ, was typischerweise unter Verwendung von beispielsweise mit Phosphor dotiertem Polysilizium als das NMOS-Gateelektrodenmaterial erreicht wurde.
  • Werden jedoch High-k-Gatedielektrikummaterialien als Gatedielektrikum verwendet, so wird hierdurch „Fermi-Pinning” verursacht, das diese Austrittsarbeit festheftet oder sie fixiert, so dass ein Dotieren des Polysiliziumgatematerials die Austrittsarbeit nicht ändert. Somit kann ein symmetrisches Vt für die NMOS- und PMOS-Transistoren einer CMOS-Schaltung mit einem High-k-Material für das Gatedielektrikum nicht wie bei CMOS-Schaltungen mit einem SiO2-Gatedielektrikum durch ein Dotieren von Polysiliziumgatematerial erreicht werden.
  • So treten z. B. Probleme auf bei dem Versuch ein auf Hafnium basierendes Dielektrikummaterial, ein High-k-Dielektrikummaterial, für das Gatedielektrikummaterial einer CMOS-Schaltung zu verwenden. Für das NMOS-Bauelement kann mit Phosphor dotiertes Polysilizium als Material für die Gateelektrode verwendet werden, wodurch man ein gewünschtes N-Typ-Gate erhält. Falls jedoch für das PMOS-Bauelement zum Beispiel mit Bor dotiertes Polysilizium für das Gateelektrodenmaterial verwendet wird, interagiert das auf Hafnium basierende Gateelektrodenmaterial durch das „Fermi-Pinning” bedingt mit benachbarten Materialien, was zu einem N-Typ-Gate führt, das für das PMOS-Bauelement nicht wirkungsvoll ist. Ein Gate des N-Typs an dem PMOS-Transistor ist unerwünscht: das Gate des PMOS-Bauelements sollte vom P-Typ sein, um die Leistungsfähigkeit der CMOS-Schaltung zu optimieren und ein symmetrisches Vtp und Vtn zu erreichen. Somit hat eine CMOS-Schaltung mit einer Gateelektrode vom N-Typ für den PMOS-Transistor wegen des „Fermi-Pinning”-Effekts des High-k-Dielektrikummaterials ein asymmetrisches Vtn und Vtp. Es sind Anstrengungen zum Verbessern der Qualität von filmartigen High-k-Dielektrikumschichten und Lösen der Fermi-Pinning-Probleme unternommen worden, aber die Anstrengungen haben zu wenig Erfolg geführt.
  • Aus der Druckschrift JP 2002151598 A ist ein Verfahren zum Ausbilden von Transistoren mit unterschiedlichen Kenngrößen bekannt. Hierzu werden unter Verwendung einer Hartmaske zunächst in einem Bereich des Werkstücks ein erstes Gatedielektrikummaterial sowie ein erstes Gatematerial ausgebildet. Im Anschluss daran werden über einem zweiten Bereich des Werkstücks ein zweites Gatedielektrikummaterial sowie ein zweites Gatematerial ausgebildet. Das erste Gatematerial wird zum Ausbilden einer ersten Gateelektrode strukturiert. Anschließend wird in dem zweiten Bereich das zweite Gatematerial zum Ausbilden einer zweiten Gateelektrode strukturiert.
  • Die Druckschrift US 6 528 858 B1 zeigt ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren, wobei zunächst ein NMOS-Transistor mit high-k Dielektrikum und anschließend ein PMOS-Transistor mit Standard-Dielektrikum ausgebildet wird.
  • Weiterhin ist aus der Druckschrift US 6 171 910 B1 ein Verfahren bekannt, bei dem zunächst Dummy-Gate-Strukturen ausgebildet werden, die in weiteren Prozessschritten einzeln entfernt und durch funktionale Gatestrukturen ersetzt werden.
  • Aus der Druckschrift US 2002/0 135 030 A1 ist ein Verfahren zur Herstellung von einer Mehrzahl von MISFETs bekannt, die jeweils unabhängig eingestellte Schwellwertspannungen aufweisen. Hierzu werden zur Erzeugung geladener Defekte Metallionen in die Gatedielektrika eingefügt, ggf. durch Implantation.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein einfaches und verbessertes Verfahren zur Herstellung eines Halbleiterbauelements anzugeben, bei dem die Vt-Einstellbarkeit optimiert ist.
  • Diese Aufgabe wird durch die Maßnahmen des Patentanspruchs 1 gelöst.
  • Gemäß dem Verfahren zum Herstellen eines Halbleiterbauelements wird ein Werkstück bereitgestellt, wobei das Werkstück einen ersten Bereich und einen zweiten Bereich umfasst. Eine Hartmaske wird über dem ersten Bereich des Werkstücks ausgebildet und ein erstes Gatedielektrikummaterial wird über der Hartmaske und dem zweiten Bereich des Werkstücks abgeschieden. Ein erstes Gatematerial wird über dem ersten Gatedielektrikummaterial abgeschieden. Das erste Gatematerial, das erste Gatedielektrikummaterial und die Hartmaske werden über dem ersten Bereich des Werkstücks entfernt, wobei das erste Gatematerial und das erste Gatedielektrikummaterial über dem zweiten Bereich des Werkstücks befindlich übrig gelassen werden. Ein zweites Gatedielektrikummaterial mit einer ersten Isolationsschicht wird über dem ersten Bereich des Werkstücks und über dem ersten Gatematerial über dem zweiten Bereich des Werkstücks abgeschieden, wobei das zweite Gatedielektrikummaterial ein anderes Material als das erste Gatedielektrikummaterial umfasst. Ein Fermi-Pinning-Material wird in das zweite Gatedielektrikummaterial implantiert, wodurch eine zweite Isolationsschicht an der Oberseite des zweiten Gatedielektrikummaterials ausgebildet wird. Ein zweites Gatematerial wird über dem zweiten Gatedielektrikummaterial abgeschieden. Das zweite Gatematerial und das zweite Gatedielektrikummaterial werden oberhalb des zweiten Bereichs des Werkstücks entfernt, wobei das zweite Gatematerial und das zweite Gatedielektrikummaterial über dem ersten Bereich des Werkstücks übrig gelassen werden. Das erste Gatematerial, das zweite Gatematerial, das erste Gatedielektrikummaterial und das zweite Gatedielektrikummaterial werden strukturiert, wobei das erste Gatematerial ein erstes Gate eines ersten Transistors umfasst, wobei das erste Gatedielektrikummaterial ein erstes Gatedielektrikum des ersten Transistors umfasst, wobei das zweite Gatematerial ein zweites Gate eines zweiten Transistors umfasst und wobei das zweite Gatedielektrikummaterial ein zweites Gatedielektrikum des zweiten Transistors umfasst, wobei das Fermi-Pinning-Material ein Fermi-Pinning des zweiten Gatematerials herbeiführt.
  • In den Unteransprüchen sind weitere vorteilhafte Ausführungsbeispiele der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben, in denen:
  • 1 bis 9 Querschnittsansichten einer Halbleiterschaltung in verschiedenen Stadien der Herstellung zur Veranschaulichung von Aspekten des erfindungsgemäßen Verfahrens zeigen, bei dem eine CMOS-Schaltung einen PMOS-Transistor mit einem ersten Gatedielektrikummaterial und einen NMOS-Transistor mit einem zweiten Gatedielektrikummaterial umfasst, wobei das erste Gatedielektrikummaterial und das zweite Gatedielektrikummaterial verschiedene Materialien umfassen;
  • 10 ein Halbleiterbauelement, hergestellt durch ein Verfahren gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, zeigt, bei dem das Gatedielektrikum des PMOS-Transistors eine erste Schicht und eine zweite Schicht umfasst, wobei die zweite Schicht der Gateelektrode des PMOS-Transistors benachbart ist und an sie angrenzt und wobei die zweite Schicht ein Fermi-Pinning-Material umfasst;
    Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern es nicht anders angegeben ist. Die Figuren sind zum klaren Veranschaulichen der relevanten Aspekte des bevorzugten Ausführungsbeispiels gezeichnet und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • High-k-Gatedielektrika erzielen im Allgemeinen einen um Größenordnungen niedrigeren Gateleckstrom als SiO2-Gatedielektrika mit der gleichen effektiven Oxiddicke (EOT). Für Anwendungen mit niedriger Bereitschaftsleistung (LSTP) ist die Verwendung eines High-k-Materials für ein Dielektrikum eine potentielle Lösung im Fahrplan für die weiter entwickelten Technologieschwerpunkte. Die Verwendung von High-k-Materialien für Gatedielektrika in CMOS-Schaltungen hat zu einer guten ägivalenten Oxiddicke (EOT), niedrigeren Gateleckstrom-(Jg), Mobilitäts- und Hystereseparametern geführt, aber die Bauelemente leiden unter einem Mangel an Kontrollierbarkeit von Vt. Um High-k-Materialien als Gatedielektrika in CMOS-Anwendungen verwendbar zu machen, ist es wünschenswert, dass die CMOS-Schaltung derart hergestellt werden sollte, dass Vtn und Vtp symmetrisch sind; zum Beispiel Vtn = 0,3 V und Vtp = –0,3 V als Beispiele.
  • Versuche zum Verwenden eines High-k-Dielektrikummaterials wie beispielsweise HfO2 sind problematisch gewesen. Insbesondere sind Versuche unternommen worden HfO2, das ein High-k-Dielektrikummaterial mit einer Dielektrizitätskonstante von etwa 25 ist, als das Gatedielektrikum für sowohl die PMOS- als auch die NMOS-FETs einer CMOS-Schaltung zu verwenden. Es ist herausgefunden worden, dass die Austrittsarbeit eines ein HfO2-Gatedielektrikum verwendenden Polysiliziumgates infolge des Fermi-Pinning an einem Punkt nahe dem Leitungsband von Polysilizium festgeheftet ist, wodurch sogar das mit Dotierstoff des p-Typs dotierte Polysiliziumgate wie Polysilizium des N-Typs für das PMOS-Bauelement wirkt. Daher war die Schwellwertspannung Vtp des PMOS-Bauelements viel höher als erwartet; zum Beispiel war Vtp –1,2 V, während Vtn 0,4 V war, was sehr asymmetrisch ist. Es wird vermutet, dass der Fermi-Pinning-Effekt in Beziehung zu dem Hf-Si-Bond an der Gateelektrode-Gatedielektrikum-Schnittstelle steht, der mit einer Polysilizium-HfO2-Gatestapelstruktur beinahe unmöglich vermieden werden kann. Daher macht der Fermi-Pinning-Effekt bei CMOS-Schaltungen die Verwendung von Polysilizium als eine Gateelektrode inkompatibel mit auf Hf basierenden High-k-Gatedielektrikummaterialien. Gates aus voll silizidiertem Polysilizium (FUSI) haben ebenfalls Fermi-Pinning-Effekte gezeigt und sind nicht zur Verwendung als Gateelektrodenmaterialien wünschenswert, wenn ein High-k-Dielektrikum wie beispielsweise Hafnium für ein Gatedielektrikum verwendet wird.
  • Beispielsweise wird vorteilhafterweise eine dünne Schicht eines Fermi-Pinning-Materials wie beispielsweise Al2O3 einer Gateelektrode eines PMOS-Bauelements benachbart und an sie angrenzend angeordnet, die über einem High-k-Dielektrikummaterial wie beispielsweise HfO2 angeordnet ist, während eine einzelne Schicht aus High-k-Dielektrikummaterial als das Gatedielektrikum für das NMOS-Bauelement verwendet wird. Indem dies getan wird, kann Polysilizium oder FUSI als die Gateelektrode verwendet werden, während immer noch ein symmetrisches Vtp und Vtn für die CMOS-Schaltung erreicht wird. In dem PMOS-Abschnitt stellt eine Polysilizium-Al2O3-Schnittstelle die Austrittsarbeit in dem p-Typ-Regime ein, und in dem NMOS-Abschnitt stellt eine Polysilizium-Hf-Schnittstelle die Austrittsarbeit in dem n-Typ-Regime ein.
  • Die vorliegende Erfindung wird mit Bezug auf ein bevorzugtes Ausführungsbeispiel in einem spezifischen Zusammenhang, das heißt einem CMOS-Transistor, beschrieben. Beispielsweise kann die vorliegende Erfindung jedoch auch auf andere Halbleiterschaltungsanwendungen, bei denen zwei oder mehr Transistoren erforderlich sind, angewendet werden. Es ist zu beachten, dass in den gezeigten Zeichnungen nur ein PMOS-Bauelement und ein NMOS-Bauelement gezeigt sind; es können jedoch während jedes der dabei beschriebenen Herstellungsprozesse viele PMOS- und NMOS-Bauelemente ausgebildet werden.
  • Die 1 bis 9 zeigen Querschnittsansichten einer Halbleiterschaltung 100 in verschiedenen Stadien der Herstellung zur Veranschaulichung von Aspekten des erfindungsgemäßen Verfahrens. Nachstehend auf die 1 Bezug nehmend ist eine Halbleiterbauelement 100 einschließlich eines Werkstücks 102 in einer Querschnittsansicht gezeigt. Das Werkstück 102 kann ein Halbleitersubstrat enthalten, das zum Beispiel Silizium oder andere Halbleitermaterialien umfasst, die durch eine isolierende Schicht bzw. Isolationsschicht bedeckt sind. Das Werkstück 102 kann auch andere aktive Komponenten oder Schaltungen enthalten, die nicht gezeigt sind. Das Werkstück 102 kann zum Beispiel Siliziumoxid über einkristallinem Silizium enthalten. Das Werkstück 102 kann andere leitfähige Schichten oder andere Halbleiterelemente, zum Beispiel Transistoren, Dioden usw., enthalten. Verbundhalbleiter wie zum Beispiel GaAs, InP, Si/Ge oder SiC können anstelle von Silizium verwendet werden. Das Werkstück 102 kann auch ein Silizium-auf-Isolator-(SOI-)Substrat umfassen.
  • Das Werkstück 102 enthält einen ersten Bereich 104 und einen zweiten Bereich 106. Der erste Bereich 104 umfasst einen Bereich, in dem ein erster Transistor ausgebildet wird, der beispielsweise ein PMOS-Bauelement oder einen PMOSFET umfasst. Der zweite Bereich 106 umfasst einen Bereich, in dem ein zweiter Transistor ausgebildet wird, der beispielsweise ein NMOS-Bauelement oder einen NMOSFET umfasst. Das PMOS-Bauelement und das NMOS-Bauelement sind nicht in der 1 gezeigt: siehe die 8 und 9 bei 136 bzw. 138.
  • Der erste Bereich 104 und der zweite Bereich 106 können wie gezeigt durch einen in dem Werkstück 102 ausgebildeten optionalen Bereich einer Isolation durch einen flachen Graben (STI) 108 getrennt sein. Der erste Bereich 104 kann mit Dotierstoffen des N-Typs leicht dotiert sein, und der zweite Bereich 106 kann mit Dotierstoffen des P-Typs leicht dotiert sein, was ebenfalls gezeigt ist. Im Allgemeinen ist das Werkstück 102 abhängig davon, ob die pn-Übergänge des auszubildenden Transistors jeweils von dem P- oder N-Typ sein werden, mit Dotierstoffen des N- oder P-Typs dotiert.
  • Das Werkstück 102 wird vorzugsweise unter Verwendung eines Vor-Gate-Reinigungsprozesses gereinigt, um eine verschmutzende Substanz oder ein natürliches Oxid von der Oberseite des Werkstücks 102 zu entfernen. Die Vor-Gate-Behandlung kann beispielsweise eine auf HF, HCl oder Ozon basierende Reinigungsbehandlung umfassen, obwohl die Vor-Gate-Behandlung alternativ andere Chemikalien umfassen kann.
  • Eine Hartmaske 112 wird über dem Werkstück 102 abgeschieden, wie es in der 2 gezeigt ist. Die Hartmaske 112 umfasst vorzugsweise eine erste Schicht 114 und eine über der ersten Schicht 114 angeordnete zweite Schicht 116 wie gezeigt. Alternativ kann die Hartmaske 112 zum Beispiel eine einzelne Schicht aus einem Oxid- oder einem Nitridmaterial umfassen. Bei dem in der 2 gezeigten Beispiel umfasst die erste Schicht 114 der Hartmaske 112 vorzugsweise etwa 30 nm (Nanometer) eines Oxidmaterials wie beispielsweise Tetraethylorthosilikat (TEOS), obwohl die erste Schicht 114 alternativ zum Beispiel in anderen Dimensionen abgeschiedene andere isolierende Materialien bzw. Isolationsmaterialien umfassen kann. Die erste Schicht 114 kann beispielsweise durch eine plasmagestützte chemische Gasphasenabscheidung (PECVD) oder durch andere Abscheidungstechniken abgeschieden werden. Die zweite Schicht 116 umfasst vorzugsweise etwa 150 nm eines Nitridmaterials wie zum Beispiel SixNy, obwohl die zweite Schicht 116 alternativ zum Beispiel in anderen Dimensionen abgeschiedene andere Isolationsmaterialien umfassen kann. Die zweite Schicht 114 kann beispielsweise durch eine PECVD oder durch andere Abscheidungstechniken abgeschieden werden.
  • Eine erste Schicht aus Photoresist 118 wird über der zweiten Schicht 116 der Hartmaske 112 abgeschieden, wie es in der 2 gezeigt ist. Die erste Schicht aus Photoresist 118 kann unter Verwendung von herkömmlichen Lithographietechniken mit einer Maske strukturiert werden, obwohl die erste Schicht aus Photoresist 118 alternativ beispielsweise unter Verwendung einer Elektronenstrahllithographie (EBL) oder einer anderen Direktätztechnik direkt strukturiert werden kann.
  • Die erste Schicht aus Photoresist 118 wird zum Strukturieren zumindest der zweiten Schicht 116 der Hartmaske 112 verwendet, wie es in der 3 gezeigt ist. Zum Beispiel können unbedeckte Abschnitte der zweiten Schicht 116 in dem zweiten Bereich 106 unter Verwendung der über dem ersten Bereich 104 verbleibenden ersten Schicht aus Photoresist 118 als eine Maske geätzt werden. Der Ätzprozess kann derart gestaltet sein, dass er anhält, wenn die erste Schicht 114 der Hartmaske 112 erreicht wird. Die erste Schicht aus Photoresist 118 wird daraufhin gestrippt bzw. abgelöst oder entfernt, und die zweite Schicht 116 wird daraufhin als eine Maske zum Strukturieren der ersten Schicht 114 verwendet. Alternativ kann die erste Schicht aus Photoresist 118 zum Beispiel als eine Maske zum Ätzen sowohl der zweiten Schicht 116 als auch der ersten Schicht 114 der Hartmaske 112 verwendet werden. Die erste Schicht aus Photoresist 118 wird daraufhin gestrippt, wie es in der 3 gezeigt ist.
  • Ein erstes Gatedielektrikummaterial 120 wird über der strukturierten Hartmaske 112 und unbedeckten Abschnitten des Werkstücks 102 abgeschieden, wie es in der 3 gezeigt ist. Beispielsweise umfasst das erste Gatedielektrikummaterial 120 vorzugsweise ein High-k-Dielektrikummaterial, das eine Dielektrizitätskonstante von etwa 4,0 oder mehr hat. Das erste Gatedielektrikummaterial 120 umfasst zum Beispiel vorzugsweise HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, Nitride davon, SixNy, SiON oder Kombinationen davon, obwohl das erste Gatedielektrikummaterial 120 alternativ andere High-k-Isolationsmaterialien oder andere Dielektrikummaterialien umfassen kann. Das erste Gatedielektrikummaterial 120 kann eine einzelne Schicht von Material umfassen, oder das erste Gatedielektrikummaterial 120 kann alternativ zwei oder mehr Schichten umfassen. Beispielsweise können ein Material oder mehrere Materialien dieser Materialien in verschiedenen Kombinationen oder in gestapelten Schichten in dem ersten Gatedielektrikummaterial 120 enthalten sein. Das erste Gatedielektrikummaterial 120 kann beispielsweise durch eine chemische Gasphasenabscheidung (CVD), eine Atomschichtabscheidung (ALD), eine metallorganische Gasphasenabscheidung (MOCVD), eine physikalische Gasphasenabscheidung (PVD) oder eine Düsengasphasenabscheidung (JVD) abgeschieden werden, obwohl das erste Gatedielektrikummaterial 120 alternativ unter Verwendung von anderen geeigneten Abscheidungstechniken abgeschieden werden kann. Beispielsweise umfasst das erste Gatedielektrikummaterial 120 vorzugsweise eine Dicke von etwa 1 nm bis etwa 6 nm, obwohl das erste Gatedielektrikummaterial 120 alternativ andere Dimensionen wie beispielsweise etwa 8 nm oder weniger als ein Beispiel umfassen kann.
  • Ein erstes Gatematerial 122 wird über dem ersten Gatedielektrikummaterial 120 abgeschieden, wie es ebenfalls in der 3 gezeigt ist. Das erste Gatematerial 122 umfasst vorzugsweise einen Leiter wie beispielsweise ein Metall oder Polysilizium, obwohl alternativ andere leitfähige und halbleitfähige Materialien für das erste Gatematerial 122 verwendet werden können. Bei dem in den 1–9 gezeigten Beispiel umfasst das erste Gatematerial 122 vorzugsweise Polysilizium oder andere Halbleitermaterialien. Das erste Gatematerial 122 kann jedoch alternativ beispielsweise TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein voll silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen. Falls das Gatematerial 122 zum Beispiel FUSI umfasst, kann Polysilizium über dem Gatedielektrikummaterial 120 abgeschieden werden, und ein Metall wie beispielsweise Nickel kann über dem Polysilizium abgeschieden werden, obwohl andere Metalle verwendet werden können. Das Werkstück 102 kann daraufhin auf etwa 600 oder 700 Grad Celsius erhitzt werden, um eine einzelne Schicht aus Nickelsilizid auszubilden.
  • Das erste Gatematerial 122 kann eine Vielzahl von gestapelten Gatematerialien wie beispielsweise eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumdeckschicht oder eine Kombination einer Vielzahl von Metallschichten, die einen Gateelektrodenstapel bilden, umfassen. Das erste Gatematerial 122 kann beispielsweise unter Verwendung einer CVD, einer PVD, einer ALD oder von anderen Abscheidungstechniken abgeschieden werden. Das erste Gatematerial 122 umfasst vorzugsweise eine Dicke von etwa 150 nm, obwohl das erste. Gatematerial 122 alternativ zum Beispiel etwa 100 nm bis etwa 200 nm oder andere Dimensionen umfassen kann.
  • Falls das erste Gatematerial 122, wie beispielsweise in den 1–9 gezeigt, ein halbleitendes Material umfasst, wird das erste Gatematerial 122 vorzugsweise durch ein Dotieren des ersten Gatematerials 122 mit Dotierstoffen des N-Typs wie zum Beispiel Phosphor oder Antimon N-dotiert. Das Dotieren des ersten Gatematerials 122 macht das halbleitende Material leitfähig oder leitfähiger.
  • Eine zweite Schicht aus Photoresist 124 wird über dem ersten Gatematerial 122 abgeschieden, wie es in der 3 gezeigt ist. Die zweite Schicht aus Photoresist 124 kann unter Verwendung einer Maske und unter Verwendung von herkömmlichen Lithographietechniken strukturiert werden, um die zweite Schicht aus Photoresist 124 oberhalb des ersten Bereichs 104 des Werkstücks 102 zu entfernen wie gezeigt, obwohl die zweite Schicht aus Photoresist 124 alternativ direkt strukturiert werden kann.
  • Die zweite Schicht aus Photoresist 124 wird als eine Maske zum Strukturieren des ersten Gatematerials 122 und des ersten Gatedielektrikummaterials 120 sowie zum Entfernen der Hartmaske 112 aus dem ersten Bereich 104 des Werkstücks 102 verwendet, wie es in der 4 gezeigt ist. Unbedeckte Abschnitte des ersten Gatematerials 122, des ersten Gatedielektrikummaterials 120 und der Hartmaske 112 können zum Beispiel unter Verwendung der zweiten Schicht aus Photoresist 124 als eine Maske aus dem ersten Bereich 104 des Werkstücks 102 weggeätzt werden. Die zweite Schicht aus Photoresist 124 wird daraufhin oberhalb dem zweiten Bereich 106 des Werkstücks 102 gestrippt oder entfernt. Irgendwelches überschüssiges erstes Gatematerial 122 und erstes Gatedielektrikummaterial 120 kann zum Beispiel unter Verwendung eines Prozesses des chemisch-mechanischen Polierens (CMP) oder eines Ätzprozesses oberhalb des der Schnittstelle des ersten Bereichs 104 und des zweiten Bereichs 106 nahe liegenden optionalen STI-Bereichs 108 entfernt werden, wobei die in der 4 gezeigte Struktur übrig gelassen wird. Die unbedeckte Oberfläche des Werkstücks 102 kann unter Verwendung eines Vor-Gate-Reinigungsprozesses gereinigt werden.
  • Als Nächstes wird ein zweites Gatedielektrikummaterial 126 über unbedeckten Abschnitten des Werkstücks 102 in dem ersten Bereich 104 und über dem strukturierten ersten Gatematerial 122 und ersten Gatedielektrikummaterial 120 in dem zweiten Bereich 106 abgeschieden, wie es in der 5 gezeigt ist. Beispielsweise umfasst das zweite Gatedielektrikummaterial 126 vorzugsweise ein anderes Material als das erste Gatedielektrikummaterial 120. Beispielsweise umfasst das zweite Gatedielektrikummaterial vorzugsweise ein High-k-Dielektrikummaterial mit einer Dielektrizitätskonstante von etwa 4,0 oder mehr. Das zweite Gatedielektrikummaterial 126 umfasst zum Beispiel vorzugsweise HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, SiO2 oder Kombinationen davon, obwohl das zweite Gatedielektrikummaterial 126 alternativ andere High-k-Isolationsmaterialien oder andere Dielektrikummaterialien umfassen kann.
  • Das zweite Gatedielektrikummaterial 126 kann eine einzelne Schicht von Material umfassen, oder das zweite Gatedielektrikummaterial 126 kann alternativ zwei oder mehr Schichten umfassen, wobei die oberste Schicht ein Fermi-Pinning-Material umfasst, das dabei unter Bezugnahme auf die 10 weiter beschrieben wird. Beispielsweise können ein Material oder mehrere Materialien dieser Materialien in verschiedenen Kombinationen oder in gestapelten Schichten in dem zweiten Gatedielektrikummaterial 126 enthalten sein. Das zweite Gatedielektrikummaterial 126 kann beispielsweise durch eine CVD, eine ALD, eine MOCVD, eine PVD oder eine JVD abgeschieden werden, obwohl das zweite Gatedielektrikummaterial 126 alternativ unter Verwendung von anderen geeigneten Abscheidungstechniken abgeschieden werden kann. Beispielsweise umfasst das zweite Gatedielektrikummaterial 126 vorzugsweise eine Dicke von etwa 1 nm bis etwa 6 nm, obwohl das zweite Gatedielektrikummaterial 126 alternativ andere Dimensionen wie beispielsweise etwa 8 nm oder weniger als ein Beispiel umfassen kann. Das zweite Gatedielektrikummaterial 126 umfasst vorzugsweise ein Fermi-Pinning-Material wie beispielsweise ein Aluminium enthaltendes Material, das an der Oberseite davon angeordnet ist.
  • Als Nächstes wird ein zweites Gatematerial 128 über dem zweiten Gatedielektrikummaterial 126 abgeschieden, wie es ebenfalls in der 5 gezeigt ist. Das zweite Gatematerial 128 umfasst vorzugsweise einen Leiter wie beispielsweise ein Metall oder Polysilizium, obwohl alternativ andere leitfähige und halbleitfähige Materialien für das zweite Gatematerial 128 verwendet werden können. Bei dem in der 1–9 gezeigten Beispiel umfasst das zweite Gatematerial 128 vorzugsweise Polysilizium oder andere Halbleitermaterialien. Das zweite Gatematerial 128 kann jedoch alternativ beispielsweise TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein voll silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen. Das zweite Gatematerial 128 kann eine Vielzahl von gestapelten Gatematerialien wie beispielsweise eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumdeckschicht oder eine Kombination einer Vielzahl von Metallschichten, die einen Gateelektrodenstapel bilden, umfassen. Das zweite Gatematerial 128 kann beispielsweise unter Verwendung einer CVD, einer PVD, einer ALD oder von anderen Abscheidungstechniken abgeschieden werden. Das zweite Gatematerial 128 umfasst vorzugsweise eine Dicke von etwa 150 nm, obwohl das zweite Gatematerial 128 alternativ zum Beispiel etwa 100 nm bis etwa 200 nm oder andere Dimensionen umfassen kann. Das zweite Gatematerial 128 kann das gleiche Material wie das erste Gatematerial 122 umfassen, oder das zweite Gatematerial 128 kann alternativ zum Beispiel ein anderes Material als das erste Gatematerial 122 umfassen.
  • Falls das zweite Gatematerial 128, wie beispielsweise in den 1–9 gezeigt, ein halbleitendes Material umfasst, wird das zweite Gatematerial 128 durch ein Dotieren des zweiten Materials 128 mit einem Dotierstoff des P-Typs wie beispielsweise Bor als ein Beispiel P-dotiert. Das Dotieren des zweiten Gatematerials 128 macht das halbleitende Material leitfähig oder leitfähiger.
  • Eine dritte Schicht aus Photoresist 130 wird über dem zweiten Gatematerial 128 abgeschieden, wie es in der 5 gezeigt ist. Die dritte Schicht aus Photoresist 130 kann unter Verwendung einer Maske durch herkömmliche Lithographietechniken strukturiert werden, um die dritte Schicht aus Photoresist 130 wie gezeigt aus dem zweiten Bereich 106 des Werkstücks 102 zu entfernen, obwohl die dritte Schicht aus Photoresist 130 alternativ direkt strukturiert werden kann.
  • Die dritte Schicht aus Photoresist 130 wird daraufhin als eine Maske zum Strukturieren des zweiten Gatematerials 128 und des zweiten Gatedielektrikummaterials 126 verwendet, wie es in der 6 gezeigt ist. Es können zum Beispiel unbedeckte Abschnitte des zweiten Gatematerials 128 und des zweiten Gatedielektrikummaterials 126 unter Verwendung der dritten Schicht aus Photoresist 130 als eine Maske aus dem zweiten Bereich 106 des Werkstücks 102 weggeätzt werden. Die dritte Schicht aus Photoresist 130 wird daraufhin oberhalb dem ersten Bereich 104 des Werkstücks 102 gestrippt oder entfernt.
  • Irgendwelches überschüssiges zweites Gatematerial 128 und zweites Gatedielektrikummaterial 126 (zum Beispiel wie bei einer Spitze 132 gezeigt) kann zum Beispiel (nicht gezeigt) unter Verwendung eines chemisch-mechanischen Polierprozesses (CMP) oder eines Ätzprozesses oberhalb des der Schnittstelle des ersten Bereichs 104 und des zweiten Bereichs 106 nahe liegenden optionalen STI-Bereichs 108 entfernt werden, wobei die in der 7 gezeigte Struktur übrig gelassen wird.
  • Das erste Gatematerial 122, das erste Gatedielektrikummaterial 120, das zweite Gatematerial 128 und das zweite Gatedielektrikummaterial 126 werden vorzugsweise unter Verwendung eines einzelnen Lithographieschritts, zum Beispiel unter Verwendung einer einzelnen Schicht aus Photoresist und unter Verwendung einer einzelnen Maske zum Strukturieren des Photoresists, gleichzeitig mit einem gewünschten Muster für eine CMOS-Schaltung strukturiert, wobei die in der 8 gezeigte Struktur übrig gelassen wird, wobei ein PMOS-Transistor 136 in dem ersten Bereich 104 ausgebildet wird und ein NMOS-Transistor 138 in dem zweiten Bereich 106 ausgebildet wird.
  • Wieder mit Bezug auf die 7 ist es zu beachten, dass während ein vertikaler Abschnitt 160 des zweiten Gatedielektrikummaterials 126, der an der Seitenwand des ersten Gatematerials 122 ausgebildet ist, in der in der 7 gezeigten Struktur verbleibend übrig gelassen wird, dies nicht problematisch ist, da der Abschnitt 160 weggeätzt oder entfernt wird, wenn die PMOS- und NMOS-Transistoren 136 und 138 ausgebildet werden, wie es in der 8 gezeigt ist.
  • Die Herstellung der CMOS-Schaltung 100 wird daraufhin fortgesetzt, um die Fertigung der CMOS-Schaltung 100 abzuschließen. Es können zum Beispiel Abstandshalter 134 an den Seitenwänden der Gateelektrodenmaterialien 128 und 122 und an den Seitenwänden der Gatedielektrikummaterialien 126 und 120 ausgebildet werden, wobei die in der 9 gezeigte Struktur ausgebildet wird. Source- und Drainbereiche S1 und D1 sowie S2 und D2 können in unbedeckten Oberflächen des PMOS-Transistors 136 bzw. des NMOS-Transistors 138 ausgebildet werden. Die Source- und Drainbereiche S1 und D1 können zum Beispiel mit Dotierstoffen des P-Typs dotiert werden, um p-n-p-Übergänge in dem PMOS-Transistor 136 auszubilden. Desgleichen können die Source- und Drainbereiche S2 und D2 mit Dotierstoffen des N-Typs dotiert werden, um n-p-n-Übergänge in dem NMOS-Transistor 138 auszubilden.
  • Ein Isolationsmaterial oder mehrere Isolationsmaterialien (nicht gezeigt) können über dem PMOS-Transistor 136 und dem NMOS-Transistor 138 abgeschieden werden, und Kontakte können in den Isolationsmaterialien ausgebildet werden, um einen elektrischen Kontakt mit den Gates, den Sources und/oder den Drains auszubilden. Zusätzliche Metallisierungs- und Isolationsschichten können über der Oberseite des Isolationsmaterials und Kontakten ausgebildet und strukturiert werden. Eine Passivierungsschicht (nicht gezeigt) kann über den Isolationsschichten oder dem PMOS-Transistor 136 und dem NMOS-Transistor 138 abgeschieden werden. Bond-Pads (ebenfalls nicht gezeigt) können über Kontakten ausgebildet werden, und die Halbleiterschaltung 100 kann daraufhin vereinzelt oder in einzelne Plättchen (Dies) getrennt werden. Die Bond-Pads können daraufhin zum Beispiel mit Zuführungen eines Pakets einer integrierten Schaltung (nicht gezeigt) oder eines anderen Dies verbunden werden, um einen elektrischen Kontakt mit den Transistoren 136 und 138 der Halbleiterschaltung 100 bereitzustellen.
  • Somit wird eine einen PMOS-Transistor 136 und einen NMOS-Transistor 138 umfassende neue Halbleiter-CMOS-Schaltung 100 ausgebildet, wie es in der 9 gezeigt ist, wobei das Gatedielektrikum GD1 des PMOS-Transistors 136 ein von dem Material des Gatedielektrikums GD2 des NMOS-Transistors 138 verschiedenes Material umfasst. Das Gatedielektrikum GD1 des PMOS-Transistors 136 umfasst vorzugsweise ein an das Gate G1 angrenzendes Fermi-Pinning-Material. Der PMOS-Transistor 136 enthält eine Source S1 und ein Drain D1, die durch einen ersten Kanalbereich C1 getrennt sind. Ein Gatedielektrikum GD1 ist über dem ersten Kanalbereich C1 angeordnet, und ein Gate G1 ist über dem Gatedielektrikum GD1 angeordnet. Der NMOS-Transistor 138 enthält eine Source S2 und ein Drain D2, die durch einen Kanalbereich C2 getrennt sind. Ein Gatedielektrikum GD2 ist über dem Kanalbereich C2 angeordnet, und ein Gate G2 ist über dem Gatedielektrikum GD2 angeordnet. Ein beispielsweise ein Oxid oder ein Nitrid umfassender Abstandshalter 134 kann wie gezeigt an den Seitenwänden der Gates G1 und G2 sowie der Gatedielektrika GD1 und GD2 ausgebildet werden.
  • Beispielsweise können entweder die Gate- und Gatedielektrikummaterialien für den PMOS-Transistor 136 oder den NMOS-Transistor 138 zuerst abgeschieden werden. Bei dem dabei beschriebenen Beispiel werden zum Beispiel die Gatedielektrikum- und Gatematerialien des NMOS-Transistors 138 zuerst abgeschieden. Alternativ können die Gatedielektrikum- und Gatematerialien des PMOS-Transistors 136 zuerst abgeschieden werden.
  • Ein Ausführungsbeispiel der vorliegenden Erfindung ist in der 10 gezeigt. Es sind gleiche Bezugszeichen für die verschiedenen Elemente verwendet, die in den 1 bis 9 beschrieben wurden. Zum Vermeiden einer Wiederholung ist dabei nicht jedes in der 10 gezeigte Bezugszeichen wieder ausführlich beschrieben. Vielmehr werden vorzugsweise ähnliche Materialien x02, x04, x06, x08 usw. ... für die gezeigten verschiedenen Materialschichten verwendet, wie sie für die 1 bis 9 beschrieben wurden, wobei in den 1 bis 9 x = 1 und in der 10 x = 2. Als ein Beispiel werden die in der Beschreibung für die 1 bis 9 beschriebenen bevorzugten und alternativen Materialien und Dimensionen für die ersten und zweiten Gatedielektrikummaterialien 120 und 126 (GD2 bzw. GD1) vorzugsweise auch für die Gatedielektrikummaterialien GD1 und GD2 gemäß der 10 verwendet.
  • Bei diesem Ausführungsbeispiel ist das PMOS-Bauelement 236 auf der rechten Seite der Figur gezeigt, und das NMOS-Bauelement 238 ist auf der linken Seite gezeigt. Bei diesem Ausführungsbeispiel umfasst das Gatedielektrikum GD1 zumindest zwei Isolationsschichten: eine erste Isolationsschicht 250 und eine über der ersten Isolationsschicht 250 angeordnete zweite Isolationsschicht 252. Die erste Isolationsschicht 250 umfasst vorzugsweise ein High-k-Dielektrikummaterial und kann beispielsweise HfO2, HfSiOx, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, SiO2 oder Kombinationen davon umfassen, obwohl die erste Isolationsschicht 250 alternativ andere High-k-Isolationsmaterialien oder andere Dielektrikummaterialien umfassen kann. Die erste Isolationsschicht 250 umfasst zum Beispiel vorzugsweise eine Dicke von etwa 8 nm oder weniger. Die zweite Isolationsschicht 252 umfasst vorzugsweise etwa 1 bis 6 nm eines Fermi-Pinning-Materials. Die zweite Isolationsschicht 252 umfasst zum Beispiel vorzugsweise ein Aluminium enthaltendes Material wie beispielsweise Aluminiumoxid (AlxOy oder Al2O3) oder Nitride davon wie beispielsweise AlxOyN1-x-y als Beispielen, obwohl die zweite Isolationsschicht 252 alternativ andere Materialien umfassen kann, die ein Fermi-Pinning des Gatedielektrikums GD1 bei der Gateelektrode G1 des PMOS-Bauelements 236 herbeiführen. Die zweite Isolationsschicht 252 kann abgeschieden werden oder kann ausgebildet werden, indem zum Beispiel ein Fermi-Pinning-Material wie beispielsweise Aluminium implantiert wird.
  • Dieses Ausführungsbeispiel zeigt auch andere optionale Elemente, die in der CMOS-Schaltung 200 enthalten sein können. Bevor Abstandshalter 234 über den Seitenwänden der Gatedielektrika GD1 und GD2 sowie der Gates G1 und G2 ausgebildet werden, kann wie gezeigt ein optionaler dünner Isolator 248 über der Oberseite der Sources S1 und S2 sowie der Drains D1 und D2 und den Seitenwänden der Gatedielektrika GD1 und GD2 sowie der Gates G1 und G2 ausgebildet werden. Die Abstandshalter 234 werden daraufhin über dem dünnen Isolator 248 ausgebildet. Der dünne Isolator 248 kann ein Oxid umfassen, und die Abstandshalter 234 können ein Nitrid umfassen, obwohl alternativ zum Beispiel andere Materialien für den dünnen Isolator 248 und die Abstandshalter 234 verwendet werden können.
  • Die Sources S1 und S2 oder die Drains D1 und D2 oder die Gates G1 und G2 können ein an der Oberseite davon ausgebildetes optionales Silizidmaterial 244 bzw. 246 (auf das häufig als ein Salizid Bezug genommen wird, da die Ausbildung des Silizids selbstausrichtend sein kann) enthalten. Das Silizid 244 und 246 kann etwa 10 nm bis 30 nm von TiSix, CoSix oder NiSix umfassen, obwohl das Silizid 244 und 246 alternativ beispielsweise andere Materialien und Dicken umfassen kann. Die Sources S1 und S2 sowie die Drains D1 und D2 können wie gezeigt gleich dotierte Gebiete und tiefere Implantierungsbereiche enthalten.
  • Die in den 9 und 10 gezeigte CMOS-Schaltung hat verschiedene Gatedielektrikummaterialien und ein symmetrisches Vt für einen PMOS-Transistor und einen NMOS-Transistor.
  • Vorteilhafterweise schließt das Ausführungsbeispiel der Erfindung ein Verfahren zum Fertigen einer CMOS-Schaltung 200 ein, wobei der PMOS-Transistor 236 und der NMOS-Transistor 238 ein im Wesentlichen symmetrisches Vt haben. Zum Beispiel kann Vt etwa +0,2 bis +5 V betragen, und Vtn kann im Wesentlichen den gleichen negativen Wert betragen, zum Beispiel etwa –0,2 bis –5 V. Die Schwellspannungen Vt können alternativ zum Beispiel andere Spannungspegel umfassen. Unter Verwendung eines verschiedenen Dielektrikummaterials GD1 und GD2 für den PMOS-Transistor 136/236 bzw. den NMOS-Transistor 138/238 wird eine Austrittsarbeitssymmetrie erreicht. Die Schwellspannung Vt wird im Vergleich zu CMOS-Schaltungen gemäß dem Stand der Technik herabgesetzt, und die Flachbandspannung ist leichter abzustimmen. Ausführungsbeispiele der Erfindung können High-k-Dielektrikummaterialien als das Gatedielektrikum GD1/GD2 nutzen, wobei Polysilizium-, Metall- oder FUSI-Gateelektroden G1/G2 verwendet werden. Die Metallgateelektroden G1/G2 können entweder ein einzelnes Metall oder Metalle mit doppelter Austrittsarbeit umfassen, zum Beispiel kann die Gateelektrode G1/G2 für die PMOS- und NMOS-Transistoren aus dem gleichen Material oder verschiedenen Materialien sein. Beispielsweise wird, wenn die oberste Schicht des Gatedielektrikums des PMOS-Transistors 136/236 ein Aluminium enthaltendes Material umfasst, die Tatsache, dass Si-Al an dem p-Typ haftet und Si-Hf an dem n-Typ haftet, genutzt, um eher einen Vorteil aus dem Fermi-Pinning-Effekt zu ziehen als zu versuchen, den Fermi-Pinning-Effekt zu lösen oder ihn zu umgehen, indem das Material der Gateelektrode geändert wird.

Claims (15)

  1. Verfahren zum Herstellen eines Halbleiterbauelements mit den Schritten: Bereitstellen eines Werkstücks (102; 202), wobei das Werkstück einen ersten Bereich (104; 204) und einen zweiten Bereich (106; 206) umfasst; Ausbilden einer Hartmaske (112) über dem ersten Bereich (104; 204) des Werkstücks (102; 202); Abscheiden eines ersten Gatedielektrikummaterials (120) über der Hartmaske (112) und dem zweiten Bereich (106; 206) des Werkstücks (102; 202); Abscheiden eines ersten Gatematerials (122) über dem ersten Gatedielektrikummaterial (120); Entfernen des ersten Gatematerials (122), des ersten Gatedielektrikummaterials (120) und der Hartmaske (112) über dem ersten Bereich (104; 204) des Werkstücks, wobei das erste Gatematerial (122) und das erste Gatedielektrikummaterial (120) über dem zweiten Bereich (106; 206) des Werkstücks (102, 202) befindlich übrig gelassen werden; Abscheiden eines zweiten Gatedielektrikummaterials (126) mit einer ersten Isolationsschicht (250) über dem ersten Bereich (104; 204) des Werkstücks (102; 202) und über dem ersten Gatematerial (122) über dem zweiten Bereich (106; 206) des Werkstücks (102; 202), wobei das zweite Gatedielektrikummaterial (126) ein anderes Material als das erste Gatedielektrikummaterial (120) umfasst; Implantieren eines Fermi-Pinning-Materials in das zweite Gatedielektrikummaterial (126), wodurch eine zweite Isolationsschicht (252) an der Oberseite des zweiten Gatedielektrikummaterials ausgebildet wird; Abscheiden eines zweiten Gatematerials (128) über dem zweiten Gatedielektrikummaterial (126); Entfernen des zweiten Gatematerials (128) und des zweiten Gatedielektrikummaterials oberhalb des zweiten Bereichs (106; 206) des Werkstücks (102; 202), wobei das zweite Gatematerial (128) und das zweite Gatedielektrikummaterial (126) über dem ersten Bereich (104; 204) des Werkstücks (102; 202) übrig gelassen werden; Strukturieren des ersten Gatematerials (122), des zweiten Gatematerials (128), des ersten Gatedielektrikummaterials (120) und des zweiten Gatedielektrikummaterials (126), wobei das erste Gatematerial (122) ein erstes Gate (G2) eines ersten Transistors (238) umfasst, wobei das erste Gatedielektrikummaterial (120) ein erstes Gatedielektrikum (GD2) des ersten Transistors (238) umfasst, wobei das zweite Gatematerial (128) ein zweites Gate (G1) eines zweiten Transistors (236) umfasst und wobei das zweite Gatedielektrikummaterial (126) ein zweites Gatedielektrikum (GD1) des zweiten Transistors (236) umfasst, wobei das Fermi-Pinning-Material ein Fermi-Pinning des zweiten Gatematerials (128) herbeiführt.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der Hartmaske (112) die Schritte umfasst: Abscheiden einer ersten Isolations-Hartmaskenschicht (114) über dem Werkstück (102; 202); Abscheiden einer zweiten Isolations-Hartmaskenschicht (116) über der ersten Isolations-Hartmaskenschicht (114); Abscheiden eines Photoresists (118) über der zweiten Isolations-Hartmaskenschicht (116); Entfernen des Photoresists (118) oberhalb des zweiten Bereichs (106; 206) des Werkstücks (102; 202); Entfernen der zweiten Isolations-Hartmaskenschicht (116) und der ersten Isolations-Hartmaskenschicht von dem zweiten Bereich (106; 206) unter Verwendung des Photoresists (118) als eine Maske; und Strippen des Photoresists (118).
  3. Verfahren nach Anspruch 2, wobei das Abscheiden der ersten Isolations-Hartmaskenschicht (114) ein Abscheiden von etwa 30 nm von Tetraethoxysilan umfasst und wobei das Abscheiden der zweiten Isolations-Hartmaskenschicht (116) ein Abscheiden von etwa 150 nm von Siliziumnitrid umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Entfernen des ersten Gatematerials (122), des ersten Gatedielektrikummaterials (120) und der Hartmaske (112) oberhalb des ersten Bereichs (104; 204) des Werkstücks (102; 202) die Schritte umfasst: Abscheiden eines ersten Photoresists (124) über dem ersten Gatematerial (122), Entfernen des ersten Photoresists (124) oberhalb des ersten Bereichs (104; 204) des Werkstücks (102; 202), Ätzen des ersten Gatematerials (122), des ersten Gatedielektrikummaterials (120) und der Hartmaske (112) von dem ersten Bereich (104; 204) unter Verwendung des ersten Photoresists (124) als eine Maske und Entfernen des ersten Photoresists (124); und wobei das Entfernen des zweiten Gatematerials (128) und des zweiten Gatedielektrikummaterials (126) oberhalb des zweiten Bereichs des Werkstücks (102; 202) die Schritte umfasst: Abscheiden eines zweiten Photoresists (130) über dem zweiten Gatematerial (128), Entfernen des zweiten Photoresists (130) oberhalb des zweiten Bereichs (106; 206) des Werkstücks (102; 202), Ätzen des zweiten Gatematerials (128) und des zweiten Gatedielektrikummaterials (126) von dem zweiten Bereich (106; 206) unter Verwendung des zweiten Photoresists (130) als eine Maske und Entfernen des zweiten Photoresists (130).
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Verfahren ferner die Schritte umfasst: Ausbilden einer ersten Source (S2) und eines ersten Drains (D2), die dem ersten Gate (G2) und dem ersten Gatedielektrikum (GD2) des ersten Transistors (238) nahe liegen, und Ausbilden einer zweiten Source (S1) und eines zweiten Drains (D1), die dem zweiten Gate (G1) und dem zweiten Gatedielektrikum (GD1) des zweiten Transistors (236) nahe liegen, und Ausbilden einer Silizidschicht (244, 246) über der ersten Source (S2), dem ersten Drain (D2) oder dem ersten Gate (G2) des ersten Transistors (238) oder über der zweiten Source (S1), dem zweiten Drain (D1) oder dem zweiten Gate (G1) des zweiten Transistors (236).
  6. Verfahren nach Anspruch 5, wobei der erste Bereich (104; 204) des Werkstücks (102; 202) nahe dem zweiten Bereich (106; 206) des Werkstücks (102; 202) liegt, wobei das Halbleiterbauelement (200) eine Komplementär-Metall-Oxid-Halbleiterschaltung umfasst, wobei der erste Transistor (238) ein n-Kanal-Metall-Oxid-Halbleiter-Transistor-Bauelement umfasst und wobei der zweite Transistor (236) ein p-Kanal-Metall-Oxid-Halbleiter-Transistor-Bauelement umfasst, wobei der erste Transistor (238) und der zweite Transistor (236) symmetrische Schwellspannungen Vt haben.
  7. Verfahren nach Anspruch 6, wobei das Verfahren ferner die Schritte umfasst: leichtes Dotieren des ersten Bereichs (104; 204) mit einem N-Dotierstoff und leichtes Dotieren des zweiten Bereichs (106; 206) mit einem P-Dotierstoff, wobei das Ausbilden der ersten Source (S2) und des ersten Drains (S2) des ersten Transistors (238) ein Dotierendes zweiten Bereichs (106; 206) des Werkstücks (102; 202) mit einem N-Dotierstoff umfasst und wobei das Ausbilden der zweiten Source (S1) und des zweiten Drains < D1) des zweiten Transistors (236) ein Dotieren des ersten Bereichs (104; 204) des Werkstücks (102; 202) mit einem P-Dotierstoff umfasst.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei das Implantieren des Fermi-Pinning-Materials ein Implantieren von Aluminium ist.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei der erste Transistor (238) einen NMOS-Transistor umfasst und der zweite Transistor (236) einen PMOS-Transistor umfasst, wobei das Abscheiden der ersten Isolationsschicht (250) ein Abscheiden eines High-k-Dielektrikummaterials umfasst.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei das Ausbilden der zweiten Isolationsschicht (252) ein Ausbilden von AlxOy oder AlxOyN1-x-y umfasst.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei das Ausbilden der zweiten Isolationsschicht (252) ein Ausbilden einer Schicht, die eine Dicke von 1 bis 6 nm hat, umfasst.
  12. Verfahren nach einem der Ansprüche 1 bis 11, wobei das Abscheiden der ersten Isolationsschicht (250) ein Abscheiden von HfO2, HfSiOx, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitriden davon, SixNy, SiON, SiO2 oder Kombinationen davon umfasst.
  13. Verfahren nach einem der Ansprüche 1 bis 12, wobei das Abscheiden des ersten Gatedielektrikummaterials (120) ein Abscheiden von HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitriden davon, SixNy, SiON, SiO2 oder Kombinationen davon umfassen.
  14. Verfahren nach einem der Ansprüche 1 bis 13, wobei das Abscheiden des ersten Gatematerials (122) und das Abscheiden des zweiten Gatematerials (128) ein Abscheiden eines Halbleitermaterials oder eines Metalls umfassen.
  15. Verfahren nach Anspruch 14, wobei das Abscheiden des ersten Gatematerials (122) und das Abscheiden des zweiten Gatematerials (128) ein Abscheiden von Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boriden von Ti, Phosphiden von Ti, Antimoniden von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, einem voll silizidierten Gatematerial oder Kombinationen davon umfassen.
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