DE102006009540A1 - Substrat für ein substratbasiertes elektronisches Bauelement und elektronisches Bauelement mit verbesserter Zuverlässigkeit - Google Patents

Substrat für ein substratbasiertes elektronisches Bauelement und elektronisches Bauelement mit verbesserter Zuverlässigkeit Download PDF

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Abstract

Die Erfindung betrifft ein Substrat für ein substratbasiertes elektronisches Bauelement sowie ein elektronisches Bauelement mit verbesserter Zuverlässigkeit, insbesondere hinsichtlich thermischer und mechanischer Beanspruchungen aufgrund von Temperaturwechseln bzw. Verformungen, in dem das erfindungsgemäße Substrat Verwendung findet. Das erfindungsgemäße Substrat für ein substratbasiertes elektronisches Bauelement umfasst einen Leiterbahnträger, beispielsweise eine Leiterplatte oder eine gedruckte Schaltung (PCB), mit einer ersten und einer zweiten Seite, wobei auf mindestens einer der beiden Seiten des Leiterbahnträgers eine Leiterbahnanordnung mit Kontaktpads angeordnet ist, und ist dadurch gekennzeichnet, dass die Leiterbahnanordnung auf mindestens einer Seite des Leiterbahnträgers von einer steifen, mit dem Leiterbahnträger fest verbundenen Prepreg-Schicht mit über den Kontaktpads des Leiterbahnträgers angeordneten Öffnungen, durch die die Kontaktpads frei zugänglich sind, bedeckt ist. Die Erfindung verbessert das Zusammenbauverhalten von substratbasierten elektronischen Bauelementen, verringert die Feuchtigkeitsaufnahme des Substrats während des Zusammenbaus und minimiert den Kontrollaufwand. Weiterhin werden durch die Erfindung Verformungen des Substrats verringert.

Description

  • Die Erfindung betrifft ein Substrat für ein substratbasiertes elektronisches Bauelement sowie ein elektronisches Bauelement mit verbesserter Zuverlässigkeit, insbesondere hinsichtlich thermischer und mechanischer Beanspruchungen aufgrund von Temperaturwechseln bzw. Verformungen, in dem das erfindungsgemäße Substrat Verwendung findet.
  • Elektronische Bauelemente im Sinne dieser Anmeldung sind so genannte IC-Packages, speziell substratbasierte IC-Packages. Als Substrate für derartige elektronische Bauelemente kommen üblicherweise Leiterplatten oder gedruckte Schaltungen (PCB) (nachfolgend einheitlich als Leiterbahnträger bezeichnet) mit einer Lötstoppmaske zur Anwendung. Die Verbesserung derartiger Substrate im Hinblick auf eine höhere Zuverlässigkeit stellt das Ziel der vorliegenden Erfindung dar.
  • IC-Packages, beispielsweise Ball Grid Array (BGA) Packages, beinhalten einen Leiterbahnträger mit einer ersten und einer zweiten Oberfläche. Auf der ersten Leiterbahnträgeroberfläche ist üblicherweise ein Chip angebracht und auf der zweiten Leiterbahnträgeroberfläche sind Leiterbahnen, Lötmasken und Kontaktpads angebracht, wobei die Leiterbahnen zwischen benachbarten/gegenüberliegenden Kontaktpads angeordnet und mit der Lötmaske bedeckt sind. Eine Teilfläche jedes Kontaktpads ist auch von der Lötmaske bedeckt. Die Lötmaske wird durch photolithographisches Strukturieren und Entwickeln eines Epoxidharzes hergestellt.
  • Die Lötmaske weist Öffnungen an den Stellen des Leiterbahn trägers auf, an denen Kontaktpads angeordnet sind, so dass Teilbereiche der Leiterbahnträgeroberfläche, der Kontaktpads und ein Teilbereich der Seitenwand des Kontaktpads zugänglich sind. Der Chip ist auf der ersten Substratoberfläche angeordnet und dort durch ein isolierendes Material, wie beispielsweise eine Vergussmasse, versiegelt und umschlossen.
  • Die Lotkugeln (solder Balls) sind auf der zweiten Substratoberfläche in den Öffnungen der Lötmaske auf den Kontaktpads angeordnet und mit diesen elektrisch leitend verbunden. Dabei ist jede Lotkugel auch mit einem Teilbereich der Seitenwand des jeweiligen Kontaktpads, der an den Öffnungen über den Kontaktpads freiliegt, elektrisch leitend verbunden. Ein derartiges IC-Package ist in US-Patentanmeldung 2002/0111054A beschrieben.
  • Ein ähnliches Halbleiter-Package ist bekannt aus der US-Patentanmeldung 2003/0227083. Dieses Package zeigt erhöhte Festigkeit der Lotkugel eines Ball Grid Array (BGA) Packages, das auf einem Printed Circuit Board (PCB) angebracht ist, gegen Schubbeanspruchung.
  • Bei verschiedenen neueren Lösungen wurde bereits versucht, die üblicherweise verwendete Lötmaske auf der ersten Seite des Leiterbahnträgers wegzulassen und durch einzelne Lötmaskenringe zu ersetzen, was jedoch bei ungleichmäßiger Höhe mehrerer Lötmaskenringe (woraus sich unterschiedliche Bondlinienlängen ergeben) zu Problemen führen kann.
  • Die ungleichmäßige Verteilung der Lötmaske auf der Chipseite und der Lotkugelseite des Substrats verursacht starke Verformungen des Substrats, was für Zusammenbauprozesse, wie Drahtbonden, oder Diebonden (d. h. bei Mehrchip-Packages) sehr kritisch ist. Daher muss die Dicke des Die oder der aus Vergussmasse gebildeten Kappe (d. h. der Dicke der Vergussmasse über der Oberseite des Chips) für jedes Produkt individuell angepasst werden.
    •
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Substrat für ein substratbasiertes elektronisches Bauelement sowie mit verbesserter Zuverlässigkeit anzugeben, das eine höhere Festigkeit der Verbindung zwischen den Kontaktpads des Leiterbahnträgers und den auf diesen Kontaktpads aufgebrachten Lotkugeln aufweist und das daher weniger empfindlich gegen thermische und mechanische Einflüsse ist. Eine weitere Aufgabe besteht darin, ein elektronisches Bauelement mit entsprechend verbesserten Eigenschaften anzugeben, das das Substrat verwendet.
  • Erfindungsgemäß wird die Aufgabe gelöst durch ein Substrat mit den Merkmalen des Anspruchs 1, 19 oder 25 sowie durch ein elektronisches Bauelement mit den Merkmalen des Anspruchs 28. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Die Erfindung verbessert das Zusammenbauverhalten von substratbasierten elektronischen Bauelementen, verringert die Feuchtigkeitsaufnahme des Substrats während des Zusammenbaus und minimiert den Kontrollaufwand. Weiterhin wird durch die Erfindung die Festigkeit der Verbindung zwischen den Kontaktpads des Leiterbahnträgers und den auf diesen Kontaktpads aufgebrachten Lotkugeln verbessert und Verformungen des Substrats werden verringert.
  • Das erfindungsgemäße Substrat für ein substratbasiertes elektronisches Bauelement umfasst einen Leiterbahnträger, beispielsweise eine Leiterplatte oder eine gedruckte Schaltung (PCB), mit einer ersten und einer zweiten Seite, wobei auf mindestens einer der beiden Seiten des Leiterbahnträgers eine Leiterbahnanordnung mit Kontaktpads angeordnet ist, und ist dadurch gekennzeichnet, dass die Leiterbahnanordnung auf mindestens einer Seite des Leiterbahnträgers von einer steifen, mit dem Leiterbahnträger fest verbundenen Prepreg-Schicht mit über den Kontaktpads des Leiterbahnträgers angeordneten Öffnungen, durch die die Kontaktpads frei zugänglich sind, bedeckt ist.
  • Die Prepreg-Schicht ersetzt vollständig die Lötmaske, die im Stand der Technik verwendet wird und der Vorbackprozess innerhalb des Zusammenbaus kann übersprungen werden.
  • Prepreg ist die englische Kurzform für „preimpregnated fibers", d.h. vorimprägnierte Fasern. Damit wird ein Halbzeug bezeichnet, das aus Endlosfasern und einer ungehärteten duroplastischen Kunststoffmatrix besteht und als reine unidirektionale Schicht, als Gewebe oder Gelege vorliegen kann.
  • Vorteilhaft weisen die Öffnungen der Prepreg-Schicht schräge Flanken auf. Hierdurch wird die Form der Lotkugel, die auf das Kontaktpad aufgebracht wird, positiv beeinflusst.
  • Das noch flüssige Lot ist bestrebt, einen möglichst energiearmen Zustand einzunehmen und hierfür die Form einer Kugel anzunehmen. Sind die Flanken der Öffnung gerade, d. h. stehen die Flanken senkrecht auf dem Kontaktpad, so führt dies zu einer Einschnürung des Lots, d.h. die Ausbildung einer Kugelform ist behindert. Die Einschnürung stellt eine umlaufende Kerbe dar, die die Ausbildung von Rissen fördert. Dieser Effekt kann verhindert werden, wenn die Flanken der Öffnungen schräg gestaltet werden, d. h. die Öffnung sich ausgehend vom Kontaktpad erweitert. Die Einschnürung der Lotkugel fällt geringer aus, so dass das erstarrte Lot weniger stark gekerbt wird.
  • In einer Ausgestaltung der Erfindung sind die Öffnungen kleiner als die Kontaktpads. Hierdurch wird sichergestellt, dass das Kontaktpad den gesamten Boden der Öffnung einnimmt, so dass die Lotkugel nicht mit anderen Teilen des Leiterbahnträgers in Berührung kommt. Dies trägt zu einer besseren Verbindung zwischen Lotkugel und Kontaktpad und damit zu einer höheren Festigkeit dieser Verbindung bei.
  • In einer Ausgestaltung der Erfindung sind die Öffnungen rund. Dies hat beispielsweise den Vorteil, dass die Gefahr einer von den Öffnungen ausgehenden Rissausbreitung in der Prepreg-Schicht deutlich vermindert wird.
  • Alternativ können die Öffnungen jedoch auch eckig sein, sofern dies für einen speziellen Typ von elektronischen Bauelementen gewünscht oder notwendig ist.
  • In einer weiteren Ausgestaltung ist die Prepreg-Schicht auf den Leiterbahnträger auflaminiert. Dies hat eine vereinfachte Herstellung des Substrats im Vergleich zum Aufkleben auf die Leiterplatte oder gedruckte Schaltung zur Folge.
  • Vorteilhaft besteht die Prepreg-Schicht aus demselben Material wie der Leiterbahnträger. Dadurch werden Verformungen des elektronischen Bauelements aufgrund thermischer Belastungen, die auf unterschiedliche Ausdehnungskoeffizienten unterschiedlicher, miteinander verbundener Materialien zurückgehen, vermieden.
  • In einer vorteilhaften Ausgestaltung der Erfindung ist das Material der Prepreg-Schicht ein Verbundwerkstoff mit in Epoxidharz eingelagerten Glasfasern. Dieses Material ist bei Leiterplatten weit verbreitet, kostengünstig und leicht zu verarbeiten.
  • Besonders vorteilhaft ist auf dem Leiterbahnträger oder der Prepreg-Schicht in mindestens einem eine Öffnung umgebenden Bereich ein die Öffnung umschließendes Randerhöhungselement zur lokalen Verstärkung des Leiterbahnträgers bzw. der Prepreg-Schicht vorgesehen. Hierdurch wird der die Öffnung umgebende Bereich verstärkt, d.h. die Flanke der Öffnung wird höher. Gegenüber einer dickeren Ausführung der gesamten Prepreg-Schicht ist hiermit der Vorteil verbunden, dass weniger Material verbraucht wird und das Gewicht des Substrats gering gehalten wird. Gleichzeitig wird die Gefahr des Ablösens eines auf das Kontaktpad aufgebrachten Lotballs verringert, da sich der Rand der Öffnung nach oben verschiebt. Dieselben Vorteile ergeben sich auch bei Lösungen, bei denen eine Prepreg-Schicht nicht vorgesehen ist.
  • In einer besonderen Ausgestaltung der Erfindung ist das Randerhöhungselement Bestandteil der Prepreg-Schicht oder einer auf den Leiterbahnträger aufgetragenen Lötstoppmaske. Hierdurch lässt sich das erfindungsgemäße Substrat besonders einfach und kostengünstig herstellen, etwa indem das Randerhöhungselement beim Aufpressen der Prepreg-Schicht durch eine entsprechende Gestaltung des Presswerkzeugs erzeugt wird. Das Randerhöhungselement besteht, wenn eine Prepreg-Schicht vorgesehen ist, vorteilhaft aus dem gleichen Material wie die Prepreg-Schicht, wodurch das Substrat kostengünstig herstellbar ist. Auch ohne Prepreg-Schicht kann das Randerhöhungselement aus vorimprägnierten Fasern hergestellt sein.
  • Alternativ hierzu ist das Randerhöhungselement ein separates Teil, das mit dem Leiterbahnträger oder der Prepreg-Schicht fest verbunden ist. Auch in diesem Fall kann das Randerhöhungselement aus Prepreg bestehen und beispielsweise nachträglich auf die Lötstoppmaske, den Leiterbahnträger bzw. eine bereits geformte, ebene Prepreg-Schicht aufgepresst werden. Alternativ ist das Randerhöhungselement ein auf die Lötstoppmaske, den Leiterbahnträger bzw. die Prepreg-Schicht aufgetragener Ring aus Lötstopplack. Bei dieser Ausgestaltung kann der Vorteil der Ausführung mit Randerhöhungselement auch nachträglich bei bereits vorgefertigten Leiterplatten mit Prepreg-Schicht erzielt werden.
  • Vorteilhaft weist die Öffnung des Randerhöhungselements schräge Flanken auf. In Verbindung mit einer Öffnung der Prepreg-Schicht mit schrägen Flanken wird so eine Öffnung erzielt, die insgesamt schräge Flanken aufweist, d. h. trichterförmig gestaltet ist. Wie oben bereits ausgeführt, fällt hierdurch die Einschnürung der Lotkugel geringer aus, so dass die Kerbwirkung des Rands der Öffnung auf das erstarrte Lot weniger stark ausfällt.
  • Eine großflächigere und intensivere Verbindung der Lotkugel mit dem Kontaktpad kann gemäß einer weiteren Ausgestaltung der Erfindung dadurch erreicht werden, dass die durch die Prepreg-Schicht oder/und das Randerhöhungselement gebildeten Flanken der Öffnungen eine metallische Flankenbeschichtung aufweisen, wobei die Flankenbeschichtung mit dem Kontaktpad leitend verbunden ist. Hierdurch wird die Zuverlässigkeit der Verbindung wesentlich verbessert, so dass elektronische Bauelemente, die auf dem erfindungsgemäßen Substrat basieren, zuverlässiger und weniger empfindlich gegen thermische oder mechanische Einflüsse sind.
  • Die Festigkeit der Verbindung der Lotkugel mit dem Kontaktpad kann gemäß einer weiteren Ausgestaltung der Erfindung dadurch verbessert werden, dass in mindestens einer Öffnung ein die Öffnung umschließendes Ankerelement zur Schaffung eines Formschlusses zwischen dem Substrat und einer Lotkugel vorgesehen ist. Das Ankerelement weist hierzu ebenfalls eine Öffnung auf, die kleiner ist als die das Kontaktpad umschließende Öffnung der Lötstoppmaske bzw. der Prepreg-Schicht. Durch den senkrechten Abstand zwischen dem Ankerelement und dem Kontaktpad umfließt das Lot das Ankerelement, wodurch die gebildete Lotkugel fest auf dem Leiterbahnträger verankert ist.
  • Wenn eine Prepreg-Schicht vorgesehen ist, ist das Ankerelement vorteilhaft als Bestandteil der Prepreg-Schicht ausgebildet. Dadurch bildet die Prepreg-Schicht selber das Ankerelement, was zu einer besonders kostengünstigen Lösung führt.
  • Alternativ kann das Ankerelement ein separates Teil sein, das mit einer Lötstoppmaske oder der Prepreg-Schicht fest verbunden ist. Das Ankerelement kann beispielsweise auf die Lötstoppmaske bzw. die Prepreg-Schicht aufgeklebt sein.
  • Zur Gewährleistung einer innigen Verbindung zwischen Ankerelement und Lotkugel ist das Ankerelement vorteilhaft als eine in die Prepreg-Schicht eingebettete Kupferfolie ausge führt, wenn eine Prepreg-Schicht vorgesehen ist. Anderenfalls kann das Ankerelement auch in eine Lötstoppmaske eingebettet sein.
  • Das erfindungsgemäße Substrat kann besonders vorteilhaft zur Herstellung substratbasierter elektronischer Bauelemente verwendet werden, die ein Substrat nach einer der oben beschriebenen Ausgestaltungen und mindestens einen auf dem Substrat angeordneten Chip enthalten, wobei der Chip mit Kontaktpads der Leiterbahnanordnung des Leiterbahnträgers leitend verbunden ist.
  • In einer ersten Ausgestaltung weist ein substratbasiertes IC-Package einen Leiterbahnträger mit einer ersten und einer zweiten Seite sowie einem Bondkanal auf. Auf der ersten Seite des Leiterbahnträgers ist eine Leiterbahnanordnung angeordnet, die Kontaktpads aufweist. Auf der zweiten Seite ist ein Chip angeordnet, dessen Bondpads mittels Bonddrähten durch den Bondkanal des Leiterbahnträgers mit Kontaktpads auf der ersten Seite des Leiterbahnträgers elektrisch verbunden sind. Die Leiterbahnanordnung auf der ersten Seite des Leiterbahnträgers ist von einer steifen Prepreg-Schicht bedeckt. Die Prepreg-Schicht ist mit Öffnungen versehen, die derart angeordnet sind, dass die Kontaktpads der Leiterbahnanordnung frei zugänglich sind. Auf den Kontaktflächen sind Lotkugeln angeordnet.
  • In einer zweiten Ausgestaltung weist ein substratbasiertes IC-Package einen Leiterbahnträger mit einer ersten und einer zweiten Seite sowie einem Bondkanal auf. Auf der ersten Seite des Leiterbahnträgers und auf der zweiten Seite des Leiterbahnträgers ist je eine Leiterbahnanordnung angeordnet, die Kontaktpads aufweist. Auf der zweiten Seite ist mindestens ein Chip angeordnet, dessen Bondpads mittels Flip-Chip-Bonding mit Kontaktpads auf der zweiten Seite des Leiterbahnträgers elektrisch verbunden sind. Die Leiterbahnanordnungen auf der ersten und zweiten Seite des Leiterbahnträgers sind von je einer steifen Prepreg-Schicht bedeckt. Die Prepreg-Schichten sind mit Öffnungen versehen, die derart angeordnet sind, dass die Kontaktpads der jeweiligen Leiterbahnanordnung frei zugänglich sind. Auf den Kontaktflächen der Leiterbahnanordnung der ersten Seite sind Lotkugeln angeordnet.
    •
  • Nachfolgend wird die Erfindung anhand von Ausführungsbeispielen und zugehörigen Zeichnungen näher erläutert. Dabei zeigen
  • 1 einen schematischen Querschnitt durch ein elektronisches Bauelement (BOC-Package) mit einer Prepreg-Schicht auf einer ersten Seite des Leiterbahnträgers;
  • 2 einen schematischen Querschnitt durch ein elektronisches Bauelement (MCP-Package) mit Prepreg-Schichten auf jeder Seite des Leiterbahnträgers;
  • 3 zwei Detailansichten eines Substrats mit einer Prepreg-Schicht, einem Randerhöhungselement und einer Lotkugel;
  • 4 zwei Detailansichten eines Substrats mit einer Prepreg-Schicht und einer Lotkugel, davon eine Ausführung mit Randerhöhungselement und eine Ausführung ohne Randerhöhungselement;
  • 5 die Herstellung einer Lotkugel auf einem Kontaktpad, das von einem Ankerelement umschlossen ist.
  • Gemäß 1 umfasst das dargestellte BOC (Board on Chip) Package 1 einen Leiterbahnträger 2 mit einer (nicht dargestellten) Leiterbahnanordnung und Kontaktpads 3 auf einer ersten Seite. Die Leiterbahnanordnung wurde in einem vorhergehenden Verfahren auf den Leiterbahnträger 2 aufgebracht. Auf der gegenüberliegenden, zweiten Seite des Leiterbahnträgers 2 ist ein Chip 4 mit einem zwischen der Substratoberfläche und der Unterseite (der aktiven Seite) des Chips 4 angeordneten Die Attach 5 befestigt. Der Chip 4 ist in einem Gehäuse 13 aus Vergussmasse eingeschlossen.
  • Der Chip 4 ist in diesem Ausführungsbeispiel mit einer zentralen Reihe von (nicht dargestellten) Bondpads versehen, die mittels einer Mehrzahl von Bonddrähten 6 mit den auf der ersten Seite des Leiterbahnträgers 2 angeordneten Kontaktpads 3 verbunden sind. Die Bonddrähte 6 sind hierzu von den Bondpads des Chips 4 durch einen Bondkanal 8 des Leiterbahnträgers 2 zu den Kontaktpads 3 geführt. Diese Ausgestaltung ist oft bei Speicherchips, beispielsweise DRAMs, zu finden.
  • Die erste Seite des Leiterbahnträgers 2, auf der die Kontaktpads 3 angeordnet sind, ist mit einer Prepreg-Schicht 8 bedeckt, die Öffnungen 9 aufweist. Die Öffnungen 9 sind über den Kontaktpads 3 so angeordnet, dass die Kontaktpads 3 frei zugänglich sind. Durch die Öffnungen 9 sind auf den Kontaktpads 3 Lotkugeln 11 angebracht. Die Prepreg-Schicht 8 weist außerdem eine zentrale Öffnung 12 über dem Bondkanal 7 des Leiterbahnträgers 2 auf.
  • Die Öffnungen 9 in der Prepreg-Schicht 8 haben einen V-förmigen Querschnitt, d. h. die Flanken 10 der Öffnungen 9 sind schräg, wodurch die Lotkugeln 11 leichter angebracht werden können und keine oder nur eine geringe Einschnürung erfahren. Die Öffnungen 9 sind kleiner als die Kontaktpads 3, so dass die Kontaktpads 3 durch die Prepreg-Schicht 8 auf dem Leiterbahnträger 2 gesichert sind. Die Öffnungen 9 haben im Ausführungsbeispiel eine runde Form.
  • Die Prepreg-Schicht 8 ist auf den Leiterbahnträger 2 auflaminiert und besteht aus demselben Material wie dieser, nämlich aus glasfaserverstärktem Epoxidharz.
  • Das in 2 dargestellte MCP (Multi Chip Package) 1 stellt eine alternative Ausführungsform dar. Es umfasst einen Leiterbahnträger 2. Auf jeder Seite des Leiterbahnträgers 2 ist je eine (nicht dargestellte) Leiterbahnanordnung mit Kontaktpads 3 vorgesehen. Auf der zweiten Seite des Leiterbahnträgers 2 sind zwei Chips 4 in gestapelter Anordnung mit einem Die Attach 5 durch Die Bonding befestigt. Untereinander sind die beiden Chips 4 ebenfalls durch Die Bonding miteinander verbunden. Die Chips 4 sind gemeinsam in einem Gehäuse 13 aus Vergussmasse eingeschlossen.
  • Beide Seiten des Leiterbahnträgers 2 sind mit je einer Prepreg-Schicht bedeckt. Jede Prepreg-Schicht weist Öffnungen 9 auf, die so angeordnet sind, dass die auf der jeweiligen Seite des Leiterbahnträgers 2 angeordneten Kontaktpads 3 frei zugänglich sind. In den Öffnungen 9 der die erste Seite des Leiterbahnträgers 2 bedeckenden Prepreg-Schicht 8 sind auf den Kontaktpads 3 Lotkugeln 11 angebracht. Die Prepreg-Schicht 8 weist in diesem Ausführungsbeispiel keine zentrale Öffnung auf, da der Leiterbahnträger 2 nicht über einen Bondkanal verfügt.
  • Die Öffnungen 9 sind kleiner als die Kontaktpads 3, so dass die Kontaktpads 3 durch die Prepreg-Schicht 8 auf der Leiterplatte 2 gesichert sind. Die Öffnungen 9 sind auch in diesem Ausführungsbeispiel rund und haben einen V-förmigen Querschnitt, d. h. die Flanken 10 der Öffnungen 9 sind schräg, damit die Lotkugeln 11 möglichst wenig eingeschnürt werden.
  • In 3 sind zwei Detailansichten eines Substrats mit einer Prepreg-Schicht 8, einem Randerhöhungselement 14 und einer Lotkugel 11 dargestellt. In der Draufsicht sind die Randerhöhungselemente 14 zu erkennen, die die Öffnungen 9 und die in den Öffnungen 9 angeordneten Kontaktpads 3 umschließen. Die Randerhöhungselemente 14 sind rund und sind auf der Prepreg-Schicht 8 befestigt. In der Schnittdarstellung ist erkennbar, dass die Flanke 10 der Öffnung 9 schräg ist, so dass die Lotkugel 11 nur sehr geringfügig eingeschnürt ist. Die Prepreg-Schicht 8 ist auf dem Leiterbahnträger 2 so angeordnet und befestigt, dass die Kontaktpads 3 durch die Öffnungen 9 frei zugänglich sind.
  • 4 zeigt zwei Detailansichten eines Substrats mit einer Prepreg-Schicht und einer Lotkugel, davon eine Ausführung mit Randerhöhungselement und eine Ausführung ohne Randerhöhungselement.
  • In der linken Darstellung weist die auf dem Leiterbahnträger 2 angeordnete Prepreg-Schicht 8 eine senkrechte Flanke 10 auf. Diese Flanke 10 ist mit einer metallischen Flankenbeschichtung 15 versehen, die mit dem Kontaktpad 3 leitend verbunden ist. Dadurch ist die Kontaktfläche für die Lotkugel 11 wesentlich vergrößert, wodurch eine wesentlich erhöhte Festigkeit der Verbindung erreicht wird.
  • In der rechten Darstellung ist demgegenüber die Flanke 10, die durch die Prepreg-Schicht 9 und das auf ihr angeordnete Randerhöhungselement 14 gebildet wird, schräg ausgebildet. Durch das Randerhöhungselement 14 ist die Flanke wesentlich erhöht, wodurch ihre Fläche vergrößert und die Randlinie der Öffnung 9 nach oben verschoben ist. Die Flanke 10 weist wiederum eine metallische Flankenbeschichtung 15 auf, die den Kontakt zwischen der Lotkugel 11 und dem Kontaktpad 3 verbessert. Durch die schräge Ausgestaltung der Flanke 10 wird erreicht, dass die Lotkugel 11 praktisch keine Einschnürung erfährt. Dadurch ist die Verbindung besonders robust gegen thermische oder mechanische Beanspruchungen und daher sehr zuverlässig.
  • In 5 ist die Herstellung einer Lotkugel 11 auf einem Kontaktpad 3, das von einem Ankerelement 16 umschlossen ist, in verschiedenen Phasen dargestellt.
  • Im Beispiel ist auf einem Leiterbahnträger 2 mit einer Leiterbahnanordnung aus Kupfer eine Lötstoppmaske 17 mit einem eingebetteten Ankerelement 16 angeordnet. Dabei weist die Lötstoppmaske 17 Öffnungen 9 auf, die über den Kontaktpads 3 angeordnet sind. Die Lötstoppmaske 17 besteht aus zwei Schichten Lötstopplack, in die ein Ankerelement 16 eingebettet ist. Das Ankerelement 16 ist eine Kupferfolie, die ebenfalls über den Kontaktpads 3 angeordnete Öffnungen 9 aufweist. Die Öffnungen 9 der Kupferfolie sind jedoch etwas kleiner als die Öffnungen 9 der Lötstoppmaske ausgeführt. Dadurch ragen die Ränder der Öffnungen 9 der Kupferfolie in einem senkrechten Abstand zum Kontaktpad 3 geringfügig über die Ränder der Öffnungen 9 der Lötstoppmaske 17 hinaus.
  • Zunächst wird in die Öffnungen 9 Flux 18 eingebracht. Das Flux 18 füllt die Öffnung 9 jedoch nicht vollständig aus, da es nicht unter die Vorsprünge des Ankerelements 16 gelangt. Während des sich anschließenden Reflow-Vorgangs, bei dem die Lotbestandteile des Flux 18 verschmolzen werden, fließt das Flux 18 auch unter diese Vorsprünge, so dass schließlich die Öffnung 9 vollständig von Flux 18 ausgefüllt ist. Abschließend wird auf der Fluxoberfläche eine Lotkugel 11 aufgebracht. Die vorspringenden Ränder des Ankerelements 16 greifen in die Lotkugel 11 ein und verankern diese fest mit dem Leiterbahnträger 2.
    • 1
    elektronisches Bauelement
    2
    Leiterbahnträger
    3
    Kontaktpad
    4
    Chip, Die
    5
    Die Attach
    6
    Bonddraht
    7
    Bondkanal
    8
    Prepreg-Schicht
    9
    Öffnung
    10
    Flanke
    11
    Lotkugel
    12
    zentrale Öffnung
    13
    Gehäuse
    14
    Randerhöhungselement
    15
    metallische Flankenbeschichtung
    16
    Ankerelement
    17
    Lötstoppmaske
    18
    Flux

Claims (28)

  1. Substrat für ein substratbasiertes elektronisches Bauelement (1), umfassend einen Leiterbahnträger (2) mit einer ersten und einer zweiten Seite, wobei auf mindestens einer der beiden Seiten des Leiterbahnträgers (2) eine Leiterbahnanordnung mit Kontaktpads (3) angeordnet ist, dadurch gekennzeichnet, dass die Leiterbahnanordnung auf mindestens einer Seite des Leiterbahnträgers (2) von einer steifen, mit dem Leiterbahnträger (2) fest verbundenen Prepreg-Schicht (8) mit über den Kontaktpads (3) des Leiterbahnträgers (2) angeordneten Öffnungen (9), durch die die Kontaktpads (3) frei zugänglich sind, bedeckt ist.
  2. Substrat nach Anspruch 1, dadurch gekennzeichnet, dass die Öffnungen (9) der Prepreg-Schicht (8) schräge Flanken (10) aufweisen.
  3. Substrat nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Öffnungen (9) kleiner sind als die Kontaktpads (3).
  4. Substrat nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Öffnungen (9) rund sind.
  5. Substrat nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Öffnungen (9) eckig sind.
  6. Substrat nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, dass die Prepreg-Schicht (8) auf den Leiterbahnträger (2) auflaminiert ist.
  7. Substrat nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prepreg-Schicht (8) aus demselben Material wie der Leiterbahnträger (2) besteht.
  8. Substrat nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Material der Prepreg-Schicht (8) ein Verbundwerkstoff mit in Epoxidharz eingelagerten Glasfasern ist.
  9. Substrat nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf der Prepreg-Schicht (8) in mindestens einem eine Öffnung (9) umgebenden Bereich ein die Öffnung umschließendes Randerhöhungselement (14) zur lokalen Verstärkung der Prepreg-Schicht (8) vorgesehen ist.
  10. Substrat nach Anspruch 9, dadurch gekennzeichnet, dass das Randerhöhungselement (14) Bestandteil der Prepreg-Schicht (8) ist.
  11. Substrat nach Anspruch 9, dadurch gekennzeichnet, dass das Randerhöhungselement (14) ein separates Teil ist, das mit der Prepreg-Schicht (8) fest verbunden ist.
  12. Substrat nach Anspruch 11, dadurch gekennzeichnet, dass das Randerhöhungselement (14) ein auf die Prepreg-Schicht (8) aufgetragener Ring aus Lötstopplack ist.
  13. Substrat nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass die Öffnung (9) des Randerhöhungselements (14) schräge Flanken (10) aufweist.
  14. Substrat nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die durch die Prepreg-Schicht (8) und ggf. das Randerhöhungselement (14) gebildeten Flanken (10) der Öffnungen (9) eine metallische Flanken beschichtung (15) aufweisen, wobei die Flankenbeschichtung (15) mit dem Kontaktpad (3) leitend verbunden ist.
  15. Substrat nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in mindestens einer Öffnung (9) ein die Öffnung (9) umschließendes Ankerelement (16) zur Schaffung eines Formschlusses zwischen dem Substrat und einer Lotkugel (11) vorgesehen ist.
  16. Substrat nach Anspruch 15, dadurch gekennzeichnet, dass das Ankerelement (16) Bestandteil der Prepreg-Schicht (8) ist.
  17. Substrat nach Anspruch 15, dadurch gekennzeichnet, dass das Ankerelement (16) ein separates Teil ist, das mit der Prepreg-Schicht (8) fest verbunden ist.
  18. Substrat nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass das Ankerelement (16) eine in die Prepreg-Schicht (8) eingebettete Kupferfolie ist.
  19. Substrat für ein substratbasiertes elektronisches Bauelement (1), umfassend einen Leiterbahnträger (2) mit einer ersten und einer zweiten Seite, wobei auf mindestens einer der beiden Seiten des Leiterbahnträgers (2) eine Leiterbahnanordnung mit Kontaktpads (3) angeordnet ist, dadurch gekennzeichnet, dass auf mindestens einer Seite des Leiterbahnträgers (2) mindestens ein ein Kontaktpad (3) umschließendes Randerhöhungselement (14) mit einer Öffnung (9) zur lokalen Verstärkung des Leiterbahnträgers (2) vorgesehen ist.
  20. Substrat nach Anspruch 19, dadurch gekennzeichnet, dass das Randerhöhungselement (14) Bestandteil einer Lötstoppmaske ist.
  21. Substrat nach Anspruch 19, dadurch gekennzeichnet, dass das Randerhöhungselement (14) ein separates Teil ist, das mit der Lötstoppmaske fest verbunden ist.
  22. Substrat nach Anspruch 21, dadurch gekennzeichnet, dass das Randerhöhungselement (14) ein auf die Lötstoppmaske aufgetragener Ring aus Lötstopplack ist.
  23. Substrat nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, dass die Öffnung (9) des Randerhöhungselements (14) schräge Flanken (10) aufweist.
  24. Substrat nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, dass die durch das Randerhöhungselement (14) gebildeten Flanken (10) der Öffnungen (9) eine metallische Flankenbeschichtung (15) aufweisen, wobei die Flankenbeschichtung (15) mit dem Kontaktpad (3) leitend verbunden ist.
  25. Substrat für ein substratbasiertes elektronisches Bauelement (1), umfassend einen Leiterbahnträger (2) mit einer ersten und einer zweiten Seite, wobei auf mindestens einer der beiden Seiten des Leiterbahnträgers (2) eine Leiterbahnanordnung mit Kontaktpads (3) angeordnet ist, dadurch gekennzeichnet, dass auf mindestens einer Seite des Leiterbahnträgers (2) mindestens ein ein Kontaktpad (3) umschließendes Ankerelement (16) zur Schaffung eines Formschlusses zwischen dem Substrat und einer Lotkugel (11) vorgesehen ist.
  26. Substrat nach Anspruch 25, dadurch gekennzeichnet, dass das Ankerelement (16) ein separates Teil ist, das mit der Lötstoppmaske fest verbunden ist.
  27. Substrat nach einem der Ansprüche 25 bis 26, dadurch gekennzeichnet, dass das Ankerelement (16) eine in die Lötstoppmaske eingebettete Kupferfolie ist.
  28. Substratbasiertes elektronisches Bauelement, umfassend ein Substrat nach einem der vorhergehenden Ansprüche und mindestens einen auf dem Substrat angeordneten Chip (4), wobei der Chip (4) mit Kontaktpads (3) der Leiterbahnanordnung des Leiterbahnträgers (2) leitend verbunden ist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7705441B2 (en) * 2007-03-06 2010-04-27 Infineon Technologies Ag Semiconductor module
US8384223B2 (en) 2008-06-30 2013-02-26 Intel Corporation Backside mold process for ultra thin substrate and package on package assembly
JP5583951B2 (ja) 2008-11-11 2014-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
US6388335B1 (en) * 1999-12-14 2002-05-14 Atmel Corporation Integrated circuit package formed at a wafer level
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US6984545B2 (en) * 2002-07-22 2006-01-10 Micron Technology, Inc. Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask

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US7245013B2 (en) 2007-07-17

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