DE102006011701B4

DE102006011701B4 - Komparatorschaltung mit Versatzaufhebung

Info

Publication number: DE102006011701B4
Application number: DE102006011701A
Authority: DE
Inventors: Dacheng Fort Collins Zhou
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2005-04-12
Filing date: 2006-03-14
Publication date: 2011-03-10
Anticipated expiration: 2026-03-15
Also published as: US7196552B2; DE102006011701A1; US20060226878A1

Abstract

Verfahren zum Vergleichen von Signalen, das folgende Schritte aufweist:
Erhalten (140) eines ersten und zweiten Signals, die verglichen werden sollen;
Erhalten (142) eines ersten und zweiten Versatzaufhebungssignals;
Kombinieren (144) des ersten Versatzaufhebungssignals mit dem ersten Signal, das verglichen werden soll, um ein erstes kombiniertes Signal zu bilden, und Kombinieren des zweiten Versatzaufhebungssignals mit dem zweiten Signal, das verglichen werden soll, um ein zweites kombiniertes Signal zu bilden;
Vergleichen (146) des kombinierten ersten Signals mit dem kombinierten zweiten Signal;
Erzeugen (150) eines Ausgangssignals, das anzeigt, welches des kombinierten ersten Signals oder des kombinierten zweiten Signals größer ist,
wobei das Verfahren ferner das Kalibrieren des ersten und zweiten Versatzaufhebungssignals aufweist, wobei das Kalibrieren das Einstellen (152) des ersten und zweiten Signals, die verglichen werden sollen, auf einen gleichen Pegel und das Finden (162) einer Einstellung für das erste und zweite Versatzaufhebungssignal aufweist, bei dem das Ausgangssignal...

Description

Eine Komparatorschaltung kann in einem elektronischen System verwendet werden, um zwei Eingangs-Ströme oder -Spannungen zu vergleichen und eine Anzeige auszugeben, welche größer ist. Eine typische Komparatorschaltung ist hergestellt in einer integrierten Schaltung unter Verwendung von Feldeffekttransistoren oder CMOS-Transistoren. Das Ausgangssignal sollte idealerweise seinen Zustand ändern, wenn die zwei sich ändernden Eingangssignale einen gleichen Pegel überkreuzen. Abweichungen jedoch bei den Transistoren, wie z. B. der Größe oder den elektrischen Eigenschaften, können die Komparatorschaltung aus dem Gleichgewicht bringen. Zum Beispiel können Prozessvariationen während der Herstellung der Transistoren die Transistoren aus dem Gleichgewicht bringen. Als ein Ergebnis kann die Komparatorschaltung hin zu einem der Eingangssignale vorgespannt werden, so dass das Ausgangssignal seinen Zustand ändert, wenn ein Eingangssignal größer ist als das andere und nicht wenn die Eingangssignale gleich sind.
Aus der US 6 597 225 B1 ist eine Datenerfassungsschaltung bekannt, die einen Komparator aufweist, an den Eingangssignale in Form eines digitalen Worts über ein gewichtetes Array von Transistoren angelegt werden. Um einen metastabilen Zustand zu vermeiden, wenn an beiden Eingängen das gleiche Signal angelegt wird, werden an die Eingänge ferner unterschiedliche Versatzsignale angelegt, die sicherstellen, dass das Ausgangssignal des Komparators nicht unbestimmt ist.
Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Vergleichen von Signalen, eine Komparatorschaltung mit Versatzaufhebung und eine Komparatorschaltung, mit verbesserten Charakteristika zu schaffen.
Die Aufgabe wird gelöst durch ein Verfahren gemäß Anspruch 1 und eine Komparatorschaltung gemäß Anspruch 7.
Ein exemplarisches Ausführungsbeispiel kann ein Verfahren zum Vergleichen von Signalen aufweisen, das das Erhalten von ersten und zweiten Signalen zum Vergleichen und ersten und zweiten Versatzaufhebungssignalen, das Kombinieren des ersten Versatzaufhebungssignals mit dem ersten Signal, das verglichen werden soll, um ein erstes kombiniertes Signal zu bilden, und das Kombinieren des zweiten Versatzaufhebungssignals mit dem zweiten Signal, das verglichen werden soll, um ein zweites kombiniertes Signal zu bilden, aufweist. Das Verfahren umfasst ferner das Vergleichen des kombinierten ersten Signals mit dem kombinierten zweiten Signal und das Erzeugen eines Ausgangssignals, das anzeigt, welches des kombinierten ersten Signals oder des kombinierten zweiten Signals größer ist.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein schematisches Diagramm einer exemplarischen Komparatorschaltung mit Versatzaufhebung;
2 ein Zeitgebungsdiagramm, das eine exemplarische Operation der Komparatorschaltung aus 1 darstellt;
3 ein Flussdiagramm, das eine exemplarische Operation zum Vergleichen von Signalen mit Versatzaufhebung darstellt;
4 ein Flussdiagramm, das eine exemplarische Operation zum Kalibrieren der Versatzaufhebung der Komparatorschaltung aus 1 darstellt;
5 ein Zeitgebungsdiagramm, das einen exemplarischen Kalibrierungsprozess für die Komparatorschaltung aus 1 darstellt, mit einer symmetrischen Schaltung;
6 ein Zeitgebungsdiagramm, das die Versatzaufhebungssignale während des Kalibrierungsprozesses aus 5 detaillierter zeigt;
7 ein Zeitgebungsdiagramm, das einen exemplarischen Kalibrierungsprozess für die Komparatorschaltung aus 1 mit unsymmetrischer Schaltung auf exemplarische Weise darstellt;
8 ein Zeitgebungsdiagramm, das einen exemplarischen Kalibrierungsprozess für die Komparatorschaltung aus 1 mit der unsymmetrischen Schaltung auf eine andere exemplarische Weise darstellt; und
9 ein schematisches Diagramm einer anderen exemplarischen Komparatorschaltung mit Versatzaufhebung.
Die Zeichnungen und die Beschreibung offenbaren allgemein eine Komparatorschaltung mit Versatzaufhebung. Jeglicher Versatz oder Vorspannung bei der Komparatorschaltung, eingebracht während der Herstellung, wie z. B. jene aufgrund von Prozessabweichungen, können unter Verwendung eines Paars von Versatzaufhebungseingangssignalen aufgehoben werden. Wie nachfolgend beschrieben wird, schafft die Komparatorschaltung mit Versatzaufhebung eine hohe Eingangsempfindlichkeit, niedriges Kopplungsrauschen, schnelle Auflösungszeit und vollen Ausgangsspannungshub.
Bezug nehmend nun auf 1 wird ein exemplarisches Ausführungsbeispiel 10 der Komparatorschaltung mit Versatzaufhebung detaillierter beschrieben. Die Komparatorschaltung 10 vergleicht die Werte von zwei Eingangssignalen ip 12 und in 14 und erzeugt zwei Ausgangssignale outp 16 und outn 20. Wenn ip 12 größer ist als in 14, wird das Ausgangssignal outp 16 aktiviert (hoch) und das Ausgangssignal outn 20 wird deaktiviert (niedrig). Wenn in 14 größer ist als ip 12, wird das Ausgangssignal outn 20 aktiviert (hoch) und das Ausgangssignal outp 16 wird deaktiviert (niedrig).
Obwohl die exemplarische Komparatorschaltung 10 als eine integrierte Schaltung implementiert ist unter Verwendung von P-Kanal-Feldeffekttransistoren (PFETS) und N-Kanal-Feldeffekttransistoren (NFETS), kann sie alternativ unter Verwendung jeglicher geeigneten Technik implementiert sein, wie z. B. in Software. Die Komparatorschaltung 10, wie sie hierin beansprucht wird, sollte daher nicht derart betrachtet werden, dass sie auf das hierin beschriebene exemplarische Ausführungsbeispiel beschränkt ist.
Die exemplarische Komparatorschaltung 10 umfasst ein Paar aus kreuzgekoppelten Invertern 22 zum Ausführen des tatsächlichen Vergleichs. Sowohl 24 als auch 26 der kreuzgekoppelten Inverter 22 umfasst einen PFET (z. B. 30) und einen NFET (z. B. 32) in Reihe geschaltet zwischen Leistung 34 und Masse 36. Die Eingänge 40 und 42 von jedem der kreuzgekoppelten Inverter 22 sind mit den Ausgängen op 46 und on 50 des anderen der kreuzgekoppelten Inverter 22 verbunden. (Die Ausgänge op 46 und on 50 der kreuzgekoppelten Inverter 22 werden hierin nachfolgend als Zwischenausgänge bezeichnet, um diese Ausgangsknoten von den letztendlichen Ausgangsknoten outp 16 und outn 20 der Komparatorschaltung 10 zu unterscheiden.)
Die Zwischenausgänge op 46 und on 50 werden auf den Spannungspegel einer Versorgungsspannung VDD 34 vorgeladen während Niedrigphasen eines Taktsignals CK 52. Vorlade-PFETS 54 und 56 sind zwischen VDD 34 und die Zwischenausgangsknoten on 50 bzw. op 46 geschaltet. (Es wird darauf hingewiesen, dass, da die exemplarische Komparatorschaltung 10 das Paar aus kreuzgekoppelten Invertern 22 umfasst, Zwischenausgangsknoten op 46 und on 50 mit Knoten 60 und 62 verbunden sind, die den Eingangssignalen ip 12 bzw. in 14 zugeordnet sind). Die Gates der Vorlade-PFETS 54 und 56 sind mit dem Taktsignal CK 52 verbunden. Somit, wenn das Taktsignal CK 52 niedrig ist, sind die Zwischenausgangsknoten op 46 und on 50 mit VDD 34 verbunden und werden auf einen hohen Pegel vorgeladen. Das Paar aus kreuzgekoppelten Invertern 22 ist mit Masse 36 durch einen getakteten NFET 64 verbunden, um die Schätzphase der Komparatorschaltung 10 von der Vorladephase zu unterscheiden. Somit, wenn das Taktsignal CK 52 hoch ist, ist das Paar von kreuzgekoppelten Invertern 22 mit Masse 36 verbunden und ein Vergleich wird ermöglicht.
Die Knoten 60 und 62, die den Eingangssignalen ip 12 und in 14 zugeordnet sind, werden durch eine Kombination der zu vergleichenden Signale ip 12 und in 14 und der Versatzaufhebungseingangssignale ip_cal 66 und in_cal 70. Die zu vergleichenden Eingangssignale ip 12 und in 14 steuern jeweils die PFETS 72 bzw. 74. Die Eingangs-PFETS 72 und 74 sind zwischen VDD 34 und den Knoten 60 und 62 mit dem Paar aus kreuzgekoppelten Invertern 22 verbunden. Die zu vergleichenden Eingangssignale ip 12 und in 14 sind mit den Gates der Eingangs-PFETS 72 und 74 so verbunden, dass die Spannungen der Knoten 60 und 62 proportional zu den Spannungen der Eingangssignale ip 12 und in 14 sind. Die Versatzaufhebungssignale ip_cal 66 und in_cal 70 tragen ebenfalls zu Knoten 60 und 62 bei. Die Versatzaufhebungs-PFETS 76 und 80 sind zwischen VDD 34 und die Knoten 60 und 62 geschaltet, wobei ip_cal 66 und in_cal 70 mit ihren Gates verbunden sind. Die exemplarische Komparatorschaltung 10 verwendet statische Stromeingangssignale bei ip_cal 66 und in cal 70, so dass Stromspiegel-PFETS 82 und 84 verwendet werden, um eine Vorspannungsspannung von den statischen Eingangsströmen bei ip_cal 66 und in_cal 70 zu erzeugen. (Alternativ kann die Komparatorschaltung angepasst sein zur Verwendung mit statischen Spannungen an den Versatzaufhebungseingängen). Die Source von jedem der Stromspiegel-PFETS 82 und 84 ist mit VDD 34 verbunden. Der Drain und das Gate des Stromspiegel-PFET 82 sind mit ip_cal 66 verbunden, und der Drain und das Gate des Stromspiegel-PFET 84 sind mit in_cal 70 verbunden. Da die Drains und Gates der Stromspiegel-PFETS 82 und 84 verbunden sind, wirken sie als Dioden, wodurch eine Vorspannungsspannung erzeugt wird basierend auf den Versatzaufhebungsstromeingangssignalen ip_cal 66 und in_cal 70. Es wird darauf hingewiesen, dass die Eingangstransistoren 72, 74, 76, 80, 82 und 84 in einem analogen Modus arbeiten, wobei die Eingangsspannung in einen proportionalen Ausgangsstrom umgewandelt wird. Je größer die Gatevorspannungsspannung, desto größer ist der Ausgangsstrom.
Somit werden ip 12 und ip_cal 66 an dem Knoten 60 kombiniert und in 14 und in_cal 70 werden an dem Knoten 62 kombiniert. Durch Liefern von statischen Eingangsströmen mit vorbestimmten Pegeln an ip_cal 66 und in_cal 70 können jegliche Vorspannung oder Versatz in der Komparatorschaltung 10, wie z. B. die aufgrund einer Prozessvariation während der Herstellung, kompensiert und beseitigt werden. Der Kalibrierungsprozess zum Identifizieren der vorbestimmten Pegel für ip_cal 66 und in_cal 70 wird später beschrieben.
Pufferinverter 86 und 90 werden in der exemplarischen Komparatorschaltung 10 bereitgestellt, um ein Voll-Schwingen bei den Ausgangssignalen outp 16 und outn 20 zu liefern.
Die Komparatorschaltung 10 liefert eine hohe Eingangsempfindlichkeit, niedriges Kopplungsrauschen und schnelle Auflösungszeit. Da Vorspannung oder Versatz während Prozessvariationen kompensiert werden können, können die Eingangs-PFETS 72 und 74 kleiner hergestellt werden als bei traditionellen Komparatorschaltungen. Dies erhöht die Eingangsempfindlichkeit, reduziert die Auflösungszeit und reduziert Kopplungsrauschen. Zum Beispiel könnte bei einer traditionellen Komparatorschaltung der Eingangs-PFET eine Breite w von ungefähr 7 μm aufweisen. Bei der exemplarischen Komparatorschaltung 10 mit Versatzaufhebung weisen die Eingangs-PFETS 72 und 74 eine Breite von ungefähr 3,2 μm und eine Länge von ungefähr 0,1 μm auf, was einen größeren Gewinn als der größere traditionelle Eingangs-PFET liefert und die Eingangsempfindlichkeit erhöht. Kopplungsrauschen zwischen dem Zwischenausgang on 50 und dem Eingang ip 12 und zwischen dem Zwischenausgang op 46 und dem Eingang in 14 wird ebenfalls reduziert durch die relativ geringe Größe der Eingangs-PFETS 72 und 74. Die relativ kleinen Eingangs-PFETS 72 und 74 reduzieren ferner das kapazitive Laden von Zwischenausgängen 46 und 50, was zu einer schnelleren Schaltzeit und einer höheren Eingangsempfindlichkeit führt.
Bezug nehmend nun auf das Zeitgebungsdiagramm aus 2 wird die Operation der exemplarischen Komparatorschaltung 10 mit Versatzaufhebung beschrieben. Die exemplarische Komparatorschaltung 10 arbeitet bei 1,08 Volt, obwohl dies nicht als einschränkend betrachtet werden sollte und nach Wunsch angepasst werden kann. Somit reichen die dargestellten Spuren für das Taktsignal CK12, op 46, on 50, outp 16 und outn 20 von 0 Volt bis ungefähr 1,1 Volt. Die Eingangssignale ip 12 und in 14 werden auf einer Spannungsskala von 349,7 mV bis 350,3 mV gezeichnet, wobei die Hochspannung für jedes Signal bei 350,2 mV ist, die Niedrigspannung bei 349,8 mV ist und ein Schwingen von 0,4 mV vorliegt.
Wenn das Taktsignal CK 52 hoch ist 100, ist die Komparatorschaltung 10 in der Schätzphase. Wenn ip 12 hoch ist 102 und in 14 niedrig ist 104, ist der Zwischenausgangsknoten op 46 hoch 106, der Zwischenausgangsknoten on 50 ist niedrig 110 und der Ausgangsknoten outp 16 ist hoch 112 und outn 20 ist niedrig 114. Wenn ip 12 niedrig ist 116 und in 14 hoch ist 120, ist der Zwischenausgangsknoten op 46 niedrig 120 und on 50 ist hoch 122, und der Ausgangsknoten outp 16 ist niedrig 124 und outn 20 ist hoch 126. Es wird darauf hingewiesen, dass, wie in den nachfolgenden Ansprüchen angegeben wird, entweder der Ausgang outp 16 oder der Ausgang outn 20 anzeigt, welches Eingangssignal größer ist, obwohl die verwendeten Zustände zum Anzeigen, welches Signal größer ist, für die zwei Ausgänge 16 und 20 unterschiedlich sein können.
Wenn das Taktsignal CK 52 niedrig ist 130, wie oben beschrieben wurde, ist die exemplarische Komparatorschaltung 10 mit Versatzaufhebung in der Vorladephase. In dieser Phase, unabhängig von dem Zustand von ip 12 und in 14, werden die Zwischenausgangsknoten op 46 und on 50 hoch 132 getrieben durch die Vorlade-PFETS 54 und 56, so dass die Ausgänge outp 16 und outn 20 niedrig 134 sind.
Eine exemplarische Operation zum Vergleichen von zwei Werten mit Versatzaufhebung ist in dem Flussdiagramm von 3 dargestellt. Ein Paar aus Signalen, die verglichen werden sollen, und ein Paar aus Versatzaufhebungssignalen, werden erhalten 140 und 142. Das erste Versatzaufhebungssignal wird mit dem ersten Signal kombiniert 144, das verglichen werden soll, um ein erstes kombiniertes Signal zu bilden. Das zweite Aufhebungssignal wird auf ähnliche Weise mit dem zweiten Signal kombiniert 144, das verglichen werden soll, um ein zweites kombiniertes Signal zu bilden. Das kombinierte erste Signal und das kombinierte zweite Signal werden verglichen 146, und ein Ausgangssignal wird erzeugt 150, das anzeigt, welches größer ist.
Ein exemplarischer Kalibrierungsprozess für die Versatzaufhebungseingangssignale ip_cal 66 und in_cal 70 wird nun beschrieben. Es wird jedoch darauf hingewiesen, dass der Kalibrierungsprozess nach Wunsch unterschiedlich ausgeführt werden kann, um die korrekten Versatzaufhebungspegel zu finden. Wie oben beschrieben wurde, werden die Versatzaufhebungseingangssignale ip_cal 66 und in_cal 70 mit einem statischen Eingangsstrom geliefert, der den Pegel der Versatzaufhebung in der Komparatorschaltung 10 bestimmt. Der Kalibrierungsprozess identifiziert die korrekten Versatzaufhebungsstrompegel für ip_cal 66 und in_cal 70, die die Eingangssignale so weit wie möglich symmetrisch machen. Die statischen Ströme können auf eine gewünschte Weise geliefert werden. Zum Beispiel kann die elektronische Schaltung, in der die Komparatorschaltung 10 platziert ist, ein Paar aus statischen Stromquellen umfassen, deren Strompegel durch die Werte in einem Paar aus Registern gesteuert wird.
Der exemplarische Kalibrierungsprozess wird zusammengefasst in dem Flussdiagramm aus 4. Die Eingänge ip 12 und in 14 werden auf einen gleichen Pegel 152 eingestellt, wie z. B. 250 Millivolt. Wenn die Komparatorschaltung 10 ohne Versatz oder Vorspannung ausgeglichen wird, ist der Ausgang, wie z. B. outp 16, kurz davor, den Zustand zu ändern, wenn die Eingänge ip 12 und in 14 auf einen gleichen Pegel eingestellt sind. Das Versatzaufhebungssignal in_cal 70 wird auf 0 μA eingestellt 154 und ip_cal 66 wird auf 80 μA eingestellt. Das Signal ip_cal 66 wird dekrementiert 156 in Schritten von 5 μA, bis es 0 μA erreicht oder outp 16 seinen Zustand ändert. (Es wird darauf hingewiesen, dass eine Zustandsänderung an dem Ausgang outn 20 alternativ verwendet werden kann, um den Kalibrierungsprozess zu beenden.) Wenn 160 outp 16 den Zustand geändert hat, während ip_cal 66 dekrementiert wurde, werden die Stromeinstellungen für ip_cal 66 und in_cal 70 direkt bevor outp 16 seinen Zustand geändert hat, verwendet 162 als die statischen Strompegel während einer normalen Operation der Komparatorschaltung 10. Alternativ können die Stromeinstellungen für ip_cal 66 und in_cal 70 direkt nachdem outp 16 seinen Zustand geändert hat, verwendet werden. Es wird darauf hingewiesen, dass die Granularität der Änderungen zu ip_cal 66 und in_cal 70 während des Kalibrierungsprozesses die Genauigkeit der Endeinstellungen beeinflussen kann. Da der Strom in diskreten Schritten verändert wird, können die exakten Stromeinstellungen, bei denen die Komparatorschaltung 10 ausgeglichen ist, nicht erkannt werden, obwohl die Komparatorschaltung im Wesentlichen ausgeglichen ist. Wenn mehr Genauigkeit erwünscht ist, können kleinere Stromschritte verwendet werden.
Wenn 160 outp 16 den Zustand nicht geändert hat, während ip_cal 66 auf einen Strompegel von Null dekrementiert wurde, wird ip_cal 66 auf Null-Strom gelassen, während in_cal 70 in Schritten von 5 μA inkrementiert 164 wird, bis es 80 μA erreicht oder outp 16 seinen Zustand ändert. Wenn 166 outp 16 seinen Zustand geändert hat, werden die Stromeinstellungen für ip_cal 66 und in_cal 70 direkt bevor outp 16 seinen Zustand geändert hat, verwendet 162 als die statischen Strompegel während einer normalen Operation der Komparatorschaltung 10. Wenn outp 16 seinen Zustand niemals während des Kalibrierungsprozesses geändert hat, kann der Versatz bei der Komparatorschaltung 10 zu groß sein, um aufgehoben zu werden.
Wie oben erörtert wurde, ist die Komparatorschaltung nicht auf die exemplarischen Schritte von 5 μA beschränkt. Auf ähnliche Weise ist der Kalibrierungsprozess nicht auf die Stromgrenzen von 80 μA des hierin beschriebenen exemplarischen Ausführungsbeispiels beschränkt. Jeder Schritt von 5 μA kann ungefähr 10 mV Versatz für bestimmte Herstellungsprozessbedingungen aufheben. Die Versatzaufhebungsbereiche sind daher um –150 mV bis +150 mV, obwohl die Korrelation zwischen Strom und Spannung nicht notwendigerweise linear bei den Stromspiegeln 82 und 84 ist.
Ein Zeitgebungsdiagramm eines exemplarischen Kalibrierungsprozesses ist in 5 dargestellt. Bei diesem Zeitgebungsdiagramm sind die Eingangssignale ip_cal 66 und in_cal 70 auf einer Spannungsskala von 400 Millivolt bis 1.200 Millivolt dargestellt. Wie vorangehend beschrieben wurde, erzeugen die Stromspiegel 82 und 84 diese Vorspannungsspannung basierend auf dem statischen Stromeingang. Somit, wenn der Eingangsstrom zu in_cal 70 auf Null eingestellt ist, erscheint eine Spannung 170 bei in_cal 70 bei ungefähr 1,08 Volt oder VDD 34. Der Eingangsstrom zu ip_cal 66 ist auf 80 μA eingestellt, was eine Spannung 172 von ungefähr 580 mV erzeugt. Der Eingangsstrom zu ip_cal 66 wird in Schritten 174 von 5 μA dekrementiert, bis er einen Null-Strompegel erreicht. Der Eingangsstrom zu in_cal 70 wird dann in Schritten 176 von 5 μA inkrementiert, bis er 80 μA erreicht. Wie oben beschrieben wurde, kann dieser Kalibrierungsprozess angehalten werden, sobald der Ausgang seinen Zustand ändert. Es wird darauf hingewiesen, dass die schrittmäßigen Eingangsströme des Kalibrierungsprozesses deutlicher dargestellt sind in dem Zeitgebungsdiagramm von 6. Es wird darauf hingewiesen, dass ein Spannungssprung vorliegt, wenn sich der Strom von 0 μA zu 5 μA ändert, aufgrund der Gate-Schwellenspannung Vt der Stromspiegel-PFETS 76 und 80. Um diese PFETS einzuschalten, muss die Gate-Vorspannungsspannung größer sein als die Gate-Schwellenspannung. Es wird ebenfalls darauf hingewiesen, dass, wenn kein Spannungsversatz bei ip 12 und in 14 vorliegt und ip_cal 66 und in_cal 70 beide auf 0 μA eingestellt sind, die Schaltung vollständig ausgeglichen ist und der kreuzgekoppelte Inverter 22 in einem metastabilen Zustand ist. Theoretisch würden die Zwischenausgänge op 46 und on 50 auf dem selben Spannungspegel bleiben aber sehr instabil sein, und jegliches geringe Rauschen könnte den op 46 und on 50 willkürlich zu „0” oder „1” schalten. Bei den exemplarischen Zeitgebungsdiagrammen verhält sich die Komparatorschaltung ideal und outp 16 ändert sich nicht, wenn kein Versatz vorliegt.
Die verbleibenden Knoten von 5 sind auf einer Spannungsskala über Zeit gezeichnet, wobei die Spannungsskala für CK 52, op 46, on 50, outp 16 und outn 20 von 0 Volt bis 1,5 Volt reichen, und die Spannungsskala für ip 12 und in 14 von 0 Volt bis 0,6 Volt reicht.
Der exemplarische Kalibrierungsprozess, dargestellt in dem Zeitgebungsdiagramm aus 5, gilt für eine Komparatorschaltung ohne Versatz. Ferner ist der volle mögliche Kalibrierungsprozess dargestellt und der Kalibrierungsprozess wird nicht beendet, sobald outp 16 den Zustand ändert. Während des Kalibrierungsprozesses oszilliert das Taktsignal CK 52, um zwischen der Vorladephase und der Bewertungsphase zu wechseln. Die Eingangssignale ip 12 und in 14 sind auf einen gleichen Pegel 180 gesetzt, wie oben beschrieben ist, in diesem Fall 250 mV. Es wird darauf hingewiesen, dass, während jedes niedrigen Zyklus (z. B. 182) des Taktsignals CK 52 sowohl op 46 als auch on 50 auf einen Hochspannungspegel 184 und 186 vorgeladen sind. Während der ersten Hälfte 190 des Kalibrierungsprozesses weist in_cal 70 einen höheren Spannungspegel auf als ip_cal 66. Die Eingangssignale ip 12 und in 14 sind gleich, wie oben beschrieben wurde. Daher ist das kombinierte Eingangssignal basierend auf in 14 und in_cal 70 größer als das kombinierte Eingangssignal basierend auf ip 12 und ip_cal 66. Die erwartete Ausgabe für eine ausgeglichene Komparatorschaltung während dieser ersten Hälfte 190 des Kalibrierungsprozesses ist daher, dass outn 20 hoch 192 ist während der Bewertungsphase (z. B. 194) und outp 16 niedrig 196 ist. Um dieses Ergebnis zu erreichen, ist der Zwischenausgang op 46 niedrig 200 und on 50 ist hoch 202. Während der zweiten Hälfte 204 des Kalibrierungsprozesses weist ip_cal 66 einen höheren Spannungspegel auf als in_cal 70. Daher ist das kombinierte Eingangssignal basierend auf ip 12 und ip_cal 66 größer als das kombinierte Eingangssignal basierend auf in 14 und in_cal 70. Die erwartete Ausgabe für die ausgeglichene Komparatorschaltung während dieser zweiten Hälfte 204 des Kalibrierungsprozesses ist, dass outp 16 hoch 206 wäre während der Schätzphase (z. B. 210), und outn 20 wäre niedrig 212. Der Zwischenausgang op 46 ist hoch 214 und on 50 ist niedrig 216. Wiederum ist die Komparatorschaltung in dem Zeitgebungsdiagramm aus 5 ausgeglichen kalibriert und weist keinen Versatz auf, so dass outp 16 erstmals seinen Zustand 220 ändert, wenn ip 12 gleich in 14 und ip_cal 66 gleich in_cal 70 ist. Wenn die Komparatorschaltung vorgespannt ist, wird die Komparatorschaltung 10 durch die Vorspannung zu einem oder dem anderen Ausgangszustand gezogen, wenn ip und in auf einem gleichen Spannungspegel eingestellt sind. Die nächsten zwei Beispiele stellen den Kalibrierungsprozess für Komparatorschaltungen dar, die hin zu den Eingängen in und ip vorgespannt sind.
Bezug nehmend nun auf 7 wird ein Kalibrierungsprozess für eine Komparatorschaltung mit einer 50 mV Vorspannung aufgrund eines stärkeren PFET 74 beschrieben. In diesem Fall deckt das Zeitgebungsdiagramm von 7 nur den exemplarischen Kalibrierungsprozess ab, der endet, sobald outp 16 seinen Zustand 230 ändert. Wiederum sind ip 12 und in 14 auf den selben Spannungspegel 232 von 250 mV eingestellt. Das Signal in_cal 70 ist auf einen Strom von 0 μA eingestellt, aus dem der Stromspiegel 84 eine Spannung 234 von 1,08 Volt erzeugt. Das Signal ip_cal 66 ist auf einen Anfangsstrom von 80 μA eingestellt, aus dem der Stromspiegel 82 eine Spannung 236 von ungefähr 580 mV erzeugt. Das Taktsignal CK 52 oszilliert 240, wodurch die Vorladephasen und Bewertungsphasen für die Komparatorschaltung eingerichtet werden. Der Eingangsstrom bei ip_cal 66 wird dekrementiert in Schritten von 5 μA, wie oben beschrieben wurde, ein Schritt pro Taktzyklus, bis in diesem Fall outp 16 seinen Zustand 230 ändert. Es wird darauf hingewiesen, dass, wenn outp 16 seinen Zustand nicht geändert hätte, der Kalibrierungsprozess fortgefahren wäre durch Inkrementieren des Stroms von in_cal 70. Die Strompegel von ip_cal 66 und in_cal 70 direkt bevor outp 16 seinen Zustand 230 ändert, 30 μA bzw. 0 μA, werden als statische Stromversatzaufhebungssignale verwendet, angelegt an ip_cal 66 und in_cal 70 während einer normalen Operation der Komparatorschaltung 10.
Die Vorspannungsspannung wird hierin von der Mitte gezählt, wo kein Versatz besteht, und nicht vom Anfang der Kalibrierung, da die Kalibrierung an einer Position eines maximalen positiven Versatzes gestartet wird. Die exemplarische Kalibrierung von 7 stoppt nach dem Unternehmen von 11 Schritten. Da 16 mögliche Kalibrierungsschritte während der Schrittgebung von ip_cal 66 möglich sind, ist die Vorspannungsspannung 10 mV·(16 – 11) mV = 50 mV. Wenn der Kalibrierungsprozess die Mitte überkreuzt, an der sowohl ip_cal 66 und in_cal 70 0 μA sind, ändert die Vorspannungsspannung die Polarität und ist gleich dem Schritt·10 mV, was eine negative Vorspannung ist. Es ist jedoch wichtig, darauf hinzuweisen, dass diese Terminologie für die Vorspannungsspannung nicht als einschränkend betrachtet werden soll, und andere Terminologien verwendet werden können. Es wird ebenfalls darauf hingewiesen, dass die Beziehung zwischen dem Versatzaufhebungs-Vorspannungsstrom (ip_cal/in_cal) und der Vorspannungsspannung nicht notwendigerweise linear ist und abhängig von der Operationsregion der Transistoren ist.
Es wird ebenfalls darauf hingewiesen, dass der Kalibrierungsprozess nicht auf einen Stromschritt pro Taktzyklus beschränkt ist, wie bei dem beispielhaften Kalibrierungsprozess aus 7. Zum Beispiel führt bei einem exemplarischen Ausführungsbeispiel der Kalibrierungsprozess einen Stromschritt pro 64 Taktzyklen aus, um das Ausgangssignal zu mitteln, wodurch die Wirkung des Rauschens auf den Kalibrierungsprozess reduziert wird.
Der Kalibrierungsprozess kann wann immer erwünscht ausgeführt werden, wie z. B. während eines Selbsttestprozesses eines Gesamtelektroniksystems, in dem die Komparatorschaltung platziert ist, oder nur einmal, nachdem die Komparatorschaltung hergestellt wird. Wie oben beschrieben ist, können die statischen Strompegel für ip_cal 66 und in_cal 70 in Registern außerhalb der Komparatorschaltung gespeichert sein, um Stromquellen zu steuern, oder können auf eine andere geeignete Weise geliefert werden.
Bezug nehmend nun auf 8 wird ein Kalibrierungsprozess für eine andere exemplarische Komparatorschaltung mit 50 mV Vorspannung aufgrund eines stärkeren PFET 72 beschrieben. Wie bei 7 deckt das Zeitgebungsdiagramm von 8 nur den exemplarischen Kalibrierungsprozess ab, der endet, sobald outp 16 den Zustand 250 ändert. Wiederum sind ip 12 und in 14 auf den selben Spannungspegel 252 von 250 mV eingestellt. Das Signal in_cal 70 ist auf einen Strom von 0 μA eingestellt, aus dem der Stromspiegel 84 eine Spannung 254 von 1,08 Volt erzeugt. Das Signal ip_cal 66 ist auf einen Anfangsstrom von 80 μA eingestellt, aus dem der Stromspiegel 82 eine Spannung 256 von ungefähr 580 mV erzeugt. Das Taktsignal CK 52 oszilliert 260, wodurch Vorladephasen und Bewertungsphasen für die Komparatorschaltung eingerichtet werden. Der Eingangsstrom bei ip_cal 66 wird in Schritten von 5 μA dekrementiert, wie oben beschrieben, ein Schritt pro Taktzyklus, bis er in diesem Fall 0 μA erreicht, woraus der Stromspiegel 82 eine Spannung 262 von 1,08 Volt erzeugt. Da outp 16 seinen Zustand nicht geändert hat, bevor ip_cal 66 0 μA erreicht hat, wird das Signal in_cal 70 in Schritten von 5 μA inkrementiert, bis outp 16 seinen Zustand 250 ändert und der Kalibrierungsprozess abgeschlossen ist. Die Strompegel von ip_cal 66 und in_cal 70 direkt bevor outp 16 seinen Zustand 250 geändert hat, 30 μA bzw. 0 μA, werden als die statischen Stromversatzaufhebungssignale verwendet, angelegt an ip_cal 66 und in_cal 70 während einer normalen Operation der Komparatorschaltung 10. In diesem Fall ändert outp 16 den Zustand nach ungefähr 10 Stromschritten von dem mittleren Zustand 0 μA. Dies stellt die digitalisierte Auflösung der Stromschritte dar, die zu einem Versatzaufhebungszustand führt, der um plus oder minus einen Stromschritt versetzt sein kann. Die Komparatorschaltung wurde mit einem Versatz von minus 50 mV für den Kalibrierungsprozess eingerichtet, dargestellt in 8, und der exemplarische Kalibrierungsprozess wählte Versatzaufhebungssignale auf dem Pegel des sechsten Schrittes. Wiederum kann für präzisere Versatzaufhebungspegel, eine feinere Stromschrittgranularität ausgewählt werden.
Wie oben erörtert wurde, arbeiten die Eingangstransistoren 72, 74, 76, 80, 82 und 84 in einem analogen Modus. Die exemplarische Komparatorschaltung 10 ist derart entworfen, dass die Eingangssignale ip 12 und in 14 eine niedrige Gleichtaktspannung aufweisen, wobei die Überkreuzung von ip 12 und in 14 weniger als 0,5 Volt ist. Alternativ kann die Komparatorschaltung für eine hohe Gleichtaktspannung entworfen sein, wobei die Überkreuzung von ip 12 und in 14 größer als 0,5 Volt wäre, durch Spiegelung der Schaltungselemente, wie in 9 dargestellt ist. Bei diesem exemplarischen Ausführungsbeispiel umfasst eine Komparatorschaltung 310 ein Paar 322 aus kreuzgekoppelten Invertern, um den Vergleich wie vorangehend auszuführen, und ein Paar von Invertern 386 und 390 zum Puffern der Ausgangssignale outp 316 und outn 320 wie zuvor. Die Zwischenausgangssignale op 346 und on 350 werden „vorgeladen” auf den Spannungspegel von Masse 336 während Hochphasen eines Taktsignals CK 352. Vorlade-NFETS 354 und 356 sind zwischen Masse 336 und die Zwischenausgangsknoten on 350 bzw. op 346 verbunden. Die Gates der Vorlade-NFETS 354 und 356 sind mit dem Taktsignal CK 352 verbunden. Somit, wenn das Taktsignal CK 352 hoch ist, werden die Zwischenausgangsknoten op 346 und on 350 mit Masse 336 verbunden und auf einen niedrigen Pegel „vorgeladen”. Das Paar aus kreuzgekoppelten Invertern 322 ist mit Leistung VDD 334 durch einen getakteten PFET 364 verbunden, um die Bewertungsphase der Komparatorschaltung 310 von der Vorladephase zu unterscheiden. Somit, wenn das Taktsignal CK 352 niedrig ist, ist das Paar von kreuzgekoppelten Invertern 322 mit Leistung VDD 334 verbunden und ein Vergleich wird ermöglicht.
Die Knoten 360 und 362, die den Eingangssignalen ip 312 und in 314 zugeordnet sind, werden durch eine Kombination der zu vergleichenden Signale ip 312 und in 314 und der Versatzaufhebungseingangssignale ip_cal 366 und in_cal 370 getrieben, wie vorangehend. Die Eingangssignale, die verglichen werden sollen, ip 312 und in 314, steuern die NFETS 372 bzw. 374. Die Eingangs-NFETS 372 und 374 sind zwischen Masse 336 und den Knoten 360 und 362 mit dem Paar aus kreuzgekoppelten Invertern 322 verbunden. Die zu vergleichenden Eingangssignale, ip 312 und in 314, sind mit den Gates der Eingangs-NFETS 372 und 374 verbunden, so dass die Spannungen der Knoten 360 und 362 proportional zu den Spannungen der Eingangssignale ip 312 und in 314 sind. Bei einer ordnungsgemäß ausgeglichenen oder vorspannungskompensierten Komparatorschaltung 310, wenn ip 312 größer ist als in 314, wird outp 316 aktiviert (hoch) und outn 320 wird deaktiviert (niedrig). Die Versatzaufhebungssignale ip_cal 366 und in_cal 370 tragen auch zu Knoten 360 und 362 bei. Versatzaufhebungs-NFETS 376 und 380 sind zwischen Masse 336 und Knoten 360 und 362 verbunden, wobei ip_cal 366 und in_cal 370 mit ihren Gates verbunden sind. Die exemplarische Komparatorschaltung 310 verwendet statische Stromeingänge bei ip_cal 366 und in_cal 370, so dass Stromspiegel-NFETS 382 und 384 verwendet werden, um eine Vorspannungsspannung aus den statischen Eingangsströmen bei ip_cal 366 und in_cal 370 zu erzeugen. Der Drain von jedem der Stromspiegel-NFETS 382 und 384 ist mit Masse 336 verbunden. Die Source und das Gate des Stromspiegel-NFETS sind mit ip_cal 366 verbunden, und die Source und das Gate des Stromspiegel-NFETS 384 sind mit in_cal 370 verbunden. Da die Sources und Gates der Stromspiegel-NFETS 382 und 384 verbunden sind, wirken sie als Dioden, die eine Vorspannungsspannung erzeugen, basierend auf den Versatzaufhebungsstromeingangssignalen ip_cal 366 und in_cal 370. Es wird darauf hingewiesen, dass die Eingangstransistoren 372, 374, 376, 380, 382 und 384 in einem analogen Modus arbeiten, wobei die Eingangsspannung in einen proportionalen Ausgangsstrom umgewandelt wird. Je größer die Gatevorspannungsspannung, desto größer ist der Ausgangsstrom.
Somit sind ip 312 und ip_cal 366 an Knoten 360 kombiniert und in 314 und in_cal 370 sind an Knoten 362 kombiniert. Durch Liefern von statischen Eingangsströmen von vorbestimmten Pegeln bei ip_cal 366 und in_cal 370 kann jegliche Vorspannung oder jeglicher Versatz in der Komparatorschaltung 310, wie z. B. aufgrund einer Prozessvariation bei der Herstellung, kompensiert und beseitigt werden. Der Kalibrierungsprozess zum Identifizieren der vorbestimmten Pegel für ip_cal 366 und in_cal 370 ist wirksam, wie oben beschrieben wurde, im Hinblick auf die exemplarische Komparatorschaltung 10.

Claims

Verfahren zum Vergleichen von Signalen, das folgende Schritte aufweist: Erhalten (140) eines ersten und zweiten Signals, die verglichen werden sollen; Erhalten (142) eines ersten und zweiten Versatzaufhebungssignals; Kombinieren (144) des ersten Versatzaufhebungssignals mit dem ersten Signal, das verglichen werden soll, um ein erstes kombiniertes Signal zu bilden, und Kombinieren des zweiten Versatzaufhebungssignals mit dem zweiten Signal, das verglichen werden soll, um ein zweites kombiniertes Signal zu bilden; Vergleichen (146) des kombinierten ersten Signals mit dem kombinierten zweiten Signal; Erzeugen (150) eines Ausgangssignals, das anzeigt, welches des kombinierten ersten Signals oder des kombinierten zweiten Signals größer ist, wobei das Verfahren ferner das Kalibrieren des ersten und zweiten Versatzaufhebungssignals aufweist, wobei das Kalibrieren das Einstellen (152) des ersten und zweiten Signals, die verglichen werden sollen, auf einen gleichen Pegel und das Finden (162) einer Einstellung für das erste und zweite Versatzaufhebungssignal aufweist, bei dem das Ausgangssignal seinen Zustand ändert (160, 166).
Verfahren gemäß Anspruch 1, das ferner das Puffern des Ausgangssignals aufweist, um eine volle Signalschwingung zu liefern.
Verfahren gemäß Anspruch 2, bei dem das Puffern ein Invertieren aufweist.
Verfahren gemäß einem der Ansprüche 1 bis 3, das ferner das Vorladen des Ausgangssignals im Wesentlichen auf einen Spannungspegel eines Leistungssignals aufweist, das eine Schaltung mit Leistung versorgt, die das Vergleichen ausführt.
Verfahren gemäß Anspruch 1, bei dem das Finden folgende Schritte aufweist: Einstellen (154) des ersten Versatzaufhebungssignals auf einen Null-Pegel und des zweiten Versatzaufhebungssignals auf einen Pegel ungleich Null; Dekrementieren (156) des zweiten Versatzaufhebungssignals durch eine Mehrzahl von Pegeln, bis es den Null-Pegel erreicht; Inkrementieren (164) des ersten Versatzaufhebungssignals durch eine Mehrzahl von Pegeln, bis es den Pegel ungleich Null erreicht; und Identifizieren (162) der Einstellung für das erste und zweite Versatzaufhebungssignal, bei der das Ausgangssignal seinen Zustand ändert.
Verfahren gemäß Anspruch 5, bei dem das Finden ferner das Abschließen des Dekrementierens und Inkrementierens aufweist, wenn das Ausgangssignal seinen Zustand ändert, wobei die identifizierte Einstellung eine Einstellung ist, die für das erste und zweite Versatzaufhebungssignal verwendet wird, direkt bevor das Ausgangssignal seinen Zustand ändert.
Komparatorschaltung mit Versatzaufhebung, die folgende Merkmale aufweist: zumindest vier Schalter (72, 74, 76, 80), die jeweils einen Eingang, einen Ausgang und einen Steuereingang aufweisen, wobei der Ausgang mit dem Eingang verbunden ist, wenn der Steuereingang aktiviert ist, wobei die Eingänge mit einem Konstantspannungspegelsignal verbunden sind, wobei ein erster und zweiter der Steuereingänge mit Eingangssignalen (12, 14), die verglichen werden sollen, verbunden sind, wobei ein dritter und vierter der Steuereingänge mit Versatzaufhebungseingangssignalen (66, 70) verbunden sind; einen Komparator (22), der zwei Eingänge und zumindest einen Ausgang aufweist, wobei ein erster der zwei Komparatoreingänge mit dem ersten und dritten Schalterausgang (60) verbunden ist, wobei ein zweiter der zwei Komparatoreingänge mit dem zweiten und vierten Schalterausgang (62) verbunden ist; und einen fünften Schalter (82), der einen Eingang, der mit dem Konstantspannungspegelsignal verbunden ist, und einen Ausgang und einen Steuereingang aufweist, die beide mit einem der Versatzaufhebungseingangssignale verbunden sind, und einen sechsten Schalter (84), der einen Eingang, der mit dem Konstantspannungspegelsignal verbunden ist, und einen Ausgang und einem Steuereingang aufweist, die beide mit einem anderen der Versatzaufhebungseingangssignale verbunden sind, aufweist.
Komparatorschaltung gemäß Anspruch 7, bei der das Konstantspannungspegelsignal Masse aufweist.
Komparatorschaltung gemäß Anspruch 7, bei der das Konstantspannungspegelsignal eine Leistungsquelle aufweist.
Komparatorschaltung gemäß Anspruch 7, bei der der fünfte und sechste Schalter, die die Ausgänge und die Steuereingänge aufweisen, die mit den Versatzaufhebungseingangssignalen verbunden sind, als Dioden arbeiten.
Komparatorschaltung gemäß Anspruch 10, bei der der fünfte und sechste Schalter, die als Dioden arbeiten, PFETS aufweisen.
Komparatorschaltung gemäß einem der Ansprüche 7 bis 11, bei der die zumindest vier Schalter Transistoren aufweisen.
Komparatorschaltung gemäß einem der Ansprüche 7 bis 12, bei der die Versatzaufhebungseingangssignale statische Stromeingangssignale aufweisen.
Komparatorschaltung gemäß einem der Ansprüche 7 bis 13, bei der der Komparator ein Paar aus kreuzgekoppelten Invertern aufweist.
Komparatorschaltung gemäß Anspruch 14, bei der der Komparator eine Leistungsverbindung und eine Masseverbindung aufweist, wobei die Leistungsverbindung mit der Leistungsquelle verbunden ist, wobei die Komparatorschaltung ferner einen Massetaktgebungsschalter aufweist, der einen Eingang, der mit der Komparatormasseverbindung verbunden ist, einen Ausgang, der mit Masse verbunden ist, und einen Steuereingang, der mit einem Taktsignal verbunden ist, aufweist.
Komparatorschaltung gemäß einem der Ansprüche 7 bis 15, bei der die zumindest vier Schalter PFETS aufweisen und die Steuereingänge aktiviert sind, wenn sie auf einem Niedrigspannungszustand sind.
Komparatorschaltung gemäß einem der Ansprüche 7 bis 16, die ferner einen Vorladeschalter aufweist, der einen Eingang, verbunden mit Leistung, einen Ausgang, und einen Steuereingang, verbunden mit einem Taktsignal aufweist, wobei der Vorladeschalterausgang mit dem zumindest einen Komparatorausgang verbunden ist.
Komparatorschaltung gemäß einem der Ansprüche 7 bis 17, die ferner einen Inverter aufweist, der mit dem zumindest einen Komparatorausgang verbunden ist, um ein Vollsignalschwingen an einem Ausgang des Inverters zu liefern.