DE102006033692B4 - A method of fabricating a patterned dielectric for an LDMOS transistor - Google Patents

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Abstract

Verfahren zur Herstellung eines LDMOS-Transistors, bei dem auf einem für ein Driftgebiet (DG) zwischen einem Kanalbereich und einem Drain (D) vorgesehenen Bereich eines Halbleiterkörpers (HLK) eine zu einer Insel strukturierte erste Dielektrikumschicht (DS1) angeordnet wird,
eine zweite Dielektrikumschicht (DS2) auf der ersten Dielektrikumschicht (DS1) und in einem bezüglich des Halbleiterkörpers seitlich zu der ersten Dielektrikumschicht (DS1) vorhandenen Bereich abgeschieden wird,
die zweite Dielektrikumschicht (DS2) in einem Reflowprozess erweicht wird,
die Anordnung aus der ersten und zweiten Dielektrikumschicht so weit zurückgeätzt wird, bis die zweite Dielektrikumschicht (DS2) in einem bezüglich des Halbleiterkörpers seitlich zu der ersten Dielektrikumschicht (DS1) vorhandenen Bereich, in dem die zweite Dielektrikumschicht (DS2) mit konstanter Schichtdicke ausgebildet worden ist, vollständig entfernt ist und ein verbleibender Anteil der Anordnung ein schräg ansteigendes Kantenprofil aufweist, und
eine Gate-Elektrode (G) über dem Kanalbereich und über verbliebenen Anteilen der ersten und zweiten Dielektrikumschicht angeordnet wird.Method for producing an LDMOS transistor, in which a first dielectric layer (DS1) structured to form an island is arranged on a region of a semiconductor body (HVAC) provided for a drift region (DG) between a channel region and a drain,
a second dielectric layer (DS2) is deposited on the first dielectric layer (DS1) and in an area that is laterally adjacent to the first dielectric layer (DS1) with respect to the semiconductor body,
the second dielectric layer (DS2) is softened in a reflow process,
the arrangement of the first and second dielectric layer is etched back until the second dielectric layer (DS2) has formed in a region with respect to the semiconductor body laterally to the first dielectric layer (DS1), in which the second dielectric layer (DS2) has been formed with a constant layer thickness , is completely removed and a remaining portion of the arrangement has an obliquely rising edge profile, and
a gate electrode (G) is disposed over the channel region and over remaining portions of the first and second dielectric layers.

Figure 00000001
Figure 00000001

Description

DMOS-(Double Diffused Metal Oxide Semiconductor)Feldeffekttransistoren können vorteilhaft für Hochvolttransistoren eingesetzt werden und sind dementsprechend zum Schalten hoher Spannungen geeignet. DMOS-Transistoren zeichnen sich durch ein auch als Drainextension bezeichnetes Driftgebiet aus, innerhalb dem die hohe Potenzialdifferenz zwischen der Drain und der Kanalzone abfallen kann.DMOS (Double Diffused Metal Oxide Semiconductor) field effect transistors can be beneficial for high-voltage transistors can be used and are therefore suitable for switching high voltages. DMOS transistors are also characterized by a drain extension designated drift region, within which the high potential difference between the drain and the channel zone can fall off.

1 zeigt einen z. B. aus EP 1 191 601 A1 bekannten DMOS-Transistor mit lateral angeordnetem Driftgebiet. Im Substrat 10 ist ein P-dotiertes Gebiet 11 ausgebildet, das den Body des Transistors darstellt. Auf der Oberfläche des Substrats sind verschiedene aktive Gebiete definiert und gegeneinander durch Siliziumoxidplättchen 12 isoliert, die beispielsweise als Feldoxidgebiete ausgebildet sein können. Das Driftgebiet wird durch eine n-Wanne 13 gebildet, in die das n+ dotierte Draingebiet 14 so eingebettet ist, dass es die dort von Feldoxidgebieten freie aktive Fläche vollständig ausfüllt. Ein weiteres n+ dotiertes Gebiet 16 erstreckt sich in den Body 11 und begrenzt zusammen mit dem Gebiet 13 einen Kanal 17. Source S und Drain D sind durch je einen Kontakt 18, 15 angeschlossen, die jeweils mit den hochdotierten Gebieten 16 beziehungsweise 14 in Kontakt stehen. Das Gate 19 erstreckt sich über den Kanal 17 und einen Teil des Feldoxids 12, welches die Kanalzone vom Draingebiet 14 trennt. 1 shows a z. B. off EP 1 191 601 A1 known DMOS transistor with laterally arranged drift region. In the substrate 10 is a P-doped region 11 formed, which represents the body of the transistor. On the surface of the substrate different active areas are defined and against each other by silicon oxide platelets 12 isolated, which may be formed, for example, as field oxide areas. The drift area is through an n-tub 13 formed into which the n + doped drain region 14 is embedded so that it completely fills the active area free of field oxide areas. Another n + endowed area 16 extends into the body 11 and limited together with the area 13 a channel 17 , Source S and drain D are each a contact 18 . 15 connected, each with the highly-doped areas 16 respectively 14 stay in contact. The gate 19 extends over the channel 17 and a part of the field oxide 12 The channel zone from the drain area 14 separates.

In der US 2006/0017102 A1 ist ein Verfahren beschrieben, bei dem als Gate-Feldplatte eines LDMOS-Transistors ein abgeschiedenes Isolationselement aus einem siliziumhaltigen Dielektrikum mit Seitenwandspacern aus gleichem Material, insbesondere aus Siliziumoxid, hergestellt wird. Die Seitenwandspacer besitzen schräg ansteigende, verrundete Oberflächen. Das Isolationselement wird einseitig mit der Gate-Elektrode bedeckt.In the US 2006/0017102 A1 a method is described in which a deposited insulating element made of a silicon-containing dielectric with side wall spacers made of the same material, in particular of silicon oxide, is produced as the gate field plate of an LDMOS transistor. The sidewall spacers have sloping, rounded surfaces. The insulating element is covered on one side with the gate electrode.

In EP 0 458 381 A2 , US 2002/0079509 A1 , WO 2004/090973 A1 , WO 00/75989 A1 und US 6087232 A sind Hochvolttransistoren, insbesondere LDMOS-Transistoren beschrieben, bei denen die Gate-Elektrode teilweise auf einer schräg ansteigenden Gate-Feldplatte angeordnet ist.In EP 0 458 381 A2 . US 2002/0079509 A1 . WO 2004/090973 A1 . WO 00/75989 A1 and US 6087232 A are high-voltage transistors, in particular LDMOS transistors described in which the gate electrode is partially disposed on a sloping gate field plate.

Bei einem nicht eingeschalteten LDMOS-Transistor ist die Drain mit dem hohen Potenzial der zu schaltenden Spannung belegt, während Gate und Source üblicherweise auf niedrigem Potenzial (oftmals Substratpotenzial) liegen. Die genannte hohe Spannung fällt dabei über das Driftgebiet 13 ab, wobei die Potenzialdifferenz zwischen dem Gate 19 und dem darunter liegenden Driftgebiet 13 mit zunehmender Entfernung zur Kanalzone 17 beziehungsweise mit zunehmender Annäherung an die Drain 14 ansteigt.In a non-switched LDMOS transistor, the drain is occupied with the high potential of the voltage to be switched, while gate and source are usually at low potential (often substrate potential). The mentioned high voltage falls over the drift area 13 starting with the potential difference between the gate 19 and the underlying drift area 13 with increasing distance to the channel zone 17 or with increasing proximity to the drain 14 increases.

Um zu vermeiden, dass das elektrische Feld zwischen Gateelektrode 19 und Driftgebiet 13 in der Nähe des Drains 14 Werte erreicht, welche für die Unversehrtheit des Gatedielektrikums 12 gefährlich sind, werden die entsprechenden Isolationen wie insbesondere das Gatedielektrikum 9 und das Feldoxidgebiet 12 mit einer ausreichend hohen Dicke ausgeführt. Dies führt bei heutigen Technologien zu einer hohen Stufe, die das teilweise auf dem Feldoxid 12 aufliegende Gate 19 überbrücken muss.To avoid the electric field between gate electrode 19 and drift area 13 near the drain 14 Values achieved for the integrity of the gate dielectric 12 are dangerous, the corresponding insulation, in particular the gate dielectric 9 and the field oxide area 12 designed with a sufficiently high thickness. This leads to a high level in today's technologies, partly due to field oxide 12 overlying gate 19 must bridge.

Werden die Geometrien von LDMOS-Bauelementen weiter reduziert, so kann es erforderlich sein, thermisch gewachsene Feldoxidbereiche durch gefüllte Oxide (STI, Shallow Trench Isolation) zu ersetzen. Doch auch hier ergeben sich hohe Feldspitzen an den Kanten zum Driftgebiet und zum Draingebiet, die eine Durchschlagsgefahr bergen. Darüber hinaus ist es schwierig, bei Implantationen durch das STI-oxid hindurch die Anbindung von Wannen an das Kanalgebiet zu bewerkstelligen.Become The geometries of LDMOS devices can be further reduced it may be necessary to thermally grown field oxide areas by filled oxides (STI, shallow trench isolation). But also surrender here high field peaks at the edges to the drift area and the drain area, which pose a risk of breakdown. In addition, it is difficult during implantation by the STI-oxide through the connection of tubs to the channel area to accomplish.

Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Verfahren zur Herstellung eines Dielektrikums für die Isolation zwischen Gate und Driftgebiet eines LDMOS-Transistors anzugeben.task The present invention is an improved method for Production of a dielectric for the insulation between gate and drift region of an LDMOS transistor.

Diese Aufgabe wird erfindungsgemäß durch das Verfahren mit den Merkmalen des Anspruches 1 oder des Anspruches 3 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind weiteren Ansprüchen zu entnehmen.These The object is achieved by the Method with the features of claim 1 or claim 3 solved. Advantageous embodiments of the invention are further claims remove.

Es wird ein Verfahren zur Herstellung eines MOS-Transistors mit lateralem Driftgebiet angegeben, bei dem das Dielektrikum zwischen Gate und Driftgebiet ein abgeschiedenes und strukturiertes Dielektrikum umfasst. Zur Vermeidung der genannten Feldspitzen weist das Dielektrikum ein angepasstes Querschnittsprofil auf.It is a method for producing a MOS transistor with lateral Drift region indicated, in which the dielectric between gate and drift region a deposited and structured dielectric. to Avoidance of the field peaks mentioned includes the dielectric adapted cross-sectional profile on.

Der vorgeschlagene LDMOS-Transistor besitzt ein im Wesentlichen horizontal verlaufendes Driftgebiet, welches zur Isolation zwischen Drain und Kanalgebiet beziehungsweise zwischen Gate und Driftgebiet nicht die aus dem Stand der Technik bekannten und tief in das Substrat hineinreichenden Feldoxidbereiche verwendet. Ein solcher horizontaler Verlauf ist für ein gleichmäßiges Potenzialgefälle vorteilhaft und vermindert weiter die Gefahr von hohen lokalen Feldern.Of the proposed LDMOS transistor has a substantially horizontal extending drift region, which provides isolation between drain and channel region or between gate and drift area not from the State of the art known and deep into the substrate reaching into field oxide areas used. Such a horizontal course is advantageous for a uniform potential gradient and further reduces the risk of high local fields.

Das strukturierte Dielektrikum weist ein angepasstes Kantenprofil auf, welches einen sanften Übergang des Gates auf die durch das Dielektrikum gebildete Stufe ermöglicht. Dazu besitzt das strukturierte Dielektrikum zumindest kanalseitig abgerundete oder kontinuierlich ansteigende Kanten. Vorteilhaft läuft das Dielektrikum in Richtung Kanalgebiet keilförmig aus, so dass ein besonders sanfter Anstieg des Gates auf die Oberfläche des Dielektrikums möglich ist.The patterned dielectric has a conformal edge profile that allows smooth transition of the gate to the step formed by the dielectric. For this purpose, the structured dielectric has at least channel side rounded or continuously rising edges. Advantageously, the dielectric runs wedge-shaped in the direction of the channel region, so that a particularly gentle rise of the gate on the surface of the dielectric is possible.

Vorteilhaft ist es, wenn die Höhe des strukturierten Dielektrikums vom Kanalgebiet des Transistors beginnend in Richtung Drain hin kontinuierlich ansteigt und bei dem das Gate diesem Anstieg folgt und somit einen in Richtung Drain hin kontinuierlich zunehmenden Abstand zum Driftgebiet aufweist. So entspricht der bezüglich Höhe über Substrat wachsende Abstand des Gates vom Driftgebiet der zunehmenden Potentialdifferenz. Im Idealfall ist die Dicke des Dielektrikums an jeder Stelle der entsprechenden Potentialdifferenz zwischen Gate und Driftgebiet angepasst und kann so genau die erforderliche von der Dicke abhängige Isolationswirkung gewährleisten. Damit wird unnötige Isolation vermieden und ein verbesserter niedriger Einschaltwiderstand erzielt.Advantageous is it when the height of the structured dielectric from the channel region of the transistor starting in the direction of the drain and rising continuously the gate follows this rise and thus one towards the drain towards continuously increasing distance to the drift region has. So corresponds the respect Height above substrate growing distance of the gate from the drift region of the increasing potential difference. Ideally, the thickness of the dielectric at each point is the corresponding potential difference between gate and drift region adapted and so can exactly the required thickness-dependent insulation effect guarantee. This will be unnecessary Isolation avoided and an improved low on-resistance achieved.

Während das Dielektrikum an der Kanalseite das angepasste Kantenprofil aufweist, kann die zur Drain hinweisende Kante eine Strukturkante sein, die einen Kantenwinkel in Abhängigkeit vom gewählten Strukturierungsverfahren aufweist und insbesondere annähernd vertikal zur Substratoberfläche hin eingestellt ist. Damit ist eine Platz sparende Struktur erreicht, die weniger Chipoberfläche benötigt als ein Feldoxidgebiet. Dementsprechend kann auch das Driftgebiet kürzer ausgebildet werden, wie es insbesondere für niedrige Source/Drainspannungen vorteilhaft ist. Mittels einer Strukturierung innerhalb eines zusammenhängenden Dielektrikumsgebiets ist es möglich, so zwei zueinander achsensymmetrisch ausgebildete Strukturkanten zu schaffen.While that Dielectric on the channel side has the adapted edge profile, For example, the edge indicative of the drain may be a structural edge having a Edge angle depending on from the chosen structuring procedure and in particular approximately vertical to the substrate surface is set. This achieves a space-saving structure the less chip surface needed as a field oxide area. Accordingly, also the drift area shorter be formed, as it especially for low source / drain voltages is advantageous. By structuring within a coherent one Dielectric area it is possible so two mutually axisymmetric trained structural edges to accomplish.

Möglich ist es aber auch, die Kantenprofilierung sowohl an der Sourceseite als auch an der Drainseite des Dielektrikums vorzunehmen und dieses Profil im fertigen Transistor zu belassen. Dies hat zwar den Nachteil, dass bei gegebener Länge des Driftgebiets und gegebener Dicke des Dielektrikums das Aspektverhältnis des Dielektrikums im Bereich der Kante erhöht werden muss. Unkritisch ist dies aber bei für höhere Source/Spannungen ausgelegten Transistoren. Es zeigt sich nämlich, dass die erforderliche Dielektrikumsdicke nicht so stark ansteigt wie die Länge des Driftgebiets, so dass eine beidseitige Kantenprofilierung (hier: Abschrägung) des Dielektrikums hier nicht zu einem zu langen Driftgebiet führt. Vorteil dieser Variante ist, dass auf den Verfahrensschritt der Strukturierung des Dielektrikums verzichtet werden kann.Is possible but it also, the edge profiling both on the source side as also make on the drain side of the dielectric and this To leave profile in the finished transistor. Although this has the disadvantage that at given length of the drift region and given thickness of the dielectric, the aspect ratio of the Dielectric in the area of the edge must be increased. uncritically but this is at for higher Source / voltages designed transistors. It turns out that the required dielectric thickness does not increase as much as the length of the drift area, so that a bilateral edge profiling (here: Bevel) of the dielectric does not lead to a too long drift area here. advantage this variant is that on the process step of structuring of the dielectric can be dispensed with.

Das Dielektrikum kann ein mittels CVD-Verfahrens aufgebrachtes Siliziumoxid (CVD-Oxid) umfassen. Vorteilhaft ist es weiterhin, wenn das Dielektrikum zwei Teilschichten umfasst, die beide jeweils wiederum eine Dielektrikumsschicht darstellen. Mit der zweischichtigen Ausführung des Dielektrikums kann in einfacher Weise ein gewünschtes Kantenprofil eingestellt werden. So kann zum Beispiel die erste Dielektrikums-(teil-)schicht strukturiert sein und eine Insel ausbilden. Über dieser Insel ist die zweite Dielektrikumsschicht (zweite Teilschicht) so aufgebracht, dass sie am Kanalgebiet angrenzend auf dem Substrat aufliegt, und stufenartig in Richtung Drain die Insel überlappend ansteigt. Das angepasste Kantenprofil ist dann im Wesentlichen in der zweiten Dielektrikumsschicht ausgebildet, während die Insel nur dazu dient, die maximale Höhe des Dielektrikums zu steigern und über die Stufe einen Anstieg und damit ein rudimentäres Kantenprofil vorzugeben.The Dielectric may be a deposited by CVD process silica (CVD oxide). It is also advantageous if the dielectric comprises two sub-layers, both each in turn a dielectric layer represent. With the two-layered design of the dielectric can in a simple way a desired Edge profile can be adjusted. For example, the first dielectric (partial) layer can be structured be and train an island. about this island is the second dielectric layer (second sublayer) so applied that they are adjacent to the channel area on the substrate rests, and gradually overlapping in the direction of drain the island increases. The adjusted edge profile is then substantially in formed of the second dielectric layer while the island serves only the maximum height of the dielectric and increase over the stage and thus a rudimentary Specify edge profile.

Das strukturierte Dielektrikum kann auch zwei unterschiedliche Dielektrikumsteilschichten umfassen, die planparallel übereinander abgeschieden sind, wobei das angepasste Kantenprofil des strukturierten Dielektrikums zu einer Profilierung beider Dielektrikumsschichten führt. Die Profilierung kann so vorgenommen sein, dass die beiden Dielektrikumsschichten in Richtung Kanalgebiet weisend unterschiedliche Kantenwinkel zur Oberfläche des Halbleiterkörpers ausbilden.The structured dielectric can also have two different dielectric sublayers include, which are plane-parallel one above the other are deposited, with the adapted edge profile of the structured Dielectric to a profiling of both dielectric layers leads. The profiling can be made such that the two dielectric layers in the direction of the channel area, different edge angles are indicated surface of the semiconductor body form.

Im Folgenden wird die Erfindung zur Herstellung eines strukturierten Dielektrikums für den LDMOS-Transistor anhand von Ausführungsbeispielen und der dazugehörigen Figuren näher erläutert. Die Figuren dienen allein der Veranschaulichung der Erfindung und sind nur schematisch und nicht maßstabsgetreu ausgeführt.in the The following is the invention for producing a structured Dielectric for the LDMOS transistor based on embodiments and the associated figures explained in more detail. The figures serve solely to illustrate the invention and are only schematic and not to scale executed.

1 zeigt einen bekannten LDMOS-Transistor mit strukturiertem Dielektrikum, 1 shows a known LDMOS transistor with structured dielectric,

2 zeigt ein Herstellungsverfahren für das Dielektrikum anhand unterschiedlicher Verfahrensstufen, 2 shows a manufacturing method for the dielectric by means of different process stages,

3 zeigt ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens anhand von Querschnitten während unterschiedlicher Verfahrensstufen, 3 shows an embodiment of the method according to the invention with reference to cross sections during different process stages,

4 zeigt eine Verfahrensvariante, 4 shows a variant of the method,

5 zeigt eine Verfahrensvariante zur Herstellung einer symmetrischen Anordnung und 5 shows a variant of the method for producing a symmetrical arrangement and

6 zeigt eine weitere Verfahrensvariante zur Herstellung einer symmetrischen Anordnung mit vereinfachtem Herstellungsverfahren. 6 shows a further variant of the method for producing a symmetrical arrangement with a simplified manufacturing process.

2 zeigt, wie ein strukturiertes Dielektrikum mit angepasstem Kantenprofil auf einem Halbleiterkörper HLK erzeugt werden kann, das z. B. als Dielektrikum zwischen Kanalgebiet und Drain eines lateralen DMOS-Transistors zwischen Gate und Driftgebiet angeordnet werden kann. 2 shows how a structured dielectric with adapted edge profile on a semiconductor body HVAC can be generated, the z. B. can be arranged as a dielectric between the channel region and the drain of a lateral DMOS transistor between the gate and drift region.

Das Dielektrikum wird in einem separaten Schritt erzeugt, der zeitlich nach der Herstellung und Definition der aktiven Gebiete angesiedelt ist. Auf einem Halbleiterkörper HLK wird zunächst eine Schicht eines ersten Dielektrikums DS1 erzeugt und in an sich bekannter Weise zu einer Insel strukturiert. Dazu wird ein geeignetes Abscheideverfahren eingesetzt, beispielsweise eine CVD-Abscheidung von Siliziumoxid. Zur Herausstrukturierung der Insel erfolgt anschließend eine Fotolithographische Ätzung.The Dielectric is generated in a separate step, the time settled after the production and definition of active areas is. On a semiconductor body HVAC will be first generates a layer of a first dielectric DS1 and in itself well-known way to an island structured. This will be a suitable Deposition method used, for example, a CVD deposition of silica. To structure the island is then followed by a Photolithographic etching.

Im nächsten Schritt wird über der zu einer Insel strukturierten ersten Dielektrikumsschicht DS1 eine zweite Dielektrikumsschicht DS2 so abgeschieden, dass die Insel vollständig überdeckt ist. Es kann das gleiche oder ein ähnliches Abscheideverfahren verwendet werden und die zweite Dielektrikumsschicht DS2 dementsprechend ebenfalls aus Siliziumoxid bestehen. 2A zeigt die Anordnung auf dieser Verfahrensstufe. Wie in der Figur angedeutet, wird kann insbesondere die Abscheidung der zweiten Dielektrikumsschicht so durchgeführt werden, dass bereits eine gewisse Abrundung der durch die Insel bedingten Topographiestufen stattfindet, die mit der zweien Dielektrikumsschicht überdeckt werden.In the next step, a second dielectric layer DS2 is deposited over the island-structured first dielectric layer DS1 in such a way that the island is completely covered. The same or a similar deposition method can be used, and the second dielectric layer DS2 accordingly likewise consist of silicon oxide. 2A shows the arrangement at this stage of the process. As indicated in the figure, in particular the deposition of the second dielectric layer can be carried out in such a way that a certain rounding off of the island-related topography steps takes place, which are covered with the second dielectric layer.

Im nächsten Schritt wird das aus den beiden Teilschichten bestehende Dielektrikum zumindest soweit zurückgeätzt, bis der Bereich der zweiten Dielektrikumsschicht entfernt ist, der plan auf dem Halbleiterkörper aufliegt und in dem sich die Topographiestufe noch nicht abzeichnet, die durch die darunter liegende Insel beim Überdecken durch die zweite Dielektrikumsschicht gebildet ist.in the next Step is the existing of the two sub-layers dielectric at least as far back as etched until the area of the second dielectric layer is removed, the plan on the semiconductor body and in which the topography stage is not yet apparent, passing through the island below while covering the second one Dielectric layer is formed.

Es verbleibt ein aus Insel und zweiter Dielektrikumsschicht DS2 gebildeter Bereich des Dielektrikums, in dem dessen Oberfläche im Bereich der Insel ansteigt gegenüber der Substratoberfläche ansteigt. 2B zeigt die Anordnung, bei der beiderseits der Insel in der Dielektrikumsschicht ein schräg ansteigendes Kantenprofil realisiert ist. In der Figur ist dargestellt, dass beim Ätzschritt ausschließlich das Material der zweiten Dielektrikumsschicht DS2 entfernt wurde. Möglich ist es jedoch auch, das Zurückätzen soweit durchzuführen, bis auch Teile der Insel (erste Dielektrikumsschicht) mit entfernt sind.An area of the dielectric formed from the island and the second dielectric layer DS2 remains in which its surface area in the region of the island rises relative to the substrate surface. 2 B shows the arrangement in which an obliquely rising edge profile is realized on both sides of the island in the dielectric layer. The figure shows that during the etching step only the material of the second dielectric layer DS2 was removed. However, it is also possible to carry out the etching back until parts of the island (first dielectric layer) are also removed.

Da die auf dieser Verfahrensstufe nach Zurückätzen erreichte bzw. verbleibende Gesamthöhe des Dielektrikums der Endhöhe des Dielektrikums im fertigen Bauelement entspricht, muss bezüglich der Schichtdicken von erster und zweiter Dielektrikumsschicht DS1, DS2 ein entsprechender Vorhalt berücksichtigt werden, der dann durch das Zurückätzen auf die gewünschte Dicke zurückgeführt werden kann. Die Dielektrikumsstruktur weist nun ein von allen Seiten in Richtung Mitte der Insel kontinuierlich ansteigendes Kantenprofil auf.There which reached or remained at this process stage after etching back Total height of the Dielectric of final height the dielectric in the finished device corresponds, must with respect to the layer thicknesses of first and second dielectric layer DS1, DS2 a corresponding Taken into account then, by etching back on the desired Thickness can be traced. The dielectric structure now points in the direction of all sides Center of the island continuously rising edge profile.

Da in der fertigen LDMOS-Transistorstruktur jedoch nur eine Kante, nämlich die zum Kanalgebiet weisende Kante des Dielektrikums eines solchen Kantenprofils bedarf, kann die andere Kante durch Strukturieren des Dielektrikums entsprechend und vorzugsweise gerade abgeschnitten bzw. mit annähernd vertikaler Strukturkante strukturiert werden. Dazu kann wieder eine Fotostrukturierungstechnik und ein überwiegend anisotrop wirkendes oder ein kombiniertes Ätzverfahren eingesetzt werden. 2C zeigt die Anordnung nach der Strukturierung des Dielektrikums.However, since only one edge, namely the edge of the dielectric facing the channel region, requires such an edge profile in the finished LDMOS transistor structure, the other edge can be cut by structuring the dielectric accordingly and preferably straight or structured with an approximately vertical structural edge. For this purpose, a photostructuring technique and a predominantly anisotropic or a combined etching process can be used again. 2C shows the arrangement after the structuring of the dielectric.

Im nächsten Schritt wird das Gate G in Form einer elektrisch leitfähigen Schicht vorzugsweise einer Polysiliziumschicht großflächig abgeschieden und anschließend strukturiert. Falls die Oxiddicke im Kanalbereich des Halbleiterkörpers nicht ausreichend dick ist, wird vor der Abscheidung der für das Gate vorgesehenen leitfähigen Schicht das Gateoxid GO auf eine ausreichende Dicke gebracht, beispielsweise durch thermische Oxidation des Halbleiterkörpers.in the next Step, the gate G in the form of an electrically conductive layer preferably a polysilicon layer deposited over a large area and then patterned. If the oxide thickness in the channel region of the semiconductor body is not is sufficiently thick, before the deposition of the gate provided conductive Layer the gate oxide GO brought to a sufficient thickness, for example by thermal oxidation of the semiconductor body.

Nach der Strukturierung des Polysiliziums zum Gate können Implantationen zum Erzeugen flacher Wannen und insbesondere der hochdotierten Anschlussgebiete für Source, Drain und Body erzeugt werden. Auch flache dotierte Wannen können auf diese Verfahrensstufe noch implantiert werden, wobei die genaue Ausgestaltung und Dotierung dieser Wannen vom gewünschten Bauelementtyp abhängig ist und verschiedene Variationen zulässt. 2D zeigt die Anordnung nach der Strukturierung des Gates G und nach dem Erzeugen von Anschlussgebieten für Source S und Drain D, Bodywanne B und Driftgebiet DG. Das Driftgebiet kann vor der Strukturierung des Gates mittels Implantation dotierter Wannen erzeugt werden. Dotierte Wannen für Source und Drain werden nach der Strukturierung des Gates erzeugt.After structuring the polysilicon to the gate, implantations for producing shallow wells, and in particular the heavily doped source, drain and body junctions, can be created. Even shallow doped wells can still be implanted at this stage of the process, the exact design and doping of these wells depending on the desired type of component and allows different variations. 2D shows the arrangement after the structuring of the gate G and after creating connection areas for source S and drain D, body well B and drift DG. The drift region can be generated prior to the structuring of the gate by implantation of doped wells. Doped wells for source and drain are generated after patterning the gate.

Es zeigt sich, dass die Dielektrika für diese einfache Ausführung ausschließlich durch Abscheidung erzeugt werden können, wobei insbesondere Oxide abgeschieden werden. Die Topographie der Grenzschicht Halbleiterkörper/Oxid wird daher im Bereich der aktiven Transistorfläche nicht von thermischer Oxidbildung beeinträchtigt und weist insbesondere eine annähernd plane Oberfläche auf.It shows that the dielectrics for this simple execution exclusively by Deposition can be generated in particular, oxides are deposited. The topography of the boundary layer Semiconductor body / oxide is therefore not in the area of the active transistor surface of thermal oxide formation impaired and more particularly approximates plane surface on.

3 zeigt ein Ausführungsbeispiel zur Herstellung eines Dielektrikums DS mit angepasster Kantenstruktur. Auch hier wird wie in dem zuvor beschriebenen Verfahren aus einer ersten Dielektrikumsschicht DS1 (z. B. Oxid und/oder Nitrid) eine Insel erzeugt und mit einer zweiten Dielektrikumsschicht DS2, z. B. einem Oxid abgedeckt (siehe 3A). Im Unterschied zu dem zuvor beschriebenen Verfahren wird nun jedoch aktiv eine Profilierung der Kanten vorgenommen, indem die zweite Dielektrikumsschicht DS2 in einem Reflowprozess erweicht wird, wobei zu steile Topographiestufen durch Verfließen zumindest der zweiten Dielektrikumsschicht abgemildert werden. 3b zeigt die Anordnung nach dem Reflow. Es zeigt sich, dass ausgehend von der ursprünglich deutlich sichtbaren Stufe der zweiten Dielektrikumsschicht DS2 über der Insel im Ergebnis nur noch eine sanfte Erhebung mit sanft ansteigenden Flanken verblieben ist. 3 shows an embodiment for producing a dielectric DS with adapted edge structure. Again, as in the method described above, an island is formed from a first dielectric layer DS1 (eg, oxide and / or nitride) and doped with a second dielectric layer DS2, e.g. B. an oxide covered (see 3A ). In contrast to the method described above, however, is now actively profiling the edges are made by the second dielectric layer DS2 is softened in a reflow process, wherein too steep topography levels are mitigated by flowing at least the second dielectric layer. 3b shows the arrangement after the reflow. It turns out that starting from the originally clearly visible stage of the second dielectric layer DS2 above the island, only a gentle elevation with gently rising flanks has remained as a result.

Im nächsten Schritt wird auch diese Anordnung soweit zurückgeätzt, bis der Schichtdickenbereich der zweiten Dielektrikumsschicht DS2 entfernt ist, der abseits der ersten Dielektrikumsschicht im nicht ansteigenden Bereich plan zur Oberfläche des Halbleiterkörpers HLK ausgerichtet ist. Es verbleibt nur der Teil der Dielektrikumsstruktur, der sich darüber erhebt. Dementsprechend weist die verbliebene Dielektrikumsstruktur relativ zum Halbleiterkörper einen Kantenwinkel auf, der mit nur geringer Steigung ansteigt. Damit kann ein geringerer Anstiegswinkel des Dielektrikums DS erzielt werden. 3c zeigt die Anordnung auf dieser Verfahrensstufe.In the next step, this arrangement is etched back as far as the layer thickness range of the second dielectric layer DS2 is removed, which is aligned outside the first dielectric layer in the non-rising region plane to the surface of the semiconductor body HVAC. Only the part of the dielectric structure that rises above it remains. Accordingly, the remaining dielectric structure has an edge angle relative to the semiconductor body, which increases with only a slight slope. Thus, a smaller angle of increase of the dielectric DS can be achieved. 3c shows the arrangement at this stage of the process.

Im nächsten Schritt wird wie bereits im zuvor beschriebenen Verfahren das Dielektrikum strukturiert (3D). Darüber wird nun eine elektrisch leitende Schicht für das Gate G abgeschieden. Dann wird das Gate strukturiert und entsprechende Dotierungen für Anschlussgebiete für Source S und Drain D, und Wannen für das Driftgebiet DG und gegebenenfalls auch die Wanne für den Body B durch Implantation erzeugt. 3E zeigt die Anordnung auf dieser Verfahrensstufe. Möglich ist es auch, die Schicht für das Gate vor dem Strukturieren des Dielektrikum abzuscheiden.In the next step, as in the previously described method, the dielectric is structured ( 3D ). An electrically conductive layer for the gate G is now deposited over it. Then, the gate is patterned and corresponding dopants for terminal regions for source S and drain D, and wells for the drift region DG and possibly also the trough for the body B produced by implantation. 3E shows the arrangement at this stage of the process. It is also possible to deposit the layer for the gate before structuring the dielectric.

In 4 ist ein weiteres Ausführungsbeispiel dargestellt, bei dem in einem ersten Schritt zwei Dielektrikumsschichten DS1, DS2 großflächig übereinander abgeschieden werden. Darüber wird eine Resistschicht aufgebracht und zu einer Resiststruktur RS strukturiert. Die Resiststruktur wird anschließend zur Strukturierung von erster und zweiter Dielektrikumsschicht DS1, DS2 verwendet. (Siehe 4A).In 4 a further embodiment is shown in which in a first step, two dielectric layers DS1, DS2 are deposited over a large area one above the other. In addition, a resist layer is applied and patterned to form a resist pattern RS. The resist pattern is then used to pattern first and second dielectric layers DS1, DS2. (Please refer 4A ).

Im nächsten Verfahrensschritt wird die Anordnung einem isotropen Ätzverfahren zum Ätzen der Dielektrikumsschichten ausgesetzt. Dieses kann die beiden Dielektrikumsschichten nur an den von der Resiststruktur RS freien Kanten angreifen und führt zu einer Unterätzung unter die Resiststruktur.in the next Process step, the arrangement is an isotropic etching process for etching the Exposed to dielectric layers. This can be the two dielectric layers only attack on the edges free of the resist structure RS and leads to a undercut under the resist pattern.

Da sich erste und zweite Dielektrikumsschicht DS1, DS2 gegenüber diesem isotropen Ätzschritt mit unterschiedlicher Ätzrate verhalten, wird beim Unterätzen das in 4B dargestellte Kantenprofil erhalten. Während sich im Bereich der oberen zweiten Dielektrikumsschicht DS2 eine einem Meniskus ähnliche Ätzfront ausbildet, führt die geringere Ätzrate der ersten unteren Dielektrikumsschicht zu einer Abschrägung der Kanten der ersten Dielektrikumsschicht DS1.Since the first and second dielectric layers DS1, DS2 behave at a different etch rate compared to this isotropic etching step, undercutting is performed in the undercut 4B obtained edge profile obtained. While a meniscus-like etching front is formed in the region of the upper second dielectric layer DS2, the lower etching rate of the first lower dielectric layer leads to a chamfering of the edges of the first dielectric layer DS1.

Im nächsten Schritt wird die Resiststruktur RS entfernt und die in 4C dargestellte Struktur des Dielektrikums erhalten. Während die erste Dielektrikumsschicht bereits ein für die gesamte Dielektrikumsstruktur geeignetes Kantenprofil aufweist, müssen die Kanten der oberen Dielektrikumsschicht DS2 noch nachbehandelt werden und beispielsweise mit einem Reflowprozess oder einem weiteren isotropen Ätzverfahren abgerundet werden (siehe 4D). Im nächsten Schritt wird das Dielektrikum strukturiert, wobei die in 4E dargestellte Anordnung erhalten wird.In the next step, the resist structure RS is removed and the in 4C shown structure of the dielectric obtained. While the first dielectric layer already has an edge profile suitable for the entire dielectric structure, the edges of the upper dielectric layer DS2 must still be aftertreated and, for example, rounded off with a reflow process or another isotropic etching process (see 4D ). In the next step, the dielectric is structured, with the in 4E shown arrangement is obtained.

Der LDMOS-Transistor wird anschließend wie in dem vorigen Ausführungsbeispiel vorgesehen weiter prozessiert und mit einem Gate G versehen (siehe 4F). Wie im ersten Ausführungsbeispiel kann auch hier die Strukturierung des Dielektrikums nach der Abscheidung der Schicht für das Gate G erfolgen. Es folgen Implantationen zur Herstellung von dotierten Gebieten für Source S, Drain D, Driftgebiet DG und gegebenenfalls Bodywanne B. 4G zeigt die Anordnung auf dieser Verfahrensstufe.The LDMOS transistor is then further processed as provided in the previous embodiment and provided with a gate G (see 4F ). As in the first embodiment, the structuring of the dielectric can also take place after the deposition of the layer for the gate G. Following are implantations for the production of doped areas for Source S, Drain D, Driftgebiet DG and Bodywanne B. 4G shows the arrangement at this stage of the process.

Zwei Dielektrikumsschichten mit unterschiedlichen Ätzraten können erhalten werden, wenn die untere Dielektrikumsschicht DS1 als thermisches Oxid und die obere Dielektrikumsschicht DS2 als CVD-Oxid abgeschieden werden. Beim CVD-Oxid ist es außerdem noch möglich, durch thermische Nachbehandlung die Dichte des Oxids zu erhöhen und dabei dessen Ätzrate zu reduzieren, um ein gewünschtes Ätzratenverhältnis zwischen erster und zweiter Dielektrikumsschicht zu erzielen. Möglich ist es jedoch auch, die Ätzraten durch geeignete Dotierungen der dielektrischen Schichten einzustellen, was allerdings bei gleich bleibender Oxiddicke den Nachteil einer schlechteren elektrischen Isolation zur Folge hat.Two Dielectric layers with different etch rates can be obtained when the lower dielectric layer DS1 as thermal oxide and the upper one Dielectric layer DS2 are deposited as CVD oxide. At the It is also CVD oxide still possible, by thermal aftertreatment to increase the density of the oxide and while its etching rate reduce to a desired Ätzratenverhältnis between to achieve first and second dielectric layer. Is possible but it also, the etching rates to adjust by suitable doping of the dielectric layers, which, however, has the disadvantage of a constant oxide thickness worse electrical insulation.

5 zeigt eine Anwendung der Erfindung für eine symmetrische Transistorstruktur. Dabei wird die erste Dielektrikumsschicht ausreichend breit strukturiert und an beiden Kanten mit einem Kantenprofil versehen. Mittels eines Strukturierungsschritts wird dann die Dielektrikumsschicht in symmetrisch in zwei Teile geteilt, wobei hier eine annähernd vertikale Strukturierungskante verbleibt. Nach Aufbringen und Strukturierung des Gates G, G' und nach Herstellung der entsprechenden Gebiete wird die in 5 gezeigte Anordnung erhalten. Dieser zeigt zwei zueinander symmetrische Transistoren, die ein gemeinsames Drain D nutzen, aber zwei Sourcegebiete S, S' besitzen. 5 shows an application of the invention for a symmetrical transistor structure. In this case, the first dielectric layer is structured sufficiently broad and provided at both edges with an edge profile. By means of a structuring step, the dielectric layer is then divided symmetrically into two parts, with an approximately vertical structuring edge remaining here. After application and structuring of the gate G, G 'and after production of the corresponding areas, the in 5 obtained arrangement shown. This shows two mutually symmetrical transistors that use a common drain D but have two source regions S, S '.

6 zeigt eine vereinfachte Ausführung der Erfindung, hier eingesetzt für eine symmetrische Transistorstruktur. Im Unterschied zu den Ausführungsvarianten gemäß den 3 bis 4 wird hier allerdings auf das Strukturieren der zweiten drainseitigen Kante des Dielektrikums verzichtet und dort das abgeflachte Kantenprofil belassen. Es ergibt sich zwar ein erhöhter Abstand zwischen Source und Drain, was aber für Transistoren, die bei größeren Source/Drainspannungen arbeiten, nicht von Nachteil ist. Dafür wird aber ein Schritt bei der Herstellung eingespart. 6 shows a simplified embodiment of the invention, used here for a symmetrical transistor structure. In contrast to the embodiments according to the 3 to 4 However, here is dispensed with the structuring of the second drain-side edge of the dielectric and left there the flattened edge profile. Although there is an increased distance between source and drain, but this is not a disadvantage for transistors that operate at higher source / drain voltages. But a step in the production is saved.

Das strukturierte Dielektrikum wird vorzugsweise in einem MOS-Transistor mit lateralem Driftgebiet zwischen Gate und Driftgebiet eingesetzt, um einen sanften Anstieg des Gates auf dieses Dielektrikum hin zu ermöglichen.The structured dielectric is preferably in a MOS transistor used with lateral drift area between gate and drift area, to allow a gentle rise of the gate towards this dielectric enable.

Ein strukturiertes Dielektrikum mit angepasstem Kantenprofil ist jedoch nicht auf diese Anwendung beschränkt und kann auch für andere Anwendungen eingesetzt werden, um beispielsweise leitende Strukturen in sanftem und daher schonendem Anstieg auf ein höheres Niveau zu führen, ohne dass dazu eine vertikale Kontaktstruktur erforderlich ist. Auf diese Weise können Durchkontaktierungen bzw. das Herstellen von Kontaktlöchern durch Ätzen und Befüllen vermieden werden.One However, structured dielectric with adapted edge profile is not limited to this application and can also for other applications are used, for example, conductive Structures in a gentle and therefore gentle rise to a higher level respectively, without requiring a vertical contact structure. On this way you can Vias or the production of contact holes avoided by etching and filling become.

Die Erfindung ist nicht auf die dargestellten Ausführungsbeispiele beschränkt und kann wie andeutungsweise erwähnt für eine Vielzahl unterschiedlicher Anwendungen in unterschiedlicher Ausgestaltung der genauen Kantenwinkel und Kantenprofile realisiert werden. Entscheidend ist vielmehr, dass mit dem vorgeschlagenen Verfahren eine neue Dielektrikumsstruktur angegeben wird die, alleine mit einem Strukturierungsverfahren nicht erzielbare Kantenprofile aufweist, insbesondere abgerundete oder sanft gegenüber einer Substratoberfläche ansteigende Kantenprofile.The Invention is not limited to the illustrated embodiments and can be mentioned as hinted for one Variety of different applications in different design the exact edge angle and edge profiles are realized. critical rather, that with the proposed method a new dielectric structure that is not stated, alone with a structuring method having achievable edge profiles, in particular rounded or smooth across from a substrate surface rising edge profiles.

Claims (5)

Verfahren zur Herstellung eines LDMOS-Transistors, bei dem auf einem für ein Driftgebiet (DG) zwischen einem Kanalbereich und einem Drain (D) vorgesehenen Bereich eines Halbleiterkörpers (HLK) eine zu einer Insel strukturierte erste Dielektrikumschicht (DS1) angeordnet wird, eine zweite Dielektrikumschicht (DS2) auf der ersten Dielektrikumschicht (DS1) und in einem bezüglich des Halbleiterkörpers seitlich zu der ersten Dielektrikumschicht (DS1) vorhandenen Bereich abgeschieden wird, die zweite Dielektrikumschicht (DS2) in einem Reflowprozess erweicht wird, die Anordnung aus der ersten und zweiten Dielektrikumschicht so weit zurückgeätzt wird, bis die zweite Dielektrikumschicht (DS2) in einem bezüglich des Halbleiterkörpers seitlich zu der ersten Dielektrikumschicht (DS1) vorhandenen Bereich, in dem die zweite Dielektrikumschicht (DS2) mit konstanter Schichtdicke ausgebildet worden ist, vollständig entfernt ist und ein verbleibender Anteil der Anordnung ein schräg ansteigendes Kantenprofil aufweist, und eine Gate-Elektrode (G) über dem Kanalbereich und über verbliebenen Anteilen der ersten und zweiten Dielektrikumschicht angeordnet wird.Method for producing an LDMOS transistor, in the on a for a drift region (DG) between a channel region and a drain (D) provided area of a semiconductor body (HVAC) one to an island structured first dielectric layer (DS1) is arranged, a second dielectric layer (DS2) on the first dielectric layer (DS1) and in one concerning the Semiconductor body laterally to the first dielectric layer (DS1) existing area is deposited the second dielectric layer (DS2) in a reflow process is softened, the arrangement of the first and second dielectric layer is etched back so far until the second dielectric layer (DS2) in a respect of the semiconductor body area present laterally to the first dielectric layer (DS1), in which the second dielectric layer (DS2) with a constant layer thickness has been formed completely is removed and a remaining portion of the arrangement an obliquely rising Has edge profile, and a gate electrode (G) above the Channel area and over remaining portions of the first and second dielectric layers is arranged. Verfahren nach Anspruch 1, bei dem die zweite Dielektrikumschicht (DS2) auf einer dem Drain (D) zugewandten Seite der ersten Dielektrikumschicht (DS1) entfernt wird und dort ein vertikal bezüglich des Halbleiterkörpers ansteigendes Kantenprofil ausgebildet wird, während auf der gegenüberliegenden Seite der ersten Dielektrikumschicht (DS1) ein schräg ansteigendes Kantenprofil vorhanden ist.The method of claim 1, wherein the second dielectric layer (DS2) on a side of the first dielectric layer (DS1) facing the drain (D) is removed and there is a vertical with respect to the semiconductor body rising Edge profile is formed while on the opposite side the first dielectric layer (DS1) an obliquely rising edge profile is available. Verfahren zur Herstellung eines LDMOS-Transistors, bei dem auf einem für ein Driftgebiet (DG) zwischen einem Kanalbereich und einem Drain (D) vorgesehenen Bereich eines Halbleiterkörpers (HLK) eine erste Dielektrikumschicht (DS1), darauf eine zweite Dielektrikumschicht (DS2) und darauf eine Resiststruktur (RS) aufgebracht werden, die erste Dielektrikumschicht (DS1) und die zweite Dielektrikumschicht (DS2) entsprechend der Resiststruktur strukturiert werden, anschließend ein isotropes Ätzverfahren durchgeführt wird, welches für die zweite Dielektrikumschicht (DS2) eine höhere Ätzrate als für die erste Dielektrikumschicht (DS1) aufweist, die Resiststruktur (RS) entfernt wird, noch vorhandene Kanten der zweiten Dielektrikumschicht (DS2) in einem Reflowverfahren und/oder einem isotropen Ätzverfahren abgerundet werden und eine Gate-Elektrode (G) über dem Kanalbereich und über verbliebenen Anteilen der ersten und zweiten Dielektrikumschicht angeordnet wird.Method for producing an LDMOS transistor, in the on a for a drift region (DG) between a channel region and a drain (D) provided area of a semiconductor body (HVAC) a first dielectric layer (DS1), on a second dielectric layer (DS2) and on it a resist structure (RS) are applied, the first dielectric layer (DS1) and the second dielectric layer (DS2) according to Patterned resist structure, then one isotropic etching process carried out which is for the second dielectric layer (DS2) has a higher etch rate than the first Dielectric layer (DS1), the resist structure (RS) removed becomes, still existing edges of the second dielectric layer (DS2) in a reflow process and / or an isotropic etching process to be rounded off and a gate electrode (G) above the Channel area and over remaining portions of the first and second dielectric layers is arranged. Verfahren nach Anspruch 3, bei dem die erste Dielektrikumschicht (DS1) hergestellt wird, indem ein thermisches Oxid erzeugt wird, und die zweite Dielektrikumschicht (DS2) mittels eines CVD-Prozesses abgeschieden wird.The method of claim 3, wherein the first Dielectric layer (DS1) is produced by a thermal Oxide is generated, and the second dielectric layer (DS2) by means of a CVD process is deposited. Verfahren nach Anspruch 3 oder 4, bei dem die erste Dielektrikumschicht (DS1) und die zweite Dielektrikumschicht (DS2) auf einer dem Drain (D) zugewandten Seite so weit entfernt werden, dass dort ein vertikal bezüglich des Halbleiterkörpers ansteigendes Kantenprofil ausgebildet wird.The method of claim 3 or 4, wherein the first Dielectric layer (DS1) and the second dielectric layer (DS2) so far away on a side facing the drain (D), that there is a vertical regarding of the semiconductor body rising edge profile is formed.
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