DE102006041806A1 - Verfahren und Schaltung zum Löschen einer nichtflüchtigen Speicherzelle - Google Patents

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Abstract

Die vorliegende Erfindung ist ein Verfahren, eine Schaltung und ein System zum Löschen einer nichtflüchtigen Speicherzelle. Ein Nebenschlusselement (z.B. ein Transistor) kann zwischen Bitleitungen, mit denen eine oder mehrere NVM-Zellen, die gerade gelöscht werden, verbunden sind, eingeführt und/oder aktiviert werden. Das Nebenschlusselement kann über zwei Bitleitungen hinweg, die eine gegebene Spalte von Zellen definieren, angeorndet und/oder aktiviert werden, wobei eine oder eine Teilmenge von Zellen aus der Spalte gerade einer Löschoperation oder -prozedur unterzogen werden kann. Das Nebenschlusselement kann etwas von den beiden die gegebene Spalte von Zellen definierenden Bitleitungen entfernt angeordnet und/oder aktiviert werden, und das Nebenschlusselement kann elektrisch durch Auswahltransistoren und/oder durch globale Bitleitungen mit den die Spalte definierenden Bitleitungen verbunden werden.

Description

  • Die vorliegende Erfindung betrifft allgemein das Gebiet von nichtflüchtigen Speicherzellen ("NVM") und insbesondere ein Verfahren und eine Schaltung zum Löschen einer oder mehrerer NVM-Zellen.
  • Nichtflüchtige Speicherzellen aber ohne Einschränkung darauf ("NVM") werden in vielfältigen Strukturen hergestellt, einschließlich der Nitrid-Nurlesespeicher ("NROM"), wie in 1 gezeigt. Bis vor kurzem wurden NVM-Zellen hauptsächlich als Bauelemente des Typs "Floating Gate" hergestellt, wobei Ladung in eine leitende Ladungsspeicherschicht (z.B. Polysilizium), die zwischen zwei Isolationsschichten (z.B. Siliziumoxid) liegt, injiziert werden konnte, und die injizierte Ladung konnte frei über die Ladungsspeicherschicht migrieren. In letzter Zeit wurden verbesserte NVM-Zellen, wie zum Beispiel die in 1 gezeigte, und Verfahren zu ihrem Betrieb konzipiert, dergestalt, daß die Ladungsspeicherschicht nicht aus einem leitenden Material, sondern aus einem Dielektrikum besteht, was zu der Möglichkeit führt, Ladungen in mehreren Ladungsspeicherregionen einer einzigen Speicherschicht zu speichern, wodurch die Anzahl der Logikwerte, die auf einem einzigen NVM-Bauelement gespeichert werden können, vergrößert wird. Wie nachfolgend ausführlicher erläutert werden wird, sind die Bauelemente mit verbesserter Mehrfach-Ladungsspeicherregion, obwohl sie verbesserte Datenspeicherkapazität aufweisen, aufgrund von vielfältigen Effekten in bezug auf den Betrieb benachbarter Zellen oder Bauelemente für Datenverfälschung anfällig.
  • Im allgemeinen wird der Logikzustand einer NVM-Zelle durch ihre Schwellenspannung ("VT") definiert, den Spannungswert, der, wenn er an das Gate der NVM-Zelle angelegt wird, den Kanal der Zelle mit einer ausreichenden Anzahl von Ladungsträgern auffüllt, um eine Stromleitung des Kanals der Zelle zu ermöglichen. Falls die NVM-Zelle ein Bauelement mit Mehrfach-Ladungsregion ist, kann jede Ladungsspeicher-/-einfangregion ihre eigene zugeordnete Schwellungsspannung VT aufweisen, wobei die Schwellungsspannung VT für eine gegebene Ladungsspeicher-/-einfangregion als die Spannung definiert werden kann, die, wenn sie an den Gateanschluß des Bauelements angelegt wird, bewirkt, daß ausreichende Trägerzahlen in der Nähe der Source-Region ein Segment des Kanals des Bauelements in der Nähe von und unter der Ladungsspeicherregion auffüllen, um so einen Stromfluß durch das gegebene Kanalsegment zu erlauben. Bei den meisten Mehrfach-Ladungsspeicherbauelementen befinden sich die Ladungsspeicherregionen auf jeder Seite der Speicherschicht und ihre jeweiligen Kanalsegmente befinden sich unter den Ladungsspeicherregionen sehr nahe bei den Übergängen an jedem Ende des Kanals. Es sind verschiedene Verfahren zum Betrieb (z.B. Programmierung, Lesen und Löschen) von NVM-Zellen bekannt, die VT einer Zelle oder einer Ladungsspeicherregion (wie im Falle von Bauelementen mit Mehrfach-Speicherregion), die einen Logikzustand definiert, wird im allgemeinen jedoch entweder durch Injizieren oder Entfernen von Ladung aus ihrer relevanten Ladungsspeicher-/-einfangregion geregelt.
  • 2A zeigt einen Spannungsverteilungsgraphen, der eine Korrelation zwischen dem Spannungsschwellenwert einer beispielhaften NVM-Zelle (von diesem Punkt an wird der Begriff Zelle auch für jede Ladungsspeicherregion einer Mehrfach-Ladungsspeicherregion-Zelle gelten) und dem Logikzustand der beispielhaften Zelle abbildet. Die gezeigte Schwellenspan nungsverteilung gilt für eine binäre nichtflüchtige Speicherzelle, wobei vertikale Linien des Graphen Randschwellenspannungswerte zwischen den möglichen Logikzuständen der binären NVM-Zelle darstellen. Zum Beispiel: 1) wenn bestimmt wird, daß die Schwellenspannung der Zelle unter einem Spannungswert der verifizierten Löschung ("EV") liegt, ist der Logikzustand der Zelle "gelöscht" (z.B. logisch "1"); 2) wenn der Schwellenspannungswert der Zelle über einem Spannungswert der verifizierten Programmierung ("PV") liegt, ist der Logikzustand der Zelle "programmiert" (z.B. logisch "0"). Aufgrund verschiedener Phänomene, die bewirken können, daß die Schwellenspannung einer Zelle nach oben oder unten fluktuiert, können andere Zwischenschwellenwerte, wie zum Beispiel ein Wert des verifizierten Lesens ("RV") während des Lesens einer NVM-Zelle verwendet werden. Genauer gesagt kann, wenn der Schwellenspannungswert der Zelle über einem RV-Spannungswert liegt, der Logikzustand der Zelle als "programmiert" (z.B. logisch "0") betrachtet werden, und wenn der Schwellenspannungswert der Zelle unter dem RV-Wert liegt, kann der Logikzustand der Zelle als nichtprogrammiert oder gelöscht (z.B. logisch "1") betrachtet werden.
  • 2B zeigt eine Erweiterung des Binär-NVM-Zellen-Szenarios von 2A, wobei der Spannungsverteilungsgraph mögliche Schwellenspannungsverteilungen abbildet, die mit der Schwellenspannung einer mehrwertigen nichtflüchtigen Speicherzelle (MLC) assoziiert sind, wobei eine Menge vertikaler Linien Randwerte darstellt, die mit jeder der möglichen Programmverifizierungs-Schwellenspannungen (PV00, PV01 usw.) der Zelle korreliert sind, und eine andere Menge vertikaler Linien Randwerte darstellt, die mit dem Leseverifizierungswert jeder der möglichen Programmzustände (RV00, RV01 usw.) der Zelle korreliert sind.
  • Für die Zwecke der Herstellung von Massendatenspeicherbauelementen werden NVM-Zellen gewöhnlich als Teil einer großen Matrix von Zellen organisiert und hergestellt. Abhängig davon, welche der vielen bekannten Architekturen und Betriebsmethodologien verwendet wird, kann jede Zelle entweder einzeln oder als Teil einer Gruppe bzw. eines Blocks von Zellen adressierbar, programmierbar, lesbar und/oder löschbar sein. Die meisten Zellenmatrixarchitekturen, einschließlich der Matrix mit virtueller Masse, der sogenannten "virtual ground array", die in der Technik wohlbekannt sind, enthalten das Merkmal einer Vielzahl sich wiederholender Segmente, die in Zeilen und Spalten ausgebildet sind. Jedes Matrixsegment kann einen Zellenbereich, der aus vier segmentierten Zellenbitleitungen gebildet wird, einen geraden Auswahlbereich und einen ungeraden Auswahlbereich enthalten. Der gerade Auswahlbereich kann sich an einem Ende des Zellenbereichs befinden und kann eine segmentierte gerade Kontaktbitleitung und zwei Auswahltransistoren, die die gerade Kontaktbitleitung mit den geraden Zellenbitleitungen des Segments verbinden, enthalten. Der ungerade Auswahlbereich kann sich am entgegengesetzten Ende des Zellenbereichs befinden und kann eine segmentierte ungerade Kontaktbitleitung und zwei Auswahltransistoren, die die ungerade Kontaktbitleitung mit den ungeraden Zellenbitleitungen des Segments verbinden, enthalten. Die Matrix kann zusätzlich folgendes enthalten: einen geraden Kontakt, der mit den geraden Kontaktbitleitungen zweier benachbarter gerader Auswahlbereiche verbunden ist, einen ungeraden Kontakt, der mit den ungeraden Kontaktbitleitungen zweier benachbarter ungerader Auswahlbereiche verbunden ist, und abwechselnde gerade und ungerade Metalleitungen, die an die geraden bzw. ungeraden Kontakte angeschlossen sind.
  • Verschiedene Verfahren zum Programmieren (z.B. Injizieren von Ladung in die Ladungsspeicherregionen) und/oder zum Löschen (d.h. Entfernen von Ladung aus einer Ladungsspeicherregion) einzelner Zellen in einer NVM-Matrix sind wohlbekannt. Größtenteils kann die in einer Ladungsspeicherregion einer NVM-Zelle gespeicherte Ladungsmenge vergrößert werden, indem man einen oder mehrere Programmierimpulse an die Zelle anlegt, während umgekehrt die Ladungsmenge in der Ladungsspeicherregion einer Zelle abnehmen kann, indem man einen oder mehrere Löschimpulse an den Gateanschluß einer NVM-Zelle anlegt, wodurch die Freigabe eingefangener Ladungen aus der Einfangregion der Zelle und aus den Einfanggrenzflächen der Zelle erzwungen wird. Als Alternative kann die Löschung aus dem Injizieren von Ladung entgegengesetzter Polarität anstatt einer physischen Entfernung von Ladung bestehen. Wenn zum Beispiel die Programmierung eine Injizierung von Elektronen in die Einfangstellen darstellt, kann die Löschung die Injizierung von Löchern in die Einfangstellen sein. Die entgegengesetzten Ladungen können sich rekombinieren und/oder ihren Effekt gegenseitig aufheben. Genauer gesagt kann eine Löschprozedur für eine oder mehrere NVM-Zellen durch folgendes gekennzeichnet werden: Anlegen eines starken negativen Spannungsimpulses an die Gates und Wortleitungen der einen oder mehreren Zellen (z.B. –7 V), Anlegen einer positiven Spannung an die Drain-Anschlüsse der Zellen (z.B. +3 V bis +7 V) und Schwebenlassen der Source-Anschlüsse der Zelle. Benachbarte Zellen in demselben Block wie die gelöschten Zellen, die aber keiner Löschung unterzogen werden (d.h. unausgewählte Zellen), können eine positive Sperrspannung an ihren Gateleitungen von typischerweise zwischen 3 bis 5 Volt empfangen. Für die Zellen, die gelöscht werden, werden die in der Einfangregion in der Nähe des Übergangs etwas über dem Kanal in die Drain-Anschlüsse der Zellen, die gelöscht werden (oder die mit der Lochinjektion rekombiniert werden) gesenkt.
  • Außerdem ist für Durchschnittsfachleute ersichtlich, daß die vorausgehende und die nachfolgende Besprechung in bezug auf den Betrieb einer Zelle auch für den Betrieb jeder Ladungsspeicherregion eines Bauelements mit Mehrfach-Ladungsspeicherregion gelten. NVM-Zellen mit Mehrfach-Ladungsspeicherregion sind in der Technik bekannt und können zwei oder mehr logische Werte speichern, wobei jeder logische Wert mit einer verschiedenen Ladungsspeicherregion assoziiert werden kann und jede Ladungsspeicherregion von einem Anschluß des Bauelements aus gelesen werden kann.
  • Im allgemeinen können beim Löschen einer Zelle außerdem eine oder mehrere der benachbarten Zellen durch die Löschoperation beeinflußt werden, so daß an ihnen eine mögliche Änderung ihrer Schwellenspannung und ihres Logikzustands verursacht wird. Diese unerwünschte Änderung der Schwellenspannung unausgewählter Zellen ist in der Technik als das Störungsproblem bekannt (hier "Störung").
  • Um die Adressenstörungsbedingungen zu behandeln, segmentieren bestimmte Matrixarchitekturen die Bitleitungen, wobei jede Zeile der segmentierten Bitleitungen als "Block" bezeichnet wird und jeder Block in der Regel Blockauswahltransistoren enthält, um die Aktivierung nur eines Blocks auf einmal zu ermöglichen. Dieses Merkmal ist besonders für eine elektrisch löschbare, programmierbare Nurlesespeicher-FLASH-Matrix (FLASH-EEPROM) wichtig, die auf den Bitleitungen während Löschoperationen hohe Spannungen leitet. Während Löschoperationen können die Bitleitungsspannungen unausgewählte Zellen stören. Bitleitungen können somit in relativ kleine Blöcke segmentiert werden, wodurch Blöcke, die gerade gelöscht wer den, von Blöcken, die nicht gerade gelöscht werden, isoliert werden. Diese Lösung ist jedoch im Hinblick auf Fläche sehr kostspielig.
  • Wie bereits erwähnt, ist ein anderes Verfahren, das entwickelt wurde, um die Störungsauswirkung auf benachbarte Zellen zu lindern, das Anlegen einer "Sperrspannung" an einen oder mehrere Anschlüsse der Zellen, die nicht betrieben (d.h. gelöscht) werden. Obwohl das Anlegen einer Sperrspannung an die Anschlüsse benachbarter Zellen sich bei der drastischen Reduktion der Löschstörung des Hoch-Vt-Zustands als effektiv erwiesen hat, hat sich gezeigt, daß zwei neue Störungen auftreten können. Die erste Löschstörung ist die Reduktion einer programmierten Schwellspannung Vt und die zweite die Zunahme der niedrig-gelöschten Schwellspannung. Die Änderung der Schwellenspannung einer Zelle, die mit derselben Bitleitung wie eine Zelle, die gerade gelöscht wird, verbunden ist, kann zu der Änderung des Zustands der Zelle führen. Somit kann eine programmierte Zelle gelöscht oder eine gelöschte Zelle programmiert werden.
  • Der Mechanismus, der für die Störauswirkung auf benachbarte Zellen (d.h. die mit derselben Bitleitung mit Sperr-WL-Spannung und schwebendem Source-Anschluß verbunden sind) verantwortlich ist, ist der Stromfluß durch ihren Kanal. Dieser Strom lädt die schwebenden Source-Leitungen, erzeugt aber auch heiße Elektronen in ihrem Kanal, die in die Fallenschicht injiziert werden und die Schwellspannung Vt einer gelöschten Zelle vergrößern können. Diese heißen Elektronen können durch Stoßionisation Löcher erzeugen und die Löcher können in die Fallenschicht injiziert werden und die Schwellspannung Vt einer programmierten Zelle verringern.
  • Obwohl es plausibel scheinen würde, den oben beschriebenen Störeffekt durch Anlegen von im wesentlichen ähnlichen Spannungen an die Source- und Drain-Bitleitungen (d.h. Nichtschwebenlassen der Source-Bitleitung) zu lindern, hat sich gezeigt, daß dies eine nachteilige Auswirkung auf die Effizienz des Löschprozesses hat. Es hat sich gezeigt, daß Bauelemente mit kurzem Kanal gegen Effekte wie zum Beispiel Punch-through anfällig sind, wenn das Potential an den Source- und Drain-Anschlüssen in beiden Fällen während eines Löschprozesses erhöht wird, und diese Effekte verringern die Effizienz des Löschprozesses stark und vergrößern die erforderliche Zeit und den erforderlichen Strom zur Erzielung einer vollen Löschung einer Zelle sehr.
    •
  • Auf dem Gebiet der NVM-Matrixherstellung und deren Betrieb wird ein verbessertes Verfahren zur Linderung von Nachbarzellenstörungen während Löschoperationen benötigt.
  • Die vorliegende Erfindung betrifft ein Verfahren, eine Schaltung und ein System zum Löschen einer nichtflüchtigen Speicherzelle. Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann ein Nebenschlußelement (z.B. ein Transistor) zwischen Bitleitungen, mit denen eine oder mehrere NVM-Zellen, die gerade gelöscht werden, verbunden sind, eingeführt und/oder aktiviert werden. Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann das Nebenschlußelement über zwei Bitleitungen hinweg, die eine gegebene Spalte von Zellen definieren, angeordnet und/oder aktiviert werden, wenn eine oder eine Teilmenge von Zellen aus der Spalte möglicherweise gerade einer Löschoperation oder -prozedur unterzogen wird. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann das Nebenschlußelement etwas von den beiden die gegebene Spalte von Zellen definierenden Bitlei tungen entfernt angeordnet und/oder aktiviert werden und das Nebenschlußelement kann durch Auswahltransistoren und/oder durch globale Bitleitungen elektrisch mit den die Spalte definierenden Bitleitungen verbunden werden.
  • Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann eine NVM-Matrixsteuerung das Nebenschlußelement während der Löschprozedur aktivieren. Gemäß weiteren Ausführungsformen der vorliegenden Erfindung kann, wenn sich das Nebenschlußelement nicht direkt auf den Bitleitungen, mit denen die eine oder mehreren NVM-Zellen, die gerade gelöscht werden, verbunden sind, befindet oder direkt mit ihnen verbunden ist, die Steuerung auch einen oder mehrere Auswahltransistoren aktivieren, um so das Nebenschlußelement elektrisch mit den relevanten Bitleitungen zu verbinden.
  • Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann während einer Löschprozedur an einer oder einer Teilmenge von NVM-Zellen in einer Spalte von NVM-Zellen das Nebenschlußelement einen Stromweg für Ladung bereitstellen, die sich auf einer der die Spalte definierenden Bitleitungen oder auf beiden aufbauen kann. Der durch das Nebenschlußelement bereitgestellte Stromweg kann das Ergebnis davon sein, daß das Nebenschlußelement ein Transistor ist, der eine niedrigere Schwellenspannung aufweist als die beliebiger der NVM-Zellen, die sich auf der durch die beiden Bitleitungen definierten Spalte befinden oder anderweitig mit ihr verbunden sind.
  • Gemäß bestimmten weiteren Ausführungsformen der vorliegenden Erfindung kann das Nebenschlußelement ein Transistor sein und die Differenz zwischen der Gatespannung und der Schwellenspannung auf dem Transistor kann höher als auf jeder NVM- Zelle sein, die sich auf der durch die beiden Bitleitungen definierten Spalte befindet oder anderweitig mit ihr verbunden ist.
  • Gemäß weiteren Ausführungsformen der vorliegenden Erfindung wird für jedes einzelne oder eine Menge von Nebenschlußelementen eine Gatespannung so gewählt, daß während einer Löschoperation der Kanal jedes Nebenschlußelements einen niedrigeren Widerstand erzielt als jede der NVM-Zellen, die mit den Bitleitungen verbunden sind, an denen der Nebenschluß gerade ausgeführt wird. Die Nebenschlußelement-Gatespannung kann auch so gewählt werden, daß das Potential auf der Sourceseitigen Bitleitung nicht hoch genug erhöht wird, um während der Operation Punch-through an den NVM-Zellen zu verursachen.
  • Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung können Gate-/Steuerspannungen für jedes einzelne oder eine Menge von Nebenschlußelementen während dem Sortieren und/oder Verarbeiten eines Chips ausgewählt werden. Die gewählten Nebenschlußelement-Gate-/Steuerspannungen können in einem Speicher gespeichert werden, der funktional mit einer auf dem Chip befindlichen NVM-Matrixsteuerung assoziiert ist. Die Steuerung kann funktional mit den Nebenschlußelementen assoziiert sein und kann an jedes Nebenschlußelement die für seinen Betrieb geeignete Gate-/Steuerspannung anlegen.
    •
  • Nachfolgend wird die Erfindung unter Bezugnahme auf die ausführliche Beschreibung unter Bezugnahme auf die Zeichnungen erläutert. Es zeigen:
  • 1 einen Querschnitt einer einfachen nichtflüchtigen Speicherzelle, wobei sich die Ladungsspeicher- oder -fallenregion innerhalb einer Siliziumnitridschicht und sich die Siliziumnitridschicht zwischen zwei Siliziumoxidschichten befindet. Die relativen Positionen der Drain-/Source-, Source-/Drain- und Gateanschlüsse der Zelle sind angegeben.
  • 2A einen Schwellenspannungsgraphen, der die Schwellenspannungsregionen angibt, die jedem der möglichen Logikzustände einer beispielhaften Binär-NVM-Zelle entsprechen.
  • 2B einen Schwellenspannungsgraphen, der die Schwellenspannungsregionen angibt, die jedem der möglichen Logikzustände einer beispielhaften MLC-NVM-Zelle entsprechen.
  • 3 ein Diagramm auf Layoutebene einer beispielhaften NVM-Matrix, wobei an der Matrix gemäß bestimmten Ausführungsformen der vorliegenden Erfindung operiert werden kann.
  • 4 ein Schaltbild auf Transistorebene eines Segments einer NVM-Speichermatrix, wobei die ungeraden Bitleitungen (Spalten von Drain-Anschlüssen) eine positive Spannung erhalten und die geraden Bitleitungen (Spalte von Source-Anschlüssen) schweben gelassen werden. Eine Teilmenge des Matrixsegments, in der NVM-Zellen einem Löschprozeß unterzogen werden, ist mit gestrichelten Linien angegeben. Mit gepunkteten Linien sind Leckströme durch eine der NVM-Zellen, die nicht gerade gelöscht werden, angegeben, wobei die Leckströme das Ergebnis von Ladungsakkumulation sein können, die auf den Source-seitigen Bitleitungen während des Löschprozesses auftreten kann.
  • 5 ein Schaltbild auf Transistorebene eines Segments einer NVM-Speichermatrix, wobei die ungeraden Bitleitungen (Spalte von Drain-Anschlüssen) eine positive Spannung erhalten und die geraden Bitleitungen (Spalte von Source- Anschlüssen) schweben gelassen werden. Eine Teilmenge des Matrixsegments, in der NVM-Zellen einem Löschprozeß unterzogen werden, ist mit gestrichelten Linien angegeben. Mit gepunkteten Linien sind Leckströme durch ein Nebenschlußelement angegeben, das sich auf denselben Bitleitungen wie die gerade gelöschten Zellen befindet und mit ihnen verbunden ist, gemäß bestimmten Ausführungsformen der vorliegenden Erfindung.
  • 6 eine mögliche Anordnung zur Verbindung von zwei oder mehr NVM-Matrixsegmenten mit einem gemeinsamen Nebenschlußelement. Das Nebenschlußelement kann zwischen der globalen Spalte von Source-Anschlüssen und der globalen Spalte von Drain-Anschlüssen plaziert werden. Ein oder mehrere Auswahltransistoren können zur Auswahl der Bitleitung eines Segments verwendet werden, das durch das Nebenschlußelement einem Nebenschluß unterzogen werden soll.
  • 7 die Schritte eines Verfahrens zum Löschen einer oder mehrerer NVM-Zellen gemäß bestimmten Ausführungsformen der vorliegenden Erfindung.
  • Es versteht sich, daß der Einfachheit und Klarheit dieser nicht einschränkenden Darstellungen halber in den Figuren gezeigte Elemente nicht unbedingt maßstabsgetreu gezeichnet wurden. Zum Beispiel können die Abmessungen bestimmter der Elemente relativ zu anderen Elementen der Klarheit halber übertrieben sein. Ferner können, wenn es als angemessen betrachtet wird, Bezugszahlen in den Figuren wiederholt werden, um entsprechende oder analoge Elemente anzugeben.
  • In der folgenden ausführlichen Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, um ein sorgfältiges Verständnis der Erfindung bereitzustellen. Für Fachleute ist je doch ersichtlich, daß die vorliegende Erfindung auch ohne diese spezifischen Einzelheiten ausgeübt werden kann. In anderen Fällen wurden wohlbekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht im Detail beschrieben, um so die vorliegende Erfindung nicht zu verdecken.
  • Die hier dargestellten Prozesse und Displays hängen nicht naturgemäß mit irgendeinem bestimmten Computer oder einer anderen Vorrichtung zusammen. Verschiedene Vielzwecksysteme können mit Programmen gemäß den vorliegenden Lehren verwendet werden, oder es kann sich als zweckmäßig erweisen, eine spezialisiertere Vorrichtung zu konstruieren, um das gewünschte Verfahren auszuführen. Die gewünschte Struktur für vielfältige dieser Systeme wird aus der nachfolgenden Beschreibung hervorgehen. Zusätzlich werden Ausführungsformen der vorliegenden Erfindung nicht mit Bezug auf irgendeine bestimmte Programmiersprache beschrieben. Es versteht sich, daß vielfältige Programmiersprachen zur Implementierung der hier beschriebenen Lehren der Erfindungen verwendet werden können.
  • Die vorliegende Erfindung ist ein Verfahren, eine Schaltung und ein System zum Löschen einer nichtflüchtigen Speicherzelle. Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann ein Nebenschlußelement (z.B. ein Transistor) zwischen Bitleitungen, mit denen eine oder mehrere NVM-Zellen, die gerade gelöscht werden, verbunden sind, eingeführt und/oder aktiviert werden. Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann das Nebenschlußelement über zwei Bitleitungen hinweg, die eine gegebene Spalte von Zellen definieren, angeordnet und/oder aktiviert werden, wobei eine oder eine Teilmenge von Zellen aus der Spalte gerade einer Löschoperation oder -prozedur unterzogen werden kann. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann das Nebenschlußelement etwas von den beiden die gegebene Spalte von Zellen definierenden Bitleitungen entfernt angeordnet und/oder aktiviert werden, und das Nebenschlußelement kann durch Auswahltransistoren und/oder durch globale Bitleitungen elektrisch mit den die Spalte definierenden Bitleitungen verbunden werden.
  • Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann eine NVM-Matrixsteuerung das Nebenschlußelement während der Löschprozedur aktivieren. Gemäß weiteren Ausführungsformen der vorliegenden Erfindung kann, wenn sich das Nebenschlußelement nicht auf den Bitleitungen, mit denen die eine oder mehreren NVM-Zellen, die gerade gelöscht werden, verbunden sind, befindet oder direkt mit ihnen verbunden ist, die Steuerung auch einen oder mehrere Auswahltransistoren aktivieren, um so das Nebenschlußelement elektrisch mit den relevanten Bitleitungen zu verbinden.
  • Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann während einer Löschprozedur an einer oder einer Teilmenge von NVM-Zellen in einer Spalte von NVM-Zellen das Nebenschlußelement einen Stromweg für Ladung bereitstellen, die sich auf einer der Bitleitungen, die die Spalte definieren, oder auf beiden aufbauen kann. Der durch das Nebenschlußelement bereitgestellte Stromweg kann das Ergebnis davon sein, daß das Nebenschlußelement ein Transistor ist, der eine Schwellenspannung aufweist, die niedriger als die jeder der NVM-Zellen ist, die sich auf der durch die beiden Bitleitungen definierten Spalte befinden oder anderweitig mit ihr verbunden sind.
  • Gemäß bestimmten weiteren Ausführungsformen der vorliegenden Erfindung kann das Nebenschlußelement ein Transistor sein und die Differenz zwischen der Gatespannung und der Schwellenspannung auf dem Transistor kann höher als auf jeder NVM-Zelle sein, die sich auf der durch die beiden Bitleitungen definierten Spalte befindet oder anderweitig mit ihr verbunden ist.
  • Gemäß weiteren Ausführungsformen der vorliegenden Erfindung wird für jedes einzelne oder eine Menge von Nebenschlußelementen eine Gatespannung so ausgewählt, daß während einer Löschoperation der Kanal jedes Nebenschlußelements einen niedrigeren Widerstand als jede der NVM-Zellen erzielt, die mit den Bitleitungen verbunden sind, die dem Nebenschluß unterzogen werden. Die Nebenschlußelement-Gatespannung kann außerdem so ausgewählt werden, daß das Potential auf der Source-seitigen Bitleitung nicht hoch genug erhöht wird, um während der Operation Punch-through auf den NVM-Zellen zu verursachen.
  • Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung können Gate-/Steuerspanungen für jedes einzelne oder eine Menge von Nebenschlußelementen während des Sortierens und/oder Verarbeitens eines Chips ausgewählt werden. Die gewählten Nebenschlußelement-Gate-/-Steuerspannungen können in einem Speicher gespeichert werden, der funktional mit einer auf dem Chip befindlichen NVM-Matrixsteuerung assoziiert ist. Die Steuerung kann funktional mit den Nebenschlußelementen assoziiert sein und kann an jedes Nebenschlußelement die für seinen Betrieb geeignete Gate-/Steuerspannung anlegen.
  • Nunmehr mit Bezug auf 3 ist eine Matrix von NVM-Zellen dargestellt. Die NVM-Zellenmatrix 300 ist zwischen dem Schnitt der Bitleitungen 302 und 303 und den Wortleitungen 301 ausgebildet. Die Wortleitungen entsprechen dem Gate 100 einer NVM-Zelle. Die Gates jeder NVM-Zelle in einer Zeile 305 können durch eine Metalleitung verbunden sein. Das Aktivieren einer einzigen Zeile 305 der NVM-Matrix 300 hat zur Folge, daß die mit der aktivierten Wortleitung verbundenen Gates dieselbe Versorgungsspannung erhalten, vorausgesetzt, daß die leitfähigen Verluste in der Metalleitung vernachlässigbar sind. Die geraden 302 und ungeraden 303 Bitleitungen können entweder den Source- oder den Drain-Anschluß einer NVM-Zelle repräsentieren. Abhängig von der Richtung des Flusses der Ladungen in der NVM-Zelle aufgrund des Anlegens einer Spannung zwischen sukzessiven Bitleitungen können die Source- und Drain-Anschlüsse definiert werden. Eine positive Spannung an den ungeraden Bitleitungen 303, während die geraden Bitleitungen 302 auf Masse gehalten werden, definiert die ungeraden Bitleitungen 303 als die Drain-Anschluß-Spalte und die geraden Bitleitungen 302 als die Spalte von Source-Anschlüssen. Wie in 3 gezeigt kann sich eine Spalte 306 dieselben Source- oder Drainverbindungen teilen.
  • Es sind mehrere Verfahren zum Programmieren und Löschen von NVM-Zellen bekannt. Diese Verfahren betreffen das Profil der angelegten Spannung an dem Gate-, Source- und Drain-Anschluß während der Operationen des Löschens, Programmierens und Lesens und müssen hier nicht ausführlich behandelt werden.
  • Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann der Source-Anschluß einer NVM-Zelle 307 in einer Spalte von Source-Anschlüssen mit dem Source-Anschluß einer NVM-Zelle in derselben Spalte von Source-Anschlüssen durch eine Metalleitung verbunden werden. Der Drain-Anschluß einer NVM-Zelle 307 in einer Spalte von Drain-Anschlüssen kann durch eine Metalleitung mit dem Drain-Anschluß einer NVM-Zelle in derselben Spalte von Drain-Anschlüssen verbunden werden.
  • Ein Block 308 ist ein Matrixsegment oder eine Teilmenge, das bzw. die einer spezifischen Operation unterzogen wird. Mehrere Blöcke 308, die zwischen den geraden 302 und ungeraden 303 Bitleitungen definiert sind und sich dieselbe Drain-Spalte und Spalte von Source-Anschlüssen teilen, können abhängig von der an die Wortleitungen 301 angelegten Spannung verschiedenen Operationen unterzogen werden. Zum Beispiel können abhängig von der an die Wortleitungen angelegten Spannung zwei benachbarte NVM-Zellen 307, die sich dieselbe Spalte von Source-Anschlüssen und Spalte von Drain-Anschlüssen teilen, entweder nicht gelöscht oder gelöscht werden. Während der Löschoperation einer NVM-Zelle, die sich dieselbe Drain-Spalte und Spalte von Source-Anschlüssen teilt, kann der Gate-Anschluß der NVM-Zelle eine negative Spannung erhalten und der Source-Anschluß der NVM-Zelle 307 kann schweben, während die Wortleitung einer benachbarten nicht gelöschten NVM-Zelle eine positive Spannung erhalten kann.
  • 4 zeigt ein ausführliches Schaltbild der NVM-Matrix 300 unter Verwendung von Darstellungen auf Transistorebene. Die NVM-Matrix 400 kann NVM-Zellen, ungerade Bitleitungen, gerade Bitleitungen und Wortleitungen umfassen. Während der Löschoperation erhalten die ungeraden Bitleitungen 402 eine positive Spannung und die geraden Bitleitungen 401 können schweben gelassen werden.
  • 4 zeigt ein Segment oder eine Teilmenge 404 aus gelöschten Zellen, die eine negative Spannung auf den Wortleitungen 403 erhalten. Die anderen Zellen bleiben nicht gelöscht, da zum Beispiel keine negative Spannung an die Wortleitungen 403 der nicht gelöschten Zellen angelegt wird. Die an den schwebenden Source-Anschlüssen der gelöschten Zellen in dem Seg ment 404 akkumulierten negativen Ladungen können einen Leckstrom (parasitären Strom) erzeugen, der von der Spalte von Drain-Anschlüssen zu der Spalte von Source-Anschlüssen und von den Source-Anschlüssen in das Substrat fließt. Die gepunktete Linie 405 zeigt den Leckstrom, der sich aus der Akkumulation von Ladungen auf den schwebenden Source-Anschlüssen während der Löschoperation ergeben kann.
  • Der Leckstrom (405) kann von der Spalte von Drain-Anschlüssen durch den Weg (d.h. die Zelle), der den niedrigsten Kanalwiderstand zeigt, zu der Spalte von Source-Anschlüssen fließen. In dem Beispiel von 4 ist die Schwellenspannung der NVM-Zelle 406 unter den mit denselben Bitleitungen verbundenen NVM-Zellen die niedrigste. Somit kann der Überschuß negativer Ladungen, der in die nicht gelöschten NVM-Zellen 406 injiziert wird, die Schwellenspannung dieser Zellen stören, da er die äquivalente Ladungsdichte in der Oxid- und Einfangregion ändert.
  • 4 zeigt den Leckstrom, der nur durch die NVM-Zelle 406 fließt, die die niedrigste Schwellenspannung zeigt. Leckströme können auch durch zusätzliche Zellen fließen, die höhere Schwellenspannung zeigen. Da für NVM-Zellen mit höherer Schwellenspannung ein höherer Kanalwiderstand beobachtet wird, kann die Auswirkung des Überschusses von Ladung in den Einfang- und Oxidregionen und an den Grenzflächen von Oxid-Nitrid und Nitrid-Substrat auf die Schwellenspannung jedoch reduziert werden.
  • Nunmehr mit Bezug auf 5 ist ein Verfahren und eine Schaltung gemäß bestimmten Ausführungsformen der vorliegenden Erfindung zur Minimierung der Schwellenschwankung während der Löschoperation von NVM-Zellen gezeigt. Es ist ein ausführli ches Schaltbild auf Transistorebene eines Segments oder einer Teilmenge der Speichermatrix während der Löschoperation mit einem Nebenschlußbauelement 506 gezeigt. Die ungeraden Bitleitungen oder die Spalte von Drain-Anschlüssen (502) können eine positive Spannung erhalten und die geraden Bitleitungen oder die Spalte von Source-Anschlüssen (501) können schweben gelassen werden. Die Wortleitungen 503 können durch das Gate der NVM-Zellen verbunden werden. Das Matrixsegment 500 kann aus einem Block gelöschter Zellen 504 und einem weiteren Block nicht gelöschter Zellen bestehen. Mit der gepunkteten Linie (505) ist angegeben, daß der Leckstrom, der sich aus der Akkumulation von Ladungen an den schwebenden Source-Anschlüssen während der Löschoperation ergibt, von dem Source- zu dem Drain-Anschluß durch den Weg mit dem niedrigsten Kanalwiderstand fließt, in diesem Fall das Nebenschlußelement 506 mit der niedrigsten Schwellenspannung. Die Reduktion des Leckstroms durch die nicht gelöschten NVM-Zellen 507 der Matrix kann die Schwankungen der Schwellenspannung dieser NVM-Zellen während der Löschoperation reduzieren.
  • Gemäß bestimmten Ausführungsformen der vorliegenden Erfindung kann ein Nebenschlußelement 506 mit der niedrigsten Schwellenspannung, das zwischen die geraden Bitleitungen 501 und die ungeraden Bitleitungen 502 geschaltet ist, einen Weg für die aufgebaute Ladung bereitstellen und kann effektiv die Schwankung der Schwellenspannung der nicht gelöschten NVM-Zellen reduzieren. Die niedrigere Schwellenschwankung nicht gelöschter Zellen während der Löschoperation der gewählten Zellen in 504 kann die Speicherung zusätzlicher Datenbit, z.B. die Realisierung zusätzlicher Schwellenreferenzwerte in NVM-Zellen ermöglichen.
  • Obwohl die Ausführungsform der vorliegenden Erfindung ein Ne benschlußelement zeigt, das mit jeder zweiten Spalte von Zellen verbunden ist, ist für Durchschnittsfachleute erkennbar, daß gemäß weiteren Ausführungsformen der vorliegenden Erfindung ein Nebenschlußelement mit allen oder im wesentlichen allen Spalten in einem Matrixsegment verbunden werden kann. Die Nebenschlußtransistoren können direkt mit jeder der Spalten verbunden werden, wie in 5 gezeigt oder indirekt, wie in 6 gezeigt.
  • Das Ensemble 600 von 6 repräsentiert eine mögliche Anordnung zum Verbinden von zwei oder mehr NVA-Segmenten oder Submatrizen mit einem gemeinsamen Nebenschlußbauelement. In 6 findet man zwei NVM-Submatrizen, wobei jede der einzelnen Submatrizen 601 und 602 durch eine globale Spalte von Source-Anschlüssen 604 und eine globale Spalte von Drain-Anschlüssen 605 verbunden ist, und ein gemeinsames Nebenschlußbauelement 603. Die ausführliche Beschreibung des Leckstrommechanismus in NVM-Zellen für eine einzige Matrix während der Löschoperation wurde in 4 gegeben. Die Aktivierung der Wortleitungen und Bitleitungen für die Matrix (siehe 6) ist der in 4 gezeigten Submatrix ähnlich.
  • Schalt- oder Auswahltransistoren 606 und 607 können die Konnektivität einer bestimmten Spalte von Source-Anschlüssen und Spalte von Drain-Anschlüssen in einer Submatrix (601 und 602) mit einer globalen Source-Spalte 604 bzw. einer globalen Drain-Spalte 605 ermöglichen. Jede Spalte von Source-Anschlüssen und Spalte von Drain-Anschlüssen in einer Submatrix kann mit der globalen Spalte von Source-Anschlüssen bzw. der Spalte von Drain-Anschlüssen verbunden werden. Abhängig von dem Zustand der Auswahltransistoren, die die Bitleitungen mit der globalen Spalte von Source-Anschlüssen und Spalte von Drain-Anschlüssen verbinden, kann eine spezifische Bitleitung ausgewählt werden.
  • Ein Nebenschlußelement/-transistor 603 kann während der Löschoperation einen Nebenschluß der globalen Source-Spalte und der Drain-Spalte bewirken. Die Schwellenspannung des Nebenschlußtransistors 603 kann die niedrigste Schwellenspannung der mit den Bitleitungen in der NVM-Matrix 600 verbundenen NVM-Zellen bereitstellen.
  • Die Nebenschlußprozedur während der Löschoperation kann folgendermaßen beschrieben werden: an die Spalte von Drain-Anschlüssen kann eine positive Spannung angelegt werden, während die Spalte von Source-Anschlüssen in einer NVM-Submatrix schweben gelassen wird. An die Wortleitungen der zu löschenden gewählten NVM-Zellen in einer der Submatrizen kann eine negative Spannung angelegt werden. Der gestrichelte Kasten 608 zeigt die gelöschten NVM-Zellen an. Während der Löschprozedur wird der Schalt-/Auswahltransistor aktiviert, wodurch die Konnektivität zwischen den lokalen Bitleitungen mit den globalen Bitleitungen (604 und 605) ermöglicht wird. Das Element bzw. der Transistor bzw. das Bauelement 603 für den Nebenschluß wird während der Löschoperation freigegeben. Der Leckstrom 609 fließt durch das Nebenschlußbauelement mit dem niedrigsten Kanalwiderstand, anstatt durch die NVM-Zellen zu fließen, die in derselben Bitleitung verbunden sind.
  • Gemäß der in 6 gezeigten Ausführungsform können die Auswahl-/Schaltbauelemente 606 und 607 auch niedrige Schwellenspannung aufweisen. Während der Löschoperation, wenn das Nebenschlußbauelement 603 und die Schalttransistoren 606 und 607 aktiv sind, kann die äquivalente Schwellenspannung niedriger als die Schwellenspannung der NVM-Zellen, die sich dieselbe Bitleitung der gelöschten Zeilen teilen, sein.
  • Nunmehr mit Bezug auf 7 sind die Schritte eines Verfahrens gemäß bestimmten Ausführungsformen der vorliegenden Erfindung zum Löschen von NVM-Zellen gezeigt. Die gewählten zu löschenden NVM-Zellen können zuerst ein Signal an den Bitleitungen und Wortleitungen zum Einleiten der Löschoperation erhalten (700). Das Nebenschlußelement kann während der Löschoperation durch Anlegen eines Aktivierungssignals (701) einen Nebenschluß der geraden und ungeraden Bitleitungen bewirken. Die Löschoperation (702) kann so ausgeführt werden, daß die an den schwebenden Source-Anschlüssen akkumulierten Ladungen den niedrigsten Kanalwiderstand zum Drain-Anschluß durch das Nebenschlußelement erfahren.
  • Obwohl bestimmte Merkmale der Erfindung hier dargestellt und beschrieben wurden, werden Durchschnittsfachleuten viele Modifikationen, Substitutionen, Änderungen und Äquivalente einfallen. Es versteht sich deshalb, daß die angefügten Ansprüche alle solchen Modifikationen und Änderungen, die in den wahren Gedanken der Erfindung fallen, abdecken.

Claims (14)

  1. Verfahren zum Löschen einer Teilmenge nichtflüchtiger Speicherzellen ("NVM") in einem Spaltensegment von NVM-Zellen mit einer ersten Bitleitung, die mit einem ersten Anschluß der NVM-Zellen verbunden ist, und einer zweiten Bitleitung, die mit dem zweiten Anschluß der NVM-Zellen verbunden ist, mit den folgenden Schritten: Herstellen eines Nebenschluß durch ein Nebenschlußelement zwischen der ersten Bitleitung und der zweiten Bitleitung; und Anlegen einer Löschspannung an einen Gateanschluß der Teilmenge zu löschender NVM-Zellen.
  2. Verfahren nach Anspruch 1, wobei das Herstellen des Nebenschluß zwischen der ersten Bitleitung und der zweiten Bitleitung ein Aktivieren eines Nebenschlußelements umfaßt, das sich auf derselben Spalte wie die Teilmenge von Zellen befindet.
  3. Verfahren nach Anspruch 1, wobei das Herstellen des Nebenschluß zwischen der ersten Bitleitung und der zweiten Bitleitung ein Aktivieren eines Nebenschlußelements umfaßt, das sich außerhalb derselben Spalte wie die Teilmenge von Zellen befindet.
  4. Verfahren nach Anspruch 3, ferner mit dem Schritt des elektrischen Verbindens des außerhalb derselben Spalte wie die Teilmenge von Zellen angeordneten Nebenschlußelements mit derselben Spalte wie die Teilmenge von Zellen durch einen oder mehrere Auswahltransistoren.
  5. Schaltung zum Löschen einer Teilmenge nichtflüchtiger Speicherzellen ("NVM") in einem Spaltensegment von NVM-Zellen mit einer ersten Bitleitung, die mit einem ersten Anschluß der NVM-Zellen verbunden ist, und einer zweiten Bitleitung, die mit einem zweiten Anschluß der NVM-Zellen verbunden ist, wobei die Schaltung folgendes umfaßt: ein Nebenschlußelement, das dafür ausgelegt ist, während eines Löschprozesses der Teilmenge von NVM-Zellen einen Nebenschluß der ersten Bitleitung auf die zweite Bitleitung zu bewirken.
  6. Schaltung nach Anspruch 5, wobei das Nebenschlußelement ein Transistor ist.
  7. Schaltung nach Anspruch 5, wobei sich das Nebenschlußelement auf derselben Spalte wie die Teilmenge von NVM-Zellen befindet.
  8. Schaltung nach Anspruch 7, wobei mit im wesentlichen allen Spaltensegmenten in einem NVM-Matrixsegment ein Nebenschlußelement verbunden ist.
  9. Schaltung nach Anspruch 7, wobei das Nebenschlußelement elektrisch durch einen oder mehrere Auswahltransistoren mit derselben Spalte wie die Teilmenge von NVM-Zellen verbunden ist.
  10. System zum Löschen einer Teilmenge nichtflüchtiger Speicherzellen ("NVM") in einem Spaltensegment von NVM-Zellen mit einer ersten Bitleitung, die mit einem ersten Anschluß der NVM-Zellen verbunden ist, und einer zweiten Bitleitung, die mit einem zweiten Anschluß der NVM-Zellen verbunden ist, wobei die Schaltung folgendes umfaßt: ein Nebenschlußelement, das dafür ausgelegt ist, während eines Löschprozesses der Teilmenge von NVM-Zellen einen Nebenschluß der ersten Bitleitung auf die zweite Bitleitung zu bewirken; und eine Steuerung zum Aktivieren des Nebenschlußelements während eines Löschprozesses der Teilmenge von NVM-Zellen.
  11. System nach Anspruch 10, wobei das Nebenschlußelement ein Transistor ist.
  12. System nach Anspruch 10, wobei sich das Nebenschlußelement auf derselben Spalte wie die Teilmenge von NVM-Zellen befindet.
  13. System nach Anspruch 12, wobei während eines Löschprozesses das Nebenschlußelement elektrisch durch einen oder mehrere Auswahltransistoren mit derselben Spalte wie die Teilmenge von NVM-Zellen verbunden wird.
  14. System nach Anspruch 13, wobei die Steuerung dafür ausgelegt ist, die Auswahltransistoren während des Löschprozesses zu aktivieren.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100038986A (ko) * 2008-10-07 2010-04-15 삼성전자주식회사 산화물 박막 트랜지스터를 포함하는 적층 메모리 장치
GB2519082B (en) * 2013-10-08 2019-10-23 Flexenable Ltd Reducing parasitic leakages in transistor arrays
TWI555024B (zh) * 2014-12-17 2016-10-21 旺宏電子股份有限公司 記憶體裝置及其資料抹除方法
CN110970076B (zh) * 2019-12-02 2022-03-18 武汉新芯集成电路制造有限公司 存储结构及其擦除方法
CN114843274A (zh) * 2021-02-01 2022-08-02 富泰华工业（深圳）有限公司 半导体装置

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US593367A (en) * 1897-11-09 Bicycle handle-bar
US3881180A (en) * 1971-11-30 1975-04-29 Texas Instruments Inc Non-volatile memory cell
JPH0831789B2 (ja) * 1985-09-04 1996-03-27 沖電気工業株式会社 出力回路
US4742491A (en) * 1985-09-26 1988-05-03 Advanced Micro Devices, Inc. Memory cell having hot-hole injection erase mode
JPS63249375A (ja) 1987-04-06 1988-10-17 Oki Electric Ind Co Ltd 半導体記憶装置のデ−タ消去方法
JPH0271493A (ja) * 1988-09-06 1990-03-12 Mitsubishi Electric Corp 半導体メモリ装置
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
EP0617363B1 (de) * 1989-04-13 2000-01-26 SanDisk Corporation Austausch von fehlerhaften Speicherzellen einer EEprommatritze
JP2733796B2 (ja) * 1990-02-13 1998-03-30 セイコーインスツルメンツ株式会社 スイッチ回路
JP2672688B2 (ja) 1990-04-02 1997-11-05 松下電子工業株式会社 不揮発性半導体記憶装置の駆動方法
KR960000619B1 (ko) * 1991-12-27 1996-01-10 후지쓰 가부시끼가이샤 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로
JPH05290584A (ja) * 1992-04-08 1993-11-05 Nec Corp 半導体記憶装置
US5579199A (en) * 1992-11-26 1996-11-26 Sharp Kabushiki Kaisha Non-volatile memory device and a method for producing the same
ES2105149T3 (es) 1993-03-25 1997-10-16 Charlatte Sistema de regulacion de aire para un deposito hidroneumatico.
US5400286A (en) * 1993-08-17 1995-03-21 Catalyst Semiconductor Corp. Self-recovering erase scheme to enhance flash memory endurance
US5477499A (en) * 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
JP3584338B2 (ja) * 1994-03-03 2004-11-04 ローム・ユーエスエー・インク 電気的に消去及びプログラム可能なデバイスの消去方法
JP3730272B2 (ja) * 1994-09-17 2005-12-21 株式会社東芝 不揮発性半導体記憶装置
US5537358A (en) * 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
JP3511732B2 (ja) 1995-04-27 2004-03-29 ソニー株式会社 半導体不揮発性記憶装置
US6034896A (en) * 1995-07-03 2000-03-07 The University Of Toronto, Innovations Foundation Method of fabricating a fast programmable flash E2 PROM cell
US5777923A (en) * 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
DE69630107D1 (de) * 1996-04-15 2003-10-30 St Microelectronics Srl Mit einem EEPROM integrierter FLASH-EPROM
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
US5663907A (en) * 1996-04-25 1997-09-02 Bright Microelectronics, Inc. Switch driver circuit for providing small sector sizes for negative gate erase flash EEPROMS using a standard twin-well CMOS process
US5715193A (en) * 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
US5717635A (en) * 1996-08-27 1998-02-10 International Business Machines Corporation High density EEPROM for solid state file
FR2753579B1 (fr) * 1996-09-19 1998-10-30 Sgs Thomson Microelectronics Circuit electronique pourvu d'un dispositif de neutralisation
JPH10261292A (ja) 1997-03-18 1998-09-29 Nec Corp 不揮発性半導体記憶装置の消去方法
US6252799B1 (en) * 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
JP3189740B2 (ja) * 1997-06-20 2001-07-16 日本電気株式会社 不揮発性半導体メモリのデータ修復方法
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
JP3951443B2 (ja) * 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法
JP3608919B2 (ja) * 1997-10-07 2005-01-12 シャープ株式会社 半導体記憶装置
US6306653B1 (en) * 1998-01-20 2001-10-23 Codon Diagnostics, Llc Detection and treatment of breast disease
US5946258A (en) * 1998-03-16 1999-08-31 Intel Corporation Pump supply self regulation for flash memory cell pair reference circuit
US6064226A (en) * 1998-03-17 2000-05-16 Vanguard International Semiconductor Corporation Multiple input/output level interface input receiver
KR100339024B1 (ko) * 1998-03-28 2002-09-18 주식회사 하이닉스반도체 플래쉬메모리장치의센스앰프회로
JP3346274B2 (ja) * 1998-04-27 2002-11-18 日本電気株式会社 不揮発性半導体記憶装置
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6205059B1 (en) * 1998-10-05 2001-03-20 Advanced Micro Devices Method for erasing flash electrically erasable programmable read-only memory (EEPROM)
US6219290B1 (en) * 1998-10-14 2001-04-17 Macronix International Co., Ltd. Memory cell sense amplifier
US6214666B1 (en) * 1998-12-18 2001-04-10 Vantis Corporation Method of forming a non-volatile memory device
US6256231B1 (en) * 1999-02-04 2001-07-03 Tower Semiconductor Ltd. EEPROM array using 2-bit non-volatile memory cells and method of implementing same
US6157570A (en) * 1999-02-04 2000-12-05 Tower Semiconductor Ltd. Program/erase endurance of EEPROM memory cells
US6075724A (en) * 1999-02-22 2000-06-13 Vantis Corporation Method for sorting semiconductor devices having a plurality of non-volatile memory cells
US6122198A (en) * 1999-08-13 2000-09-19 Advanced Micro Devices, Inc. Bit by bit APDE verify for flash memory applications
US6181605B1 (en) * 1999-10-06 2001-01-30 Advanced Micro Devices, Inc. Global erase/program verification apparatus and method
IT1308856B1 (it) * 1999-10-29 2002-01-11 St Microelectronics Srl Circuito di lettura per una memoria non volatile.
US6828638B2 (en) * 1999-12-22 2004-12-07 Intel Corporation Decoupling capacitors for thin gate oxides
JP4360736B2 (ja) * 2000-01-27 2009-11-11 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
US6215702B1 (en) * 2000-02-16 2001-04-10 Advanced Micro Devices, Inc. Method of maintaining constant erasing speeds for non-volatile memory cells
US6266281B1 (en) * 2000-02-16 2001-07-24 Advanced Micro Devices, Inc. Method of erasing non-volatile memory cells
US6343033B1 (en) * 2000-02-25 2002-01-29 Advanced Micro Devices, Inc. Variable pulse width memory programming
US6366501B1 (en) 2000-02-29 2002-04-02 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6349062B1 (en) 2000-02-29 2002-02-19 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6490204B2 (en) * 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6928001B2 (en) * 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
JP4002712B2 (ja) * 2000-05-15 2007-11-07 スパンション エルエルシー 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
JP3653449B2 (ja) * 2000-06-15 2005-05-25 シャープ株式会社 不揮発性半導体記憶装置
US6331951B1 (en) 2000-11-21 2001-12-18 Advanced Micro Devices, Inc. Method and system for embedded chip erase verification
WO2002050843A1 (fr) * 2000-12-21 2002-06-27 Fujitsu Limited Memoire a semi-conducteurs non volatile et procede d'effacement
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
US6449190B1 (en) * 2001-01-17 2002-09-10 Advanced Micro Devices, Inc. Adaptive reference cells for a memory device
US6614692B2 (en) * 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6445030B1 (en) * 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. Flash memory erase speed by fluorine implant or fluorination
US6738289B2 (en) * 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6307784B1 (en) * 2001-02-28 2001-10-23 Advanced Micro Devices Negative gate erase
US6442074B1 (en) * 2001-02-28 2002-08-27 Advanced Micro Devices, Inc. Tailored erase method using higher program VT and higher negative gate erase
US6426898B1 (en) * 2001-03-05 2002-07-30 Micron Technology, Inc. Method of reducing trapped holes induced by erase operations in the tunnel oxide of flash memory cells
US6636440B2 (en) * 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6522585B2 (en) * 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
EP1265252A1 (de) * 2001-06-05 2002-12-11 STMicroelectronics S.r.l. Ein Verfahren zur sektorweisen Löschung und Löschverifikation für einen nichtflüchtigen Flash EEPROM-Speicher
DE10129958B4 (de) * 2001-06-21 2006-07-13 Infineon Technologies Ag Speicherzellenanordnung und Herstellungsverfahren
US6512701B1 (en) * 2001-06-21 2003-01-28 Advanced Micro Devices, Inc. Erase method for dual bit virtual ground flash
US6456528B1 (en) * 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6532176B1 (en) * 2001-09-25 2003-03-11 Tower Semiconductor Ltd. Non-volatile memory array with equalized bit line potentials
US6643181B2 (en) * 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US6967872B2 (en) * 2001-12-18 2005-11-22 Sandisk Corporation Method and system for programming and inhibiting multi-level, non-volatile memory cells
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
JP3796457B2 (ja) * 2002-02-28 2006-07-12 富士通株式会社 不揮発性半導体記憶装置
US6639844B1 (en) * 2002-03-13 2003-10-28 Advanced Micro Devices, Inc. Overerase correction method
US6901010B1 (en) 2002-04-08 2005-05-31 Advanced Micro Devices, Inc. Erase method for a dual bit memory cell
US6996692B2 (en) * 2002-04-17 2006-02-07 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for providing security for the same
US20030218913A1 (en) 2002-05-24 2003-11-27 Le Binh Quang Stepped pre-erase voltages for mirrorbit erase
JP4028301B2 (ja) * 2002-06-11 2007-12-26 富士通株式会社 不揮発性半導体記憶装置及びその消去方法
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
JP2004079602A (ja) * 2002-08-12 2004-03-11 Fujitsu Ltd トラップ層を有する不揮発性メモリ
US6731542B1 (en) * 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
US6912160B2 (en) * 2003-03-11 2005-06-28 Fujitsu Limited Nonvolatile semiconductor memory device
US6937523B2 (en) * 2003-10-27 2005-08-30 Tower Semiconductor Ltd. Neighbor effect cancellation in memory array architecture
KR100562636B1 (ko) * 2003-12-30 2006-03-20 주식회사 하이닉스반도체 반도체 메모리 소자의 파워업 회로

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