DE102006055742A1 - Semiconductor component arrangement, has control electrodes controlled in operating condition in which transistor is blocked such that potentials of control electrodes gradually provide potential gradient in drift zone - Google Patents

Semiconductor component arrangement, has control electrodes controlled in operating condition in which transistor is blocked such that potentials of control electrodes gradually provide potential gradient in drift zone Download PDF

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Abstract

The arrangement has a control circuit (10) connected to a gate electrode (90), control electrodes (91-9n) and a drain zone (5). The circuit is formed to control the control electrodes in an operating condition in which a metal oxide semiconductor (MOS) transistor conducts to form a conductive channel along a dielectric fluid in a drift zone (4). The control electrodes are controlled in another operating condition in which the MOS transistor is blocked in such a manner that potentials of the control electrodes gradually provide a potential gradient in the drift zone.

Description

Die Erfindung betrifft eine Halbleiterbauelementanordnung, insbesondere eine Leistungshalbleiterbauelementanordnung.The The invention relates to a semiconductor device arrangement, in particular a power semiconductor device arrangement.

Ein Ziel bei der Entwicklung von Leistungshalbleiterbauelementen besteht darin, Bauelemente mit möglichst hoher Sperrspannung herzustellen, die dennoch einen niedrigen Einschaltwiderstand haben und die gleichzeitig möglichst geringe Schaltverluste aufweisen.One Goal in the development of power semiconductor devices consists in it, components with as possible produce high reverse voltage, yet a low on-resistance have and at the same time as possible have low switching losses.

Eine Möglichkeit, den Einschaltwiderstand eines Leistungshalbleiterbauelements bei einer gegebenen Sperrfähigkeit zu reduzieren, ist die Verwendung des Kompensationsprinzips, das beispielsweise in US 4,754,310 (Coe), US 5,216,275 A1 (Chen), US 5,438,215 oder DE 43 09 764 C2 (Tihanyi) beschrieben ist.One way to reduce the on-resistance of a power semiconductor device for a given blocking capability is to use the compensation principle described in, for example, US Pat US 4,754,310 (Coe) US 5,216,275 A1 (Chen) US 5,438,215 or DE 43 09 764 C2 (Tihanyi) is described.

Eine weitere Möglichkeit zur Reduzierung des Einschaltwiderstandes eines Halbleiterbauelements besteht im Vorsehen einer gegenüber der Driftzone dielektrisch isolierten Feldelektrode. Derartige Bauelemente sind in US 4,903,189 (Ngo), US 4,941,026 (Temple), US 6,555,873 B2 (Disney), US 6,717,230 B2 (Kocon) oder US 6,853,033 B2 (Liang) beschrieben.A further possibility for reducing the on-resistance of a semiconductor component consists in the provision of a field electrode which is dielectrically insulated in relation to the drift zone. Such components are in US 4,903,189 (Ngo) US 4,941,026 (Temple), US 6,555,873 B2 (Disney) US 6,717,230 B2 (Kocon) or US 6,853,033 B2 (Liang) described.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterbauelementanordnung mit einem MOS-Transistor, der einen niedrigen Einschaltwiderstand bei gleichzeitig hoher Sperrspannung aufweist, zur Verfügung zu stellen.The The object of the present invention is a semiconductor device arrangement with a MOS transistor, which has a low on-resistance at the same time having high reverse voltage available put.

Diese Aufgabe wird durch eine Halbleiterbauelementanordnung gemäß Patentanspruch 1 gelöst. Unterschiedliche Ausführungsformen und Weiterentwicklungen sind Gegenstand der Unteransprüche.These The object is achieved by a semiconductor device arrangement according to claim 1 solved. Different embodiments and further developments are the subject of the dependent claims.

Die erfindungsgemäße Halbleiterbauelementanordnung umfasst einen Halbleiterkörper und einen MOS-Transistor, der eine in dem Halbleiterkörper angeordnete Sourcezone eines ersten Leitungstyps, eine an die Sourcezone angrenzende Bodyzone eines zweiten Leitungstyps, eine in dem Halbleiterkörper angeordnete Drainzone, eine zwischen der Drainzone und der Bodyzone angeordnete Driftzone und eine Gateelektrode aufweist, die benachbart zu der Bodyzone angeordnet und von dieser durch ein erstes Dielektrikum getrennt ist. Des Weiteren umfasst die Halbleiterbauelementanordnung mindestens zwei Steuerelektroden, die benachbart zu der Driftzone entlang einer Oberfläche des Halbleiterkörpers angeordnet und von dieser durch ein zweites Dielektrikum getrennt sind.The inventive semiconductor device arrangement comprises a semiconductor body and a MOS transistor having one disposed in the semiconductor body Source zone of a first conductivity type, one adjacent to the source zone Bodyzone of a second conductivity type, one arranged in the semiconductor body Drain zone, a drift zone located between the drain zone and the body zone and a gate electrode adjacent to the body zone arranged and separated from this by a first dielectric is. Furthermore, the semiconductor device arrangement comprises at least two control electrodes adjacent to the drift zone along a surface of the semiconductor body arranged and separated from this by a second dielectric are.

Die Bauelementanordnung umfasst außerdem eine Ansteuerschaltung, die an die Gateelektrode, die Steuerelektroden und die Drainzone angeschlossen ist und die dazu ausgebildet ist, in einem ersten Betriebszustand, in dem der MOS-Transistor leitet, die wenigstens zwei Steuerelektroden derart anzusteuern, dass sich ein leitender Kanal entlang des zweiten Dielektrikums in der Driftzone ausbildet, und in einem zweiten Betriebszustand, in dem der MOS-Transistor sperrt, die Steuerelektroden derart anzusteuern, dass Potentiale der Steuerelektroden stufenweise dem Potentialverlauf in der Driftzone folgen.The Component arrangement also includes a drive circuit connected to the gate electrode, the control electrodes and the drain is connected and that is designed to in a first operating state in which the MOS transistor conducts, to control the at least two control electrodes such that a conductive channel along the second dielectric in the drift zone forms, and in a second operating state in which the MOS transistor blocks the control electrodes in such a way that potentials the control electrodes stepwise the potential profile in the drift zone consequences.

Die Ausbildung eines leitenden Kanals in der Driftzone gesteuert durch die benachbart zu der Driftzone angeordneten Steuerelektroden dient zur Reduktion des Einschaltwiderstandes im Vergleich zu MOS-Transistoren ohne solche Steuerelektroden. Die Anpassung der elektrischen Potentiale der Steuerelektroden im Sperrfall an das elektrische Potential in der Driftzone reduziert die Spannungsbelastung des zweiten Dielektrikums und ermöglicht damit, eine dünne Dielektrikumsschicht als zweites Dielektrikum vorzusehen, was wiederum im leitenden Zustand die Ausbildung des leitenden Kanals begüns tigt. Der leitende Kanal ist hierbei ein Akkumulationskanal, wenn die Driftzone vom gleichen Leitungstyp wie die Sourcezone ist und ein Inversionskanal, wenn die Driftzone komplementär zu der Sourcezone dotiert ist.The Formation of a conductive channel in the drift zone controlled by the control electrodes arranged adjacent to the drift zone serve to reduce the on-resistance in comparison to MOS transistors without such control electrodes. The adaptation of the electrical potentials the control electrodes in the case of blocking to the electrical potential in The drift zone reduces the stress load on the second dielectric and allows with it, a thin one Dielectric layer to provide as a second dielectric, which in turn in the conducting state, the formation of the conductive channel is favored. The conducting channel here is an accumulation channel, if the Drift zone of the same conductivity type as the source zone is and a Inversion channel when the drift zone doped complementary to the source zone is.

Bei sperrendem MOS-Transistor wird eine zwischen der Drainzone und der Sourcezone anliegende Sperrspannung hauptsächlich von der Driftzone aufgenommen, in der sich eine Raumladungszone ausbreitet. Ein elektrisches Potential in der Driftzone nimmt hierbei ausgehend von der Bodyzone in Richtung der Drainzone – je nach Leitungstyp der Driftzone – linear zu oder linear ab, sofern die Driftzone sehr niedrig dotiert ist.at blocking MOS transistor, one between the drain zone and the Sourcezone adjacent reverse voltage mainly absorbed by the drift zone, in which a space charge zone spreads. An electrical potential in the drift zone this starts in the direction of the body zone the drain zone - ever according to conductivity type of the drift zone - linear to or from linear if the drift zone is doped very low.

Ausführungsbeispiele der Erfindung werden nachfolgend anhand von Figuren näher erläutert. Die Figuren dienen lediglich dazu, Ausführungsbeispiele der Erfindung zu erläutern, die in den Figuren dargestellten Strukturen sind daher nicht notwendigerweise maßstabsgerecht und nicht notwendigerweise skalierbar.embodiments The invention will be explained in more detail with reference to figures. The figures serve only to embodiments of the To explain the invention the structures shown in the figures are therefore not necessarily to scale and not necessarily scalable.

1 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Halbleiterbauelementanordnung, mit einem Halbleiterkörper, einem MOS-Transistor mit einer Driftstrecke, mehreren benachbart zu der Driftstrecke angeordneten Steuerelektroden und einer Ansteuerschaltung für die Steuerelektroden. 1 shows an embodiment of a semiconductor device arrangement according to the invention, comprising a semiconductor body, a MOS transistor having a drift path, a plurality of adjacent to the drift path control electrodes and a drive circuit for the control electrodes.

2 veranschaulicht Ansteuerpotentiale der Steuerelektroden während eines sperrenden und eines leitenden Zustands des MOS-Transistors. 2 illustrates drive potentials of the control electrodes during a blocking and a conducting state of the MOS transistor.

3 zeigt ein erstes Ausführungsbeispiel der Ansteuerschaltung. 3 shows a first embodiment the drive circuit.

4 zeigt ein weiteres Ausführungsbeispiel der Ansteuerschaltung. 4 shows a further embodiment of the drive circuit.

5 zeigt ausschnittsweise ein Ausführungsbeispiel der erfindungsgemäßen Halbleiterbauelementanordnung, bei dem die Steuerelektroden in einem Graben des Halbleiterkörpers angeordnet sind. 5 shows a detail of an embodiment of the semiconductor device arrangement according to the invention, in which the control electrodes are arranged in a trench of the semiconductor body.

6 zeigt ausschnittsweise ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Halbleiterbauelementanordnung, bei dem die Steuerelektroden oberhalb einer Oberfläche des Halbleiterkörpers angeordnet sind. 6 shows a detail of another embodiment of a semiconductor device arrangement according to the invention, in which the control electrodes are arranged above a surface of the semiconductor body.

7 zeigt eine Abwandlung der in 6 dargestellten Halbleiterbauelementanordnung. 7 shows a modification of the in 6 illustrated semiconductor device arrangement.

In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Komponenten mit gleicher Bedeutung.In denote the figures, unless otherwise indicated, like reference numerals same components with the same meaning.

1 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Halbleiterbauelementanordnung. Diese Bauelementanordnung umfasst einen Halbleiterkörper 100, der in dem Beispiel zwei Halbleiterschichten 101, 102 aufweist, von denen eine erste Halbleiterschicht 101 beispielsweise ein Halbleitersubstrat und eine zweite Halbleiterschicht beispielsweise eine auf das Substrat aufgebrachte Epitaxieschicht ist. Diese beiden Halbleiterschichten 101, 102 sind in dem dargestellten Beispiel komplementär zueinander dotiert. 1 shows an embodiment of a semiconductor device arrangement according to the invention. This component arrangement comprises a semiconductor body 100 in the example, two semiconductor layers 101 . 102 of which a first semiconductor layer 101 For example, a semiconductor substrate and a second semiconductor layer is, for example, an epitaxial layer applied to the substrate. These two semiconductor layers 101 . 102 are doped complementary to each other in the illustrated example.

Die Bauelementanordnung umfasst außerdem einen MOS-Transistor mit einer in dem Halbleiterkörper 100 integrierten Sourcezone 2 eines ersten Leitungstyps, einer sich an die Sourcezone 2 anschließenden Bodyzone 3 eines zweiten Leitungstyps, einer beabstandet zu der Bodyzone 3 angeordneten Drainzone 5 des ersten Leitungstyps und einer zwischen der Drainzone 5 und der Bodyzone 3 angeordneten Driftzone 4. Der dargestellte MOS-Transistor ist als lateraler MOS-Transistor realisiert, indem die Sourcezone 2 und die Drainzone 5 in einer lateralen Richtung des Halbleiterkörpers 100 beabstandet zueinander angeordnet sind. Der MOS-Transistor weist außerdem eine Gateelektrode 90 auf, die benachbart zu der Bodyzone 3 angeordnet und durch eine erste Dielektrikumsschicht 61, die nachfolgend als Gatedielektrikumsschicht bezeichnet wird, dielektrisch gegenüber der Bodyzone 3 isoliert ist. Die Gateelektrode dient zur Steuerung eines Inversionskanals in der Bodyzone 3 des MOS-Transistors und ist in dem Beispiel oberhalb einer Vorderseite 103 des Halbleiterkörpers 100 angeordnet und an einen Gateanschluss G angeschlossen.The device arrangement further comprises a MOS transistor with one in the semiconductor body 100 integrated source zone 2 a first conductivity type, one to the source zone 2 subsequent body zone 3 a second conductivity type, one spaced from the body zone 3 arranged drainage zone 5 of the first conductivity type and one between the drain zone 5 and the bodyzone 3 arranged drift zone 4 , The illustrated MOS transistor is realized as a lateral MOS transistor by the source zone 2 and the drainage zone 5 in a lateral direction of the semiconductor body 100 spaced apart from each other. The MOS transistor also has a gate electrode 90 on, which is adjacent to the bodyzone 3 arranged and through a first dielectric layer 61 , hereinafter referred to as gate dielectric layer, dielectric to the body zone 3 is isolated. The gate electrode serves to control an inversion channel in the body zone 3 of the MOS transistor and is in the example above a front side 103 of the semiconductor body 100 arranged and connected to a gate terminal G.

Die Sourcezone 2 ist durch eine Sourceelektrode 21, die einen Sourceanschluss S des Bauelements bildet, und die Drainzone 5 ist durch eine Drainelektrode 51, die einen Drainanschluss D des Bauelements bildet, kontaktiert. Die Sourcezone 2 und die Bodyzone 3 sind in grundsätzlich bekannter Weise über die Sourceelektrode 21 kurzgeschlossen, wobei die Sourceelektrode 21 in dem Beispiel über eine hochdotierte Anschlusszone 31 an die Bodyzone 3 angeschlossen ist.The source zone 2 is through a source electrode 21 , which forms a source terminal S of the device, and the drain zone 5 is through a drain electrode 51 , which forms a drain terminal D of the device, contacted. The source zone 2 and the bodyzone 3 are in basically known manner via the source electrode 21 shorted, with the source electrode 21 in the example over a heavily doped junction zone 31 to the bodyzone 3 connected.

Der in 1 dargestellte MOS-Transistor ist als n-Kanal-MOSFET realisiert. Die Sourcezone 2, die Drainzone 5 und die Driftzone 4 sind bei diesem Bauelement n-dotiert, die Bodyzone 3 ist p-dotiert, wobei eine Dotierungskonzentration der Driftzone 4 geringer ist als die der Sourcezone 2 und die der Drainzone 5. Die Erfindung ist selbstverständlich nicht auf n-Kanal-MOSFET beschränkt sondern kann vielmehr auch auf p-Kanal-MOSFET oder IGBT angewendet werden. Bei einem p-Kanal-MOSFET sind die einzelnen Bauelementzonen komplementär zu den Bauelementzonen des in 1 dargestellten n-MOSFET dotiert. Bei einem IGBT ist die Drainzone p-dotiert, und damit komplementär zu der Driftzone dotiert.The in 1 illustrated MOS transistor is realized as an n-channel MOSFET. The source zone 2 , the drain zone 5 and the drift zone 4 are n-doped in this device, the body zone 3 is p-doped, with a doping concentration of the drift zone 4 less than that of the source zone 2 and the drainage zone 5 , Of course, the invention is not limited to n-channel MOSFET but may rather be applied to p-channel MOSFET or IGBT. In a p-channel MOSFET, the individual device zones are complementary to the device zones of in 1 doped n-MOSFET shown. In an IGBT, the drain zone is p-doped, and thus doped complementary to the drift zone.

Die Halbleiterbauelementanordnung umfasst weiterhin wenigstens zwei Steuerelektroden 91, 92, ..., 9n, die benachbart zu der Driftzone 4 angeordnet sind und die gegenüber der Driftzone durch eine zweite Dielektrikumsschicht 62 dielektrisch isoliert sind. Die Gatedielektrikumsschicht 61 und diese weitere Dielektrikumsschicht 62 können hierbei als gemeinsame Dielektrikumsschicht gleichmäßiger Dicke realisiert sein, die Gatedielektrikumsschicht 61 und diese weitere Dielektrikumsschicht 62 können jedoch auch unterschiedlich dick sein. Die beiden Dielektrikumsschichten 61, 62 können beispielsweise aus einem Halbleiteroxid, z.B. Siliziumoxid bei Verwendung eines Halbleiterkörpers aus Silizium, bestehen. Als dielektrisches Material für die zweite Dielektrikumsschicht eignen sich insbesondere jedoch auch Materialien mit einer höhere Dielektrizitätskonstante, insbesondere sogenannte high-k-Materialien, wie z.B. HfO2, die eine relative Dielektrizitätskonstante größer als 30 aufweisen.The semiconductor device arrangement further comprises at least two control electrodes 91 . 92 , ..., 9n which is adjacent to the drift zone 4 are arranged and the opposite of the drift zone by a second dielectric layer 62 are dielectrically isolated. The gate dielectric layer 61 and this further dielectric layer 62 can be realized as a common dielectric layer of uniform thickness, the gate dielectric layer 61 and this further dielectric layer 62 However, they can be different in thickness. The two dielectric layers 61 . 62 may for example consist of a semiconductor oxide, for example silicon oxide when using a semiconductor body made of silicon. However, materials with a higher dielectric constant, in particular so-called high-k materials, such as HfO 2 , which have a relative dielectric constant greater than 30, are particularly suitable as the dielectric material for the second dielectric layer.

Zur Ansteuerung der Steuerelektroden 91, ..., 9n ist eine Ansteuerschaltung 10 vorhanden, die an die Steuerelektroden 91, ..., 9n, die Gateelektrode 90 und die Drainelektrode 51 gekoppelt ist.For controlling the control electrodes 91 , ..., 9n is a drive circuit 10 present to the control electrodes 91 , ..., 9n , the gate electrode 90 and the drain electrode 51 is coupled.

Die dargestellte Halbleiterbauelementanordnung kann zwei unterschiedliche Betriebszustände annehmen, einen ersten Betriebszustand, bei dem der MOS-Transistor leitend angesteuert ist, und einen zweiten Betriebszustand, bei dem der MOS-Transistor sperrend angesteuert ist. Der MOS-Transistor leitet bei anliegender Spannung zwischen dem Source- und Drainanschluss, wenn an dessen Gateelektrode 90 ein elektrisches Potential anliegt, das ausreicht, um in der Bodyzone 3 einen Inversionskanal zwischen der Sourcezone 2 und der Driftzone 4 entlang des Gatedielektrikums 61 auszubilden. Der MOS-Transistor sperrt wenn kein zur Ausbildung eines Inversionskanals geeignetes elektrisches Potential an der Gateelektrode 90 anliegt und wenn eine Sperrspannung zwischen dem Drain- und Sourceanschluss D, S anliegt. Diese Sperrspannung ist bei einem n-MOSFET eine positive Drain-Source-Spannung. Während dieses sperrenden Zustandes breitet sich eine Raumladungszone in der Driftzone 4 ausgehend von dem pn-Übergang zwischen der Bodyzone 3 und der Driftzone 4 aus.The semiconductor device arrangement shown can assume two different operating states, a first operating state in which the MOS transistor is turned on, and a second operating state in which the MOS transistor is driven in a blocking manner. The MOS transistor conducts at applied voltage between at the source and drain terminals, if at its gate electrode 90 an electrical potential is sufficient that is sufficient in the bodyzone 3 an inversion channel between the source zone 2 and the drift zone 4 along the gate dielectric 61 train. The MOS transistor blocks if no suitable for forming an inversion channel electrical potential at the gate electrode 90 is present and when a reverse voltage between the drain and source D, S is applied. This blocking voltage is a positive drain-source voltage for an n-MOSFET. During this blocking state, a space charge zone spreads in the drift zone 4 starting from the pn junction between the bodyzone 3 and the drift zone 4 out.

Die Spannungsfestigkeit des dargestellten Bauelements ist von der Dotierungskonzentration in der Driftzone 4 abhängig, wobei die Spannungsfestigkeit um so höher ist, je geringer die Dotierung der Driftzone 4 ist. Die Spannungsfestigkeit des dargestellten MOS-Transistors wird darüber hinaus durch das komplementär zu der Driftzone 4 dotierte Halbleitersubstrat 101 beeinflusst, das in nicht näher dargestellter Weise an die Sourceelektrode 21 bzw. die Sourcezone 2 angeschlossen ist. Bei sperrendem MOS-Transistor bildet sich hierbei eine Raumladungszone an dem pn-Übergang zwischen Driftzone 4 und dem Substrat aus, wodurch in der Driftzone 4 vorhandene Dotierstoffladungen wenigstens teilweise kompensiert werden.The withstand voltage of the illustrated device is of the doping concentration in the drift zone 4 dependent, wherein the dielectric strength is higher, the lower the doping of the drift zone 4 is. The dielectric strength of the illustrated MOS transistor is further complemented by the drift zone 4 doped semiconductor substrate 101 influenced, in a manner not shown to the source electrode 21 or the source zone 2 connected. In the case of a blocking MOS transistor, a space charge zone forms at the pn junction between the drift zone 4 and the substrate, resulting in the drift zone 4 existing dopant charges are at least partially compensated.

Die Ansteuerschaltung 10 erzeugt bei der in dem Beispiel dargestellten Bauelementanordnung während des Betriebs aus einer zwischen der Gateelektrode 90 und der Drainelektrode 51 des MOS-Transistors anliegenden Spannung Ansteuerpotentiale für die benachbart zu der Driftzone 4 angeordneten Steuerelektroden 91, ..., 9n. Diese Ansteuerpotentiale sind so gewählt, dass sich bei leitend angesteuertem MOS-Transistor ein Akkumulationskanal in der Driftzone 4 zwischen der Drainzone 5 und der Bodyzone 3 entlang der zweiten Dielektrikumsschicht 62 ausbildet. Die Dicke der weiteren Dielektrikumsschicht 62 ist hierbei so auf die Ansteuerpotentiale der Steuerelektroden 91, ..., 9n abgestimmt, dass sich der Akkumulationskanal ausbilden kann, wobei der Effekt der Ladungsträgerakkumulation in der Driftzone 4 umso ausgeprägter ist, je dünner das weitere Dielektrikum 62 ist.The drive circuit 10 In the case of the device arrangement shown in the example, during operation it generates one between the gate electrode 90 and the drain electrode 51 voltage applied to the MOS transistor driving potentials for the adjacent to the drift zone 4 arranged control electrodes 91 , ..., 9n , These drive potentials are selected such that, when the MOS transistor is turned on, an accumulation channel in the drift zone occurs 4 between the drain zone 5 and the bodyzone 3 along the second dielectric layer 62 formed. The thickness of the further dielectric layer 62 is here so on the drive potential of the control electrodes 91 , ..., 9n tuned that the accumulation channel can form, the effect of the charge carrier accumulation in the drift zone 4 the more pronounced the thinner the further dielectric 62 is.

Die Ladungsträgerdichte in einem sich in der Driftzone 4 ausbildenden Akkumulationskanal ist hierbei so hoch, dass der Einschaltwiderstand des MOS-Transistors, der wesentlich vom ohmschen Widerstand der Driftzone bestimmt wird, im Vergleich zu herkömmlichen MOS-Transistoren bei gleicher Dotierungskonzentration der Driftzone wesentlich reduziert ist. Die Steuerelektroden ermöglichen somit bei gleicher Dotierungskon zentration der Driftzone eine Reduzierung des Einschaltwiderstandes oder bei gleichem Einschaltwiderstand eine Reduzierung der Dotierungskonzentration der Driftzone, und damit eine Erhöhung der Spannungsfestigkeit.The charge carrier density in a drift zone 4 forming accumulation channel is in this case so high that the on resistance of the MOS transistor, which is essentially determined by the ohmic resistance of the drift zone, compared to conventional MOS transistors at the same doping concentration of the drift zone is substantially reduced. The control electrodes thus allow for the same Dotierungskon concentration of the drift zone, a reduction of the on-resistance or the same on-resistance, a reduction of the doping concentration of the drift zone, and thus an increase in the dielectric strength.

Die Dotierstoffladung in der Driftzone 4 kann insbesondere wesentlich kleiner sein als die sogenannte Durchbruchsladung, die bei Silizium 2·1012 cm–2 beträgt. Es besteht sogar die Möglichkeit, die Driftzone komplementär zu der Drainzone 5 zu dotieren, wobei sich in diesem Fall ein Inversionskanal entlang der Steuerelektroden 91, ..., 9n in der Driftzone 4 ausbildet und sich die Raumladungszone bei sperrend angesteuertem Bauelement ausgehend von einem dann zwischen der Driftzone und der Drainzone vorhandenen pn-Übergang in der Driftzone ausbildet. Die Bezeichnung "leitender Kanal in der Driftzone" wird nachfolgend sowohl für einen Akkumulationskanal als auch für einen Inversionskanal verwendet.The dopant charge in the drift zone 4 In particular, it can be substantially smaller than the so-called breakdown charge, which in the case of silicon is 2 × 10 12 cm -2 . There is even the possibility of the drift zone being complementary to the drain zone 5 to dope, in which case an inversion channel along the control electrodes 91 , ..., 9n in the drift zone 4 forms and the space charge zone is formed at blocking driven component starting from a then existing between the drift zone and the drain zone pn junction in the drift zone. The term "conductive channel in the drift zone" is used below for both an accumulation channel and an inversion channel.

Die Ansteuerpotentiale der Steuerelektroden 91, ..., 9n bei leitendem MOS-Transistor können dem Gatepotential entsprechen, was dadurch erreicht werden kann, dass die Ansteuerschaltung die Steuerelektroden 91, ..., 9n bei leitendem MOS-Transistor an Gatepotential anschließt.The drive potentials of the control electrodes 91 , ..., 9n when the MOS transistor is conductive can correspond to the gate potential, which can be achieved in that the drive circuit, the control electrodes 91 , ..., 9n connected to gate potential at the conducting MOS transistor.

Bei gesperrtem MOS-Transistor und sich in der Driftzone ausbreitender Raumladungszone steigt das elektrische Potential in der Driftzone 4 annähernd linear ausgehend von der Bodyzone 3 bis hin zur Drainzone 5 an. Zur Begrenzung bzw. Limitierung einer Spannungsbelastung der Steuerelektroden 91, ..., 9n bei sperrendem MOS-Transistor, steuert die Ansteuerschaltung 10 die Steuerelektroden 91, ..., 9n derart an, dass die Potentiale der in lateraler Richtung des Halbleiterkörpers 100 nebeneinander angeordneten Steuerelektroden 91, 92, ..., 9n dem Potential in der Driftzone 4 derart stufenweise folgen, dass eine über der zweiten Dielektrikumsschicht 62 anliegende Spannung nicht größer ist als ein vorgegebener Grenzwert bzw. eine vorgegebene "Stufenhöhe", die auf die Dicke der Die lektrikumsschicht abgestimmt und so gewählt ist, dass die Dielektrikumsschicht 62 bei Anliegen dieser Spannung nicht durchbricht.With the MOS transistor blocked and the space charge zone propagating in the drift zone, the electrical potential in the drift zone increases 4 approximately linear starting from the body zone 3 to the drain zone 5 at. To limit or limit a voltage load of the control electrodes 91 , ..., 9n with blocking MOS transistor controls the drive circuit 10 the control electrodes 91 , ..., 9n such that the potentials of the in the lateral direction of the semiconductor body 100 juxtaposed control electrodes 91 . 92 , ..., 9n the potential in the drift zone 4 gradually so that one over the second dielectric layer 62 applied voltage is not greater than a predetermined limit or a predetermined "step height", which is matched to the thickness of the dielectric layer and selected so that the dielectric layer 62 does not break if this voltage is applied.

In 2 sind der Potentialverlauf in der Driftzone 4 und die elektrischen Potentiale der Steuerelektroden 91, 92, ..., 9n für eine Halbleiterbauelementanordnung – mit in dem Beispiel sechs – Steuerelektroden dargestellt. Eine solche Halbleiterbauelementanordnung ist zum besseren Verständnis im oberen Teil der 2 dargestellt. Im unteren Teil der Figur sind die Potentialverläufe in Abhängigkeit einer Ortskoordinate x dargestellt, wobei sich die dargestellten Potentiale auf das Sourcepotential beziehen und wobei angenommen wird, dass im zweiten Betriebszustand, d.h. bei sperrendem MOS-Transistor die Gate-Source-Spannung Null ist. Eine Position des pn-Übergangs zwischen der Bodyzone 3 und der Driftzone 4 hat zu Zwecken der Erläuterung die Ortskoordinate x = 0, ein Übergang zwischen der Driftzone 4 und der Drainzone 5 hat die (normierte) Ortskoordinate x = 1. Das Potential UDRIFT in der Driftzone 4 steigt mit zunehmendem Abstand x zu dem pn-Übergang wenigstens annähernd linear an und erreicht an der Grenze zur Drainzone 5 (x = 1) eine anliegende Sperrspannung Us, die der Drain-Source-Spannung im zweiten Betriebszustand entspricht. Mit U91, ..., U9n sind in Figur die einzelnen Potentiale der Steuerelektroden 91, ..., 9n bezeichnet.In 2 are the potential course in the drift zone 4 and the electrical potentials of the control electrodes 91 . 92 , ..., 9n for a semiconductor device arrangement - with six control electrodes in the example. Such a semiconductor device arrangement is for better understanding in the upper part of 2 shown. In the lower part of the figure, the potential curves as a function of a spatial coordinate x are shown, wherein the potentials shown refer to the source potential and it is assumed that in the second operating state, ie with blocking MOS transistor the gate-source voltage is zero. A position of the pn junction between the bodyzone 3 and the drift zone 4 for purposes of explanation, has the location coordinate x = 0, a transition between the drift zone 4 and the drainage zone 5 has the (normalized) location coordinate x = 1. The potential U DRIFT in the drift zone 4 increases with increasing distance x to the pn junction at least approximately linear and reaches at the boundary to the drain zone 5 (x = 1) an applied reverse voltage U s , which corresponds to the drain-source voltage in the second operating state. With U91, ..., U9n, the individual potentials of the control electrodes are shown in FIG 91 , ..., 9n designated.

Die Potentiale U91, ..., U9n der Steuerelektroden 91, 92, ..., 9n steigen stufenweise von Steuerelektrode zu Steuerelektrode in Richtung des höheren Potentials in der Driftzone 4, in dem Beispiel in Richtung der Drainzone 5, an und folgen damit stufenweise dem Potential UDRIFT in der Driftzone 4. Ein Spannungsabfall zwischen einer jeden der Steuerelektroden 91, 92, ..., 9n und der Driftzone 4 ist damit nicht größer als eine "Stufenhöhe". Die Spannungsfestigkeit des zweiten Dielektrikums 6 kann somit wesentlich kleiner gewählt werden, wie in einem Vergleichsfall, bei dem die Potentiale der Steuerelektroden im Sperrfall auf Gatepotential bleiben würden.The potentials U91, ..., U9n of the control electrodes 91 . 92 , ..., 9n Gradually increase from control electrode to control electrode in the direction of the higher potential in the drift zone 4 , in the example in the direction of the drain zone 5 , and thus gradually follow the potential U DRIFT in the drift zone 4 , A voltage drop between each of the control electrodes 91 . 92 , ..., 9n and the drift zone 4 is not greater than a "step height". The dielectric strength of the second dielectric 6 can thus be chosen much smaller, as in a comparison case, in which the potentials of the control electrodes would remain in the blocking case at gate potential.

Durch die geringere Spannungsbelastung kann die Dicke des Dielektrikums 62 entsprechend klein gewählt werden, wodurch ein ausgeprägter Akkumulationseffekt erzielt wird. Für eine zuvor erläuterte Halbleiterbauelementanordnung mit einem MOS-Leistungstransistor, der eine Durchbruchsspannung von 60 V aufweist, wurde durch Simulationen eine Reduktion des Einschaltwiderstandes um einen Faktor 5 im Vergleich zu einem bekannten lateralen DMOS-Transistor ermittelt. Die Ladungsträgerbeweglichkeit an der Oberfläche 103 des Halbleiterkörpers betrug für die Simulation zwei Drittel der Ladungsträgerbeweglichkeit in der Driftzone im Inneren des Halbleiterkörpers 100. Als Dielektrikumsschichten 61, 62 wurden zu Zwecken der Simulation Siliziumoxidschichten mit einer Dicke von 25 nm angenommen, als Dotierungskonzentration der Drainzone 5 8 × 1015 cm–3 bei einer vertikalen Dicke von 1 μm auf. Die nominelle Gatespannung, um den Transistor voll einzuschalten, betrug in der Simulation 8V.Due to the lower voltage stress, the thickness of the dielectric can 62 be chosen correspondingly small, whereby a pronounced accumulation effect is achieved. For a previously described semiconductor device arrangement with a MOS power transistor having a breakdown voltage of 60 V, a reduction of the on-resistance by a factor of 5 compared to a known lateral DMOS transistor was determined by simulations. The charge carrier mobility at the surface 103 of the semiconductor body was for simulation two thirds of the charge carrier mobility in the drift zone in the interior of the semiconductor body 100 , As dielectric layers 61 . 62 For the purposes of the simulation, silicon oxide layers with a thickness of 25 nm were assumed as the doping concentration of the drain zone 5 8 × 10 15 cm -3 at a vertical thickness of 1 micron. The nominal gate voltage to fully turn on the transistor was in the simulation 8V ,

Die 3 und 4 zeigen Ausführungsbeispiele der Ansteuerschaltung 10, die die zuvor erläuterte Ansteuerung der Steuerelektroden 91, ..., 9n gewährleistet. Ein besonderer Vorteil der im Folgenden beschriebenen Ausführungsbeispiele besteht darin, dass die Ansteuerschaltung 10 keine zusätzliche Spannungsquellen benötigt, da sie Ansteuerpotentiale der Steuerelektroden 91, ..., 9n aus einer zwischen dem Drainanschluss D und Gateanschluss G anliegenden Spannung ableitet.The 3 and 4 show embodiments of the drive circuit 10 , the previously described control of the control electrodes 91 , ..., 9n guaranteed. A particular advantage of the embodiments described below is that the drive circuit 10 no additional power sources needed, as they drive potentials of the control electrodes 91 , ..., 9n derives from a voltage applied between the drain terminal D and gate G voltage.

Bei dem in 3 dargestellten Ausführungsbeispiel weist die Ansteuerschaltung 10 eine Reihenschaltung von Gleichrichterelementen D1, D2, ..., Dn, in dem Beispiel Dioden, auf, die an einem Ende an die Gateelektrode G angeschlossen ist. Diese Reihenschaltung weist Zwischenabgriffe K1, ..., Kn-1 zwischen jeweils zwei Dioden auf, an die jeweils eine der Steuerelektroden 91, ..., 9n-1 angeschlossen ist. Die ausgehend von der Gateelektrode 90 in Richtung der Drainelektrode 51 aufeinanderfolgenden Steuerelektroden 91, ..., 9n-1 sind hierbei an die ausgehend von der Gateelektrode 90 aufeinanderfolgenden Zwischenabgriffe K1, ..., Kn-1 angeschlossen, d.h. allgemein ist eine ausgehend von der Gateelektrode i-te Steuerelektrode 9i an einen ausgehend von der Gateelektrode 90 i-ten Zwischenabgriff Ki angeschlossen, mit i = 1 ... n-1. Eine ausgehend von der Gateelektrode 90 letzte Steuerelektrode 9n der Steuerelektrodenkette ist an einen der Gateelektrode 90 abgewandten Anschluss Kn der Diodenkette D1, ..., Dn angeschlossen. Die Reihenschaltung ist über diesen Anschluss Kn über ein weiteres Gleichrichterelement D, das in dem Beispiel ebenfalls als Diode ausgebildet ist, an die Drainelektrode 51 angeschlossen. Diese weitere Diode D ist in dem Beispiel entgegengesetzt zu den Dioden D1, ..., Dn der Diodenkette, die jeweils gleich orientiert sind, gepolt.At the in 3 illustrated embodiment, the drive circuit 10 a series circuit of rectifier elements D1, D2, ..., Dn, in the example diodes, which is connected at one end to the gate electrode G. This series connection has intermediate taps K1,..., Kn-1 between two respective diodes, to each one of the control electrodes 91 , ..., 9n-1 connected. The starting from the gate electrode 90 in the direction of the drain electrode 51 successive control electrodes 91 , ..., 9n-1 are here at the starting from the gate electrode 90 successive intermediate taps K1, ..., Kn-1 connected, ie in general is a starting from the gate electrode i-th control electrode 9i to one from the gate electrode 90 i-th intermediate tap Ki connected, with i = 1 ... n-1. One from the gate electrode 90 last control electrode 9n the control electrode chain is connected to one of the gate electrodes 90 remote terminal Kn of the diode chain D1, ..., Dn connected. The series circuit is connected via this terminal Kn via a further rectifying element D, which is also formed in the example as a diode, to the drain electrode 51 connected. This further diode D is in the example opposite to the diodes D1, ..., Dn of the diode chain, which are each oriented the same, poled.

Im ersten Betriebszustand, in dem der MOS-Transistor leitend angesteuert ist, ist – für den dargestellten Fall eines n-Kanal MOS-Transistors – das Potential der Gateelektrode 90 höher als das Potential der Drainzone 5. Die Dioden D1, ..., Dn der Diodenkette sind hierbei so verschaltet, dass sich an den Steuerelektroden 91, ..., 9n ein elektrisches Potential einstellt, das im Wesentlichen dem Gatepotential der Gateelektrode 90 entspricht. Diese Dioden D1, ..., Dn sind hierzu ausgehend von der Gateelektrode 90 in Flussrichtung gepolt. Da im statischen Fall, d.h. bei eingeschaltetem Bauelement kein Strom von der Gateelektrode 90 auf die Steuerelektroden 91, ..., 9n fließt, ist der Spannungsabfall über den in Flussrichtung gepolten Dioden D1, ..., Dn wenigstens annähernd Null, so dass die Potentiale der Steuerelektroden 91, ..., 9n dem Potential der Gateelektrode 90 entspricht. Eine zwischen der Gateelektrode 90 und der Drainelektrode 51 anliegende Spannung wird in diesem Betriebszustand von der weiteren Diode D aufgenommen, die bei einer positiven Spannung zwischen Gate G und Drain D in Sperrrichtung gepolt ist. Durch das an den Steuerelektroden 91, ..., 9n anliegende Gatepotential, das bei leitendem MOS-Transistor höher ist als das Potential der Driftzone 4 bildet sich in der Driftzone 4 entlang der zwei ten Dielektrikumsschicht 62 ein Akkumulationskanal aus, der erheblich zur Verringerung des Einschaltwiderstandes beiträgt.In the first operating state, in which the MOS transistor is turned on, is - for the illustrated case of an n-channel MOS transistor - the potential of the gate electrode 90 higher than the potential of the drain zone 5 , The diodes D1, ..., Dn of the diode chain are in this case connected so that at the control electrodes 91 , ..., 9n sets an electric potential that is substantially the gate potential of the gate electrode 90 equivalent. These diodes D1, ..., Dn are for this purpose starting from the gate electrode 90 Poled in the direction of flow. In the static case, ie when the component is switched on, no current flows from the gate electrode 90 on the control electrodes 91 , ..., 9n flows, the voltage drop across the directionally poled diodes D1, ..., Dn is at least approximately zero, so that the potentials of the control electrodes 91 , ..., 9n the potential of the gate electrode 90 equivalent. One between the gate electrode 90 and the drain electrode 51 applied voltage is received in this operating state of the other diode D, which is poled at a positive voltage between the gate G and drain D in the reverse direction. By the at the control electrodes 91 , ..., 9n applied gate potential, which is higher than the potential of the drift zone when the MOS transistor is conductive 4 forms in the drift zone 4 along the second dielectric layer 62 an accumulation channel, which contributes significantly to reducing the on-resistance.

Der Akkumulationskanal bildet sich hierbei erst dann aus, wenn bereits ein Inversionskanal in der Bodyzone 3 vorhanden ist und wenn hierdurch bedingt das elektrische Potential der Drainzone 5 bzw. der Driftzone 4 in Richtung des Potentials der Sourcezone 2 absinkt. Das an den MOS-Transistors angelegte Gatepotential ist hierbei insbesondere so auf den Einschaltwiderstand des Bauelements bei ausgebildetem Inversionskanal aber noch nicht ausgebildeten Akkumulationskanal bzw. das elektrische Potential der Driftzone 4 bei noch nicht ausgebildetem Akkumulationskanal abgestimmt, dass die Ausbildung eines solchen Kanals ermöglicht wird. Um die Ausbildung eines solchen Akkumulationskanals sicherzustellen besteht bei einer leitenden Ansteuerung des Bauelements insbesondere die Möglichkeit, zu Beginn des Ansteuervorgangs ein höheres Gatepotential anzulegen und dieses Potential nach Ausbilden des Akkumulationskanals dann zu verringern.The accumulation channel is formed here only when already an inversion channel in the body zone 3 is present and if this causes the electrical potential of the drain zone 5 or the drift zone 4 in the direction of the potential of the source zone 2 decreases. The gate potential applied to the MOS transistor is in this case, in particular, at the on-resistance of the component with a formed inversion channel but not yet formed accumulation channel or the electrical potential of the drift zone 4 tuned at not yet trained accumulation channel that the formation of such a channel is made possible. In order to ensure the formation of such an accumulation channel, in the case of conductive activation of the component, it is possible, in particular, to apply a higher gate potential at the beginning of the activation process and then reduce this potential after the accumulation channel has been formed.

Im zweiten Betriebszustand, in dem der MOS-Transistor sperrend angesteuert ist, ist – für den dargestellten Fall eines n-Kanal MOS-Transistors – das Potential der Drainzone 5 höher als das Potential der Gateelektrode 90. In diesem Fall ist die weitere Diode D in Durchlassrichtung gepolt während die Dioden D1, ..., Dn der Diodenkette in Sperrrichtung gepolt sind. Die Diodenkette funktioniert hierbei als Spannungsteiler, wobei der Anteil der über den einzelnen Dioden anliegenden Spannung an der gesamten Drain-Gate-Spannung vom Sperrverhalten, d.h. von den Diodenkennlinien der einzelnen Dioden abhängig ist.In the second operating state, in which the MOS transistor is driven in a blocking manner, the potential of the drain zone is-for the illustrated case of an n-channel MOS transistor 5 higher than the potential of the gate electrode 90 , In this case, the further diode D is polarized in the forward direction while the diodes D1, ..., Dn of the diode chain are poled in the reverse direction. The diode chain works here as a voltage divider, wherein the proportion of the voltage applied across the individual diodes to the total drain-gate voltage depends on the blocking behavior, ie on the diode characteristics of the individual diodes.

Bei Verwendung von Dioden, die ein wenigstens annähernd identisches Kennlinienverhalten besitzen, verteilt sich diese Spannung gleichmäßig auf die Dioden D1, ..., Dn, d.h. über den Dioden liegt jeweils ein gleicher Anteil der gesamten Span nung an. Dieser Anteil beträgt jeweils Udg/n, wobei Udg die Drain-Gate-Spannung und n die Anzahl der Dioden D1, ..., Dn der Diodenkette bezeichnet. Die über den Dioden anliegenden Spannung entspricht hierbei der Differenz der elektrischen Potentiale zweier benachbarter Steuerelektroden bzw. der "Stufenhöhe". Die elektrischen Potentiale der Steuerelektroden nehmen hierbei ausgehend von der der Gateelektrode 90 nächstliegenden Steuerelektrode 91 in Richtung der Drainzone 5 stufenweise bis zu der der Drainzone 5 nächstliegenden Steuerelektrode 9n zu. Diese der Drainzone 5 nächstliegenden Steuerelektrode 9n liegt über die weitere Diode D hierbei annähernd auf Drainpotential. Das elektrische Potential der Driftzone 4 nimmt bei sperrendem MOS-Transistor linear in Richtung der Drainzone zu, so dass die Potentiale der Steuerelektroden 91, ..., 9n stufenweise dem Potential der Driftzone 4 folgen.When using diodes, which have at least approximately identical characteristic behavior, this voltage is evenly distributed to the diodes D1, ..., Dn, ie across the diodes is in each case an equal proportion of the total clamping voltage. This proportion is in each case Udg / n, where Udg denotes the drain-gate voltage and n denotes the number of diodes D1,..., Dn of the diode chain. The applied voltage across the diodes corresponds to the difference between the electrical potentials of two adjacent control electrodes or the "step height". The electrical potentials of the control electrodes in this case start from that of the gate electrode 90 nearest control electrode 91 in the direction of the drain zone 5 gradually up to the drain zone 5 nearest control electrode 9n to. This the drain zone 5 nearest control electrode 9n is about the other diode D here approximately at drain potential. The electrical potential of the drift zone 4 With the blocking MOS transistor, it increases linearly in the direction of the drain zone, so that the potentials of the control electrodes 91 , ..., 9n gradually the potential of the drift zone 4 consequences.

Die Anzahl der Steuerelektroden 91, ..., 9n und damit die Spannungsdifferenz zwischen zwei benachbarten Steuerelektroden ist insbesondere so auf die während des Betriebs anliegende Drain-Gate-Spannung abgestimmt, dass eine Spannungsdifferenz zwischen der jeweiligen Steuerelektrode 91, ..., 9n und der Driftzone geringer ist als eine zulässige Spannungsbelastung des zweiten Dielektrikums. Diese Spannungsbelastung sinkt mit zunehmender Anzahl der Steuerelektroden. Die Drain-Gate-Spannung entspricht bei sperrendem MOS-Transistor näherungsweise der anliegenden Sperrspannung Us bzw. Drain-Source-Spannung, da die Gate-Source-Spannung vernachlässigbar ist im Vergleich zur anliegenden Sperrspannung, d.h. üblicherweise bei einem selbstsperrenden n-Kanal-MOSFET Null ist.The number of control electrodes 91 , ..., 9n and thus the voltage difference between two adjacent control electrodes is particularly tuned to the applied during operation drain-gate voltage that a voltage difference between the respective control electrode 91 , ..., 9n and the drift zone is less than an allowable stress load of the second dielectric. This voltage load decreases with increasing number of control electrodes. The drain-gate voltage corresponds to blocking MOS transistor approximately the applied reverse voltage U s or drain-source voltage, since the gate-source voltage is negligible compared to the applied reverse voltage, ie usually at a self-locking n-channel MOSFET is zero.

Die Dioden D1, D2, ..., Dn der Diodenkette und die weitere Diode D, die in 3 lediglich in Form von Schaltsymbolen dargestellt sind, können als externe Bauelemente, d.h. außerhalb des Halbleiterkörpers 100 angeordnete Bauelemente realisiert sein, können jedoch im selben Halbleiterkörper 100 wie der MOS-Transistor integriert sein und über eine Verdrah tungsebene (nicht dargestellt) mit den Steuerelektroden 91, ..., 9n elektrisch verbunden sein.The diodes D1, D2, ..., Dn of the diode chain and the other diode D, the in 3 are shown only in the form of switching symbols, as external components, ie outside the semiconductor body 100 arranged components can be realized, but can in the same semiconductor body 100 as the MOS transistor to be integrated and via a Wiring device level (not shown) with the control electrodes 91 , ..., 9n be electrically connected.

4 veranschaulicht eine weitere Ansteuerschaltung zum Erzeugen der Ansteuerpotentiale für die Steuerelektroden 91, ..., 9n abhängig vom jeweiligen Betriebszustand. Dargestellt in 4 ist eine eigenständige Struktur zur Erzeugung dieser Ansteuerpotentiale. Diese Struktur kann in einem von dem Halbleiterkörper mit dem MOS-Transistor separaten Halbleiterkörper realisiert sein, oder kann benachbart bzw. beabstandet zu dem MOS-Transistor in demselben Halbleiterkörper wie der MOS-Transistor realisiert sein, wovon für die nachfolgende Erläuterung ausgegangen wird. 4 illustrates a further drive circuit for generating the drive potentials for the control electrodes 91 , ..., 9n depending on the respective operating state. Shown in 4 is an independent structure for generating these drive potentials. This structure may be realized in a semiconductor body separate from the semiconductor body with the MOS transistor, or may be realized adjacent to the MOS transistor in the same semiconductor body as the MOS transistor, which will be assumed for the following explanation.

Die Struktur der in 4 dargestellten Ansteuerschaltung umfasst in dem Halbleiterkörper 100 eine Halbleiterzone 24, die beispielsweise schwach n-dotiert ist und die sich – analog zur Driftzone 4 – entlang der Oberfläche des Halbleiterkörpers in lateraler Richtung erstreckt. Die Halbleiterzone 24 ist in dem Beispiel komplementär dotiert zu einer unterhalb der Halbleiterzone 24 angeordneten Halbleiterschicht, die beispielsweise das Substrat ist. In dieser Halbleiterzone 24 ist eine, mit der Drainzone 5 elektrisch verbundene erste Anschlusszone 22 und eine mit der Gateelektrode 90 elektrisch verbundene zweite Anschlusszone 23 angeordnet, die beispielsweise p-dotiert sind und die in der lateralen Richtung des Halbleiterkörpers beabstandet zueinander angeordnet sind.The structure of in 4 shown drive circuit comprises in the semiconductor body 100 a semiconductor zone 24 , which is, for example, weakly n-doped and which - analogous to the drift zone 4 - extends along the surface of the semiconductor body in a lateral direction. The semiconductor zone 24 is complementarily doped to one below the semiconductor zone in the example 24 arranged semiconductor layer, which is for example the substrate. In this semiconductor zone 24 is one, with the drain zone 5 electrically connected first connection zone 22 and one with the gate electrode 90 electrically connected second connection zone 23 arranged, for example, are p-doped and which are arranged in the lateral direction of the semiconductor body spaced from each other.

In der Halbleiterzone 24 sind zwischen der ersten und zweiten Anschlusszone 22, 23 jeweils beabstandet zueinander eine Anzahl säulenförmiger Halbleiterzonen 251, 25_2, ..., 25_n angeordnet, die jeweils komplementär zu der Halbleiterzone 24 dotiert sind und die insbesondere in regelmäßigen Abständen zwischen den beiden Anschlusszonen 22 und 23 angeordnet sind. Die Säulen 25_i, ..., 25 n können in einer senkrecht zu der in 4 dargestellten Zeichenebene verlaufenden Ebene einen beliebigen Querschnitt, beispielsweise einen kreisförmigen oder quadratischen Querschnitt, aufweisen. Die einzelnen säulenförmigen Halbleiterzonen 25_1, ..., 25_n weisen jeweils Anschlüsse K1, ..., Kn auf, deren Funktion den in 3 erläuterten Abgriffen K1, ..., Kn entspricht und die an die Steuerelektroden (in 4 nicht dargestellt) angeschlossen sind.In the semiconductor zone 24 are between the first and second connection zones 22 . 23 each spaced a number of columnar semiconductor zones 251 . 25_2 , ..., 25_n arranged, each complementary to the semiconductor zone 24 are endowed and in particular in regular Ab stand between the two connection zones 22 and 23 are arranged. The columns 25_i , ..., 25 n can be in a perpendicular to the in 4 plane shown extending plane have any cross section, for example, a circular or square cross-section. The individual columnar semiconductor zones 25_1 , ..., 25_n have in each case connections K1, ..., Kn whose function corresponds to the in 3 illustrated taps K1, ..., Kn and corresponds to the control electrodes (in 4 not shown) are connected.

Zwischen der Anschlusszone 22 und der Halbleiterzone 24 kann eine Feldstoppzone 28 angeordnet sein, die vom gleichen Leitungstyp wie die Halbleiterzone 24, jedoch höher dotiert ist. Diese Feldstoppzone stoppt bei sperrendem MOS-Transistor ein sich in der Halbleiterzone 24 ausbreitendes elektrisches Feld. Der Abstand der ersten und zweiten Anschlusszone 22, 23 zu der Halbleiterzone 24 kann dem Abstand der Bodyzone 3 und der Drainzone 5, d.h. den Abmessungen der Driftzone 4 in lateraler Richtung des Halbleiterkörpers 100 entsprechen.Between the connection zone 22 and the semiconductor zone 24 can be a field stop zone 28 be arranged, which are of the same conductivity type as the semiconductor zone 24 , but is more highly doped. This field stop zone stops when the blocking MOS transistor in the semiconductor zone 24 spreading electric field. The distance between the first and second connection zones 22 . 23 to the semiconductor zone 24 can be the distance of the bodyzone 3 and the drainage zone 5 ie the dimensions of the drift zone 4 in the lateral direction of the semiconductor body 100 correspond.

Bei leitend angesteuertem MOS-Transistor liegt die Halbleiterzone 24 über den hierbei in Flussrichtung gepolten pn-Übergang zwischen der zweiten Anschlusszone 23 und der Halbleiterzone 24 annähernd auf dem Gatepotential. Ein pn-Übergang zwischen der Halbleiterzone 24 und der auf Drainpotential liegenden ersten Anschlusszone 22 ist hierbei in Sperrrichtung gepolt. Die säulenförmigen Zonen 25_1, ..., 25_n liegen hierbei ebenfalls auf Gatepotential.In the case of a conductively controlled MOS transistor, the semiconductor zone is located 24 via the here in the flow direction poled pn junction between the second connection zone 23 and the semiconductor zone 24 approximately at the gate potential. A pn junction between the semiconductor zone 24 and the first connection zone lying at drain potential 22 is here poled in the reverse direction. The columnar zones 25_1 , ..., 25_n are also at gate potential.

Bei sperrend angesteuertem MOS-Transistor ist das Drainpotential D in erläuterter Weise höher als das Gatepotential G. Das elektrische Potential in der Driftzone nimmt hierbei ausgehend von der zweiten Anschlusszone in Richtung der ersten Anschlusszone zu. Die Halbleiterzone 24 ist hierbei so dotiert, dass sich bei sperrendem MOS-Transistor eine Raumladungszone ausgehend von dem pn-Übergang zwischen der zweiten Anschlusszone 23 und der Halbleiterzone 24 ausbreitet. Das Potential des Halbleitersubstrats 101 unmittelbar unterhalb der Halbleiterzone 24 entspricht hierbei dem Potential der Halbleiterzone 24, so dass die elektrischen Potentiale der Säulen 25_1, ..., 25_n den elektrischen Potentialen der Halb leiterzone 24 an der Position der jeweiligen Säule. Die Potentialdifferenz zwischen benachbarten Säulen ist hierbei abhängig vom jeweiligen Abstand der Säulen. Bei gleichmäßigen Abständen sind diese Potentialdifferenzen, und damit die Potentialdifferenzen zwischen benachbarten Steuerelektroden 91, ..., 9n jeweils gleich. Insgesamt ergibt sich auch hier ein stufenförmiger Verlauf der Potentiale der Steuerelektroden 91, ..., 9n von der Gateelektrode 90 in Richtung der Drainelektrode D, der dem Potentialverlauf in der Driftzone folgt.In the case of a blocking-controlled MOS transistor, the drain potential D is, as explained, higher than the gate potential G. In this case, the electrical potential in the drift zone increases from the second connection zone in the direction of the first connection zone. The semiconductor zone 24 is doped so that when blocking MOS transistor, a space charge zone starting from the pn junction between the second terminal zone 23 and the semiconductor zone 24 spreads. The potential of the semiconductor substrate 101 immediately below the semiconductor zone 24 corresponds to the potential of the semiconductor zone 24 , so that the electric potentials of the columns 25_1 , ..., 25_n the electrical potentials of the semi-conductor zone 24 at the position of the respective column. The potential difference between adjacent columns depends on the distance between the columns. At even distances these potential differences, and thus the potential differences between adjacent control electrodes 91 , ..., 9n always the same. Overall, here also results in a step-shaped course of the potentials of the control electrodes 91 , ..., 9n from the gate electrode 90 in the direction of the drain electrode D, which follows the potential course in the drift zone.

5 zeigt ein Ausführungsbeispiel der Erfindung dargestellt, bei der die Gateelektrode 90 und die Steuerelektroden 91, 92, 93 in einem Graben angeordnet sind, der sich ausgehend von der Vorderseite 101 in den Halbleiterkörper 100 hinein erstreckt und der sich in der lateralen Richtung des Halbleiterkörpers 100 in nicht näher dargestellter Weise von der Bodyzone bis an die Drainzone erstreckt. 5A zeigt einen Querschnitt durch den Graben 7 in vertikaler Richtung des Halbleiterkörpers 100, 5B zeigt eine Draufsicht auf die Vorderseite 101 des Halbleiterkörpers. Bezugnehmend auf 7B können bei dieser Ausführungsform mehrere Gräben 7 mit darin angeordneten Gateelektroden 90 und Steuerelektroden 91, 92, 93 vorgesehen sein, die in einer Richtung senkrecht zu der Drain-Source-Richtung beabstandet zueinander angeordnet sind. Das Vorsehen mehrerer solcher Gräben mit darin angeordneter Elektroden dient zur Erhöhung des Kanalquerschnitts des Inversionskanals in der Bodyzone 3 und des Akkumulationskanals in der Driftzone 4, und damit zur Erhöhung der Stromtragfähigkeit des Bauelements. 5 shows an embodiment of the invention illustrated in which the gate electrode 90 and the control electrodes 91 . 92 . 93 arranged in a ditch extending from the front 101 in the semiconductor body 100 extends and in the lateral direction of the semiconductor body 100 extends in a manner not shown by the body zone to the drain zone. 5A shows a cross section through the trench 7 in the vertical direction of the semiconductor body 100 . 5B shows a plan view of the front 101 of the semiconductor body. Referring to 7B can in this embodiment, multiple trenches 7 with gate electrodes arranged therein 90 and control electrodes 91 . 92 . 93 be provided, which are arranged in a direction perpendicular to the drain-source direction spaced from each other. The provision of a plurality of such trenches with electrodes arranged therein serves to increase the channel cross section of the inversion channel in the body zone 3 and the accumulation channel in the drift zone 4 , and thus to increase the current carrying capacity of the device.

Die Funktionsweise des Bauelements mit in Gräben angeordneten Gate- und Steuerelektroden 90, 91, ..., 9n ist identisch mit der Funktionsweise der bisher erörterten Ausführungsformen, mit dem Unterschied, dass sich der Inversionskanal und der Akkumulationskanal nicht parallel zu der Vorderseite 101 sondern senkrecht zu der Vorderseite 101 des Halbleiterkörpers 100 ausbildet.The operation of the device with arranged in trenches gate and control electrodes 90 . 91 , ..., 9n is identical to the operation of the previously discussed embodiments, with the difference that the inversion channel and the accumulation channel are not parallel to the front 101 but perpendicular to the front 101 of the semiconductor body 100 formed.

Auch Kombinationen der zuvor erläuterten räumlichen Positionen der Gateelektrode und der Steuerelektroden sind anwendbar. So kann beispielsweise die Gateelektrode oberhalb des Halbleiterkörpers und die Steuerelektroden können in einem Graben angeordnet werden, und umgekehrt.Also Combinations of the previously explained spatial Positions of the gate electrode and the control electrodes are applicable. For example, the gate electrode above the semiconductor body and the control electrodes can be arranged in a trench, and vice versa.

Die 6 und 7 zeigen weitere Ausführungsbeispiele der Anordnung mit den benachbart zu der Driftzone 4 angeordneten Steuerelektroden. Bei dem in 6 dargestellten Ausführungsbeispiel sind die Steuerelektroden, von denen in der Figur beispielhaft drei beliebige 9i-1, 9i, 9i+1 dargestellt sind. Diese Steuerelektroden sind hierbei so realisiert, dass sich zwei unmittelbar benachbarte Elektroden abschnittsweise in lateraler Richtung überlappen. Bei der in 6 dargestellten Anordnung wird dies dadurch erreicht, dass jede zweite 9i der Steuerelektroden die beiden in lateraler Richtung unmittelbar benachbarten Steuerelektroden 9i-1, 9i+1 an ihren Enden überlappt, gegen diese Elektroden jedoch elektrisch isoliert ist. Die Steuerelektrode 9i ist hierzu an ihren Enden stufenförmig ausgebildet. In nicht näher dargestellter Weise besteht auch die Möglichkeit, dass jede der Steuerelektroden ein stufenförmiges Ende aufweist, mit dem sie eine jeweils unmittelbar benachbarte Steuerelektrode überlappt. Durch diese überlappende Realisierung der Steuerelektroden 9i-1, 9i, 9i+1 kann erreicht werden, dass sich der Akkumulationskanal bei leitenden MOS-Transistor lückenlos über die gesamte Länge der Steuerelektrodenanordnung ausbildet, so dass keine Unterbrechung des Akkumulationskanals auftritt.The 6 and 7 show further embodiments of the arrangement with those adjacent to the drift zone 4 arranged control electrodes. At the in 6 illustrated embodiment, the control electrodes, of which in the figure by way of example, any three 9i-1 . 9i . 9i + 1 are shown. These control electrodes are in this case realized so that two directly adjacent electrodes overlap in sections in the lateral direction. At the in 6 this arrangement is achieved in that every second 9i the control electrodes, the two in the lateral direction immediately adjacent control electrodes 9i-1 . 9i + 1 overlapped at their ends, but is electrically isolated from these electrodes. The control electrode 9i is this step-shaped at their ends. In a manner not shown, there is also the possibility that each of the control electrodes is a stepped End, with which it overlaps a respective immediately adjacent control electrode. Due to this overlapping realization of the control electrodes 9i-1 . 9i . 9i + 1 can be achieved that forms the accumulation channel with conducting MOS transistor gapless over the entire length of the control electrode assembly, so that no interruption of the accumulation channel occurs.

Die in 6 dargestellte Anordnung kann dadurch hergestellt werden, dass zunächst nur jede zweite der Steuerelektroden hergestellt wird und dass abschließend die übrigen Steuerelektroden so hergestellt werden, dass sie die zuvor hergestellten überlappen. Vor dem Herstellen der weiteren Steuerelektroden wird hierbei zumindest auf die später über lappten Enden der zuerst hergestellten Steuerelektroden eine Isolationsschicht aufgebracht.In the 6 The arrangement shown can be produced by first producing only every other one of the control electrodes, and finally by making the remaining control electrodes overlap the previously produced ones. Before producing the further control electrodes, an insulating layer is applied at least to the later overlapped ends of the control electrodes first produced.

Bei dem in 7 dargestellten Ausführungsbeispiel sind in der Driftzone 4 jeweils benachbart zu Lücken zwischen zwei Steuerelektroden jeweils hochdotierte Halbleiterzonen 8 angeordnet, die jeweils vom gleichen Leitungstyp sind, wie der Kanal in der Driftzone 4, der durch die Steuerelektroden gesteuert wird. Bei einem n-leitenden Bauelement sind diese Zonen 8 n-dotiert, bei einem p-leitenden Bauelement sind diese Zonen 8 p-dotiert, und zwar jeweils unabhängig von der Dotierung der Driftzone 4. Diese hochdotierten Zonen verhindern ein "Abreißen" des leitenden Kanals, der abhängig von der Dotierung der Driftzone 4 ein Akkumulationskanal oder ein In versionskanal ist.At the in 7 illustrated embodiment are in the drift zone 4 each adjacent to gaps between two control electrodes each heavily doped semiconductor zones 8th are arranged, each of the same conductivity type as the channel in the drift zone 4 which is controlled by the control electrodes. For an n-type device these zones are 8th n-doped, in a p-type device these zones 8th p-doped, in each case independently of the doping of the drift zone 4 , These highly doped zones prevent "tearing" of the conductive channel, which depends on the doping of the drift zone 4 an accumulation channel or an inversion channel.

Die anhand der 6 und 7 erläuterten Maßnahmen, ein Abreißen des leitenden Kanals entlang des zweiten Dielektrikums bei leitend angesteuertem Bauelement zu verhindern, nämlich eine überlappende Anordnung der Steuerelektroden 9i-1, 9i, 9i+1 oder das Vorsehen hochdotierter Halbleiterzonen 8 in der Driftzone 4 benachbart zu Lücken der Steuerelektroden 9i-1, 9i, 9i+1 können selbstverständlich auch den anhand von 5 erläuterten Bauelementen ergriffen werden, bei denen die Steuerelektroden in Gräben angeordnet sind.The basis of the 6 and 7 explained measures to prevent tearing of the conductive channel along the second dielectric in the case of conductively driven component, namely an overlapping arrangement of the control electrodes 9i-1 . 9i . 9i + 1 or the provision of highly doped semiconductor zones 8th in the drift zone 4 adjacent to gaps of the control electrodes 9i-1 . 9i . 9i + 1 Of course, the basis of 5 explained elements are taken in which the control electrodes are arranged in trenches.

Claims (17)

Halbleiterbauelementanordnung, die aufweist: einen Halbleiterkörper (1), einen MOS-Transistor mit einer in dem Halbleiterkörper (100) angeordneten Sourcezone (2) eines ersten Leitungstyps, einer an die Sourcezone (2) angrenzenden Bodyzone (3) eines zweiten Leitungstyps, einer in dem Halbleiterkörper (100) angeordneten Drainzone (5), einer zwischen der Drainzone (5) und der Bodyzone (3) angeordneten Driftzone (4) und mit einer Gateelektrode (90), die benachbart zu der Bodyzone (3) angeordnet und von dieser durch ein erstes Dielektrikum (61) getrennt ist, wenigstens zwei Steuerelektroden (91, 92, ..., 9n), die benachbart zu der Driftzone (4) angeordnet und von dieser durch ein zweites Dielektrikum (62) getrennt sind, und einer Ansteuerschaltung (10), die an die Gateelektrode (90), die Steuerelektroden (91, 92, ..., 9n) und die Drainzone (5) angeschlossen ist und die dazu ausgebildet ist, in einem ersten Betriebszustand, in dem der MOS-Transistor leitet, die wenigstens zwei Steuerelektroden (91, 92, ..., 9n) derart anzusteuern, dass sich ein leitender Kanal entlang des zweiten Dielektrikums in der Driftzone (4) ausbildet, und in einem zweiten Betriebszustand, in dem der MOS-Transistor sperrt, die Steuerelektroden (91, 92, ..., 9n) derart anzusteuern, dass Potentiale der Steuerelektroden (91, 92, ..., 9n) stufenweise dem Potentialverlauf in der Driftzone (4) folgen.A semiconductor device arrangement comprising: a semiconductor body ( 1 ), a MOS transistor with one in the semiconductor body ( 100 ) arranged source zone ( 2 ) of a first conductivity type, one to the source zone ( 2 ) adjacent Bodyzone ( 3 ) of a second conductivity type, one in the semiconductor body ( 100 ) arranged Drainzone ( 5 ), one between the drain zone ( 5 ) and the Bodyzone ( 3 ) arranged drift zone ( 4 ) and with a gate electrode ( 90 ), which are adjacent to the body zone ( 3 ) and from this by a first dielectric ( 61 ) is separated, at least two control electrodes ( 91 . 92 , ..., 9n ) adjacent to the drift zone ( 4 ) and from this by a second dielectric ( 62 ) and a drive circuit ( 10 ) connected to the gate electrode ( 90 ), the control electrodes ( 91 . 92 , ..., 9n ) and the drain zone ( 5 ) and which is adapted, in a first operating state, in which the MOS transistor conducts, the at least two control electrodes ( 91 . 92 , ..., 9n ) such that a conductive channel extends along the second dielectric in the drift zone (FIG. 4 ), and in a second operating state, in which the MOS transistor blocks, the control electrodes ( 91 . 92 , ..., 9n ) in such a way that potentials of the control electrodes ( 91 . 92 , ..., 9n ) stepwise the potential course in the drift zone ( 4 ) consequences. Halbleiterbauelementanordnung nach Anspruch 1, bei der die Ansteuerschaltung (10) eine Reihenschaltung mit Gleichrichterelementen (D1, ..., Dn), einem ersten und zweiten (Kn) Anschluss und Zwischenabgriffen (K1, ..., Kn-1) zwischen jeweils zwei Gleichrichterelementen (D1, ..., Dn) aufweist, wobei der erste Anschluss an die Gateelektrode (90) gekoppelt ist und jeweils einer der Zwischenabgriffe (K1, ..., Kn-1) an eine der Steuerelektroden (91, ..., 9n-1) gekoppelt ist.Semiconductor device arrangement according to Claim 1, in which the drive circuit ( 10 ) has a series circuit with rectifier elements (D1, ..., Dn), a first and second (Kn) connection and intermediate taps (K1, ..., Kn-1) between each two rectifier elements (D1, ..., Dn) , wherein the first connection to the gate electrode ( 90 ) and in each case one of the intermediate taps (K1, ..., Kn-1) to one of the control electrodes ( 91 , ..., 9n-1 ) is coupled. Halbleiterbauelementanordnung nach Anspruch 2, bei der eine der Drainzone (5) nächstliegende Steuerelektrode (9n) an den zweiten Anschluss (Kn) der Reihenschaltung angeschlossen ist.Semiconductor component arrangement according to Claim 2, in which one of the drain zones ( 5 ) nearest control electrode ( 9n ) is connected to the second terminal (Kn) of the series circuit. Halbleiterbauelementanordnung nach Anspruch 2 oder 3, bei der der zweite Anschluss (Kn) der Reihenschaltung über ein weiteres Gleichrichterelement (D) an die Drainzone (5) gekoppelt ist.Semiconductor component arrangement according to Claim 2 or 3, in which the second connection (Kn) of the series connection via a further rectifier element (D) to the drain zone (FIG. 5 ) is coupled. Halbleiterbauelementanordnung nach Anspruch 4, bei der das weitere Gleichrichterelement (D) entgegengesetzt zu den Gleichrichterelementen (D1, ..., Dn) der Reihenschaltung gepolt ist.Semiconductor device arrangement according to claim 4, wherein the opposite rectifier element (D) opposite to the Rectifier elements (D1, ..., Dn) of the series circuit poled is. Halbleiterbauelementanordnung nach einem der Ansprüche 2 bis 5, bei der die Gleichrichterelemente (D1, D2, ..., Dn) der Reihenschaltung Dioden sind.Semiconductor component arrangement according to one of claims 2 to 5, in which the rectifier elements (D1, D2, ..., Dn) of the series circuit Diodes are. Halbleiterbauelementanordnung nach einem der Ansprüche 3 bis 6, bei der das weitere Gleichrichterelement (D) eine Diode ist.Semiconductor component arrangement according to one of Claims 3 to 6, in which the further rectifier element (D) is a diode. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei dem der Halbleiterkörper (100) eine erste Halbleiterschicht (101) und eine komplementär zu der ersten Halbleiterschicht (101) dotierte zweite Halbleiterschicht (102) aufeist, wobei die Driftzone (4) in der zweiten Halbleiterschicht (101) ausgebildet ist.Semiconductor component arrangement according to one of the preceding claims, in which the semiconductor body ( 100 ) a first semiconductor layer ( 101 ) and a complementary to the first semiconductor layer ( 101 ) doped second semiconductor layer ( 102 ), the drift zone ( 4 ) in the second semiconductor layer ( 101 ) is trained. Halbleiterbauelementanordnung nach Anspruch 8, bei der die zweite Halbleiterschicht (102) an die Sourcezone (2) gekoppelt ist.Semiconductor device arrangement according to Claim 8, in which the second semiconductor layer ( 102 ) to the source zone ( 2 ) is coupled. Halbleiterbauelementanordnung nach Anspruch 1, bei der die Ansteuerschaltung (10) aufweist: – eine erste Halbleiterzone (24) eines Leitungstyps in dem Halbleiterkörper (100), die sich entlang einer Oberfläche des Halbleiterkörpers in lateraler Richtung erstreckt, und die eine komplementär dotierte und mit der Drainzone (5) elektrisch verbundene erste Anschlusszone (22) und beabstandet zu der ersten Anschlusszone (22) eine komplementär dotierte und mit der Gateelektrode elektrisch verbundene zweite Anschlusszone (23) aufweist, – in der ersten Halbleiterzone (24) in lateraler Richtung beabstandet zueinander angeordnete säulenförmige zweite Halbleiterzonen (25_1, ..., 25_n), die komplementär zu der ersten Halbleiterzone (24) dotiert sind und die sich ausgehend von der Oberfläche in einer vertikalen Richtung in den Halbleiterkörper (100) hinein erstrecken, wobei jeweils eine der zweiten Halbleiterzonen (25_i, ...) an eine der Steuerelektroden (91, ...) angeschlossen ist.Semiconductor device arrangement according to Claim 1, in which the drive circuit ( 10 ): - a first semiconductor zone ( 24 ) of a conductivity type in the semiconductor body ( 100 ) which extends along a surface of the semiconductor body in the lateral direction and which has a complementary doped and with the drain zone ( 5 ) electrically connected first terminal zone ( 22 ) and spaced from the first terminal zone (FIG. 22 ) a complementarily doped and electrically connected to the gate electrode second terminal zone ( 23 ), - in the first semiconductor zone ( 24 ) spaced laterally spaced apart columnar second semiconductor zones ( 25_1 , ..., 25_n ), which are complementary to the first semiconductor zone ( 24 ) are doped and which, starting from the surface in a vertical direction in the semiconductor body ( 100 ), wherein in each case one of the second semiconductor zones ( 25_i , ...) to one of the control electrodes ( 91 , ...) connected. Halbleiterbauelementanordnung nach Anspruch 10, bei der die Dotierungskonzentration und die Abmessungen der säulenförmigen zweiten Halbleiterzonen (25_1, ...) so gewählt ist, dass diese bei sperrendem MOS-Transistor ausgeräumt sind.Semiconductor device arrangement according to Claim 10, in which the doping concentration and the dimensions of the columnar second semiconductor zones ( 25_1 , ...) is chosen so that they are eliminated when the blocking MOS transistor. Halbleiterbauelementanordnung nach Anspruch 10 oder 11, bei der die erste Halbleiterzone (24) oberhalb einer komplementär zu der ersten Halbleiterzone (24) dotierten Halbleiterschicht (101) angeordnet ist und bei der die säulenförmigen zweiten Halbleiterzonen (25_1, ...) bis an diese Halbleiterschicht (101) reichen.Semiconductor device arrangement according to Claim 10 or 11, in which the first semiconductor zone ( 24 ) above a complementary to the first semiconductor zone ( 24 ) doped semiconductor layer ( 101 ) and in which the columnar second semiconductor zones ( 25_1 , ...) to this semiconductor layer ( 101 ) pass. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der die Gateelektrode (90) und/oder die Steuerelektroden (91, ...) oberhalb einer Seite des Halbleiterkörpers (100) angeordnet sind.Semiconductor device arrangement according to one of the preceding claims, in which the gate electrode ( 90 ) and / or the control electrodes ( 91 , ...) above one side of the semiconductor body ( 100 ) are arranged. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der die Gateelektrode (90) und/oder die Steuerelektroden (91, ...) in einem Graben des Halbleiterkörpers (100) angeordnet sind.Semiconductor device arrangement according to one of the preceding claims, in which the gate electrode ( 90 ) and / or the control electrodes ( 91 , ...) in a trench of the semiconductor body ( 100 ) are arranged. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der die Steuerelektroden (91, ...) teilweise einander überlappend angeordnet sind.Semiconductor device arrangement according to one of the preceding claims, in which the control electrodes ( 91 , ...) are partially overlapping each other. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der die Steuerelektroden (91, ...) in der Driftzone (4) benachbart zu Lücken zwischen zwei unmittelbar benachbarten Steuerelektroden eine höher als die Driftzone (4) dotierte Halbleiterzonen (8) angeordnet sind.Semiconductor device arrangement according to one of the preceding claims, in which the control electrodes ( 91 , ...) in the drift zone ( 4 ) adjacent to gaps between two immediately adjacent control electrodes one higher than the drift zone ( 4 ) doped semiconductor zones ( 8th ) are arranged. Halbleiterbauelementanordnung nach Anspruch 16, bei der die höher dotierten Zonen vom gleichen Leitungstyp wie die Sourcezone (2) sind.A semiconductor device arrangement according to claim 16, wherein the higher doped zones are of the same conductivity type as the source zone (16). 2 ) are.
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