DE102006062397B4 - Semiconductor device with MOS devices and manufacturing process - Google Patents

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Abstract

Halbleiterbauelement mit – wenigstens einem MOS-Bauelement (202, 204) für hohe Spannung und wenigstens einem MOS-Bauelement (201, 203) für niedrige Spannung, die auf einem Substrat (100) angeordnet und durch eine jeweilige Isolationsstruktur (110) separiert sind, die von einem Isolationsmaterial gebildet ist und sich in das Substrat bis in eine erste Tiefe (D1) erstreckt, wobei – das MOS-Bauelement (202, 204) für hohe Spannung im Bereich einer ersten Mulde (140, 150) eines ersten Leitfähigkeitstyps (p, n) gebildet ist und das MOS-Bauelement (201, 203) für niedrige Spannung im Bereich einer zweiten Mulde (120, 130) eines dem ersten entgegengesetzten zweiten Leitfähigkeitstyps gebildet ist, wobei sich die erste und die zweite Mulde (140, 150, 120, 130) tiefer als die Isolationsstruktur (110) in das Substrat erstrecken, – ein Drainbereich (236, 238) des MOS-Bauelements (202, 204) für hohe Spannung in der ersten Mulde (140, 150) mit dem zweiten Leitfähigkeitstyp und ein Kanalbereich (232, 234) des...Semiconductor component with - at least one MOS component (202, 204) for high voltage and at least one MOS component (201, 203) for low voltage, which are arranged on a substrate (100) and separated by a respective insulation structure (110), which is formed by an insulation material and extends into the substrate to a first depth (D1), wherein - the MOS component (202, 204) for high voltage in the region of a first well (140, 150) of a first conductivity type (p , n) and the MOS component (201, 203) for low voltage is formed in the region of a second well (120, 130) of a second conductivity type opposite to the first, wherein the first and second wells (140, 150, 120, 130) extend deeper into the substrate than the insulation structure (110), a drain region (236, 238) of the MOS component (202, 204) for high voltage in the first well (140, 150) with the second conductivity type and a channel area (232, 234) of ...

Description

Die Erfindung bezieht sich auf ein Halbleiterbauelement sowie auf ein zugehöriges Herstellungsverfahren.The invention relates to a semiconductor device and to an associated manufacturing method.

Hersteller von elektronischen Artikeln stehen unter konstantem Druck, Bauelemente mit erweiterter Funktionalität bei niedrigeren Kosten zu liefern. Ein Beispiel ist das drahtlose Mobiltelefon, wo ein starker Wettbewerb zwischen Herstellern und Wiederverkäufern die Preise niedrig hält, und zwar trotz dramatisch erweiterter Mobiltelefonfunktionalität. Tatsächlich beinhalten Mobiltelefone nun Fähigkeiten wie e-Mail, Web-Browsing, Textnachrichten, Musikspeicherung, Photographie und Video-Wiedergabe.Electronic article manufacturers are under constant pressure to deliver advanced functionality at lower cost. One example is the wireless mobile phone, where fierce competition between manufacturers and resellers keeps prices low, despite dramatically expanded mobile phone functionality. In fact, mobile phones now incorporate capabilities such as email, web browsing, text messaging, music storage, photography, and video playback.

Um dem Trend in Richtung erweiterter Bauelementfunktionalität bei niedrigeren Preisen zu folgen, müssen Hersteller nicht nur neue Prozessarchitekturen und Verarbeitungsalgorithmen sondern auch neue Halbleitertechnologien entwickeln, die eine dichtere Bauelementintegration bei niedrigeren Fertigungskosten erlauben. Eine erhöhte Bauelementintegration erfordert jedoch häufig ein Vereinigen von bisher inkompatiblen Technologien in einem gemeinsamen Bauelementsubstrat.To follow the trend towards extended device functionality at lower prices, manufacturers need to develop not only new process architectures and processing algorithms, but also new semiconductor technologies that allow tighter device integration with lower manufacturing costs. However, increased device integration often requires merging previously incompatible technologies in a common device substrate.

Viele heutige elektronische Bauelemente, wie Mobiltelephone, ziehen Nutzen aus der Einbeziehung von CMOS-Bauelementen für niedrige Spannung (<3,3V-DC), z. B. Transistoren, in die Ausführung verschiedener Schaltungsaufbauten, z. B. für Datenverschlüsselung und Datenentschlüsselung. Die gleichen elektronischen Bauelemente nutzen jedoch auch die Einbeziehung von Bauelementen für relativ hohe Spannung (>5V-DC) in die Ausführung anderer Schaltungsaufbauten, z. B. für Modulatoren/Demodulatoren und Leistungsverstärker. Ungünstigerweise funktionieren Bauelemente für hohe Spannung im Allgemeinen nicht effektiv bei niedrigen Spannungen, und die Bauelemente für niedrige Spannung können bei hohen Spannungen geschädigt werden. Diese Tatsachen resultieren häufig in der herkömmlichen Bereitstellung separater integrierter Schaltkreise, wobei in einem Host-Bauelement der eine durch Bauelemente für niedrige Spannung implementiert ist und der andere durch Bauelemente für hohe Spannung implementiert ist. Eine derartige Vorgehensweise, um eine gemeinsame Bereitstellung verschiedener Typen von Bauelementen zu ermöglichen, ist jedoch unter dem anhaltenden Druck hinsichtlich höherer Integrationsdichten und niedrigerer Herstellungskosten immer weniger anwendbar.Many of today's electronic components, such as mobile phones, benefit from the inclusion of low voltage (<3.3V DC) CMOS devices, e.g. As transistors, in the execution of various circuit structures, eg. For data encryption and data decryption. However, the same electronic components also use the inclusion of relatively high voltage (> 5V DC) components in the design of other circuit designs, e.g. For modulators / demodulators and power amplifiers. Unfortunately, high voltage devices generally do not function effectively at low voltages, and the low voltage devices may be damaged at high voltages. These facts often result in the conventional provision of separate integrated circuits, where in one host device one is implemented by low voltage devices and the other is implemented by high voltage devices. However, such an approach to allow common provision of various types of devices is becoming less and less applicable under the continuing pressure for higher integration densities and lower manufacturing costs.

Um diesem Problem abzuhelfen, wurde eine Menge von technischen Lösungen entwickelt. Zum Beispiel wurde ein Bauelement vorgeschlagen, das als ”asymmetrischer” Metall-Oxid-Halbleiter(MOS)-Transistor bekannt ist. In diesem Typ von MOS-Bauelement ist der Drainbereich in Relation zu einem entsprechenden Sourcebereich wesentlich erweitert. Mit dieser Struktur kann ein asymmetrischer MOS-Transistor in ein System für überwiegend niedrige Spannung implementiert werden und dennoch ohne signifikantes Risiko einer Schädigung bei relativ hohen Spannungen arbeiten.To remedy this problem, a lot of technical solutions have been developed. For example, a device has been proposed which is known as an "asymmetric" metal oxide semiconductor (MOS) transistor. In this type of MOS device, the drain region is significantly expanded in relation to a corresponding source region. With this structure, an asymmetric MOS transistor can be implemented in a predominantly low voltage system and yet operate without significant risk of damage at relatively high voltages.

1 stellt einen herkömmlichen exemplarischen asymmetrischen MOS-Transistor 10 dar, der zwischen zwei flache Grabenisolationsstrukturen (STI-Strukturen) 14 eingebettet ist. Wie in 1 gezeigt, ist der asymmetrische MOS-Transistor 10 ein p-Kanal-Transistor vom MOS-Typ mit einem Gate 11, das über einer p-dotierten Mulde 15 ausgebildet ist. Eine Sourceelektrode 12 ist mit einem stark n-dotierten Sourcebereich 17 verbunden, und eine Drainelektrode ist mit einem stark n-dotierten Drainbereich 18 verbunden. Ein schwach n-dotierter Bereich umgibt den stark n-dotierten Drainbereich 18. 1 illustrates a conventional exemplary asymmetric MOS transistor 10 between two shallow trench isolation structures (STI structures) 14 is embedded. As in 1 shown is the asymmetric MOS transistor 10 a p-channel MOS type transistor with a gate 11 that over a p-doped trough 15 is trained. A source electrode 12 is with a heavily n-doped source region 17 connected, and a drain electrode is having a heavily n-doped drain region 18 connected. A weakly n-doped region surrounds the heavily n-doped drain region 18 ,

Die schwach n-dotierte Mulde bzw. der schwach n-dotierte Bereich, die/der den stark n-dotierten Drainbereich 18 umgibt, verleiht dem Transistor 10 zwei Eigenschaften. Erstens ist die effektive Kanallänge (LEFF) unter dem Gate 11 reduziert. Zweitens ist der Drainbereich 18 effektiv vergrößert, was dem asymmetrischen MOS-Transistor 10 demzufolge eine höhere Durchbruchspannung verleiht (d. h. eine größere Widerstandsfähigkeit gegen höhere angelegte Spannungen).The weakly n-doped well or the weakly n-doped region, the / the heavily n-doped drain region 18 surrounds, gives the transistor 10 two properties. First, the effective channel length (LEFF) is below the gate 11 reduced. Second, the drainage area 18 effectively increases what the asymmetric MOS transistor 10 consequently imparts a higher breakdown voltage (ie greater resistance to higher applied voltages).

Ein spezielles Beispiel für einen asymmetrischen MOS-Transistor ist in der Patentschrift US 6.624.487 B1 offenbart. Ein ähnliches Bauelement ist in 2 dargestellt. In 2 ist ein Paar asymmetrischer MOS-Transistoren 32, 34 in einem herkömmlichen elektrostatischen Entladungsschaltkreis (ESD-Schaltkreis) vorgesehen. In einem ersten MOS-Transistor 32 überlappt eine Gateelektrode 45 mit einem Teil einer schwach n-dotierten Mulde 42, in der eine stark n-dotierte Drain 44 angeordnet ist. In ähnlicher Weise überlappt eine Gateelektrode 49 für einen zweiten MOS-Transistor 34 mit einem Teil einer schwach n-dotierten Mulde 51, in der eine stark n-dotierte Drain 48 angeordnet ist. In dem dargestellten Beispiel sind die Drain des ersten und diejenige des zweiten MOS-Transistors 32, 34 gemeinsam mit einem nicht gezeigten Anschluss verbunden. Die Gates 45, 49 des ersten und des zweiten MOS-Transistors 32, 34 sind ebenfalls gemeinsam verbunden. Die erweiterten Übergänge mit tiefer Drain (”deep drain-extended junctions”), die sich an der Grenzfläche zwischen den n-Mulden 42, 51 und einem Substrat 40 befinden, stellen ein großflächiges Übergangsgebiet bereit, das in der Lage ist, einen hohen Strom zu bewältigen, der bei Vorspannungen in Durchlassrichtung durch ein ESD-Ereignis mit negativer Polarität von dem Substrat 40 zu dem vorstehend erwähnten Anschluss fließt.A specific example of an asymmetric MOS transistor is in the patent US 6,624,487 B1 disclosed. A similar component is in 2 shown. In 2 is a pair of asymmetric MOS transistors 32 . 34 in a conventional electrostatic discharge (ESD) circuit. In a first MOS transistor 32 overlaps a gate electrode 45 with a part of a weakly n-doped trough 42 in which a heavily n-doped drain 44 is arranged. Similarly, a gate electrode overlaps 49 for a second MOS transistor 34 with a part of a weakly n-doped trough 51 in which a heavily n-doped drain 48 is arranged. In the illustrated example, the drain of the first and that of the second MOS transistor 32 . 34 connected together with a connector, not shown. The gates 45 . 49 the first and the second MOS transistor 32 . 34 are also connected together. The extended deep-drain-extended junctions, located at the interface between the n-wells 42 . 51 and a substrate 40 provide a large area junction that is capable of handling a high current that is biased in the forward direction by an ESD event with negative polarity from the substrate 40 flows to the above-mentioned terminal.

Wenngleich sich die asymmetrischen MOS-Transistoren 32, 34 von 2 zur Handhabung relativ hoher Spannungen als nützlich erwiesen haben, können sie an einer fehlenden oder unzureichenden elektrischen Isolation zwischen ihnen und zwischen anderen nahegelegenen Bauelementen leiden. Um diesem elektrischen Isolationsproblem entgegenzuwirken, sind zwei zusätzliche Strukturen routinemäßig in Substraten enthalten, in die asymmetrische MOS-Transistoren eingebaut sind, die zur Verwendung mit relativ hohen angelegten Spannungen ausgelegt sind. Diese zusätzlichen Strukturen werden häufig als Schutzringe (”guard rings”) und Tripelmulden (”triple wells”) bezeichnet.Although the asymmetric MOS transistors 32 . 34 from 2 have proven useful for handling relatively high voltages, they may suffer from a lack of or insufficient electrical isolation between them and between other nearby devices. To counteract this electrical isolation problem, two additional structures are routinely included in substrates incorporating asymmetric MOS transistors designed for use with relatively high applied voltages. These additional structures are often referred to as guard rings and triple wells.

3 stellt die Verwendung und Anordnung von Schutzringen 86 und einer Tripelmulde 84 in einem herkömmlichen Halbleiterbauelement 70 konzeptionell dar. Das allgemeine Halbleiterbauelement 70 beinhaltet zum Beispiel einen n-Kanal-Transistor 82 und einen p-Kanal-Transistor 80, die durch eine Anzahl flacher Grabenisolationsstrukturen (STI-Strukturen) 74 separiert und von diesen umgeben sind. Die STI-Strukturen 74 sind ihrerseits durch zwischenliegende n-Mulden, die auf VDD vorgespannt sind, und zwischenliegende p-Mulden separiert, die auf VSS vorgespannt sind. Der sich daraus ergebende Effekt von STI-Strukturen 74 und zwischenliegenden n-Mulden und p-Mulden, die zusammen Schutzringe 86 bilden, besteht in einer erhöhten elektrischen Isolation zwischen den Transistoren 80 und 82 sowie anderen nahegelegenen Bauelementen. 3 represents the use and arrangement of protective rings 86 and a triple trough 84 in a conventional semiconductor device 70 conceptually. The general semiconductor device 70 includes, for example, an n-channel transistor 82 and a p-channel transistor 80 caused by a number of shallow trench isolation structures (STI structures) 74 separated and surrounded by these. The STI structures 74 are in turn separated by intervening n-wells biased at VDD and intermediate p-wells biased at VSS. The resulting effect of STI structures 74 and intervening n-wells and p-wells that together guard rings 86 form, consists in increased electrical isolation between the transistors 80 and 82 as well as other nearby components.

Die Tripelmulde 84 ist ebenfalls in 3 dargestellt und ist unter einem vergrößerten p-Muldenbereich des Transistors 82 angeordnet. Die Tripelmulde 84 ist typischerweise aus einem schwach n-dotierten Bereich benachbart zu der vergrößerten p-Mulde gebildet. Wie bei den Schutzringen 86 vergrößert die Tripelmulde 84 die elektrische Isolation des Transistors 82 bezüglich anderen Bauelementen wesentlich, die in der Nachbarschaft auf dem Substrat angeordnet sind, und verhindert spezieller einen Leckstrom von der p-Mulde durch das p-leitende Substrat.The triple trough 84 is also in 3 and is under an enlarged p-well region of the transistor 82 arranged. The triple trough 84 is typically formed from a weakly n-doped region adjacent to the enlarged p-well. As with the protection rings 86 enlarges the triple trough 84 the electrical isolation of the transistor 82 with respect to other components disposed in the vicinity on the substrate, and more particularly prevents a leakage current from the p-well through the p-type substrate.

Wenngleich Schutzringe und Tripelmulden dazu verwendet werden können, asymmetrische MOS-Bauelemente auf einem Substrat effektiv zu isolieren, macht ihre Bildung den Gesamtfertigungsprozess signifikant komplizierter und erhöht dessen Kosten. Das heißt, die Bereitstellung von Schutzringen und Tripelmulden verbraucht zunehmend rare Substratfläche und erfordert die Verwendung zusätzlicher Fertigungsmasken. Demgemäß ist eine neue Technologie in Bezug auf eine kosteneffektive Fertigung und einen Einbau asymmetrischer MOS-Bauelemente in ein Substrat äußerst wünschenswert.Although guard rings and triple troughs can be used to effectively isolate asymmetric MOS devices on a substrate, their formation significantly complicates and adds to the overall manufacturing process. That is, the provision of guard rings and triple troughs consumes increasingly rare substrate area and requires the use of additional manufacturing masks. Accordingly, a new technology in terms of cost-effective fabrication and incorporation of asymmetric MOS devices into a substrate is highly desirable.

Ein in der Patentschrift US 6.365.932 B2 offenbartes Halbleiterbauelement beinhaltet nebeneinander einen MOSFET vom Up-drain-Typ, einen npn-Transistor und einen CMOS-Transistor, wobei sich eine Drain des Up-drain-MOSFET in eine größere Tiefe in das Substrat erstreckt als sourceseitige Dotierbereiche, die sich bis zu einer gleichen Tiefe wie eine n-leitende Kanalmulde des CMOS-Transistors erstrecken.One in the patent US 6,365,932 B2 The disclosed semiconductor device includes, in juxtaposition, an up-down type MOSFET, an NPN transistor, and a CMOS transistor, wherein a drain of the up-drain MOSFET extends to a greater depth into the substrate than source-side doping regions that extend to one another extend the same depth as an n-channel channel well of the CMOS transistor.

Die Offenlegungsschrift EP 1 263 033 A1 offenbart ein Verfahren zur Herstellung eines integrierten Schaltkreises, bei dem in einem Implantationsprozess Störstellen für einen Taschenbereich an einer Unterseite eines Drainbereichs eines digitalen PMOS-Kernbauelements und für einen Drainbereich eines NMOS-I/O-Bauelements implantiert werden, wobei sich der Taschenbereich unterhalb des Drainbereichs in eine größere Tiefe in das Substrat erstreckt als der Drainbereich des NMOS-I/O-Bauelements.The publication EP 1 263 033 A1 discloses a method of fabricating an integrated circuit in which, in an implantation process, impurities for a pocket region are implanted at a bottom of a drain region of a digital PMOS core device and for a drain region of an NMOS I / O device, where the pocket region is below the drain region extends to a greater depth in the substrate than the drain region of the NMOS I / O device.

Die Offenlegungsschrift KR 10-2003-0009766 A offenbart ein Bauelement, in das Bipolartransistoren, CMOS- und DMOS-Transistoren integriert sind, wobei teilweise gemeinsame Implantationsprozesse zur Bildung entsprechender Dotierbereiche für die verschiedenen Transistoren vorgesehen sind.The publication KR 10-2003-0009766 A discloses a device incorporating bipolar transistors, CMOS and DMOS transistors, with partial common implantation processes for forming respective doping regions for the various transistors.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements der eingangs genannten Art sowie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik reduzieren oder eliminieren lassen.The invention is based on the technical problem of providing a semiconductor device of the aforementioned type and an associated manufacturing method, with which reduce or eliminate the above-mentioned difficulties of the prior art.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 20.The invention solves this problem by providing a semiconductor device having the features of claim 1 and a manufacturing method having the features of claim 20.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.Advantageous developments of the invention are specified in the subclaims.

Ausführungsformen der Erfindung stellen Halbleiterbauelemente bereit, die sowohl asymmetrische Bauelemente für hohe Spannung als auch Bauelemente für niedrige Spannung auf dem gleichen Substrat beinhalten. Diese verschiedenen Bauelementtypen können trotzdem durch eine effiziente Fertigungsprozesssequenz auf dem Substrat gebildet werden, die eine reduzierte Anzahl einzelner Fertigungsprozesse beinhaltet. Ausführungsformen der Erfindung ermöglichen zum Beispiel die Verwendung von weniger Masken bei der Fertigung von Halbleiterbauelementen, die sowohl asymmetrische Bauelemente für hohe Spannung als auch Bauelemente für niedrige Spannung enthalten.Embodiments of the invention provide semiconductor devices that are both asymmetric Include high voltage devices as well as low voltage devices on the same substrate. Nevertheless, these various device types can be formed by an efficient manufacturing process sequence on the substrate, which includes a reduced number of individual manufacturing processes. For example, embodiments of the invention allow the use of fewer masks in the fabrication of semiconductor devices that include both high voltage asymmetrical devices and low voltage devices.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Hierbei zeigen:Advantageous embodiments described below and the conventional embodiments explained above for better understanding thereof are shown in the drawings. Hereby show:

1 eine Schnittansicht eines herkömmlichen exemplarischen asymmetrischen MOS-Transistors, 1 a sectional view of a conventional exemplary asymmetric MOS transistor,

2 eine Schnittansicht einer Anzahl von asymmetrischen MOS-Transistoren, die in einem herkömmlichen exemplarischen Schaltungsaufbau angeordnet sind, 2 3 is a sectional view of a number of asymmetric MOS transistors arranged in a conventional exemplary circuit configuration;

3 eine Schnittansicht eines herkömmlichen Halbleiterbauelements mit auf einem Substrat angeordneten asymmetrischen MOS-Transistoren und zugehörigen Schutzring- und Tripelmulden-Isolationsstrukturen, 3 a sectional view of a conventional semiconductor device with arranged on a substrate asymmetric MOS transistors and associated guard ring and triple-well isolation structures,

4 bis 9 Schnittansichten zur Veranschaulichung aufeinanderfolgender Schritte eines exemplarischen Halbleiterbauelement-Herstellungsverfahrens gemäß der Erfindung und 4 to 9 Sectional views illustrating successive steps of an exemplary semiconductor device manufacturing method according to the invention and

10 ein Flussdiagramm einer Abfolge eines exemplarischen erfindungsgemäßen Verfahrens zur Herstellung eines Halbleiterbauelements. 10 a flowchart of a sequence of an exemplary inventive method for producing a semiconductor device.

In der folgenden Beschreibung werden mehrere Ausführungsformen der Erfindung exemplarisch dargelegt. Es ist zu erwähnen, dass verschiedene Merkmale nicht notwendigerweise maßstäblich gezeichnet sind. Tatsächlich sind bestimmte Abmessungen zur Bereitstellung zusätzlicher Klarheit hinsichtlich der relativen Abmessung willkürlich vergrößert oder verkleinert. Gleiche Bezugszeichen beziehen sich auf gleiche oder ähnliche Elemente. Der Ausdruck ”auf” wird sowohl dazu verwendet, die Anordnung oder Bildung eines Elements, eines Bereichs oder einer Schicht ”direkt auf” einem anderen Element, einem anderen Bereich oder einer anderen Schicht zu bezeichnen, als auch die Alternative, dass ein weiteres Element, ein weiterer Bereich oder eine weitere Schicht zwischenliegend vorliegen. Zwecks Klarheit und Einfachheit zielt die folgende Beschreibung allgemein auf ein Halbleiterbauelement ab, das auf einem p-dotierten Substrat ausgebildet ist. Es versteht sich jedoch, dass alternativ verschiedene Ausführungsformen verwendet werden können, die ein n-dotiertes Substrat verwenden, wobei die verschiedenen Anpassungsmaßnahmen in den dazu in Beziehung stehenden Fertigungsprozessen und Materialien zu berücksichtigen sind, wie dem Fachmann geläufig.In the following description, several embodiments of the invention will be exemplified. It should be noted that various features are not necessarily drawn to scale. In fact, certain dimensions are arbitrarily increased or decreased to provide additional clarity in terms of relative dimension. Like reference numerals refer to the same or similar elements. The term "on" is used to refer to the arrangement or formation of an element, region or layer "directly on top" of another element, another region or another layer, as well as the alternative of having another element, another area or another layer is present in between. For the sake of clarity and simplicity, the following description broadly aims at a semiconductor device formed on a p-type substrate. It is understood, however, that various embodiments using an n-doped substrate may alternatively be used, taking into account the various adjustment measures in the related manufacturing processes and materials, as understood by those skilled in the art.

Die 4 bis 9 veranschaulichen kollektiv verschiedene mögliche Herstellungsprozesse und exemplarische Technologien, die für die Fertigung von Halbleiterbauelementen mit sowohl Bauelementen für niedrige Spannung als auch Bauelementen für hohe Spannung, z. B. Transistoren, gemäß der Erfindung ausgelegt sind. Die einzelnen Fertigungsprozesse sind lediglich exemplarisch für eine Mehrzahl von Fertigungsprozessen, die vom Fachmann verwendet werden können. Es bedarf keines bestimmten Typs oder keiner bestimmten Reihenfolge der exemplarischen Fertigungsprozesse, soweit in der Beschreibung nicht ausdrücklich angezeigt.The 4 to 9 collectively illustrate various possible manufacturing processes and exemplary technologies used in the fabrication of semiconductor devices having both low voltage and high voltage devices, e.g. B. transistors are designed according to the invention. The individual manufacturing processes are merely exemplary of a plurality of manufacturing processes that may be used by those skilled in the art. It does not require a particular type or order of exemplary manufacturing processes, unless expressly indicated in the description.

In der in 4 dargestellten Ausführungsform beinhaltet ein p-leitendes Substrat 100 verschiedene Bauelementbereiche, die allgemein mit A-A', B-B', C-C' und D-D' bezeichnet sind. Das Substrat 100 kann aus einer Anzahl nutzbarer halbleitender und halbisolierender Materialien gebildet sein, die auf dem Fachgebiet bekannt sind, wie Silicium, Silicium-auf-Isolator, Galliumarsenid, Silicium-Germanium, Keramik etc.In the in 4 illustrated embodiment includes a p-type substrate 100 various device regions, generally designated A-A ', B-B', CC 'and DD'. The substrate 100 may be formed from a number of useful semiconductive and semi-insulating materials known in the art, such as silicon, silicon on insulator, gallium arsenide, silicon germanium, ceramics, etc.

Wenngleich die Bauelementbereiche A-A', B-B', C-C' und D-D' gemeinsam in 4 dargestellt sind, können sie jeweils weit über das Substrat 100 hinweg separiert angeordnet sein. Folglich repräsentieren die Trennlinien, welche die jeweiligen Bauelementbereiche in den Figuren trennen, allgemein jegliche definierte räumliche Beziehung zwischen den verschiedenen Bauelementbereichen auf dem Substrat 100.Although the device areas A-A ', B-B', CC 'and DD' together in 4 are shown, they can each far over the substrate 100 be arranged separated from each other. Thus, the dividing lines that separate the respective device areas in the figures generally represent any defined spatial relationship between the various device areas on the substrate 100 ,

Wie in 4 gezeigt, ist in diesem Beispiel das exemplarische Substrat 100 mit p-leitenden Störstellen schwach dotiert (d. h. ”p-leitend”) und mit einer Mehrzahl von Isolationsstrukturen 110 versehen. In der dargestellten Ausführungsform kann jede Isolationsstruktur 110 in einer ersten Tiefe (D1) in dem Substrat 100 unter Verwendung einer beliebigen von mehreren herkömmlichen Techniken gebildet sein. Die tatsächliche Geometrie und Tiefe der Isolationsstrukturen 110 variieren durch Auslegung, im Allgemeinen dienen jedoch das Layout und die Geometrie der Isolationsstrukturen 110 dazu, wenigstens teilweise die räumliche Beziehung zwischen den in dem Substrat 100 ausgebildeten Bauelementbereichen zu definieren, z. B. der Bauelementbereiche A-A', B-B', C-C' und D-D'. Die Bauelementbereiche A-A', B-B', C-C' und D-D' sind unter Verwendung bekannter Techniken verschieden dotiert, um jeweilige n-leitende und p-leitende Mulden 120 bis 150 zu bilden. Es ist zu erwähnen, dass 9 ein Layout bzw. eine Perspektive von oben nach unten zeigt, das/die eine Ausführungsform der Erfindung weiter veranschaulicht, welche die Muldenbereiche 120 bis 150 beinhaltet.As in 4 is the exemplary substrate in this example 100 with p-type impurities weakly doped (ie, "p-type") and with a plurality of isolation structures 110 Mistake. In the illustrated embodiment, each isolation structure 110 at a first depth (D1) in the substrate 100 be formed using any of several conventional techniques. The actual geometry and depth of the isolation structures 110 vary by design, but generally the layout and geometry of the isolation structures are used 110 to do so, at least in part, the spatial relationship between those in the substrate 100 to define trained component areas, e.g. B. the device areas A-A ', B-B', CC 'and D-D'. The device regions A-A ', B-B', CC 'and DD' are differently doped using known techniques to form respective n-type and p-type wells 120 to 150 to build. It is worth mentioning that 9 FIG. 4 shows a top down plan view further illustrating an embodiment of the invention illustrating the well regions. FIG 120 to 150 includes.

In einer Ausführungsform sind die Isolationsstrukturen 110 unter Verwendung einer Klasse von herkömmlichen Fertigungstechniken gebildet, die als flache Grabenisolation (STI) bezeichnet wird. Es können jedoch alternativ auch andere Fertigungstechniken, z. B. Plasmaätzen und Füllen, zur Bildung der Isolationsstrukturen 110 verwendet werden. In einer Ausführungsform werden die Isolationsstrukturen 110 aus Siliciumnitrid gebildet, es können jedoch auch andere Materialien alternativ oder zusätzlich verwendet werden. In einer Ausführungsform erstrecken sich die Isolationsstrukturen 110 mit einer ersten Tiefe D1, die im Bereich von etwa 250 nm bis etwa 300 nm liegt, in das Substrat 100 hinein. Die erste Tiefe D1 variiert jedoch mit Anwendung und Design. In one embodiment, the isolation structures 110 formed using a class of conventional manufacturing techniques called shallow trench isolation (STI). However, alternatively, other manufacturing techniques, such. As plasma etching and filling, to form the isolation structures 110 be used. In one embodiment, the isolation structures become 110 formed of silicon nitride, but other materials may alternatively or additionally be used. In an embodiment, the isolation structures extend 110 with a first depth D1 ranging from about 250 nm to about 300 nm into the substrate 100 into it. However, the first depth D1 varies with application and design.

Weiter ist zu erwähnen, dass sich die Isolationsstrukturen 110, wenngleich so charakterisiert, dass sie sich in einer ersten Tiefe ”in” das Substrat 100 hinein erstrecken (d. h. unter die Oberseite des Substrats), in einigen Ausführungsformen auch um ein gewisses Maß über die Oberseite des Substrats hinaus erstrecken können, wenn für bestimmte Auslegungen erforderlich. Derartige zusätzliche geometrische Eigenschaften sind durch die vorliegende Beschreibung der Isolationsstrukturen als ”sich in einer ersten Tiefe in das Substrat hinein erstreckend” nicht ausgeschlossen.It should also be mentioned that the insulation structures 110 though characterized as being at a first depth "in" the substrate 100 extend (ie, under the top of the substrate), in some embodiments, may extend beyond the top of the substrate to some extent, as required for particular layouts. Such additional geometric properties are not excluded by the present description of the isolation structures as "extending into the substrate at a first depth".

Die p-leitenden Störstellenmaterialien (d. h. ein oder mehrere ”Dotierstoffe”), die zur Definition der Leitfähigkeitseigenschaften des Substrats 100 sowie der Leitfähigkeitseigenschaften der p-Mulden 130 und 140 verwendet werden, können einer Anzahl von Materialien entnommen werden, die für die Bildung von p-leitenden Leitfähigkeitsbereichen in einem Substrat und/oder von auf dem Substrat ausgebildeten Materialschichten geeignet sind. Ein oder mehrere n-leitende Dotierstoffe können zur Definition der Leitfähigkeitseigenschaften der n-Mulden 120 und 150 verwendet werden, wie sie in dem p-leitenden Substrat 100 ausgebildet sind. Eine Dotierung oder Implantation von p-leitenden und n-leitenden Störstellen kann, ob allgemein oder selektiv, unter Verwendung einer Anzahl herkömmlicher Techniken durchgeführt werden.The p-type impurity materials (ie, one or more "dopants") are used to define the conductivity properties of the substrate 100 and the conductivity properties of the p-wells 130 and 140 can be taken from a number of materials suitable for forming p-type conductivity regions in a substrate and / or material layers formed on the substrate. One or more n-type dopants may be used to define the conductivity properties of the n-wells 120 and 150 used as in the p-type substrate 100 are formed. Doping or implantation of p-type and n-type impurities, whether general or selective, can be performed using a number of conventional techniques.

So können die n-Mulden 120 und 150 in dem dargestellten Beispiel durch selektives Implantieren von einem oder mehreren n-leitenden Dotierstoffen in geeignete Stellen des Substrats 100 gebildet werden. In gleicher Weise können die p-Mulden durch selektives Implantieren von einem oder mehreren p-leitenden Dotierstoffen in geeignete Bereiche des Substrats gebildet werden.So can the n-wells 120 and 150 in the illustrated example, by selectively implanting one or more n-type dopants into appropriate locations on the substrate 100 be formed. Likewise, the p-wells can be formed by selectively implanting one or more p-type dopants into appropriate regions of the substrate.

Für die Zwecke der folgenden Beschreibung wird ein Beispiel betrachtet, bei dem Transistoren für hohe Spannung nachfolgend in den Mulden 140 und 150 gebildet werden und Transistoren für niedrige Spannung nachfolgend in den Mulden 130 und 120 gebildet werden. Unter Berücksichtigung dieser Tatsache können die verschiedenen Mulden als Transistormulden für hohe Spannung bzw. für niedrige Spannung bezeichnet werden. Des Weiteren werden in einer Ausführungsform die in den Mulden 140 und 150 ausgebildeten Transistoren für hohe Spannung als asymmetrische MOS-Transistoren gebildet, die in ihrem Betrieb durch die Geometrie und Störstellendotierkonzentrationen ihrer jeweiligen Drainbereiche charakterisiert sind.For the purposes of the following description, consider an example in which high voltage transistors are subsequently in the wells 140 and 150 and low-voltage transistors are subsequently formed in the wells 130 and 120 be formed. With this in mind, the various wells can be referred to as high voltage and low voltage transistor wells, respectively. Furthermore, in one embodiment, in the wells 140 and 150 formed high-voltage transistors as asymmetric MOS transistors, which are characterized in their operation by the geometry and impurity doping concentrations of their respective drain regions.

Unter Bezugnahme auf 5 wird das Substrat 100 von 4 einem weiteren Fertigungsprozess unterzogen, um eine erste Photoresistschicht (z. B. eine Maske) 310 hinzuzufügen, welche die Mulden 120 bis 150 und die zugehörigen Isolationsstrukturen 110 im Wesentlichen bedeckt. Die Photoresistmaske 310 kann dann geätzt werden, um Teile der n-Mulde 120 für niedrige Spannung und der p-Mulde 140 für hohe Spannung freizulegen. Alternativ können diese Teile durch eine bereichsselektive Bildung der ersten Photoresistmaske 310 freiliegen. in dem dargestellten Beispiel wird dann wenigstens ein n-leitender Dotierstoff in einen Kanaldotierbereich 232 der n-Mulde 120 für niedrige Spannung und einen Drainbereich 236 der p-Mulde 140 für hohe Spannung unter Verwendung eines (ersten) Dotierstoffimplantationsprozesses implantiert.With reference to 5 becomes the substrate 100 from 4 subjected to a further manufacturing process to form a first photoresist layer (eg a mask) 310 add the troughs 120 to 150 and the associated isolation structures 110 essentially covered. The photoresist mask 310 can then be etched to parts of the n-well 120 for low voltage and the p-well 140 to expose for high voltage. Alternatively, these parts may be formed by region selective formation of the first photoresist mask 310 exposed. in the illustrated example, at least one n-type dopant then becomes a channel doping region 232 the n-well 120 for low voltage and a drain area 236 the p-well 140 implanted for high voltage using a (first) dopant implantation process.

In einer Ausführungsform erstreckt sich diese Kanaldotierbereichsimplantation bis zu einer zweiten Tiefe D2 von etwa 100 nm ± 10%. Weitere Ausführungsformen nutzen verschiedene Implantationen zweiter Tiefe D2 je nach Design. Die zweite Tiefe D2 kann zum Beispiel in Abhängigkeit von der ersten Tiefe D1 variieren (oder umgekehrt), und das Verhältnis der Tiefen D2/D1 kann als nützlicher Auslegungsparameter dienen. In bestimmten Ausführungsformen der Erfindung kann das Verhältnis D2/D1 zwischen etwa 1/3 bis etwa 1/2 variieren.In one embodiment, this channel doping region implantation extends to a second depth D2 of about 100 nm ± 10%. Other embodiments use different second depth implants D2 depending on the design. For example, the second depth D2 may vary depending on the first depth D1 (or vice versa), and the ratio of the depths D2 / D1 may serve as a useful design parameter. In certain embodiments of the invention, the ratio D2 / D1 may vary between about 1/3 to about 1/2.

Indem sich die erste Tiefe D1 von Isolationsstrukturen 110 so erstreckt, dass sie größer als die zweite Tiefe D2 des ersten Implantationsprozesses ist, z. B. weiter unter die Oberseite des Substrats 100 reicht, der zur Bildung des Kanaldotierbereichs 232 und des Drainbereichs 236 verwendet wird, sind Ausführungsformen der Erfindung gut dafür geeignet, die Notwendigkeit für zugehörige Schutzringe und/oder Tripelmuldenstrukturen zu reduzieren oder vollständig zu eliminieren, nach denen die herkömmliche Praxis verlangt. So können in vielen Anwendungen, in denen das Substratoberflächengebiet sehr beschränkt ist, Schutzringe und Tripel- bzw. Dreifachmulden vollständig eliminiert werden. In anderen Anwendungen, die weniger empfindlich gegenüber Oberflächengebietsbeschränkungen sind und aus einer zusätzlichen elektrischen Isolation einen Vorteil ziehen, können Schutzringe und Dreifachmulden hinzugefügt werden, um eine zusätzliche elektrische Isolation bereitzustellen.By the first depth D1 of isolation structures 110 extends so that it is greater than the second depth D2 of the first implantation process, z. B. further below the top of the substrate 100 is sufficient to form the channel doping area 232 and the drain region 236 Embodiments of the invention are well suited to reducing or completely eliminating the need for associated guard rings and / or triple trough structures as is required by conventional practice. Thus, in many applications where the substrate surface area is very limited, guard rings and triple wells can be completely eliminated. In other applications, which are less sensitive to surface area limitations and benefit from additional electrical isolation, guard rings and triple wells can be used be added to provide additional electrical isolation.

Unter Bezugnahme auf 6 wird nach Entfernen der ersten Photoresistmaske 310 eine zweite Photoresistschicht (z. B. eine weitere Maske) 320 selektiv gebildet (oder gebildet und bereichsweise geätzt), um Teile der Bauelementbereiche entsprechend der p-Mulde 130 für niedrige Spannung und der n-Mulde 150 für hohe Spannung freizulegen. Dann wird wenigstens ein p-leitender Dotierstoff selektiv in eine dritte Tiefe D3 implantiert, um einen Kanaldotierbereich 234 der p-Mulde 130 für niedrige Spannung und einen Drainbereich 238 der n-Mulde 150 für hohe Spannung zu bilden.With reference to 6 after removing the first photoresist mask 310 a second photoresist layer (eg, another mask) 320 selectively formed (or formed and partially etched) to parts of the device areas corresponding to the p-well 130 for low voltage and the N-well 150 to expose for high voltage. Then, at least one p-type dopant is selectively implanted into a third depth D3 to form a channel doping region 234 the p-well 130 for low voltage and a drain area 238 the n-well 150 to form for high voltage.

In der dargestellten Ausführungsform kann die dritte Tiefe D3 des zweiten Implantationsprozesses im Wesentlichen gleich der zweiten Tiefe D2 sein, die durch den ersten Dotierstoffimplantationsprozess bereitgestellt wird. Weitere Ausführungsformen können jedoch ungleiche Tiefen D2 und D3 vorsehen. Tatsächlich kann die dritte Tiefe D3 bei ihrer Bildung in einer Weise ähnlich jener der zweiten Tiefe D2 charakterisiert werden (z. B. bzgl. Abmessung, jeweiligen Elementtiefenverhältnissen, relativen Störstellenkonzentrationen etc.).In the illustrated embodiment, the third depth D3 of the second implantation process may be substantially equal to the second depth D2 provided by the first dopant implantation process. However, other embodiments may provide unequal depths D2 and D3. In fact, the third depth D3 may be characterized as it is formed in a manner similar to that of the second depth D2 (eg, in terms of dimension, respective element depth ratios, relative impurity concentrations, etc.).

Es ist zu erwähnen, dass der Drainbereich des asymmetrischen MOS-Transistors für hohe Spannung, der in der p-Mulde 140 zu bilden ist, gleichzeitig mit dem Kanaldotierbereich des in der n-Mulde 120 zu bildenden Transistors für niedrige Spannung gebildet wird. In ähnlicher Weise wird der Drainbereich des in der n-Mulde 150 zu bildenden asymmetrischen MOS-Transistors für hohe Spannung gleichzeitig mit dem Kanaldotierbereich des in der p-Mulde 130 zu bildenden Transistors für niedrige Spannung gebildet. Dieser Aspekt der dargestellten Ausführungsform ermöglicht eine Reduktion der Anzahl benötigter Masken und/oder Implantationsprozessen, die zur Bildung sowohl der Bauelemente für niedrige Spannung als auch jener für hohe Spannung erforderlich sind, wodurch der Gesamtfertigungsprozess vereinfacht wird und die Kosten reduziert werden.It should be noted that the drain region of the high voltage asymmetric MOS transistor is in the p-well 140 is to be formed simultaneously with the channel doping region of the n-well 120 is formed to be formed transistor for low voltage. Similarly, the drain area of the n-well becomes 150 high-voltage asymmetric MOS transistor to be formed simultaneously with the channel doping region of the p-well 130 formed low-voltage transistor to be formed. This aspect of the illustrated embodiment enables a reduction in the number of masks and / or implantation processes required to form both the low voltage and high voltage components, thereby simplifying the overall manufacturing process and reducing costs.

7 stellt das Substrat 100 von 6 mit der Hinzufügung jeweiliger Gatestrukturen dar, die Gateoxidschicht-Isolationsbarrieren 220 und Gateelektroden 210 beinhalten, die geeignet über Kanalbereichen platziert sind, die in jeweiligen Mulden 120 bis 150 ausgewiesen sind. Die Bildung dieser Gatestrukturen ist dem Fachmann allgemein geläufig und kann je nach Design- und Implementierungstechnologien variieren. 7 represents the substrate 100 from 6 with the addition of respective gate structures, the gate oxide layer isolation barriers 220 and gate electrodes 210 which are suitably placed over channel areas in respective wells 120 to 150 are identified. The formation of these gate structures is well known to those skilled in the art and may vary according to design and implementation technologies.

In der dargestellten Ausführungsform ist die Dicke der auf den Transistormulden 140 und 150 für hohe Spannung ausgebildeten jeweiligen Gateoxidschichtteile 220 gleich der Dicke der auf den Transistormulden 120 und 130 für niedrige Spannung ausgebildeten Gateoxidschichtteile 220. Wenngleich diese Beziehung nicht für jede Ausführungsform der Erfindung gelten muss, sind die reduzierten Fertigungskosten und die reduzierte Gesamtkomplexität (z. B. die erforderliche Anzahl von Masken), die in entsprechenden Ausführungsformen der Erfindung mit dieser Beziehung verknüpft sind, einer ernsthaften Designüberlegung würdig. Es ist zu erwähnen, dass herkömmliche Auslegungen, die sowohl Bauelemente für hohe Spannung als auch solche für niedrige Spannung beinhalten, im Allgemeinen erfordern, dass das mit Bauelementen für hohe Spannung verknüpfte Gateoxid dicker als das mit Bauelementen für niedrige Spannung verknüpfte Gateoxid ist. Folglich sind zusätzliche Maskierungs- und Gateoxidbildungsprozesse sowie Strukturierungsprozesse erforderlich.In the illustrated embodiment, the thickness is on the transistor wells 140 and 150 high voltage formed respective gate oxide layer parts 220 equal to the thickness of the on the transistor wells 120 and 130 low voltage gate oxide film parts 220 , While this relationship need not apply to each embodiment of the invention, the reduced manufacturing cost and reduced overall complexity (eg, the required number of masks) associated with this relationship in corresponding embodiments of the invention are worthy of serious design consideration. It should be noted that conventional designs involving both high voltage and low voltage components generally require the gate oxide associated with high voltage devices to be thicker than the gate oxide associated with low voltage devices. Consequently, additional masking and gate oxide formation processes as well as structuring processes are required.

8 stellt das Substrat von 7 nach der zusätzlichen Bildung von geeigneten n-leitenden und p-leitenden Bereichen dar, die zur Verwendung als Sourcebereiche 242 bis 244 und Drainbereiche 252 bis 254 ausgelegt sind. Der Fachmann erkennt, dass dem Designer in dieser Hinsicht ein beträchtlicher Spielraum bleibt. Das heißt, es können viele verschiedene Techniken effektiv verwendet werden, um selektiv Dotierstoffe zu implantieren, die zur Bildung der jeweiligen Source- und Drainbereiche in den p-leitenden und n-leitenden Mulden 120 bis 150 angemessen sind. Die jeweiligen Drainbereiche können zum Beispiel als schwach dotierte Drain(LLD)- oder Halo-Drainstrukturen gebildet werden. Diese spezielleren Typen von Drainstrukturen sind als solche bekannt und können ohne Weiteres in Ausführungsformen der Erfindung eingesetzt werden. 8th represents the substrate of 7 after the additional formation of suitable n-type and p-type regions for use as source regions 242 to 244 and drainage areas 252 to 254 are designed. One skilled in the art will recognize that the designer has considerable latitude in this regard. That is, many different techniques can be effectively used to selectively implant dopants that form the respective source and drain regions in the p-type and n-type wells 120 to 150 are appropriate. The respective drain regions may be formed, for example, as lightly doped drain (LLD) or halo drain structures. These more specific types of drain structures are known per se and can readily be used in embodiments of the invention.

In einer Ausführungsform der Erfindung kann jedoch ein einziger Implantationsprozess eines n-leitenden Dotierstoffs (z. B. unter Verwendung einer einzelnen Maske) verwendet werden, um selektiv n+-leitende Sourcebereiche 244 und n+-leitende Drainbereiche 254 in den jeweiligen p-leitenden Mulden 130 und 140 zu bilden. Analog kann ein einziger Implantationsprozess eines p-leitenden Dotierstoffs (z. B. unter Verwendung einer zweiten einzelnen Maske) verwendet werden, um selektiv p+-leitende Sourcebereiche 242 und p+-leitende Drainbereiche 252 in den jeweiligen n-leitenden Mulden 120 und 150 zu bilden.However, in one embodiment of the invention, a single implantation process of an n-type dopant (eg, using a single mask) may be used to selectively n + -type source regions 244 and n + -type drain regions 254 in the respective p-type wells 130 and 140 to build. Similarly, a single implantation process of a p-type dopant (eg, using a second single mask) may be used to selectively source p + -type regions 242 and p + -type drain regions 252 in the respective n-type wells 120 and 150 to build.

Mit einer geeigneten Verbindung zu signalgebenden und/oder Steuerquellen über herkömmliche Techniken kann die vorstehende Kombination von exemplarischen Source-, Drain- und Gateelementen dazu verwendet werden, folgende Elemente zu realisieren: einen n-leitenden Transistor 201 für niedrige Spannung in der n-Mulde 120, einen asymmetrischen p-leitenden Transistor 202 für hohe Spannung in der p-Mulde 140, einen p-leitenden Transistor 203 für niedrige Spannung in der p-Mulde 130 und einen n-leitenden Transistor 204 für hohe Spannung in der n-Mulde 150.With a suitable connection to signaling and / or control sources via conventional techniques, the above combination of exemplary source, drain and gate elements can be used to realize the following elements: an n-type transistor 201 for low stress in the n-well 120 , an asymmetric p-type transistor 202 for high voltage in the p-well 140 , a p-type transistor 203 for low voltage in the p-well 130 and an n-type transistor 204 for high tension in the n-well 150 ,

9 zeigt in einer Ansicht von oben nach unten die verschiedenen Bauelementbereiche A-A', B-B', C-C' und D-D', die von den p-Mulden und n-Mulden 120 bis 150 und den zugehörigen, oben in Bezug auf die 4 bis 8 beschriebenen Elementen besetzt sind. Es ist zu erwähnen, dass die vier resultierenden Transistoren 201 bis 204 als komplementäre MOS-Paare in Bezug sowohl auf Bauelemente für niedrige Spannung als auch solche für hohe Spannung gebildet werden können. 9 shows in a top-down view the various device areas A-A ', B-B', CC 'and D-D' coming from the p-wells and n-wells 120 to 150 and the associated, above in relation to the 4 to 8th occupied elements are occupied. It should be noted that the four resulting transistors 201 to 204 can be formed as complementary MOS pairs with respect to both low voltage and high voltage devices.

10 ist ein Flussdiagramm, das eine exemplarische Sequenz von Fertigungsprozessen darlegt, die zur Herstellung eines Halbleiterbauelements sowohl mit Transistoren für niedrige Spannung als auch mit Transistoren für hohe Spannung gemäß einer Ausführungsform der Erfindung ausgelegt sind. Bezugnehmend auf 10 werden Isolationsstrukturen in einem Substrat gebildet und es werden p-Mulden und n-Mulden in Bezug zu den Isolationsstrukturen gebildet (S12). Als nächstes wird eine erste Photoresistmaske angebracht und strukturiert, um selektiv Teile der Oberfläche des Substrats freizulegen, und es werden n-leitende Störstellen unter Verwendung der ersten Photoresistmaske implantiert (S14). Dann wird eine zweite Photoresistmaske angebracht und strukturiert, um selektiv andere Teile der Oberfläche des Substrats freizulegen, und unter Verwendung der zweiten Photoresistmaske werden p-leitende Störstellen implantiert (S16). 10 FIG. 10 is a flowchart outlining an exemplary sequence of manufacturing processes designed to fabricate a semiconductor device including both low voltage and high voltage transistors according to one embodiment of the invention. Referring to 10 Isolation structures are formed in a substrate and p-wells and n-wells are formed with respect to the isolation structures (S12). Next, a first photoresist mask is attached and patterned to selectively expose portions of the surface of the substrate, and n-type impurities are implanted using the first photoresist mask (S14). Then, a second photoresist mask is attached and patterned to selectively expose other parts of the surface of the substrate, and p-type impurities are implanted using the second photoresist mask (S16).

Anschließend werden Gateoxide gebildet (S18), und dann werden Gateelektroden gebildet (S20). Nach der Bildung der jeweiligen Gateelektrodenstrukturen werden n-leitende Störstellen implantiert, um Source-/Drainbereiche dieses Leitfähigkeitstyps zu bilden (S22), und es werden p-leitende Störstellen implantiert, um Source-/Drainbereiche dieses Leitfähigkeitstyps zu bilden (S24).Subsequently, gate oxides are formed (S18), and then gate electrodes are formed (S20). After formation of the respective gate electrode structures, n-type impurities are implanted to form source / drain regions of this conductivity type (S22), and p-type impurities are implanted to form source / drain regions of this conductivity type (S24).

Es sei angemerkt, dass, wenn oben gesagt ist, ein NMOS- oder PMOS-Bauelement sei ”auf” dem Substrat gebildet, dies auch Ausführungen umfasst, bei denen bestimmte Elemente des NMOS- oder PMOS-Bauelements in Wirklichkeit ”in” dem Substrat ausgebildet sind. Trotzdem sind zwecks Kürze derartige Bauelemente als ”auf” dem Substrat angeordnet bezeichnet.It should be noted that, as stated above, an NMOS or PMOS device is formed "on" the substrate, this also includes embodiments in which certain elements of the NMOS or PMOS device are in fact formed "in" the substrate are. Nevertheless, for purposes of brevity, such devices are referred to as being "on" the substrate.

Claims (34)

Halbleiterbauelement mit – wenigstens einem MOS-Bauelement (202, 204) für hohe Spannung und wenigstens einem MOS-Bauelement (201, 203) für niedrige Spannung, die auf einem Substrat (100) angeordnet und durch eine jeweilige Isolationsstruktur (110) separiert sind, die von einem Isolationsmaterial gebildet ist und sich in das Substrat bis in eine erste Tiefe (D1) erstreckt, wobei – das MOS-Bauelement (202, 204) für hohe Spannung im Bereich einer ersten Mulde (140, 150) eines ersten Leitfähigkeitstyps (p, n) gebildet ist und das MOS-Bauelement (201, 203) für niedrige Spannung im Bereich einer zweiten Mulde (120, 130) eines dem ersten entgegengesetzten zweiten Leitfähigkeitstyps gebildet ist, wobei sich die erste und die zweite Mulde (140, 150, 120, 130) tiefer als die Isolationsstruktur (110) in das Substrat erstrecken, – ein Drainbereich (236, 238) des MOS-Bauelements (202, 204) für hohe Spannung in der ersten Mulde (140, 150) mit dem zweiten Leitfähigkeitstyp und ein Kanalbereich (232, 234) des MOS-Bauelements (201, 203) für niedrige Spannung in der zweiten Mulde (120, 130) mit dem zweiten Leitfähigkeitstyp durch je einen Dotierbereich gebildet sind, die durch einen gemeinsamen Implantationsprozess gebildet sind und sich in das Substrat bis in eine gleiche zweite Tiefe (D2, D3) erstrecken, die geringer als die erste Tiefe (D1) ist, wobei der Drainbereich (236, 238) des MOS-Bauelements (202, 204) für hohe Spannung als ein schwach dotierter Drainbereich (LDD-Bereich) gebildet ist und sich der Kanalbereich (232, 234) des MOS-Bauelements (201, 203) für niedrige Spannung unter dessen Gateelektrode erstreckt, und – innerhalb des schwach dotierten Drainbereichs (236, 238) ein stärker dotierter (n+), zweiter Drainbereich (254, 252) des MOS-Bauelements (202, 204) für hohe Spannung gebildet ist.Semiconductor component with - at least one MOS component ( 202 . 204 ) for high voltage and at least one MOS device ( 201 . 203 ) for low voltage on a substrate ( 100 ) and by a respective isolation structure ( 110 ), which is formed by an insulating material and extends into the substrate to a first depth (D1), wherein - the MOS component ( 202 . 204 ) for high voltage in the region of a first well ( 140 . 150 ) of a first conductivity type (p, n) is formed and the MOS component ( 201 . 203 ) for low voltage in the region of a second well ( 120 . 130 ) of a first opposite second conductivity type is formed, wherein the first and the second well ( 140 . 150 . 120 . 130 ) deeper than the isolation structure ( 110 ) extend into the substrate, - a drain region ( 236 . 238 ) of the MOS device ( 202 . 204 ) for high stress in the first well ( 140 . 150 ) with the second conductivity type and a channel region ( 232 . 234 ) of the MOS device ( 201 . 203 ) for low stress in the second well ( 120 . 130 ) of the second conductivity type are each formed by a doping region, which are formed by a common implantation process and extend into the substrate to an equal second depth (D2, D3) which is less than the first depth (D1), wherein the Drain area ( 236 . 238 ) of the MOS device ( 202 . 204 ) is formed for high voltage as a lightly doped drain region (LDD region) and the channel region ( 232 . 234 ) of the MOS device ( 201 . 203 ) extends under its gate electrode for low voltage, and - within the lightly doped drain region ( 236 . 238 ) a more heavily doped (n + ) second drain region ( 254 . 252 ) of the MOS device ( 202 . 204 ) is formed for high voltage. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Isolationsstruktur aus einem Bereich vom STI(shallow trench isolation)-Typ besteht.Semiconductor component according to Claim 1, characterized in that the insulation structure consists of a region of the STI (shallow trench isolation) type. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Verhältnis der zweiten Tiefe zur ersten Tiefe in einem Bereich zwischen einem Drittel und der Hälfte liegt.Semiconductor component according to claim 1 or 2, characterized in that the ratio of the second depth to the first depth is in a range between one third and half. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die MOS-Bauelemente für hohe Spannung und für niedrige Spannung jeweils eine Gateoxidschicht (220) mit gleicher Dicke beinhalten.Semiconductor component according to one of Claims 1 to 3, characterized in that the high-voltage and low-voltage MOS components each comprise a gate oxide layer ( 220 ) with the same thickness. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das jeweilige MOS-Bauelement für hohe Spannung eine Gateoxidschicht mit einer ersten Dicke beinhaltet und das jeweilige MOS-Bauelement für niedrige Spannung eine Gateoxidschicht mit einer zweiten Dicke beinhaltet, die geringer als die erste Dicke ist.A semiconductor device according to any one of claims 1 to 3, characterized in that the respective high voltage MOS device includes a gate oxide film having a first thickness and the respective low voltage MOS device includes a gate oxide film having a second thickness less than the first one Thickness is. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Substrat p-leitend ist und die Dotierbereiche des Drainbereichs des MOS-Bauelements für hohe Spannung und des Kanalbereichs des MOS-Bauelements für niedrige Spannung n-leitend sind.Semiconductor component according to one of Claims 1 to 5, characterized in that the Substrate is p-type and the doping regions of the drain region of the high voltage MOS device and the channel region of the low voltage MOS device are n-type. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Dotierbereiche des Drainbereichs des MOS-Bauelements für hohe Spannung und des Kanalbereichs des MOS-Bauelements für niedrige Spannung durch einen Halo-Ionenimplantationsprozess gebildet sind.A semiconductor device according to any one of claims 1 to 6, characterized in that the doping regions of the drain region of the high voltage MOS device and the channel region of the low voltage MOS device are formed by a halo ion implantation process. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Substrat wenigstens eines der Materialien Silicium, Silicium-auf-Isolator, Galliumarsenid, Silicium-Germanium und Keramik beinhaltet.Semiconductor component according to one of Claims 1 to 7, characterized in that the substrate comprises at least one of silicon, silicon on insulator, gallium arsenide, silicon germanium and ceramic. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die erste Tiefe in einem Bereich zwischen 250 nm und 300 nm liegt.Semiconductor component according to one of claims 1 to 8, characterized in that the first depth is in a range between 250 nm and 300 nm. Halbleiterbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die zweite Tiefe in einem Bereich zwischen 90 nm und 110 nm liegt.Semiconductor component according to one of claims 1 to 9, characterized in that the second depth is in a range between 90 nm and 110 nm. Halbleiterbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass – wenigstens ein zweites MOS-Bauelement für hohe Spannung vorgesehen ist und die beiden MOS-Bauelemente für hohe Spannung asymmetrische NMOS- und PMOS-Bauelemente (202, 204) für hohe Spannung beinhalten, – wenigstens ein zweiter MOS-Bauelement für niedrige Spannung vorgesehen ist und die beiden MOS-Bauelemente für niedrige Spannung NMOS- und PMOS-Bauelemente (201, 203) für niedrige Spannung beinhalten, – ein Drainbereich des NMOS-Bauelements für hohe Spannung und ein Kanalbereich des PMOS-Bauelements für niedrige Spannung n-leitende Dotierbereiche mit der zweiten Tiefe beinhalten und – ein Drainbereich des PMOS-Bauelements für hohe Spannung und ein Kanalbereich des NMOS-Bauelements für niedrige Spannung je einen p-leitenden Dotierbereich beinhalten, die sich mit einer dritten Tiefe (D3) in das Substrat erstrecken, die geringer als die erste Tiefe ist.Semiconductor component according to one of Claims 1 to 10, characterized in that - at least one second MOS component is provided for high voltage and the two MOS components for high voltage are asymmetric NMOS and PMOS components ( 202 . 204 ) are provided for high voltage, - at least a second low-voltage MOS device is provided and the two low-voltage MOS devices NMOS and PMOS devices ( 201 . 203 ), a drain region of the high voltage NMOS device and a channel region of the low voltage PMOS device include n-type second depth doping regions, and a drain region of the high voltage PMOS device and a channel region of the Each of the low voltage NMOS devices may include a p-type doped region extending into the substrate at a third depth (D3) that is less than the first depth. Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass die zweite und die dritte Tiefe gleich sind.Semiconductor component according to claim 11, characterized in that the second and the third depth are equal. Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass die zweite und die dritte Tiefe verschieden sind.Semiconductor component according to claim 11, characterized in that the second and the third depth are different. Halbleiterbauelement nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass das Verhältnis der dritten Tiefe zu der ersten Tiefe im Bereich zwischen einem Drittel und der Hälfte liegt.Semiconductor component according to one of claims 11 to 13, characterized in that the ratio of the third depth to the first depth is in the range between one third and half. Halbleiterbauelement nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die p-leitenden Dotierbereiche durch einen Halo-Ionenimplantationsprozess gebildet sind.Semiconductor component according to one of Claims 11 to 14, characterized in that the p-type doping regions are formed by a halo ion implantation process. Halbleiterbauelement nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass jedes der asymmetrischen NMOS- und PMOS-Bauelemente für hohe Spannung und der NMOS- und PMOS-Bauelemente für niedrige Spannung von einer der Isolationsstrukturen umgeben ist.A semiconductor device according to any one of claims 11 to 15, characterized in that each of said asymmetric NMOS and PMOS high voltage devices and said NMOS and PMOS low voltage devices is surrounded by one of said isolation structures. Halbleiterbauelement nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, dass die dritte Tiefe im Bereich zwischen 90 nm und 110 nm liegt.Semiconductor component according to one of claims 11 to 16, characterized in that the third depth is in the range between 90 nm and 110 nm. Halbleiterbauelement nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, dass die asymmetrischen NMOS- und PMOS-Bauelemente für hohe Spannung benachbart zueinander auf dem Substrat als komplementäres Paar ausgebildet sind.A semiconductor device according to any one of claims 11 to 17, characterized in that the high voltage asymmetric NMOS and PMOS devices are formed adjacent to each other on the substrate as a complementary pair. Halbleiterbauelement nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, dass die NMOS- und PMOS-Bauelemente für niedrige Spannung benachbart zueinander auf dem Substrat als komplementäres Paar ausgebildet sind.A semiconductor device according to any one of claims 11 to 18, characterized in that the low voltage NMOS and PMOS devices are formed adjacent to each other on the substrate as a complementary pair. Verfahren zur Herstellung eines Halbleiterbauelements gemäß einem der Ansprüche 1 bis 19, wobei nach Bilden der Mulden (120, 130, 140, 150), die durch die Isolationsstrukturen (110) separiert sind, ein erster Implantationsprozess durchgeführt wird, durch den ein Dotierstoff in die zweite Tiefe (D2) in das Substrat zur gleichzeitigen Bildung des Kanalbereichs (232, 234) in der zweiten Mulde (120, 130) und des Drainbereichs (236, 238) in der ersten Mulde (140, 150) implantiert wird, und dann ein zweiter Implantationsprozess durchgeführt wird, durch den der starker dotierte (n+, p+), zweite Drainbereich (254, 252) innerhalb des schwach dotierten Drainbereichs (236, 238) gebildet wird.A method of manufacturing a semiconductor device according to any one of claims 1 to 19, wherein after forming the wells ( 120 . 130 . 140 . 150 ) caused by the isolation structures ( 110 ), a first implantation process is performed, through which a dopant in the second depth (D2) in the substrate for simultaneous formation of the channel region ( 232 . 234 ) in the second trough ( 120 . 130 ) and the drain region ( 236 . 238 ) in the first hollow ( 140 . 150 ) is implanted, and then a second implantation process is performed, through which the more heavily doped (n + , p + ), second drain region ( 254 . 252 ) within the lightly doped drain region ( 236 . 238 ) is formed. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass der Implantationsprozess eine Photoresistmaske (310) mit freien Bereichen zur Bildung des Kanalbereichs in der zweiten Mulde und des Drainbereichs in der ersten Mulde verwendet.A method according to claim 20, characterized in that the implantation process comprises a photoresist mask ( 310 ) is used with free areas to form the channel area in the second well and the drain area in the first well. Verfahren nach Anspruch 20 oder 21, weiter gekennzeichnet durch – Bilden von wenigstens einer weiteren ersten Transistormulde (150) für hohe Spannung und einer weiteren zweiten Transistormulde (130) für niedrige Spannung in dem Substrat und – Verwenden eines weiteren Implantationsprozesses, um durch Implantieren eines Dotierstoffs gleichzeitig einen weiteren Kanalbereich in der weiteren zweiten Transistormulde für niedrige Spannung und einen weiteren Drainbereich in der weiteren ersten Transistormulde für hohe Spannung mit einer weiteren Tiefe zu bilden, die geringer als die erste Tiefe ist.A method according to claim 20 or 21, further characterized by - forming at least one further first transistor well ( 150 ) for high voltage and another second transistor well ( 130 ) for low voltage in the substrate and Using a further implantation process to simultaneously form a further channel region in the further second low-voltage transistor well and another drain region in the further first high-voltage transistor well by further implanting a dopant at a further depth that is less than the first depth. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass der weitere Implantationsprozess eine einzige Photoresistmaske (320) verwendet.Method according to claim 22, characterized in that the further implantation process comprises a single photoresist mask ( 320 ) used. Verfahren nach Anspruch 22 oder 23, dadurch gekennzeichnet, dass die weitere Tiefe der weiteren Kanal- und Drainbereiche (234, 238) gleich der Tiefe der Kanal- und Drainbereiche (232, 236) ist.Method according to claim 22 or 23, characterized in that the further depth of the further channel and drain regions ( 234 . 238 ) equal to the depth of the channel and drain regions ( 232 . 236 ). Verfahren nach einem der Ansprüche 20 bis 24, weiter gekennzeichnet durch die Bildung der Isolationsstruktur unter Verwendung einer flachen Grabenisolations(STI)-Technik.The method of any of claims 20 to 24, further characterized by forming the isolation structure using a shallow trench isolation (STI) technique. Verfahren nach einem der Ansprüche 20 bis 25, dadurch gekennzeichnet, dass das Verhältnis der zweiten Tiefe zu der weiteren Tiefe und/oder das Verhältnis der weiteren Tiefe zu der ersten Tiefe im Bereich zwischen einem Drittel und der Hälfte liegt.Method according to one of claims 20 to 25, characterized in that the ratio of the second depth to the further depth and / or the ratio of the further depth to the first depth is in the range between one third and half. Verfahren nach einem der Ansprüche 22 bis 26, weiter gekennzeichnet durch – jeweiliges Bilden eines ersten und eines zweiten asymmetrischen Transistors für hohe Spannung in den ersten Mulden für hohe Spannung mit einer Gateoxidschicht mit einer ersten Dicke und – jeweiliges Bilden eines ersten und eines zweiten Transistors für niedrige Spannung in den Mulden für niedrige Spannung mit einer Gateoxidschicht mit einer zweiten Dicke.A method according to any one of claims 22 to 26, further characterized by Respectively forming first and second high voltage asymmetric transistors in the first high voltage wells with a first thickness and a gate oxide layer Respectively forming a first and a second low voltage transistor in the low voltage wells with a gate oxide layer having a second thickness. Verfahren nach einem der Ansprüche 20 bis 27, dadurch gekennzeichnet, dass die erste Dicke und die zweite Dicke gleich sind.Method according to one of claims 20 to 27, characterized in that the first thickness and the second thickness are equal. Verfahren nach Anspruch 27 oder 28, dadurch gekennzeichnet, dass der erste und der zweite asymmetrische Transistor benachbart zueinander auf dem Substrat als ein komplementäres Paar gebildet werden.A method according to claim 27 or 28, characterized in that the first and second asymmetric transistors are formed adjacent to each other on the substrate as a complementary pair. Verfahren nach einem der Ansprüche 27 bis 29, dadurch gekennzeichnet, dass der erste und der zweite Transistor für niedrige Spannung benachbart zueinander auf dem Substrat als ein komplementäres Paar gebildet werden.A method according to any of claims 27 to 29, characterized in that the first and second low voltage transistors are formed adjacent to each other on the substrate as a complementary pair. Verfahren nach einem der Ansprüche 22 bis 30, dadurch gekennzeichnet, dass wenigstens einer des ersten und des zweiten Dotierstoffimplantationsprozesses ein Halo-Ionenimplantationsprozess ist.A method according to any one of claims 22 to 30, characterized in that at least one of the first and second dopant implantation processes is a halo ion implantation process. Verfahren nach einem der Ansprüche 20 bis 31, dadurch gekennzeichnet, dass das Substrat wenigstens eines der Materialien Silicium, Silicium-auf-Isolator, Galliumarsenid, Silicium-Germanium und Keramik beinhaltet.Method according to one of claims 20 to 31, characterized in that the substrate comprises at least one of the materials silicon, silicon on insulator, gallium arsenide, silicon germanium and ceramic. Verfahren nach einem der Ansprüche 20 bis 32, dadurch gekennzeichnet, dass die erste Tiefe in einem Bereich zwischen 250 nm und 300 nm liegt.Method according to one of claims 20 to 32, characterized in that the first depth is in a range between 250 nm and 300 nm. Verfahren nach einem der Ansprüche 20 bis 33, dadurch gekennzeichnet, dass die zweite und/oder die weitere Tiefe in einem Bereich zwischen 90 nm und 110 nm liegt.Method according to one of claims 20 to 33, characterized in that the second and / or the further depth is in a range between 90 nm and 110 nm.
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