DE102007004789A1 - Verspannte Halbleiteranordnung und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Ein Verfahren zur Herstellung einer Halbleiteranordnung wird offenbart. Eine obere Oberfläche eines Halbleiterkörpers wird amorphisiert und ein Liner wird über der amorphisierten oberen Oberfläche ausgebildet. Die obere Oberfläche kann dann getempert werden. Ein Transistor wird an der oberen Oberfläche ausgebildet.

Description

  • Technisches Gebiet
  • Diese Erfindung bezieht sich im Allgemeinen auf Halbleiteranordnungen und Verfahren und im speziellen auf Anordnungen und Verfahren zum Abstimmen von mechanischen Spannungen in Transistoren, um die Leistungsfähigkeit zu verbessern.
  • Hintergrund
  • Halbleiteranordnungen werden in einer Vielzahl von elektronischen Anordnungen verwendet, wie z.B. Computern, Handys und anderen. Eines der Ziele der Halbleiterindustrie ist es, die Geschwindigkeit einzelner Anordnungen weiter zu erhöhen und ihre Abmessungen weiter zu verkleinern. Kleinere Anordnungen können bei höheren Geschwindigkeiten arbeiten, weil der körperliche Abstand zwischen den Bauelementen kleiner ist. Darüber hinaus ersetzen Materialien mit einer höheren Leitfähigkeit, wie z.B. Kupfer, Materialien mit einer niedrigeren Leitfähigkeit, wie z.B. Aluminium. Eine weitere Herausforderung ist es, die Beweglichkeit der Halbleiterladungsträger, wie z.B. Elektronen und Löcher, zu erhöhen.
    •
  • Ein Verfahren zur Verbesserung der Transistor-Leistungsfähigkeit ist es, das Halbleiter-Kristallgitter nahe des Ladungsträger-Kanal-Gebiets zu verspannen (z.B. zu deformieren). Transistoren, die z.B. auf verspanntem Silizium (strained silicon) hergestellt werden, weisen eine höhere Ladungsträger-Beweglichkeit auf als solche, die unter Verwendung herkömmlicher Substrate hergestellt werden. Ein Verfahren zum Verspannen von Silizium ist das Bereitstellen einer Germanium- oder Silizium-Germanium-Schicht. Eine dünne Schicht von Silizium kann über der Germanium enthaltenden Schicht aufgewachsen werden. Da das Kristallgitter von Germanium größer als das von Silizium ist, erzeugt die Germanium enthaltende Schicht eine Gitterfehlanpassungs-Spannung (lattice mismatch stress) in angrenzenden Schichten. Verspannte-Kanal-Transistoren (strained channel transistors) können dann in der Schicht von verspanntem Silizium ausgebildet werden.
  • Ein weiteres Verfahren ist das Bereitstellen einer Beanspruchungsschicht (stress layer) über dem Transistor. Varianten von Beanspruchungsschichten können verwendet werden, um die Beweglichkeit und Leistungsfähigkeit von Anordnungen zu erhöhen. Beispielsweise kann eine mechanische Spannung durch eine Kontakt-Ätzstopp-Schicht (CESL, Contact Etch Stop Layer), einzelne Schichten, doppelte Schichten, Spannungs-Speicher-Übertragungs-Schichten (stress memory transfer layers) und STI Liner bereitgestellt werden. Die meisten dieser Verfahren verwenden Nitrid-Schichten zum Bereitstellen von Zug- und Druckspannungen; dennoch können andere Materialien in anderen Anwendungen verwendet werden, z.B. HDP Oxid-Schichten.
  • Ein weiteres Verfahren zur Erzeugung von mechanischen Spannungen im Transistor verwendet ein abgeändertes flaches Graben-Isolations (STI, Shallow Trench Isolation)-Gebiet. Ein Verfahren weist ein Beschichten einer STI-Vertiefung mit einem Stressor vor einem Füllen der Vertiefung mit einem Dielektrikum auf. Der Stressor kann dann eine mechanische Spannung an den angrenzenden Halbleiter weitergeben.
  • Zusammenfassung der Erfindung
  • Gemäß eines Ausführungsbeispiels für ein Verfahren zur Herstellung einer Halbleiteranordnung wird ein Halbleiterkörper bereitgestellt. Eine obere Oberfläche des Halbleiterkörpers wird amorphisiert und ein Liner wird über der amorphisierten oberen Oberfläche ausgebildet. Die obere Oberfläche kann dann ausgeheilt werden. Ein Transistor wird an der oberen Oberfläche ausgebildet.
  • Das Vorangegangene hat die Merkmale der vorliegenden Erfindung eher breit umrissen. Zusätzliche Merkmale der Erfindung, welche den Gegenstand der Ansprüche der Erfindung darstellen, werden nachfolgend beschrieben. Vom Fachmann sollte wahrgenommen werden, dass die offenbarte Idee und das spezifische Ausführungsbeispiel leicht als Grundlage verwendet werden können, um andere Anordnungen oder Prozesse, welche die gleiche Zielsetzung wie die vorliegende Erfindung erfüllen, abzuändern oder zu entwickeln. Vom Fachmann sollte ebenso wahrgenommen werden, dass solche gleichwertigen Entwicklungen nicht vom Kern und Umfang der Erfindung, wie in den angefügten Ansprüche dargelegt, abweichen.
    •
  • Kurzbeschreibung der Zeichnungen
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgenden Beschreibungen in Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
  • 1a, 1b, 2a und 2b Diagramme zur Erläuterung einer Theorie hinter den Ideen der vorliegenden Erfindung darstellen;
  • 3 eine unter Verwendung von Ideen der vorliegenden Erfindung hergestellte Transistoranordnung darstellt;
  • 4a-4f Schnittansichten eines Verfahrens gemäß eines ersten Ausführungsbeispiels bereitstellen;
  • 5a-5b Schnittansichten eines Verfahrens gemäß eines zweiten Ausführungsbeispiels bereitstellen;
  • 6 eine Draufsicht auf zwei aktive Gebiete der vorliegenden Erfindung darstellt;
  • 7a-7b Schnittansichten eines Verfahrens gemäß eines dritten Ausführungsbeispiels bereitstellen;
  • 8a-8c Schnittansichten eines Verfahrens gemäß eines vierten Ausführungsbeispiels bereitstellen; und
  • 9a-9e perspektivische Ansichten eines eins Verfahrens gemäß eines fünften Ausführungsbeispiels bereitstellen.
  • Übereinstimmende Ziffern und Symbole der verschiedenen Figuren beziehen sich im allgemeinen, sofern nicht anders gekennzeichnet, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele klar darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet. Zur genaueren Erläuterung bestimmter Ausführungsbeispiele kann ein Buchstabe, welcher Veränderungen der gleichen Struktur, des Materials oder des Verfahrenschritts anzeigt, einer Figurenzahl folgen.
  • Detaillierte Beschreibung beispielhafter Ausführungsbeispiele
  • Die Herstellung und Verwendung von bevorzugten Ausführungsbeispielen wird nachstehend im Detail dargestellt. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breitgefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.
  • Die vorliegende Erfindung wird nun mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, und zwar für ein Verfahren zur Verbesserung der Ladungsträger-Beweglichkeit in einer CMOS-Anordnung. Ideen der Erfindung können jedoch auch für andere elektronische Anordnungen verwendet werden. So können z.B. Bipolar-Transis toren (oder BiCMOS) Ideen der vorliegenden Erfindung verwenden.
  • 1 und 2 werden zunächst zur Darstellung einer Theorie hinter der Grundidee von Ausführungsbeispielen der vorliegenden Erfindung verwendet. In 3 ist eine beispielhafte Transistoranordnung dargestellt und mit Bezug auf die 4-8 werden dann verschiedenen Verfahren zum Ausbilden von Transistoranordnungen, welche diese Ideen verwenden, beschrieben.
  • Die hierin beschriebene Theorie wird als Verständnishilfe bereitgestellt. Allerdings sollte wahrgenommen werden, dass die Erfindung nicht an diese Theorie gebunden ist. Experimentelle Ergebnisse zeigen, dass in rekristallisiertem Silizium mechanische Spannungen verbleiben, sobald eine Topographie vorhanden ist. Die hierin bereitgestellten Erklärungen sind das beste Verständnis der Erfinder, warum diese Phänomene auftreten.
  • Sowohl in 1, welche die 1a und 1b aufweist, als auch in 2, welche die 2a und 2b aufweist, weist ein Halbleiterkörper 10 eine darauf ausgebildete Spannungserzeugende Schicht (stress inducing layer) 12 auf. In dem Ausführungsbeispiel gemäß 1 ist die Schicht 12 ein Zug-Liner (tensile liner), welcher eine lokale Druckspannung im Halbleiter 10 erzeugen kann. Diese Struktur kann vorzugsweise für n-Kanal Anordnungen verwendet werden. In dem Ausführungsbeispiel gemäß 2 ist die Schicht 12 ein Druck-Liner (compressive liner), welcher eine Zugspannung im Halbleiter 10 erzeugt. Diese Struktur kann z.B. für p-Kanal Anordnungen verwendet werden.
  • In anderen Ausführungsbeispielen könnte eine Druckspannung einer p-Kanal Anordnung nutzen und/oder eine Zugspannung könnte einer n-Kanal Anordnung nutzen. Beispielsweise ist es möglich, dass bei bestimmten Geometrien (z.B. Kanten) die Verspannung umgekehrt sein könnte, d.h. ein Zug-Liner kann das Substrat in Teilen, z.B. an den Kanten, zusammendrückend hinterlassen. (Es ist ebenso möglich, dass die Theorie ungenau ist und zu anderen mechanischen Spannungen als den hierin beschriebenen führt.) Wie nachfolgend erläutert wird, wird in einigen Ausführungsbeispielen eine zweiachsige, mechanische Spannung erzeugt, wodurch sich Verbesserungsmöglichkeiten sowohl für PMOS als auch für NMOS mit einer Zugspannung im Silizium ergeben.
  • 1b und 2b zeigen eine Darstellung der Grenzen auf Molekülebene (und sind offensichtlich nicht maßstabsgerecht zu den 1a und 2b).
  • Das in den 1 und 2 dargestellte Verfahren verwendet ein Spannungs-Speicher-Verfahren (stress memory technique) zu einem Zeitpunkt im Verfahrens-Ablauf, bevor Transistoren ausgebildet werden. Ein Ziel ist es, eine mechanische Spannung in dem Kanal dieser auszubildenden Transistoren durch ein Amorphisieren der oberen Oberfläche und ein Ausbilden eines Beanspruchungs-Liners (stress liner) nach einem Ätzen von Isolationsgräben, aber vor der Herstellung der Transistoren einzuschließen. In diesem Verfahren wird das gesamte aktive Gebiet für jeden vorgegebenen Transistor verspannt, so dass das größere, verspannte Volumen (z.B. größeres Gebiet und/oder größere Tiefe) des Halbleiters zu einem höheren Spannungsniveau führen sollte. Ein tieferes Amorphisieren wird zu höheren Spannungsniveaus führen. Weil diese Vorgehensweise vor dem Ausbilden des Gates durchgeführt wird, kann das Amorphisieren tiefer als die Höhe des Gates sein.
  • 1 zeigt das aktive Gebiet 10 für einen n-Kanal Transistor. In diesem Fall kann eine Druckspannung durch einen Zug-Liner erzeugt werden. Bei der Kristallisation drückt der Zug-Liner 12 das Silizium an der amorphen Grenzfläche des Halbleiterkörpers 10 zusammen, so dass einige Gitter-Ebenen aufhören zu wachsen. Wenn der Liner 12 entfernt wird, verbleibt eine Zugspannung im aktiven Gebiet. Ein Transistor (siehe z.B. 3) kann dann im aktiven Gebiet ausgebildet werden.
  • In ähnlicher Weise zeigt 2 das aktive Gebiet 10 eines p-Kanal Transistors. In diesem Fall kann eine Zugspannung durch einen Druck-Liner erzeugt werden. Bei der Kristallisation streckt der Druck-Liner 12 das amorphe Silizium, so dass zusätzliche Gitterebenen wachsen. Wenn der Liner 12 entfernt wird, verbleibt eine Druckspannung im aktiven Gebiet. Wieder kann der Transistor im aktiven Gebiet ausgebildet werden.
  • Als allgemeiner Punkt wird in einigen Fällen eine lokale Topographie (z.B. beinahe 90°-Kanten) benötigt, um während des Wiederaufwachsens (regrowth) mechanische Spannungen vom Liner an das Silizium zu übertragen. Gemäß der Theorie weist bei einer flachen, dünnen Schicht jeder Punkt in der dünnen Schicht eine von links und rechts auf das Silizium drückende Kraft auf, wobei bei einer 90°-Kante nur eine Kraft in eine Richtung wirkt (der andere Teil fehlt). Dies ist in 1a (durch die Pfeile) dargestellt. Somit kann ein flacher, ungehäuster Silizium-Wafer abgesehen von den Waferrändern nicht signifikant verspannt sein. In Versuchen zeigte sich, dass die mechanische Spannung mit maximaler Topographie am höchsten ist, wobei ohne Kanten weniger mechanische Spannung verbleiben.
  • 3 zeigt eine im Halbleiterkörper 10 ausgebildete Transistoranordnung 14. Im speziellen wird die obere Oberfläche des Halbleiterkörpers als eine Spannungs-Speicher-Übertragungs-Schicht 16 (z.B. eine verspannte, ursprünglich amorphisierte Halbleiterschicht) ausgebildet. Die Spannungs-Speicher-Übertragungs-Schicht 16 erstreckt sich durch das aktive Gebiet und kann wie oben beschrieben ausgebildet werden. In vielen Ausführungsbeispielen kann die Spannungs-Speicher-Schicht 16 viel tiefer als in 3 dargestellt sein, typischerweise bis zur halben Strecke zwischen dem Boden des STI und dem Boden des Dotiergebiets 20. Verschiedene spezifische Beispiele werden nachfolgend bereitgestellt. Gemäß der Erläuterung von 3 wird eine Transistoranordnung ausgebildet.
  • Der Transistor 14 weist ein in der Spannungs-Speicher-Übertragungs-Schicht 16 angeordnetes Kanalgebiet 18 auf. Ein Gate-Dielektrikum 24 liegt über dem Kanalgebiet 18 und eine Gate-Elektrode 26 liegt über dem Gate-Dielektrikum 24. Ein Source-Gebiet 20 und ein Drain-Gebiet 22 werden in dem Halbleiterkörper und voneinander durch das Kanalgebiet 18 beabstandet angeordnet. In einem Beispiel ist die Spannungs-Speicher-Schicht 16 eine Zugspannungs-Schicht und das Source-Gebiet 20 und das Drain-Gebiet 22 sind n+-Gebiete (und der Transistor ist deshalb ein n-Kanal Transistor). In einem anderen Beispiel ist die Spannungs-Speicher-Schicht 16 eine Druckspannungs-Schicht und die p+-Source- und -Drain-Gebiete 20 und 22 bilden einen p-Kanal Transistor aus.
  • In anderen Ausführungsbeispielen können andere Halbleiteranordnungen und -elemente in der Spannungs-Speicher-Übertragungs-Schicht 16 hergestellt werden. Beispielsweise kann die Anordnung 14, wenn die Dotiergebiete 20 und 22 mit entgegengesetzten Polaritäten ausgebildet werden, als Diode betrieben werden. In einem anderen Beispiel können die Dotiergebiete 20 und 22 als Kontakte zu einer Kondensatorplatte verwendet werden, während die Gate-Elektrode 26 als ein anderes Gate eines Kondensators verwendet wird. Dieser Kondensator könnte z.B. als entkoppelnder Kondensator zwischen Versorgungsleitungen (z.B. VDD und Masse) auf einem Halbleiterchip verwendet werden.
  • 4-8 werden nun zur Veranschaulichung verschiedenartiger Ausführungsbeispiele zum Ausbilden einer Halbleiteranordnung der vorliegenden Erfindung bereitgestellt. Obwohl bestimmte Details mit Bezug auf nur eines der Ausführungsbeispiele erläutert werden können, sollte wahrgenommen werden, dass diese Details ebenso auf andere dieser Ausführungsbeispiele angewendet werden können.
  • Mit Bezug auf 4a wird ein Halbleiterkörper 10 bereitgestellt. In dem bevorzugten Ausführungsbeispiel ist der Halbleiterkörper 10 ein Silizium-Wafer. Beispielsweise kann der Körper 10 ein monokristallines Bulk-Silizium-Substrat (oder eine darauf gewachsene oder anderweitig darin ausgebildete Schicht) oder eine Schicht eines Silizium-auf-Isolator-(SOI, Silicon On Insulator) Wafers sein. In anderen Ausführungsbeispielen können andere Halbleiter wie z.B. Silizium-Germanium, Germanium, Gallium-Arsenid oder andere mit dem Wafer verwendet werden.
  • In dem ersten Ausführungsbeispiel werden Isolationsgräben 28 in dem Halbleiterkörper 10 ausgebildet. Diese Gräben 28 können mittels konventioneller Verfahren ausgebildet werden. Beispielsweise kann eine Hartmaskenschicht (hier nicht dargestellt, s. 8a), wie z.B. Silizium-Nitrid, über dem Halbleiterkörper 10 ausgebildet werden und zum Freilegen der Isolationsgebiete strukturiert werden. Die freiliegenden Teilbereiche des Halbleiterkörpers 10 können dann bis zur entsprechenden Tiefe geätzt werden. Die Gräben 28 definieren aktive Gebiete 10a und 10b, in welchen integrierte Schaltungsbauteile ausgebildet werden können. In einem herkömmlichen Verfahren würden die Gräben dann mit einem Isolator gefüllt. In diesem Ausführungsbeispiel findet hingegen erst die weitere Verarbeitung statt.
  • 4b erläutert das Ausbilden einer Resist-Schicht 30 über einem der aktiven Gebiete 10a. Dementsprechend verbleibt das aktive Gebiet 10b freiliegend. Vor dem Abscheiden der Resist-Schicht 30 kann das zum Maskieren der Gräben 28 verwendete Pad-Nitrid entfernt oder gedünnt werden, um die Spannungsübertragung zwischen dem Beanspruchungs-Liner 12 (auszubilden in 4d) und dem aktiven Gebiet 10b zu maximieren. Für einige Ausführungsbeispiele könnte das Pad-Nitrid jedoch ebenso dehnbar abgeschieden werden, so dass es nicht entfernt werden muss. Dies ist ebenso für STI mit einem ausreichend dünnen Pad-Nitrid/-Oxid für späteres CMP möglich.
  • Die Widerstands-Schicht 30 kann z.B. jeden standardmäßigen Positiv- oder Negativ-Photoresist umfassen. In einem anderen Beispiel kann eine Opferschicht, wie z.B. ein Oxid oder ein Nitrid ausgebildet werden. In jedem Fall sollte der Resist ausreichend dick sein, um eine wesentliche Amorphisierung des darunterliegenden Halbeiters zu verhindern.
  • In 4b ist der Resist so gezeichnet, dass er die Hälfte eines der Gräben 28 bedeckt. Es sei darauf hingewiesen, das diese Art der Herstellung schwierig sein kann (aber sicherlich möglich ist). Für die meisten Zwecke ist es ausreichend, den Resist irgendwo im Graben 28 oder über dem aktiven Gebiet 10a oder 10b angrenzend an den Graben zu stoppen. In verschiedenen Ausführungsbeispielen werden die Effekte des Amorphisierens an den Seitenwänden des Grabens gering sein, da die amorphe Schicht dünn ist.
  • Mit Bezug auf 4c wird die obere Oberfläche des freiliegenden aktiven Gebiets 10b amorphisiert. In dem bevorzugten Ausführungsbeispiel werden Germanium-Ionen, welche durch die Pfeile 32 dargestellt sind, in den Siliziumkörper 10b implantiert. Beispielsweise können Germanium-Ionen mit einer Dosis von ungefähr 1014 cm–2 bis ungefähr 1016 cm–2 und einer Implantationsenergie zwischen ungefähr 5 keV und ungefähr 200 keV implantiert werden. In anderen Ausführungsbeispielen können andere Materialien wie z.B. Xe, As implantiert werden.
  • Der Amorphisierungs-Schritt erzeugt eine amorphe Schicht 34 an der freiliegenden oberen Oberfläche des Halbleiterkörpers. Insbesondere der obere Teilbereich des aktiven Gebiets 10b wird sich in einem amorphen Zustand befinden. Diese Schicht 34 kann typischerweise zwischen ungefähr 10 nm und ungefähr 300 nm betragen. Wegen der Resist-Schicht 30 wird das aktive Gebiet 10a durch das Amorphisierungs-Verfahren unbeeinflusst oder zumindest im wesentlichen unbeeinflusst bleiben.
  • Wie in 4d dargestellt, wird die Resist-Schicht 30 entfernt und ein Liner 12 wird abgeschieden. Der Liner 12 ist, wie oben dargestellt, vorzugsweise ein Spannungs-erzeugender Liner. Beispielsweise wird eine dünne Nitrid-Schicht (z.B. Silizium Nitrid) derart abgeschieden, dass eine mechanische Spannung zwischen der dünnen Schicht 12 und dem darunterliegenden Halbleiter 10 erzeugt wird. Bei einen Silizium-Nitrid-Liner beeinflusst üblicherweise die Bindung zwischen Si-N und Si-H die Spannungsrichtung – je niedriger das Si-H zu Si-N Verhältnis umso zugbelastbarer. Wie aus dem Stand der Technik bekannt ist, bestimmen Abscheiderate, Druck, UV-Härten und andere Faktoren dieses Verhältnis.
  • 4e stellt die Struktur nach dem Rekristallisieren der amorphen Schicht zum Ausbilden einer Spannungs-Speicher-Schicht 16 über dem aktiven Gebiet 10b dar. In dem bevorzugten Ausführungsbeispiel, wird eine Wiederaufwachsen-Temperung (regrowth anneal) durchgeführt, so dass die kristalline Struktur durch vom Liner 12 im aktiven Gebiet 10b erzeugte mechanische Spannungen beeinflusst wird. Weil das aktive Gebiet 10a nicht amorphisiert wurde, sollte die kristalline Struktur dieses Gebiets im wesentlichen nicht durch die Wiederaufwachsen-Temperung beeinflusst werden (z.B. ermöglicht die Elastizität des Silizium-Kristalls dem Gebiet nach dem Entfernen des Liners die Form zurückzuerhalten). Nach dem Durchführen der Wiederaufwachsen-Temperung kann optional eine zusätzliche schnelle Temperung (RTA, Rapid Thermal Anneal) verwendet werden. Die Wiederaufwachsen-Temperung und die optionale RTA können die gleiche Art von Temperung (z.B. RTA) oder verschiedene Arten von Temperung, z.B. Ofen-Temperung oder Laser-Temperung umfassen.
  • In Ausführungsbeispielen, bei denen eine einachsige Spannung erzeugt wird, kann es wünschenswert sein, eine Niedertempera tur-Temperung für einen Druck-verspannten Halbleiter und eine Hochtemperatur-Temperung für einen Zug-verspannten Halbleiter zu verwenden. (Gemäß der Theorie diffundiert H aus und führt so zu einem niedrigeren Si-H/Si-N Bindungsverhältnis wie oben beschrieben). Beispielsweise kann die Niedertemperatur-Rekristallisierungs-Temperung bei einer Temperatur von weniger als ungefähr 700°C, z.B. zwischen ungefähr 500°C und ungefähr 600°C, durchgeführt werden. Die Hochtemperatur-Temperung kann bei einer Temperatur größer als ungefähr 1000°C, z.B. zwischen ungefähr 1100°C und 1200°C, durchgeführt werden.
  • 4f erläutert das Fertigstellen der Halbleiteranordnung. Die Grabengebiete 28 (s. 4a) werden mit einem Isoliermaterial zur Ausbildung von Graben-Isolations-Gebieten 36 gefüllt. Beispielsweise können die Gräben mit einem ersten Material, z.B. SiN, beschichtet werden und mit einem zweiten Material, z.B. einem mittels eines Hochdichten-Plasma-Verfahrens abgeschiedenen Oxid, gefüllt werden. In einigen Ausführungsbeispielen kann die Graben-Isolation verwendet werden, um eine Spannung im aktiven Gebiet 10a und/oder eine zusätzliche Spannung im aktiven Gebiet 10b aufzubringen.
  • Ein Gate-Dielektrikum 24 wird über freiliegenden Teilbereichen des Halbleiterkörpers 10 abgeschieden. In einem Ausführungsbeispiel umfasst das Gate-Dielektrikum 24 ein Oxid (z.B. SiO2), ein Nitrid (z.B. Si3N4), oder Kombinationen von Oxid und Nitrid (z.B. SiON, Oxid-Nitrid-Oxid-Folge). In anderen Ausführungsbeispielen wird ein high-k Dielektrikum-Material mit einer dielektrischen Konstante von ungefähr 5,0 oder größer als Gate-Dielektrikum 24 verwendet. Geeignete high-k Materialien umfassen z.B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, Kombinationen davon oder Kombinationen davon mit SiO2. Alternativ kann das Gate-Dielektrikum 24 andere high-k Isoliermaterialien oder andere Dielektrikum-Materialien umfassen. Wie oben angedeutet, kann das Gate-Dielektrikum 24 eine einzige Materialschicht umfassen oder alternativ kann das Gate-Dielektrikum 24 zwei oder mehrere Schichten umfassen.
  • Das Gate-Dielektrikum 24 kann z.B. mittels chemischer Dampfphasenabscheidung (CVD, Chemical Vapor Deposition), Atomlagenabscheidung (ALD, Atomic Layer Deposition), Metallorganischer chemischer Dampfphasenabscheidung (MOCVD, Metal Organic Vapor Deposition), physikalischer Gasphasenabscheidung (PVD, Physical Vapor Deposition) oder Dampfstrahl-Abscheidung (JVD, Jet Vapor Deposition) abgeschieden werden. In anderen Ausführungsbeispielen kann das Gate-Dielektrikum 24 mittels anderer geeigneter Abscheideverfahren abgeschieden werden. Das Gate-Dielektrikum 24 umfasst in einem Ausführungsbeispiel vorzugsweise eine Dicke von ungefähr 1 nm (10 Angström) bis ungefähr 6 nm (60 Angström), wenngleich das Gate-Dielektrikum 24 alternativ auch andere Abmessungen umfassen kann.
  • Im dargestellten Ausführungsbeispiel wird zum Ausbilden des Gate-Dielektrikums 24 die gleiche dielektrische Schicht sowohl für die p-Kanal als auch die n-Kanal Transistoren verwendet. Dieses Merkmal ist jedoch nicht notwendig. In einem weiteren Ausführungsbeispiel weisen die p-Kanal Transistoren und der n-Kanal Transistor jeweils verschiedene Gate-Dielektrika auf.
  • Die Gate-Elektrode 26 wird über dem Gate-Dielektrikum 24 ausgebildet. Die Gate-Elektrode 26 umfasst vorzugsweise ein Halbleitermaterial, wie z.B. Polysilizium oder amorphes Silizium obwohl alternativ andere Halbleitermaterialien als Gate-Elektrode 26 verwendet werden können. In anderen Ausführungsbeispielen kann die Gate-Elektrode 26 z.B. TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride, Phosphide oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein teilweise silizidiertes Gate-Material, ein vollständig silizidiertes Gate-Material (FUSI, Fully Silicided), andere Metalle und/oder Kombinationen daraus umfassen. In einem Ausführungsbeispiel umfasst die Gate-Elektrode 26 eine unter einer Silizid-Schicht (z.B. Titan-Silizid, Nickel-Silizid, Tantal-Silizid, Kobalt-Silizid, Platin-Silizid) liegende, dotierte Polysilizium-Schicht.
  • Wenn die Gate-Elektrode 26 z.B. FUSI umfasst, kann über dem Gate-Dielektrikum 24 Polysilizium abgeschieden werden und ein Metall wie z.B. Nickel kann über dem Polysilizium abgeschieden werden. Andere Metalle können alternativ verwendet werden. Das Substrat 10 kann dann auf ungefähr 600 oder 700°C zum Ausbilden einer einzigen Schicht von Nickel-Silizid erhitzt werden. Die Gate-Elektrode 26 kann eine Mehrzahl gestapelter Gate-Materialien, wie z.B. eine Metall-Unterschicht mit einer über der Metall-Unterschicht abgeschiedenen Polysilizium-Deckschicht, umfassen. Eine zwischen ungefähr 50 nm (500 Angström) bis 200 nm (2000 Angström) dicke Gate-Elektrode 26 kann mittels CVD, PVD, ALD oder anderer Abscheide-Verfahren abgeschieden werden.
  • Die p-Kanal Transistoren und der n-Kanal Transistor umfassen vorzugsweise aus den gleichen Schichten ausgebildete Gate-Elektroden 26. Wenn die Gate-Elektroden einen Halbleiter aufweisen, kann der Halbleiter für die p-Kanal Transistoren und die n-Kanal Transistoren verschiedenartig dotiert sein. In anderen Ausführungsbeispielen können die verschiedenen Arten von Transistoren Gates aus verschiedenen Materialien aufweisen.
  • Die Gate-Schicht (und optional die Gate-Dielektrikum-Schicht) werden unter Verwendung bekannter Photolitographie-Verfahren strukturiert und geätzt, um die Gate-Elektroden 26 mit geeigneter Struktur zu erzeugen. Nach dem Ausbilden der Gate-Elektroden, können schwach dotierte Source/Drain-Gebiete unter Verwendung der Gate-Elektrode 26 als eine Maske implantiert werden. Andere Implantationen (z.B. Taschen-Implantationen, Halo-Implantationen oder doppelt-diffundierte Gebiete (double diffused regions)) können, wie gewünscht, ebenso durchgeführt werden.
  • Abstandsstücke (spacer) 38, welche aus einem Isoliermaterial wie z.B. einem Oxid und/oder einem Nitrid ausgebildet sind, können an den Seitenwänden der Gate-Elektrode 26 ausgebildet werden. Die Abstandsstücke 38 werden typischerweise durch Abscheiden einer konformalen Schicht und nachfolgendem anisotropen Ätzen ausgebildet. Das Verfahren kann, wie gewünscht, für mehrere Schichten wiederholt werden.
  • Source-/Drain-Gebiete 20/22 können in freiliegenden Oberflächen der aktiven Gebiete 10a und 10b ausgebildet werden. Vorzugsweise werden Ionen (z.B. Bor für den PMOS Transistor 116 und Arsen und/oder Phosphor für den NMOS Transistor 118) entsprechend herkömmlicher Verfahren implantiert.
  • Obwohl nicht dargestellt, versteht es sich, dass eine dielektrische Zwischenschicht (ILD, Interlayer Dielectric) über den Transistoren 14 ausgebildet wird. Geeignete ILD-Schichten weisen Materialien wie z.B. dotiertes Glas (BPSG, PSG, BSG), Organo-Silicat-Glas (OSG, Organo Silicat Glass), fluoriniertes Silicat-Glas (FSG, Fluorinated Silicate Glass), Aufschleuderglas (SOG, Spun-On-Glass), Silizium-Nitrid und PE Plasma-verstärktes Tetraethyloxysilane (TEOS) auf. Üblicherweise werden die Gate-Elektrode und die (nicht dargestellten) Source-Drain Kontakte durch die dielektrische Zwischenschicht hindurch ausgebildet. Metallisierungs-Schichten, welche die verschiedenen Bauelemente verbinden, sind ebenso auf dem Chip enthalten, aber zum Zwecke der Vereinfachung nicht dargestellt.
  • Ein zweites Ausführungsbeispiel wird nun mit Bezug auf die 5a und 5b beschrieben. Das Verfahren beginnt mit einem Wafer mit darin wie in 4a dargestellt ausgebildeten Isolationsgräben. Eine pauschale Amorphisierungs-Implantation wird dann, wie in 5a dargestellt, durchgeführt. Dieses Ausführungsbeispiel vereinfacht das Verfahren, weil der Resist 30 und die beteiligten Lithografie-Schritte eliminiert wurden. In einem Ausführungsbeispiel werden Germanium-Ionen in ein Siliziumsubstrat implantiert, um eine amorphe Schicht 34 an der oberen Oberfläche des Halbleiterkörpers 10 zu erzeugen.
  • Wie in 5b dargestellt wird ein Spannungs-erzeugender Liner 12 über dem Halbleiterkörper 10 ausgebildet. Der Spannungs-erzeugende Liner 12 kann entweder ein Zug- oder Druck-Liner sein. Wie oben mit Bezug auf 4e erläutert, kann der Wafer zur Rekristallisierung der oberen Oberfläche des Halbleiterkörpers 10 erhitzt werden. Wie vorher wird vorzugsweise eine Niedertemperatur-Temperung für einen Druck-Liner verwendet und eine Hochtemperatur-Temperung wird für einen Zug-Liner verwendet. Der Liner 12 kann dann entfernt werden und Halbleiterelemente können ausgebildet werden.
  • Mit dem Substrat von 5b (nach dem Nachwachsen und dem Entfernen des Liners), erfahren alle aktiven Gebiete die gleiche Beanspruchung. Dies kann erwünscht (oder zumindest tolerierbar) sein. In anderen Beispielen kann jedwede Spannung von einer der Transistor-Arten (z.B. n-Typ oder p-Typ) vor dem Ausbilden dieser Art von Transistor abgebaut werden.
  • Beispielsweise wird, wenn ein Zug-Liner abgeschieden wird, die Leistungsfähigkeit der n-Kanal Transistoren (z.B. auszubilden in einem der aktiven Gebiete 10a) verbessert. Die Druckspannung (d.h. die in dem Halbleiter durch den Zug-Liner erzeugte Spannung) ist für den p-Kanal Transistor nicht erwünscht und kann abgebaut (d.h. kompensiert) werden, z.B. durch Verwenden von eingebettetem Silizium-Germanium im anderen aktiven Gebiet (z.B. aktiven Gebiet 10b). Hier wird das Silizium geätzt und mit epitaktischem SiGe nur in den Source-/Drain-Gebieten gefüllt. Ein solcher Standard-Ansatz würde viel von dem Zug-verspannten Si entfernen und die Zugspannung im Kanal übermäßig kompensieren. Alternativ kann die Spannung abgebaut werden, wenn das Isoliermaterial für die Grabenisolation 36 (siehe z.B. 4f) abgeschieden wird. Beispielsweise kann eine HDP flache Grabenisolation (STI) verwendet werden, um Spannung für die p-Kanal Transistoren abzubauen, weil die Druckspannung vom STI die Zug-Verspannung von der verspannten Schicht kompensieren kann.
  • Wenn ein Druck-Liner abgeschieden wird, wird die Leistungsfähigkeit des p-Kanal Transistors verbessert. Die Zug-Spannung ist für einen n-Kanal Transistor nicht erwünscht und kann abgebaut oder kompensiert werden. Beispielsweise kann eingebettetes Silizium-Carbonat (SiC) verwendet werden oder ein mittels HARPTM (High Aspect Ratio Process), welches z.B. von Applied Materials erhältlich ist, gefülltes STI.
  • In anderen Ausführungsbeispielen braucht die mechanische Spannung nicht kompensiert zu werden. Beispielsweise ist ein zweiachsiges Verspannen sowohl für n-Kanal als auch p-Kanal Transistoren erwünscht. Eine zweiachsig verspannte Schicht wird eine Spannung parallel zum Stromfluss und ebenso in eine Richtung rechtwinklig zum Stromfluss erfahren. 6 stellt eine Draufsicht von zweiachsig verspannten Gebieten 10a und 10b bereit. Um eine zweiachsige, mechanische Spannung aufrecht zu erhalten, sind die aktiven Gebiete vorzugsweise quadratisch, d.h. sie haben Kanten, die in der Länge nicht mehr als 50% verschieden sind (d.h. 2/3 ≤ d2/d1 ≤ 3/2). In diesem Fall kann es erwünscht sein, breite Transistoren zu verwenden und ein zusätzliches STI einzufügen, so dass ein einziger breiter Transistor wie mehrere engere Transistoren parallel zueinander implementiert werden kann.
  • 7a und 7b stellen ein Verfahren gemäß einem anderen Ausführungsbeispiel dar. Mit Bezug auf 7a wird eine Resist-Schicht 30 über der Struktur von 5b abgeschieden. Die Resist-Schicht 30 wird, wie oben mit Bezug auf 4c erläutert, photolithographisch strukturiert. Der Liner 12 über dem aktiven Gebiet 10b kann dann entfernt werden. Diese Struktur ist in 7a dargestellt.
  • Mit Bezug auf 7b wird der Resist 30 entfernt und ein zweiter Liner 12' wird über dem Halbleiterkörper ausgebildet. Der Liner 12 und der zweite Liner 12' setzen vorzugsweise entgegen gesetzte Spannungen durch, z.B. ist der Liner 12 ein Druck-Liner und der zweite Liner 12' ist ein Zug-Liner, oder umgekehrt. Wie in 7b dargestellt, kann der zweite Liner 12' über dem ersten Liner und in direktem Kontakt mit dem Substrat 10b ausgebildet werden. Wo die zwei Liner überlappen, würde die Spannung vom unteren Liner 12 sehr viel höher als die Spannung vom oberen Liner 12' sein. Dieses Merkmal ist insbesondere dann wahr, wenn der Liner 12 dick genug ausgebildet ist, z.B. zwischen ungefähr 20 nm und 200 nm (vorzugsweise 50 nm bis 100 nm) dick. Der zweite Liner 12' kann ebenfalls eine Dicke von ungefähr 20 nm bis ungefähr 200 nm aufweisen.
  • Während des Temperverfahrens wird die Spannung des Halbleiterkörpers 10a bzw. 10b durch den darüberliegenden Liner 12' bzw. 12 beeinflusst. Entsprechend können die Gebiete für n-Kanal Transistoren Druck-verspannt werden und die Gebiete für die p-Kanal Transistoren können Zug-verspannt werden. Vorzugsweise weist das Temperverfahren zwei Schritte auf. Dieses kann anschließend mit einer gemeinsamen Temperung oder nach dem Strukturieren des Zug-Liners mit einer Hochtemperatur-Temperung (z.B. 1100°C) ausgeführt werden. Bei letzterem kann ein weiteres Amorphisieren vor dem Abscheiden des Druck-Liners (da das Tempern ihn rekristallisieren würde) durchgeführt werden. Dann kann eine Niedertemperatur-Temperung (z.B. 600°C) durchgeführt werden.
  • In jedem der vorstehend beschriebenen Ausführungsbeispiele wurden die Beanspruchungs-Liner nach dem Ätzen der Isolationsgräben 28, aber vor dem Ausbilden der Transistoren ausgebildet. Ein Problem, das von Belang sein kann, ist ein Im plantations-Schaden rund um die STI-Kante, welcher die elektrischen Eigenschaften der Anordnung nachteilig beeinflussen kann. Diese Defekte werden aber üblicherweise durch nachfolgende Ausheil-Schritte korrigiert.
  • Ein Ausführungsbeispiel, das einen möglichen Implantations-Schaden unter den Isolationsgräben vermeidet, ist in den 8a-8c dargestellt. Zunächst auf 8a Bezug nehmend, ist ein Halbleiterkörper 10 bereitgestellt. Dieser kann die gleiche Art von Halbleiterkörper wie oben besprochen aufweisen. Eine Hartmasken-Schicht 40 kann über dem Halbleiterkörper 10 ausgebildet werden. Beispielsweise kann ein Pad-Oxid über Silizium ausgebildet werden und ein Pad-Nitrid kann über dem Pad-Oxid ausgebildet werden.
  • Das Amorphisieren der oberen Oberfläche des Halbleiterköpers 10 ist in 8b dargestellt. In einem Beispiel kann ein Ionen-Implantations-Schritt (z.B. Implantation von Germanium-Ionen), wie durch die Pfeile 32 bezeichnet, durchgeführt werden. In dem bevorzugten Ausführungsbeispiel wird diese Implantation durch die Hartmasken-Schicht 40 hindurch durchgeführt werden. Dies wird bevorzugt, wenn die Abscheide-Temperatur der Hartmasken-Materialien hoch genug ist, um die durch das Ausheilen, welches nachfolgend erläutert wird, erzeugte Spannung zu beeinflussen. Alternativ kann ein Zug-Nitrid (tensile nitrid) als Pad-Nitrid 40 verwendet werden (z.B. wenn nur der zweiachsige Ansatz in Ausführungsbeispiel 2 verwendet wird) und für CMP- und STI-Bearbeitung verbleiben. Wenn das Abscheide-Verfahren die Spannung nicht beeinflussen wird, dann kann die Hartmaske nach der Rekristallisierung ausgebildet werden.
  • Die Schritte des Graben-Ätzens und Liner-Abscheidens sind in 8c dargestellt. Diese Schritte können wie oben erläutert durchgeführt werden. Die resultierende Struktur kann wie oben erläutert weiterbearbeitet werden, einschließlich der Abänderung der vorgestellten Ausführungsbeispiele.
  • In einem alternativen Ausführungsbeispiel kann das Substrat vor dem Durchführen der Amorphisierung von 8b wie in 4c dargestellt maskiert werden. Auf diese Art und Weise werden nur ausgewählte aktive Gebiete mechanisch verspannt.
  • In einem weiteren alternativen Ausführungsbeispiel, welches nicht dargestellt ist, kann der Amorphisierungs-Schritt von 8b vor dem Abscheiden der Hartmasken-Schicht 40 durchgeführt werden. In diesem Ausführungsbeispiel wird die obere Oberfläche (z.B. durch Ge Implantation) amorphisiert und der Spannungs-erzeugende Liner wird abgeschieden. Die Wiederaufwachsen-Temperung kann dann zum Rekristallisieren der oberen Oberfläche durchgeführt werden. Zu diesem Zeitpunkt kann der Wafer mittels eines Standard-Verfahrens bearbeitet werden, z.B. durch Abscheiden der Hartmaske, um das Ausbilden des STI zu beginnen. In einem anderen Ausführungsbeispiel kann der Spannungs-erzeugende Liner 12 als die Hartmaskenschicht 40 verwendet werden, wodurch einige Verfahrensschritte eingespart werden.
  • Diese Idee, mechanische Spannungen vor dem Ausbilden des Gates einzubringen, kann in Anordnungen alternativer Bauarten wie z.B. FinFET's oder Anordnungen mit mehreren Gates (multigated devices) verwendet werden. Ein Beispiel ist in den 9a-9e dargestellt.
  • Mit Bezug auf 9a wird eine Rippe (fin) 10f über der Isolier-Schicht 42 ausgebildet. Die Isolier-Schicht 42 könnte z.B. eine, als Teil eines SOI-Substrats ausgebildete, vergrabene Oxid-Schicht umfassen. Die Isolierschicht 42 könnte über einem (nicht dargestellten) aus Silizium oder einem anderen Material hergestellten Substrat liegen. Alternativ kann die Rippe 10f in einem Halbleiter ausgebildet werden, ohne über einem Isolator 42 zu liegen. Zum Ausbilden der Struktur von 9a wird ein SOI Wafer bereitgestellt. Die obere Silizi um-Schicht wird zum Ausbilden von Inseln und Rippen geätzt, wodurch jede Anordnung elektrisch isoliert wird.
  • Nach dem Ätzen des Siliziums wird das Substrat, wie durch die Pfeile 32 dargestellt, bis in eine gewünschte Tiefe amorphisiert. Wie zuvor kann das Amorphisieren mit einer Germanium-Implantation durchgeführt werden. Je tiefer das amorphe Gebiet 34 ist, umso höher wird das gespeicherte Spannungs-Niveau sein. Diese Tiefe wird jedoch durch die Notwendigkeit, eine kristalline Halbleiter-Keimschicht unter dem amorphen Gebiet 34 aufrecht zu erhalten, begrenzt. In einem Beispiel könnte eine Rippe 10f, welche 100 nm hoch ist, ein amorphes Gebiet 34 von ungefähr 70nm aufweisen. In anderen Beispielen könnte sich das amorphe Gebiet 34 bis in eine Tiefe zwischen ungefähr 50% und 90% (oder vorzugsweise zwischen 65% und 75%) der Höhe der Rippe 10f erstrecken.
  • Nach dem Amorphisieren wird der Beanspruchungs-Liner 12, wie in 9c dargestellt, abgeschieden. Wie in den früheren Ausführungsbeispielen könnte der Beanspruchungs-Liner 12 eine Kombination von Schichten, z.B. SiO2 + Si3N4, oder eine einzige Schicht, z.B. Si3N4, umfassen. Das Zug- oder Druckspannungs-Niveau dieses Liners ist von der Bauart der Anordnung einschließlich der Rippen-Ausrichtung und der Anordnungs-Art, wie z.B. pMOS oder nMOS abhängig. Als solcher kann ein separater Beanspruchungs-Liner für jede Anordnungs-Art erforderlich sein. Dennoch ist es möglich, dass ein einziger Liner für beide Arten geeignet ist. Wenn ein andersartiger Beanspruchungs-Liner benötigt wird, könnte eine maskierte Methode ähnlich der in 4 oder 7 beschriebenen anwendbar sein.
  • Nach dem Abscheiden des Liners würde ein RTA Schritt, üblicherweise oberhalb von 600°C, das amorphe Silizium rekristallisieren. Andere Temperungs-Temperaturen könnten, wie hierin beschrieben, verwendet werden. Während des Wiederaufwachsens wird die mechanische Spannung vom Liner 12 in das gewachsene Silizium 16 mit einbezogen. Wie durch 9d dargestellt, würde der Liner 12 dann entfernt und die Rippe 10f (oder zumindest der obere Teilbereich der Rippe 10f) würde an den Seitenwänden der Rippe 10f entweder zug- oder druckverspannt verbleiben.
  • Es ist möglich, dass die Änderung der Beweglichkeit infolge von mechanischer Spannung an den Seitenwänden der Rippe 10f, verschieden zu der an der Oberfläche der Rippe ist, da sich dort zwei verschiedene Kristallebenen auf der Oberfläche befinden.
  • Dennoch fließt der größte Teil des Stroms an der Seite der Rippe, weil diese üblicherweise höher als breit ist. Der Beanspruchungs-Liner als solcher würde für die Seitenwand-Beweglichkeit optimiert werden und jede Verminderung der Beweglichkeit an der oberen Oberfläche (sofern vorhanden) wird einen geringen Effekt auf die Leistungsfähigkeit der Anordnung haben.
  • 9e stellt die Struktur nach dem Ausbilden eines Gates 26 dar. Das Gate kann durch Abscheiden eines Leiters und Ätzen des Leiters zu der geeigneten Struktur ausgebildet werden. Das Gate kann aus jedem Leiter, wie z.B. Polysilizium, Metall, Metall-Nitrid oder leitfähigen Polymeren ausgebildet werden. Freiliegende Teilbereiche der Rippe 10f können zum Erzeugen von Source- und Drain-Gebieten dotiert werden.
  • Ebenso sollte vom Fachmann wahrgenommen werden, dass Materialien und Verfahren innerhalb des Umfangs der vorliegenden Erfindung verändert werden können. Es sollte ebenso wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare, andere als die zur Erläuterung der bevorzugten Ausführungsbeispiele verwendeten spezifischen Zusammenhänge, erfinderische Ideen bereitstellt. Entsprechend ist es beabsichtigt, dass die angefügten Patentansprüche in ihrem Umfang solche Verfahren, Maschinen, die Herstellung, Material-Zusammen setzungen, Mittel, Methoden oder Schritte aufweisen.

Claims (38)

  1. Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Halbleiterkörpers; Amorphisieren einer oberen Oberfläche des Halbleiterkörpers; Ausbilden eines Liners über der amorphisierten oberen Oberfläche; Tempern der oberen Oberfläche; und Ausbilden eines Transistors an der oberen Oberfläche.
  2. Verfahren nach Patentanspruch 1 mit dem weiteren Schritt: Entfernen des Liners nach dem Tempern der oberen Oberfläche aber vor dem Ausbilden des Transistors.
  3. Verfahren nach Patentanspruch 2, wobei der Liner einen Spannungs-erzeugenden Liner umfasst.
  4. Verfahren nach Patentanspruch 1 mit den weiteren Schritten: Ätzen eines Isolationsgrabens vor dem Amorphisieren der oberen Oberfläche und Füllen des Isolationsgrabens nach dem Tempern der oberen Oberfläche.
  5. Verfahren nach Patentanspruch 1, wobei das Tempern der oberen Oberfläche ein Durchführen eines schnellen Tempern bei einer Temperatur von weniger als ungefähr 700°C umfasst.
  6. Verfahren nach Patentanspruch 1, wobei das Amorphisieren der oberen Oberfläche ein Implantieren durch ein Material in die obere Oberfläche umfasst.
  7. Verfahren nach Patentanspruch 1, wobei das Tempern der oberen Oberfläche ein Durchführen eines Tempern bei einer Temperatur von mehr als ungefähr 1000°C umfasst.
  8. Verfahren nach Patentanspruch 1, wobei der Halbleiterkörper eine Halbleiter-Rippe umfasst.
  9. Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Halbleiterkörpers; Maskieren eines ersten Teilbereichs des Halbleiterkörpers, so dass ein zweiter Teilbereich des Halbleiterkörpers unmaskiert bleibt; Durchführen einer amorphisierenden Implantation, so dass eine obere Schicht des zweiten Teilbereichs des Halbleiterkörpers amorphisiert wird; Abscheiden eines Spannungs-erzeugenden Liners über zumindest der oberen Schicht des zweiten Teilbereichs des Halbleiterkörpers; Tempern des zweiten Teilbereichs des Halbleiterkörpers; Entfernen des Spannungs-erzeugenden Liners; und Ausbilden eines Transistors, welcher einen in der oberen Schicht des zweiten Teilbereichs des Halbleiterkörpers angeordneten Stromweg aufweist.
  10. Verfahren nach Patentanspruch 9, wobei der Halbleiterkörper einen Siliziumkörper umfasst und wobei das Durchführen einer amorphisierenden Implantation ein Implantieren von Germanium umfasst.
  11. Verfahren nach Patentanspruch 9, wobei der Spannungserzeugende Liner einen Zugspannungs-erzeugenden Liner umfasst, wobei das Tempern des zweiten Teilbereichs ein Durchführen eines Tempern bei einer Temperatur von weniger als ungefähr 700°C umfasst und wobei das Ausbilden eines Transistors ein Ausbilden eines n-Kanal Feldeffekttransistors umfasst.
  12. Verfahren nach Patentanspruch 9, wobei der Spannungserzeugende Liner einen Druckspannungs-erzeugenden Liner umfasst, wobei das Tempern des zweiten Teilbereichs ein Durch führen eines Tempern bei einer Temperatur von mehr als ungefähr 1000°C umfasst und wobei das Ausbilden eines Transistors ein Ausbilden eines p-Kanal Feldeffekttransistors umfasst.
  13. Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Halbleiterkörpers; Ausbilden eines Isolationsgrabens im Halbleiterkörper; Amorphisieren einer an den Isolationsgraben angrenzenden oberen Oberfläche des Halbleiterkörpers; Abscheiden eines Spannungs-erzeugenden Liners über der oberen Oberfläche des Halbleiterkörpers; Tempern der oberen Oberfläche des Halbleiterkörpers, so dass die obere Oberfläche einen im wesentlichen kristallinen Zustand aufweist; Entfernen des Spannungs-erzeugenden Liners; Füllen des Isolationsgrabens mit einem Isoliermaterial; und Ausbilden einer elektronischen Anordnung an der an den Isolationsgraben angrenzenden, oberen Oberfläche des Halbleiterkörpers.
  14. Verfahren nach Patentanspruch 13 mit den weiteren Schritten: Ausbilden einer zweiten elektronischen Anordnung an der oberen Oberfläche des Halbleiterkörpers, wobei die zweite elektronische Anordnung seitlich von der elektronischen Anordnung beabstandet ist; Abbauen jedweder Spannung von der oberen Oberfläche unter der zweiten elektronischen Anordnung vor dem Ausbilden der zweiten elektronischen Anordnung.
  15. Verfahren nach Patentanspruch 14, wobei die elektronische Anordnung einen n-Kanal Feldeffekttransistor und die zweite elektronische Anordnung einen p-Kanal Feldeffekttransistor umfasst.
  16. Verfahren nach Patentanspruch 15, wobei das Abbauen jedweder Spannung ein Umwandeln einer Zugspannung in eine Druckspannung umfasst.
  17. Verfahren nach Patentanspruch 15, wobei das Abbauen jedweder Spannung ein Verwenden von eingebettetem Silizium-Germanium in einem an die zweite elektronische Anordnung angrenzenden Gebiet des Halbleiterkörpers umfasst.
  18. Verfahren nach Patentanspruch 14, wobei die elektronische Anordnung einen p-Kanal Feldeffekttransistor umfasst und die zweite elektronische Anordnung einen n-Kanal Feldeffekttransistor umfasst und wobei das Abbauen jedweder Spannung ein Verwenden von eingebettetem Silizium-Carbonat in einem an die zweite elektronische Anordnung angrenzenden Gebiet des Halbleiterkörpers umfasst.
  19. Verfahren nach Patentanspruch 14, wobei das Abbauen jedweder Spannung ein Füllen des Isolationsgrabens mit einem Spannungs-erzeugenden Material umfasst, während der Schritt des Füllens des Isolationsgrabens mit einem Isoliermaterial durchgeführt wird.
  20. Verfahren nach Patentanspruch 13, wobei das Ausbilden eines Isolationsgrabens ein Ausbilden eines ein aktives Gebiet umgebenden Isolationsgrabens umfasst und wobei die Schritte des Amorphisierens, des Abscheidens und Temperns eine zweiachsige, mechanische Spannung in dem aktiven Gebiet erzeugt.
  21. Verfahren nach Patentanspruch 20, wobei das Ausbilden eines Isolationsgrabens ein Bestimmen einer Mehrzahl von aktiven Gebieten umfasst und wobei das Ausbilden einer elektronischen Anordnung ein Ausbilden eines n-Kanal Feldeffekttransistors in einem ersten der aktiven Gebiete und ein Ausbilden eines p-Kanal Feldeffekttransistors in einem zweiten der aktiven Gebiete umfasst, wobei sowohl der n-Kanal Feldeffekt transistor als auch der p-Kanal Feldeffekttransistor einen in einer zweiachsig verspannten Oberfläche des Halbleiterkörpers ausgebildeten Kanal aufweisen.
  22. Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Halbleiterkörpers; Amorphisieren einer oberen Oberfläche des Halbleiterkörpers; Ausbilden eines Spannungs-erzeugenden Liners über einem ersten Teilbereich der oberen Oberfläche; Ausbilden eines Spannungs-erzeugenden Liners über einem zweiten Teilbereich der oberen Oberfläche; Tempern der oberen Oberfläche des Halbleiterkörpers; und Ausbilden eines ersten Transistors an dem ersten Teilbereich der oberen Oberfläche und Ausbilden eines zweiten Transistors an dem zweiten Teilbereich der oberen Oberfläche, wobei der erste Transistor einen zum zweiten Transistor entgegen gesetzten Leitungstyp aufweist.
  23. Verfahren nach Patentanspruch 22, wobei das Ausbilden eines ersten Spannungs-erzeugenden Liners ein Ausbilden der ersten Spannungs-erzeugenden Schicht über den ersten und zweiten Teilbereichen der oberen Oberfläche umfasst, wobei ferner der erste Spannungs-erzeugende Liner von dem zweiten Teilbereich der oberen Oberfläche entfernt wird, bevor die zweite Spannungs-erzeugende Schicht ausgebildet wird.
  24. Verfahren nach Patentanspruch 22, wobei ferner ein Isolationsgraben in dem Halbleiterkörper vor dem Amorphisieren der oberen Oberfläche ausgebildet wird.
  25. Verfahren nach Patentanspruch 22, wobei ferner ein Isolationsgraben in dem Halbleiterkörper nach dem Amorphisieren der oberen Oberfläche ausgebildet wird.
  26. Verfahren nach Patentanspruch 25, wobei der Isolationsgraben mit einem Isoliermaterial unter Verwendung eines Ver fahrens mit einer Temperatur von weniger als ungefähr 600°C gefüllt wird.
  27. Verfahren nach Patentanspruch 22, wobei: die erste Spannungs-erzeugende Schicht eine Zugspannungs-erzeugende Schicht umfasst; die zweite Spannungs-erzeugende Schicht eine Druckspannungs-erzeugende Schicht umfasst; der erste Transistor einen n-Kanal Feldeffekttransistor umfasst; und der zweite Transistor einen p-Kanal Feldeffekttransistor umfasst.
  28. Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Bereitstellen einer über einem Teilbereich eines Substrats liegenden Halbleiter-Rippe; Amorphisieren zumindest eines oberen Teilbereichs der Halbleiter-Rippe; Ausbilden eines Spannungs-erzeugenden Liners über der Halbleiter-Rippe; Tempern der Halbleiter-Rippe; und Entfernen des Spannungs-erzeugenden Liners.
  29. Verfahren nach Patentanspruch 28 wobei ferner eine Gate-Elektrode über einem Teilbereich der Rippe ausgebildet wird.
  30. Verfahren nach Patentanspruch 28, wobei das Amorphisieren eines oberen Teilbereichs der Halbleiter-Rippe ein Amorphisieren der Halbleiter-Rippe bis in eine Tiefe zwischen ungefähr 50% und 90% einer Höhe der Halbleiter-Rippe umfasst.
  31. Verfahren nach Patentanspruch 30, wobei das Amorphisieren eines oberen Teilbereichs der Halbleiter-Rippe ein Amorphisieren der Halbleiter-Rippe bis in eine Tiefe zwischen ungefähr 65% und 75% der Höhe der Halbleiter-Rippe umfasst.
  32. Verfahren nach Patentanspruch 28, wobei das Bereitstellen einer über einem Teilbereich eines Substrats liegenden Halbleiter-Rippe ein Bereitstellen einer über einem vergrabenen Isolator liegenden Halbleiter-Rippe umfasst.
  33. Halbleiteranordnung mit: einem Halbleiterkörper; einer an einer oberen Oberfläche des Halbleiterkörpers angeordneten Spannungs-Speicher-Übertragungs-Schicht; einem in der Spannungs-Speicher-Übertragungs-Schicht angeordneten Kanal-Gebiet; einem über dem Kanal-Gebiet liegenden Gate-Dielektrikum; einer über dem Gate-Dielektrikum liegenden Gate-Elektrode; einem in dem Halbleiterkörper angeordneten Source-Gebiet; und einem in dem Halbleiterkörper angeordneten und von dem Source-Gebiet durch das Kanal-Gebiet beabstandeten Drain-Gebiet.
  34. Anordnung nach Patentanspruch 33, wobei die Spannungs-Speicher-Schicht eine Zugspannungs-Schicht umfasst und wobei das Source-Gebiet und das Drain-Gebiet n+-Gebiete umfassen.
  35. Anordnung nach Patentanspruch 33, wobei die Spannungs-Speicher-Schicht eine Druckspannungs-Schicht umfasst und wobei das Source-Gebiet und das Drain-Gebiet p+-Gebiete umfassen.
  36. Anordnung nach Patentanspruch 33, wobei der Halbleiterkörper ein rechteckig geformtes aktives Gebiet umfasst, wobei eine Abmessung einer Kante um nicht mehr als 50% von einer Abmessung einer anstoßenden Kante abweicht.
  37. Anordnung nach Patentanspruch 33, wobei die Halbleiteranordnung einen Multi-Gate-Feldeffekt-Transistor umfasst.
  38. Anordnung nach Patentanspruch 37, wobei der Halbleiterkörper eine Halbleiter-Rippe umfasst und wobei die Gate-Elektrode über Seitenwänden der Halbleiter-Rippe liegt.
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