DE102007043100A1 - Integrated circuit e.g. logic circuit, for e.g. volatile memory device, manufacturing method, involves forming dopant implantation regions by implanting material e.g. boron, and by performing thermal treatment - Google Patents

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Abstract

The method involves forming a structured gate stack (5) on a substrate (1) e.g. semiconductor substrate, and forming an amorphous substrate region in the substrate by implanting a material e.g. germanium, silicon, krypton and xenon, into the substrate. A getter material (12) e.g. fluorine, is implanted for forming a getter region inside the region. The region is crystallized by thermal treatment, and dopant implantation regions (23) are formed by implanting another material (13) e.g. boron and by performing the thermal treatment, where the regions extend from a surface (1a) into the substrate. An independent claim is also included for an integrated circuit comprising a getter layer.

Description

Kurze Beschreibung der FigurenBrief description of the figures

1 zeigt eine Querschnittsansicht eines integrierten Schaltkreises gemäß einer Ausführungsform, 1 shows a cross-sectional view of an integrated circuit according to an embodiment,

1A zeigt eine schematische Draufsicht auf den integrierten Schaltkreis der 1, 1A shows a schematic plan view of the integrated circuit of 1 .

die 2 bis 4 zeigen Querschnittsansichten einer Ausführungsform eines integrierten Schaltkreises während einiger Verfahrensschritte eines Verfahrens gemäß einer Ausführungsform,the 2 to 4 12 show cross-sectional views of an embodiment of an integrated circuit during some method steps of a method according to an embodiment,

4A zeigt ein Konzentrationsprofil eines Getter-Materials in einem Substrat entlang einer lateralen Richtung, 4A shows a concentration profile of a getter material in a substrate along a lateral direction,

4B zeigt einen optionalen Schritt einer thermischen Behandlung, 4B shows an optional step of a thermal treatment,

4C zeigt einen optionalen Schritt des Implantierens eines nicht dotierenden Materials, 4C shows an optional step of implanting a non-doping material,

die 5 bis 8 zeigen Querschnittsansichten einer Ausführungsform eines integrierten Schaltkreises während weiterer Schritte des Verfahrens und die 9A und 9B zeigen eine beispielhafte Ausführungsform hinsichtlich der Ausbildung dotierter Implantationsgebiete.the 5 to 8th 12 show cross-sectional views of an embodiment of an integrated circuit during further steps of the method and FIGS 9A and 9B show an exemplary embodiment with regard to the formation of doped implantation regions.

Detaillierte BeschreibungDetailed description

1 zeigt einen integrierten Schaltkreis 10 gemäß einer Ausführungsform. In der Querschnittsansicht der 1 ist ein Substrat 1 dargestellt, das eine Substratoberfläche 1a aufweist. Die Substratoberfläche 1a kann eine Hauptfläche des Substrats, das heißt eine Fläche sein, an der eine Vielzahl von Transistoren und anderen Bauelementen auszubilden ist, um einen integrierten Schaltkreis zu erhalten. Das Substrat 1 ist aus einem Substratmaterial gebildet. Der integrierte Schaltkreis 10 weist zumindest einen auf dem Substrat 1 angeordneten strukturierten Gatestapel 5 auf. Der integrierte Schaltkreis 10 weist weiterhin eine vergrabene Getterschicht 32 sowie Dotierstoffimplantationsgebiete 23 auf. Gemäß einer Ausführungsform kann ein Transistor 30 an dem zumindest einen strukturierten Gatestapel 5 ausgebildet sein. 1 shows an integrated circuit 10 according to one embodiment. In the cross-sectional view of 1 is a substrate 1 shown, which is a substrate surface 1a having. The substrate surface 1a may be a main surface of the substrate, that is, a surface on which a plurality of transistors and other devices are to be formed to obtain an integrated circuit. The substrate 1 is formed of a substrate material. The integrated circuit 10 has at least one on the substrate 1 arranged structured gate stack 5 on. The integrated circuit 10 also has a buried getter layer 32 as well as dopant implantation areas 23 on. According to one embodiment, a transistor 30 on the at least one structured gate stack 5 be educated.

Der strukturierte Gatestapel 5 enthält eine Gateoxidschicht 2, mindestens eine leitfähige Gateschicht 3 und eine Gateisolationsschicht 4. An entgegengesetzten Seiten des strukturierten Gatestapels können Spacer 6 vorgesehen sein. Der strukturierte Gatestapel 5 besitzt eine Breite w (von beispielsweise zwischen 70 Nanometern und 20 Nanometern) in lateraler Richtung x. Die Höhe des strukturierten Gatestapels (seine vertikale Abmessung in Richtung senkrecht zur Substratoberfläche 1a) kann zwischen 100 und 200 Nanometern liegen. Jedoch können ebenso auch andere Abmessungen für die Breite und die Höhe des strukturierten Gatestapels gewählt werden. Die Höhe des mindestens einen strukturierten Gatesta pels kann so groß gewählt werden, dass die Amorphisierungstiefe in dem Substrat größer gewählt werden kann, ohne das das Gateoxid einem Beschuss mit Ionen ausgesetzt wird, wobei die Gateoxidschicht 2 durch die Schichten 3 und 4 von dem implantierten Präamorphisierungsmaterial geschützt wird, das in das Substrat mit einer größeren Implantationsenergie implantiert wird.The structured gate stack 5 contains a gate oxide layer 2 , at least one conductive gate layer 3 and a gate insulation layer 4 , Spacers can be used on opposite sides of the structured gate stack 6 be provided. The structured gate stack 5 has a width w (of, for example, between 70 nanometers and 20 nanometers) in the lateral direction x. The height of the structured gate stack (its vertical dimension in the direction perpendicular to the substrate surface 1a ) can be between 100 and 200 nanometers. However, other dimensions may also be selected for the width and height of the patterned gate stack. The height of the at least one patterned gate stack can be chosen to be large enough to allow the depth of amorphization in the substrate to be increased without exposing the gate oxide to ion bombardment, the gate oxide layer 2 through the layers 3 and 4 is protected by the implanted preamorphisation material which is implanted in the substrate with a larger implantation energy.

Der integrierte Schaltkreis der Ausführungsform der 1 umfasst eine vergrabene Getterschicht 32 mit einem Getter-Material 12. Die vergrabene Getterschicht 32 ist in einem Abstand D von der Substratoberfläche 1a angeordnet. Die vergrabene Getterschicht 32 kann zwischen einer ersten Substrattiefe d1 und einer zweiten Substrattiefe d2 angeordnet sein. Die vergrabene Getterschicht 32 dient dazu, das oberhalb der Getterschicht 32 angeordnete Substratmaterial von End-of-range-Defekten zu schützen, die innerhalb oder unterhalb der (das heißt tiefer als die) Getterschicht angeordnet sind. weiterhin ist die Getterschicht 32 in vertikaler Richtung in einer solchen Tiefe angeordnet, dass Zwischengitteratome des Substratmaterials, die während der Ausbildung der Dotierstoffimplantationsgebiete 23 durch das Implantieren versetzt worden sind, ebenfalls innerhalb oder unterhalb der Getterschicht 32 angeordnet sind. Dementsprechend kann die vergrabene Getterschicht relativ nahe an der Substratoberfläche angeordnet sein. Der Abstand D zwischen der Getterschicht 32 und der Substratoberfläche 1a kann beispielsweise zwischen 50 und 300 Nanometer betragen. Jedoch können ebenso auch andere Abmessungen gewählt werden. Die Getterschicht 32 kann als Getter-Material 12 beispielsweise Kohlenstoff enthalten. Alternativ kann die Getterschicht 32 als Getter-Material 12 ebenso Sauerstoff oder Fluor enthalten. Jedoch können ebenso auch andere Materialien für das Getter-Material 12 verwendet werden.The integrated circuit of the embodiment of the 1 includes a buried getter layer 32 with a getter material 12 , The buried getter layer 32 is at a distance D from the substrate surface 1a arranged. The buried getter layer 32 can be arranged between a first substrate depth d1 and a second substrate depth d2. The buried getter layer 32 serves this, above the getter layer 32 arranged substrate material of end-of-range defects, which are located within or below the (ie deeper than) Getterschicht. furthermore, the getter layer is 32 arranged in the vertical direction at such a depth that interstitial atoms of the substrate material, during the formation of the Dotierstoffimplantationsgebiete 23 implanted, also within or below the getter layer 32 are arranged. Accordingly, the buried getter layer may be disposed relatively close to the substrate surface. The distance D between the getter layer 32 and the substrate surface 1a For example, it can be between 50 and 300 nanometers. However, other dimensions can be chosen as well. The getter layer 32 Can be used as a getter material 12 for example, contain carbon. Alternatively, the getter layer 32 as a getter material 12 also contain oxygen or fluorine. However, other materials for the getter material can as well 12 be used.

Der integrierte Schaltkreis 12 weist auf entgegengesetzten des strukturierten Gatestapels 5 Dotierstoffimplantationsgebiete 23 auf. Die Dotierstoffimplantationsgebiete 23 können beispielsweise Source/Drain-Implantationsgebiete, LDD-Gebiete (Lightly Doped Drain-Gebiete, das heißt Gebiete desselben Dotierstofftyps, aber geringerer Tiefe des Dotierstoffprofils als die Source/Drain-Implantationsgebiete) oder Kontaktimplantationsgebiete sein. Insbesondere können die Dotierstoffimplantationsgebiete 23 eines oder mehrerer dieser Arten von Implantationsgebieten umfassen. Beispielsweise sind in 1 flachere LDD-Gebiete (die unterhalb der Spacer 6 verlaufen) wie auch geringfügig tiefere Source/Drain-Implantationsgebiete dargestellt. Beliebige Atome des Substratmaterials, die infolge der Implantation des zweiten Materials 13, welches die Dotierstoffimplantationsgebiete bildet, von ihren ursprünglichen Positionen verschoben wurden, sind innerhalb der vergrabenen Getterschicht 32 oder unterhalb der vergrabenen Getterschicht 32 angeordnet. Dementsprechend trennt die vergrabene Getterschicht 32 die aktiven Gebiete des Transistors 30 und das oberhalb der vergrabenen Getterschicht angeordnete Substratmaterial von jeglichen Zwischengitteratomen des Substratmaterials. Dadurch werden Leckströme beträchtlich verringert. Der integrierte Schaltkreis 10 der 1 kann ein beliebiger integrierter Schaltkreis sein, in dem die "Transient Enhancend Diffusion" (TED) verringert werden soll. Beispielsweise kann der integrierte Schaltkreis ein Logikschaltkreis oder ein Speicherbauteil sein. Der integrierte Schaltkreis 10 kann einen Supportbereich für ein Speicherzellenfeld oder für einen beliebigen anderen Bereich des integrierten Schaltkreises umfassen.The integrated circuit 12 points to opposite of the structured gate stack 5 Dotierstoffimplantationsgebiete 23 on. The dopant implantation areas 23 For example, source / drain implantation regions, LDD (lightly doped drain) regions, that is, regions of the same dopant type but less depth of the dopant profile than the source / drain implantation regions) or contact implantation regions may be. In particular, the dopant implantation areas 23 one or more of these types of implantation regions. For example, in 1 flatter LDD areas (below the spacers 6 run) as well as slightly deeper source / drain implantation areas shown. Any atoms of the substrate material resulting from the implantation of the second material 13 forming the dopant implantation regions shifted from their original positions are within the buried getter layer 32 or below the buried getter layer 32 arranged. Accordingly, the buried getter layer separates 32 the active regions of the transistor 30 and the substrate material disposed above the buried getter layer of any interstitial atoms of the substrate material. As a result, leakage currents are considerably reduced. The integrated circuit 10 of the 1 can be any integrated circuit in which the Transient Enhancing Diffusion (TED) is to be reduced. For example, the integrated circuit may be a logic circuit or a memory device. The integrated circuit 10 may include a support area for a memory cell array or for any other area of the integrated circuit.

In dieser Anmeldung werden durchweg dieselben jeweiligen Bezugszeichen verwendet, um ein beliebiges Element in den Figuren zu bezeichnen.In This application will be the same reference numerals throughout used to designate any element in the figures.

1A zeigt eine schematische Draufsicht auf ein Beispiel einer Ausführungsform eines integrierten Schaltkreises 10. Der integrierte Schaltkreis 10 kann zumindest einen Transistor 30 umfassen, der an dem zumindest einen Gatestapel ausgebildet ist. Der zumindest eine Transistor, der an dem zumindest einen Gatestapel ausgebildet ist, kann beispielsweise in einem Logikbereich 29 des integrierten Schaltkreises 10 vorgesehen sein. 1A shows a schematic plan view of an example of an embodiment of an integrated circuit 10 , The integrated circuit 10 can at least one transistor 30 comprise, which is formed on the at least one gate stack. The at least one transistor which is formed on the at least one gate stack may, for example, be in a logic area 29 of the integrated circuit 10 be provided.

Der integrierte Schaltkreis kann jede beliebige Art von integriertem Schaltkreis, beispielsweise ein logischer integrierter Schaltkreis sein. Der integrierte Schaltkreis 10 kann einen Logikschaltkreis 29 umfassen, kann jedoch ebenso mindestens einen weiteren Schaltkreisbereich umfassen. Beispielsweise kann der integrierte Schaltkreis 10 ebenso mindestens ein Speicherzellenfeld 28 umfassen. Der Logikschaltkreis 29 kann beispielsweise ein Supportbereich oder ein Peripheriebereich für mindestens ein Speicherzellenfeld 28 sein. Jedoch braucht der integrierte Schaltkreis 10 kein Speicherbauteil zu sein. Stattdessen kann der integrierte Schaltkreis 10 ebenso ein logischer integrierter Schaltkreis sein.The integrated circuit may be any type of integrated circuit, such as a logic integrated circuit. The integrated circuit 10 can be a logic circuit 29 but may also include at least one other circuit area. For example, the integrated circuit 10 as well as at least one memory cell array 28 include. The logic circuit 29 may for example be a support area or a peripheral area for at least one memory cell array 28 be. However, the integrated circuit needs 10 not to be a memory component. Instead, the integrated circuit 10 as well be a logical integrated circuit.

Die 2 bis 8 zeigen eine Ausführungsform eines Verfahrens zum Ausbilden eines integrierten Schaltkreises. Gemäß 2 wird zumindest ein strukturierter Gatestapel 5 auf dem Substrat 1 ausgebildet. Das Substrat 1 kann ein Halbleitersubstrat sein. Das Substrat 1 enthält ein Substratmaterial, beispielsweise ein Halbleitermaterial. Das Substrat be sitzt eine Substratoberfläche 1a, auf der der zumindest eine strukturierte Gatestapel 5 ausgebildet ist.The 2 to 8th show an embodiment of a method for forming an integrated circuit. According to 2 becomes at least a structured gate stack 5 on the substrate 1 educated. The substrate 1 may be a semiconductor substrate. The substrate 1 contains a substrate material, for example a semiconductor material. The substrate be sitting a substrate surface 1a on which the at least one structured gate stack 5 is trained.

Wie aus 2 ersichtlich ist, wird eine Gateoxidschicht 2 auf der Substratoberfläche 1a und mindestens eine leitfähige Gateschicht 3 auf der Gateoxidschicht 2 ausgebildet. Weiterhin wird eine Gateisolationsschicht 4 auf der leitfähigen Gateschicht 3 ausgebildet. Anschließend werden zumindest die Gateisolationsschicht 4 und die leitfähige Gateschicht 3 strukturiert, wodurch mindestens ein strukturierter Gatestapel 5 gebildet wird, der oberhalb der Substratoberfläche 1a das Gateoxid 2, die leitfähige Gateschicht 3 und die Gateisolationsschicht 4 enthält. Die Gateoxidschicht kann beispielsweise aus Siliziumdioxid bestehen und die leitfähige Gateschicht kann beispielsweise Polysilizium oder – alternativ oder zusätzlich – eine Metallschicht umfassen. Jedoch können andere Arten von Materialien ebenso eingesetzt werden. Die Dicke der mindestens einen leitfähigen Gateschicht 3 kann zwischen 50 und 200 Nanometer, beispielsweise 100 Nanometer gewählt werden. Jedoch können andere Werte für die Dicke ebenso gewählt werden. Die mindestens eine leitfähige Gateschicht kann eine Polysiliziumschicht und eine oberhalb der Polysiliziumschicht angeordnete Metallschicht umfassen, wobei beide Schichten beispielsweise eine Dicke von 50 Nanometern besitzen. Jedoch können ebenso auch andere numerische Werte für die Dicke eingesetzt werden. Die Gateisolationsschicht kann eine Siliziumnitridschicht sein und kann eine Dicke von zwischen 50 und 200 Nanometern, beispielsweise von 100 Nanometern besitzen. Jedoch können andere Beträge für die Dicke ebenso eingesetzt werden. Durch Strukturieren zumindest der Schichten 4 und 3 entsteht ein strukturierter Gatestapel mit einer Breite w. Die Breite w des mindestens einen strukturierten Gatestapels 5 kann beispielsweise zwischen 25 Nanome tern und 100 Nanometern betragen. Jedoch kann auch ein außerhalb dieses Bereichs liegender Wert der Breite w gewählt werden. Wie aus 2 ersichtlich ist, kann das Material des Substrats 1 ein kristallines Substratmaterial 9 sein.How out 2 is apparent, a gate oxide layer 2 on the substrate surface 1a and at least one conductive gate layer 3 on the gate oxide layer 2 educated. Furthermore, a gate insulation layer becomes 4 on the conductive gate layer 3 educated. Subsequently, at least the gate insulation layer 4 and the conductive gate layer 3 structured, creating at least one structured gate stack 5 is formed, which is above the substrate surface 1a the gate oxide 2 , the conductive gate layer 3 and the gate insulation layer 4 contains. The gate oxide layer can consist, for example, of silicon dioxide, and the conductive gate layer can, for example, comprise polysilicon or-alternatively or additionally-a metal layer. However, other types of materials can be used as well. The thickness of the at least one conductive gate layer 3 can be chosen between 50 and 200 nanometers, for example 100 nanometers. However, other values for the thickness can also be chosen. The at least one conductive gate layer may comprise a polysilicon layer and a metal layer arranged above the polysilicon layer, wherein both layers have, for example, a thickness of 50 nanometers. However, other numerical values for the thickness can be used as well. The gate insulating layer may be a silicon nitride layer and may have a thickness of between 50 and 200 nanometers, for example 100 nanometers. However, other amounts can be used for the thickness as well. By structuring at least the layers 4 and 3 this results in a structured gate stack with a width w. The width w of the at least one structured gate stack 5 may for example be between 25 nanometers and 100 nanometers. However, a value of width w outside this range can also be selected. How out 2 it can be seen, the material of the substrate 1 a crystalline substrate material 9 be.

Wie in 3 dargestellt, kann ein erstes Material wie beispielsweise Germanium, Silizium, Argon, Krypton oder Xenon oder irgendein anderes Material, das nicht zur Ausbildung von n-dotierten oder p-dotierten Substratbereichen in dem Substrat führt, in das Substrat implantiert werden. Die Implantation kann beispielsweise entlang der negativen vertikalen Richtung-z durchgeführt werden. Die Implantation des ersten Materials 11 dient dazu, das Substratmaterial 9 (2) zu amorphisieren, wodurch zumindest in einem Bereich zwischen der Substratoberfläche 1a und einer Amorphisierungstiefe d0 ein amorphes Substratmaterial 8 entsteht. Beispielsweise kann die Amorphisierungstiefe größer als das doppelte der Breite w des strukturierten Gatestapels 5 sein und vorzugsweise zwischen dem vierfachen und dem achtfachen der Breite des strukturierten Gatestapels 5 betragen. Beispielsweise kann eines der Materialien Germanium, Silizium, Argon, Krypton oder Xenon (oder ein beliebiges anderes Material, das keine n-dotierten oder p-dotierten Substratbereiche bildet) in das Substrat implantiert werden, etwa bis zu einer maximalen Tiefe von ungefähr 150 Nanometern. Die Implantationsdosis des ersten Materials, etwa Germanium, kann beispielsweise zwischen 1013 und 1016 Atomen pro Quadratzentimeter, vorzugsweise zwischen 1014 und 5 × 1014/cm2 gewählt werden. Die Implantationsenergie kann beispielsweise zwischen 50 und 250 keV gewählt werden. Angesichts des Umstands, dass die Amorphisierungstiefe d0 beispielsweise mindestens doppelt so groß wie die Breite w des strukturierten Gatestapels 5 sein kann, bewirkt der amorphisierte Bereich aus amorphem Substratmaterial 8 eine vollständige Abschirmung der Bodenfläche des strukturierten Gatestapels von dem nicht-amorphisierten, kristallinen Substratmaterial 9, das unterhalb der Amorphisierungstiefe weiter besteht. Insbesondere in einer Substrattiefe, die beinahe so groß wie (jedoch kleiner als) die Amorphisierungstiefe d0 ist, ist das Substratmaterial, das durch den strukturierten Gatestapel 5 abgeschattet wird (das heißt Substratmaterial, das in lateraler Richtung x in derselben lateralen Position angeordnet ist wie der Gatestapel 5), amorphisiert oder zumindest frei von End-of-range-Defekten. End-of-range-Defekte sind Defekte in einem Kristallgitter, die von der teilweisen Amorphisierung eines ehemals einkristallinen Substratmaterials herrühren. In einem einkristallinen Substrat liegt ein einkristallines Kristallgitter vor, das aus den Atomen des Substratmaterials gebildet ist. Infolge der Amorphisierung eines Teils des Substrats (etwa des Substratbereichs zwischen der Substratoberfläche 1a und der Amorphisierungstiefe d0 in 3) tritt in dem nicht-amorphisierten Substratmaterial eine Vielzahl von Defekten in dem nicht-amorphisierten Substratbereich nahe der Phasengrenze zwischen der kristallinen Phase und der amorphen Phase auf. Solche End-of-range-Defekte können, wenn sie in der Nähe eines aktiven Gebiets (etwa beispielsweise eines Kanalgebiets oder von Source/Drain-Gebieten eines Transistors) angeordnet sind, Leckströme erzeugen, die die Performance des Transistors verschlechtern, insbesondere wenn sie sich der Substratoberfläche nähern. In 3 jedoch sind alle End-of-range-Defekte 33 in einem Abstand von der Substratoberfläche 1a angeordnet, der mindestens so groß oder größer ist als d0, was der Amorphisierungstiefe entspricht.As in 3 As shown, a first material such as germanium, silicon, argon, krypton or xenon or any other material that does not result in the formation of n-doped or p-doped substrate regions in the substrate may be implanted in the substrate. The implantation may, for example, be performed along the negative vertical direction -z. The implantation of the first material 11 serves to the substrate material 9 ( 2 ), whereby at least in a region between the substrate surface 1a and an amorphization depth d0, an amorphous substrate material 8th arises. For example, the amorphization depth may be greater than twice the width w of the patterned gate stack 5 and preferably between four and eight times the width of the patterned gate stack 5 be. For example, one of the materials germanium, silicon, argon, krypton, or xenon (or any other material that does not form n-doped or p-doped substrate regions) can be implanted into the substrate, up to a maximum depth of about 150 nanometers. The implantation dose of the first material, such as germanium, can be selected, for example, between 10 13 and 10 16 atoms per square centimeter, preferably between 10 14 and 5 × 10 14 / cm 2 . The implantation energy can be selected, for example, between 50 and 250 keV. In view of the fact that the amorphization depth d0 is, for example, at least twice as large as the width w of the structured gate stack 5 can be, causes the amorphized region of amorphous substrate material 8th a complete shielding of the bottom surface of the patterned gate stack from the non-amorphized, crystalline substrate material 9 that persists below the depth of amorphization. In particular, in a substrate depth that is nearly as large as (but less than) the depth of amorphization d0, the substrate material passing through the patterned gate stack is 5 is shadowed (that is substrate material, which is arranged in the lateral direction x in the same lateral position as the gate stack 5 ), amorphized or at least free from end-of-range defects. End-of-range defects are defects in a crystal lattice that result from the partial amorphization of a formerly monocrystalline substrate material. In a monocrystalline substrate, there is a monocrystalline crystal lattice formed of the atoms of the substrate material. Due to the amorphization of a portion of the substrate (such as the area of the substrate between the substrate surface 1a and the amorphization depth d0 in 3 In the non-amorphized substrate material, a plurality of defects occur in the non-amorphized substrate region near the phase boundary between the crystalline phase and the amorphous phase. Such end-of-range defects, when located in the vicinity of an active region (such as a channel region or source / drain regions of a transistor), can generate leakage currents that degrade the performance of the transistor, particularly when they do approach the substrate surface. In 3 however, all are end-of-range defects 33 at a distance from the substrate surface 1a arranged at least as large or larger than d0, which corresponds to the Amorphisierungstiefe.

In 3 kann ebenso ein oberer Teilbereich des strukturierten Gatestapels 5 amorphisiert werden. Beispielsweise können die Gateisolationsschicht 4 und ein oberer Teilbereich der mindestens einen leitfähigen Gateschicht 3 amorphisiert werden. Jedoch wird das Gateoxid 2 vorzugsweise mithilfe der mindestens einen leitfähigen Gateschicht 3 und der Gateisolationsschicht 4, die oben auf der Gateoxidschicht 2 angeordnet sind, vor einem Beschuss mit Ionen geschützt.In 3 may also be an upper portion of the structured gate stack 5 be amorphized. For example, the gate insulation layer 4 and an upper portion of the at least one conductive gate layer 3 be amorphized. However, the gate oxide becomes 2 preferably using the at least one conductive gate layer 3 and the gate insulation layer 4 at the top of the gate oxide layer 2 are arranged, protected from bombardment with ions.

Gemäß 4 wird ein Getter-Material 12 in das Substrat implantiert. Das Getter-Material kann Kohlenstoff sein. Alternativ kann das Getter-Material Sauerstoff oder Fluor sein. Alternativ können ebenso andere Materialien verwendet werden. Das Material in dem Substrat 1 kann durch das Implantieren des Getter-Materials 12 bis zu einem gewissen Ausmaß verdichtet werden. Das Getter-Material 12 wird in das Substrat 1 in eine Substrattiefe implantiert, die zwischen einer ersten Substrattiefe d1 und einer zweiten Substrattiefe d2 reicht. Dadurch wird das Getter-Material 12 so implantiert, dass es in einem Abstand D von der Substratoberfläche 1a angeordnet ist. Die erste Tiefe d1 (die der minimalen Tiefe des Getter-Materials 12 entspricht, das in das Substrat implantiert oder auf andere Weise eingebracht wird) ist kleiner als die Amorphisierungstiefe d0. Weiterhin kann auch die zweite Substrattiefe d2 (die der maximalen Tiefe des Getter-Materials 12 entspricht) ebenfalls kleiner als die Amorphisierungstiefe d0 gewählt werden. Dementsprechend wird vorzugsweise das Getter-Material 12 in einen Teilbereich des amorphen Substratbereichs 21 implantiert, wie in 3 dargestellt. Das Getter-Material 12 bildet einen Getter-Bereich 22 (zwischen der ersten Tiefe d1 und der zweiten Tiefe d2), in welchem das Substratmaterial (beispielsweise ein Halbleitermaterial) zusätzlich das Getter-Material 12 enthält. In einem späteren Schritt der vorliegenden Ausführungsform des Verfahrens wird der Getter-Bereich (in 4 mit 22 bezeichnet), der das Getter-Material 12 enthält, nach einer thermischen Behandlung eine vergrabene Getterschicht 32 bilden (4B und 5). Die vergrabene Getterschicht 32 schirmt das oberhalb der Getterschicht 32 angeordnete Substratmaterial von jeglichen Zwischengitteratomen ab, die von End-of-range-Defekten herrühren, die innerhalb oder unterhalb der Getterschicht 32 angeordnet sind. In dem in 4 dargestellten Stadium des Verfahrens jedoch ist das Substratmaterial des amorphen Substratbereichs 21 und des Getter-Bereichs 22 (der innerhalb des amorphen Substratbereichs 21 angeordnet ist) noch amorph, wie durch das Bezugszeichen 8 angedeutet. Dementsprechend bewirkt die Implantation des ersten Materials 11 in 3 eine Präamorphisierung (beispielsweise vor dem Implantieren des Getter-Materials und vor weiteren Verfahrensschritten, die nachstehend erläutert werden).According to 4 becomes a getter material 12 implanted in the substrate. The getter material can be carbon. Alternatively, the getter material may be oxygen or fluorine. Alternatively, other materials may be used as well. The material in the substrate 1 can by implanting the getter material 12 be compressed to some extent. The getter material 12 gets into the substrate 1 implanted in a substrate depth that extends between a first substrate depth d1 and a second substrate depth d2. This will be the getter material 12 implanted so that it is at a distance D from the substrate surface 1a is arranged. The first depth d1 (the minimum depth of the getter material 12 which is implanted or otherwise introduced into the substrate) is smaller than the amorphization depth d0. Furthermore, the second substrate depth d2 (the maximum depth of the getter material 12 also smaller than the amorphization depth d0 are selected. Accordingly, preferably the getter material 12 into a partial region of the amorphous substrate region 21 implanted as in 3 shown. The getter material 12 forms a getter area 22 (between the first depth d1 and the second depth d2), in which the substrate material (for example, a semiconductor material) additionally the getter material 12 contains. In a later step of the present embodiment of the method, the getter area (in 4 With 22 designated), the getter material 12 contains, after a thermal treatment, a buried getter layer 32 form ( 4B and 5 ). The buried getter layer 32 shields this above the getter layer 32 arranged substrate material of any interstitial atoms resulting from end-of-range defects, which are within or below the getter layer 32 are arranged. In the in 4 however, the stage of the process shown is the substrate material of the amorphous substrate region 21 and the getter area 22 (within the amorphous substrate region 21 is arranged) still amorphous, as by the reference numeral 8th indicated. Accordingly, the implantation of the first material causes 11 in 3 a preamorphisation (for example, prior to implantation of the getter material and before further process steps, which are discussed below).

Das Getter-Material 12 kann beispielsweise in eine Tiefe zwischen d1 = 50 Nanometer und d2 = 300 Nanometer implantiert werden. Die erste Substrattiefe d2 kann zwischen einer Tiefe liegen, die mindestens so groß ist wie die Breite w des strukturierten Gatestapels 5 (beispielsweise größer als das doppelte der Breite w) und einer Tiefe, die kleiner ist als das sechsfache der Breite w des strukturierten Gatestapels. Das Getter-Material kann insbesondere Kohlenstoff sein, der mit einer Dosis von zwischen 1014 und 1015 Atomen pro Quadratzentimeter implantiert wird. Die Implantationsenergie kann beispielsweise zwischen 20 und 30 keV gewählt werden. Jedoch können ebenso auch andere Bereiche, Abmessungen und Materialien gewählt werden. Das Getter-Material 12 kann beispielsweise in ähnlicher Weise wie das erste Material 11 in Richtung senkrecht zur Substratoberfläche implantiert werden.The getter material 12 For example, it can be implanted at a depth between d1 = 50 nanometers and d2 = 300 nanometers. The first substrate depth d2 can lie between a depth which is at least as great as the width w of the structured gate stack 5 (for example, greater than the double te of the width w) and a depth which is smaller than six times the width w of the structured gate stack. In particular, the getter material may be carbon implanted at a dose of between 10 14 and 10 15 atoms per square centimeter. The implantation energy can be selected, for example, between 20 and 30 keV. However, other ranges, dimensions and materials may be chosen as well. The getter material 12 For example, it can be similar to the first material 11 be implanted in the direction perpendicular to the substrate surface.

4A zeigt ein Konzentrationsprofil einer Konzentration C des Getter-Materials 12 in dem Substrat, aufgetragen entlang der lateralen Richtung x in einer Substrattiefe d (4). Die Tiefe d entspricht der Tiefe maximaler Konzentration des Getter-Materials 12 in vertikaler Richtung senkrecht zur Substratoberfläche a. Die Tiefe d ist größer als die erste Tiefe d1, aber kleiner als die zweite Tiefe d2. 4A zeigt den Verlauf der Konzentration C des Getter-Materials 12 in lateraler Richtung x in Abhängigkeit von der lateralen Position in dem Substrat 1. Wie aus 4A ersichtlich, entspricht seitlich außerhalb des strukturierten Gatestapels 5 (mit der Breite w) die Konzentration des Getter-Materials in der Tiefe d im Wesentlichen einer maximalen Konzentration C0. In einem Substratbereich, der durch den strukturierten Gatestapel 5 abgeschattet wird und im Wesentlichen der Breite w des strukturierten Gatestapels 5 entspricht, ist die Konzentration C des Getter-Materials 12 verringert. In einem zentrierten Bereich unterhalb des strukturierten Gatestapels 5 besitzt die Konzentration des Getter-Materials 12 ein lokales Minimum Cm. Jedoch ist die Konzentration des Getter-Materials an dem lokalen Minimum Cm endlich, das heißt größer als Null. Dementsprechend ist, obwohl die Konzentration C des Getter-Materials 12 bis zu einem gewissen Ausmaß in dem zentrierten Bereich unterhalb des strukturierten Gatestapels verringert ist, der Getter-Bereich 22 (der das in das Substratmaterial implantierte Getter-Material 12 enthält) unterhalb des strukturierten Gatestapels 5 kontinuierlich (anstatt unterbrochen), da die Konzentration des Getter-Materials 12 (wie beispielsweise Kohlenstoff) lediglich auf das lokale Minimum Cm (in lateraler Richtung) verringert ist, jedoch nicht Null beträgt. Der Getter-Bereich 22, der durch das implantierte Getter-Material 12 gebildet wird, trennt daher den oberen Teil des Substrats (der in einer Tiefe kleiner als die Substrat tiefe d1 angeordnet ist) von sämtlichen End-of-range-Defekten, die in dem nicht-amorphisierten Substratmaterial 9 unterhalb der Amorphisierungstiefe d0 vorhanden sein könnten. Die Tiefe d oder die minimale Tiefe d1 des Getter-Bereichs 22 mit dem Getter-Material kann beispielsweise zwischen dem Doppelten der Breite des strukturierten Gatestapels 5 und dem sechsfachen der Breite w des strukturierten Gatestapels 5 gewählt werden. Wie in 3 wird auch in 4 die Gateoxidschicht durch die mindestens eine leitfähige Gateschicht 3 und durch die Gateisolationsschicht 4 vor einer Implantation (des Getter-Materials 12) geschützt. 4A shows a concentration profile of a concentration C of the getter material 12 in the substrate, plotted along the lateral direction x at a substrate depth d ( 4 ). The depth d corresponds to the depth of maximum concentration of the getter material 12 in the vertical direction perpendicular to the substrate surface a. The depth d is greater than the first depth d1 but smaller than the second depth d2. 4A shows the course of the concentration C of the getter material 12 in the lateral direction x as a function of the lateral position in the substrate 1 , How out 4A can be seen, corresponds laterally outside the patterned gate stack 5 (with the width w) the concentration of the getter material in the depth d substantially a maximum concentration C0. In a substrate area passing through the structured gate stack 5 is shadowed and substantially the width w of the structured gate stack 5 is the concentration C of the getter material 12 reduced. In a centered area below the structured gate stack 5 owns the concentration of getter material 12 a local minimum Cm. However, the concentration of the getter material at the local minimum Cm is finite, that is greater than zero. Accordingly, although the concentration C of the getter material 12 is reduced to some extent in the centered area below the patterned gate stack, the getter area 22 (Which the getter implanted in the substrate material 12 contains) below the structured gate stack 5 continuous (rather than interrupted) as the concentration of getter material 12 (such as carbon) is reduced only to the local minimum Cm (in the lateral direction) but is not zero. The getter area 22 that by the implanted getter material 12 therefore, separates the top of the substrate (which is located at a depth less than the substrate depth d1) from any end-of-range defects present in the non-amorphized substrate material 9 could be present below the amorphization depth d0. The depth d or the minimum depth d1 of the getter area 22 with the getter material, for example, between twice the width of the structured gate stack 5 and six times the width w of the structured gate stack 5 to get voted. As in 3 will also be in 4 the gate oxide layer through the at least one conductive gate layer 3 and through the gate insulation layer 4 before implantation (the getter material 12 ) protected.

4B zeigt einen optionalen Schritt einer thermischen Behandlung. Dementsprechend kann das Verfahren nach dem Verfahrensschritt der 4 mit dem Verfahrensschritt der 4B fortgesetzt werden (bevor es beispielsweise mit 5 fortgesetzt wird). Alternativ kann das Verfahren jedoch nach dem Verfahrensschritt der 4 auch direkt mit dem Verfahrensschritt der 5 fortgesetzt werden. 4B shows an optional step of a thermal treatment. Accordingly, the method according to the method step of 4 with the method step of 4B be continued (before, for example, with 5 is continued). Alternatively, however, the method can after the step of the 4 also directly with the process step of 5 to be continued.

Wie in 4B dargestellt, kann das amorphisierte Substratmaterial 8 einer thermischen Behandlung T ausgesetzt werden und dadurch, durch epitaktisches Rückwachstum in fester Phase, in kristallines Substratmaterial 9 umgewandelt werden. Diese (erste) thermische Behandlung T rekristallisiert das Substratmaterial 8 (4) in dem amorphisierten Substratbereich 21 (4) einschließlich des Getter-Bereichs 22, beginnend mit der Phasengrenze in der Tiefe d0 (die der ehemaligen Amorphisierungstiefe entspricht) und fortschreitend in Richtung auf die Substratoberfläche 1a zu. Während der Rekristallisierung wird jegliches erstes Material (wie etwa beispielsweise Germanium, Silizium, Argon, Krypton oder Xenon oder irgendein anderes geeignetes Material, das keine n-dotierten oder p-dotierten Substratbereiche in dem Substrat bildet) und jegliches Getter-Material (wie beispielsweise Kohlenstoff, Sauerstoff oder Fluor oder irgendein anderes Getter-Material) innerhalb des Kristallgitters an räumlich festgelegten Positionen gebunden. Grundsätzlich unterdrückt die vergrabene Getterschicht 32 die "Transient Enhancend Diffusion" (TED) von Zwischengitteratomen (wie beispielsweise Dotierstoffatome), die andernfalls während der thermischen Behandlung auftreten könnte. Insbesondere wird durch das Rekristallisieren des amorphen Substratmaterials in dem Getter-Bereich 22, in den das Getter-Material 12 implantiert wurde, eine vergrabene Getterschicht 32 ausgebildet.As in 4B shown, the amorphized substrate material 8th subjected to a thermal treatment T and thereby, by epitaxial growth in solid phase, into crystalline substrate material 9 being transformed. This (first) thermal treatment T recrystallizes the substrate material 8th ( 4 ) in the amorphized substrate region 21 ( 4 ) including the getter area 22 beginning with the phase boundary at depth d0 (corresponding to the former depth of amorphization) and progressing towards the substrate surface 1a to. During recrystallization, any first material (such as germanium, silicon, argon, krypton or xenon or any other suitable material that does not form n-doped or p-doped substrate regions in the substrate) and any getter material (such as carbon , Oxygen or fluorine or any other getter material) within the crystal lattice at spatially fixed positions. Basically, the buried getter layer suppresses 32 Transient Enhancing Diffusion (TED) of interstitials (such as dopant atoms) that might otherwise occur during thermal processing. In particular, by recrystallizing the amorphous substrate material in the getter region 22 in which the getter material 12 implanted, a buried getter layer 32 educated.

Wenn der Getter-Bereich 22 (4) rekristallisiert wird, der zusätzlich zu dem amorphen Substratmaterial 8 und dem ersten Material 11 das Getter-Material 12 (wie beispielsweise Kohlenstoff) enthält, wird insbesondere eine vergrabene Getterschicht 32 (4B) aus dem Getter-Bereich 22 (4) gebildet, wobei die Getterschicht 32 nun den oberen Bereich des Substrats von jeglichen Zwischengitteratomen abschirmt (die von End-of-range-Defekten 33 herrühren, die innerhalb oder unterhalb der Getterschicht 32 angeordnet sind). Dadurch sind jegliche Zwischengitteratome, die von End-of-range-Defekten herrühren und noch unterhalb der Getterschicht 32 angeordnet sind, nicht mehr in der Lage, in Richtung zur Substratoberfläche 1a zu diffundieren und irgendwelche Leckströme oder eine vorübergehende verstärkte Diffusion (TED) in dem integrierten Schaltkreis zu erzeugen. Nach der thermischen Behandlung enthält die vergrabene Getterschicht 32 ein einkristallines Kristallgitter, in dem Atome des Getter-Materials 12 auf den (statt zwischen den) Gitterpunkten des einkristallinen Gitters angeordnet sind.If the getter area 22 ( 4 ) is recrystallized in addition to the amorphous substrate material 8th and the first material 11 the getter material 12 (such as carbon), in particular, a buried getter layer 32 ( 4B ) from the getter area 22 ( 4 ), wherein the getter layer 32 now shields the top of the substrate from any interstitial atoms (that of end-of-range defects 33 originate within or below the getter layer 32 are arranged). As a result, any interstitial atoms resulting from end-of-range defects are still below the gettering layer 32 are no longer able, towards the substrate surface 1a to diffuse and generate any leakage currents or transient enhanced diffusion (TED) in the integrated circuit. After the thermal treatment contains the buried getter layer 32 a monocrystalline crystal lattice in which atoms of getter material 12 are arranged on the (instead of between) grid points of the monocrystalline grating.

Die thermische Behandlung T in 4B kann beispielsweise bei einer Temperatur unterhalb von 800 Grad Celsius, beispielsweise bei einer Temperatur zwischen 600 und 800 Grad Celsius und während zehn bis 30 Minuten durchgeführt werden.The thermal treatment T in 4B For example, it may be carried out at a temperature below 800 degrees Celsius, for example at a temperature between 600 and 800 degrees Celsius, and for ten to thirty minutes.

Nach dem zusätzlichen, optionalen Schritt der thermischen Behandlung gemäß 4B – oder alternativ unmittelbar nach dem Schritt der 4 – das Verfahren mit weiteren Verfahrensschritten fortgesetzt werden, die in den 5 etc. dargestellt sind, um Dotierstoffimplantationsgebiete auszubilden.After the additional, optional step of the thermal treatment according to 4B Or alternatively immediately after the step of 4 The process is continued with further steps in the 5 etc. are shown to form dopant implantation regions.

Wie in 4C dargestellt, kann optional ein nicht-dotierendes Material 12a dicht unter die Substratoberfläche 1a (beispielsweise bis zu einer Tiefe kleiner als 20 oder kleiner als zehn Nanometer in dem rekristallisierten Substratmaterial) implantiert werden, wodurch eine große Konzentration von Leerstellen (freie Gitterplätze, an denen kein Atom im Kristallgitter vorhanden ist) erzeugt wird. Als nicht-dotierendes Material kann beispielsweise Fluor oder Silizium implantiert werden. Jedoch kann ein beliebiges anderes nicht-dotierendes Material verwendet, um Leerstellen in dem Substrat dicht unterhalb der Substratoberfläche zu erzeugen. Durch das Implantieren des nicht-dotierenden Materials 12a werden Leerstellen 34 (nahe der Substratoberfläche) und Zwischengitterplätze 35 (tiefer in dem Substrat; innerhalb oder unterhalb der Getterschicht) ausgebildet. Wenn anschließend das zweite Material 13 (etwa p-Dotierstoffe und/oder n-Dotierstoffe) implantiert wird, wird infolge der hohen Konzentration von Leerstellen, die bereits dicht unterhalb der Substratoberfläche vorhanden sind, mühelos ein hoher Aktivierungsanteil erzielt.As in 4C can optionally be a non-doping material 12a just below the substrate surface 1a (for example, down to a depth less than 20 or less than ten nanometers in the recrystallized substrate material), creating a large concentration of vacancies (free lattice sites where no atom is present in the crystal lattice). For example, fluorine or silicon can be implanted as a non-doping material. However, any other non-doping material may be used to create voids in the substrate just below the substrate surface. By implanting the non-doping material 12a become blanks 34 (near the substrate surface) and interstitial sites 35 (deeper in the substrate, inside or below the getter layer). If then the second material 13 (For example, p-type dopants and / or n-type dopants) is implanted, is achieved due to the high concentration of vacancies, which are already close to the substrate surface, effortlessly a high activation rate.

Gemäß 5 wird ein zweites Material 13 in das Substrat 1 implantiert, um relativ flache, dotierte Implantationsgebiete 23 in dem Substratbereich nahe der Substratoberfläche 1a auszubilden. Das Substratmaterial 13 wird unter die Substratoberfläche implantiert, von der Substratoberfläche bis zu einer Substrattiefe d3 reichend, die kleiner ist als eine Tiefe des Getter-Bereichs 22. Beispielsweise können flache Dotierstoffimplantationsgebiete 23 mit einer Tiefe von zwischen zwei und zehn Nanometern und mit einem hohen Anteil der Dotierstoffaktivierung gebildet werden. Insbesondere dann, wenn im Schritt der 4C das nicht-dotierende Material 12a implantiert wurde, wird in 6 ein hoher Grad der Aktivierung des implantierten zweiten Materials erreicht, und in einer anschließenden thermischen Behandlung (6) kann ein sehr niedriges thermisches Budget genügen, um sämtliches restliche implantierte zweite Material 13 zu aktivieren.According to 5 becomes a second material 13 in the substrate 1 implanted to relatively flat, doped implantation areas 23 in the substrate region near the substrate surface 1a train. The substrate material 13 is implanted below the substrate surface, ranging from the substrate surface to a substrate depth d3 that is less than a depth of the getter region 22 , For example, flat dopant implantation areas 23 with a depth of between two and ten nanometers and with a high proportion of dopant activation. In particular, if in the step of 4C the non-doping material 12a implanted is in 6 achieved a high degree of activation of the implanted second material, and in a subsequent thermal treatment ( 6 ) can be a very low thermal budget to all remaining implanted second material 13 to activate.

Als das zweite Material kann beispielsweise Bor oder Phosphor implantiert werden. Gemäß einer Ausführungsform, die in 5 dargestellt ist, können als Dotierstoffimplantationsgebiete 23 beispielsweise LDD-Bereich (Lightly Doped Drain-Bereiche) 24 ausgebildet werden. Alternativ oder zusätzlich können Pocket-Implantationsgebiete 24a gebildet werden.As the second material, for example, boron or phosphorus can be implanted. According to an embodiment, in 5 can be shown as Dotierstoffimplantationsgebiete 23 for example, LDD area (Lightly Doped Drain areas) 24 be formed. Alternatively or additionally, pocket implantation areas 24a be formed.

Die Dotierstoffimplantationsgebiete 23 können Lightly Doped Drain-Gebiete 24, Pocket-Implantationsgebiete 24a, Source/Drain-Implantationsgebiete 25 (7) und/oder Kontaktimplantationsgebiete 26 (7) umfassen.The dopant implantation areas 23 can lightly doped drain areas 24 , Pocket implantation areas 24a , Source / drain implantation areas 25 ( 7 ) and / or contact implantation areas 26 ( 7 ).

Grundsätzlich wird das zweite Material 13 in dem Substrat auf beiden entgegengesetzten Seiten des Gatestapels 5 implantiert. Gemäß einer Ausführungsform kann ein Transistor an dem Gatestapel 5 ausgebildet werden, wobei die leitfähige Gate schicht 3 als Gate-Elektrode des Transistors dient. Der auszubildende Transistor kann ein Transistor eines Logikschaltkreises sein. Der Logikschaltkreis kann beispielsweise ein Peripherieschaltkreis eines Speicherbauteils sein. Alternativ kann der gesamte integrierte Schaltkreis 10 ein logischer integrierter Schaltkreis sein.Basically, the second material 13 in the substrate on both opposite sides of the gate stack 5 implanted. According to one embodiment, a transistor may be connected to the gate stack 5 be formed, wherein the conductive gate layer 3 serves as a gate electrode of the transistor. The transistor to be formed may be a transistor of a logic circuit. The logic circuit may be, for example, a peripheral circuit of a memory device. Alternatively, the entire integrated circuit 10 be a logic integrated circuit.

In den 4C und 5 kann die Implantation des nicht-dotierenden Materials und/oder des zweiten Materials 13 in das Substrat so durchgeführt werden, dass Atome des Substratmaterials, die versetzt, das heißt von ihrer ursprünglichen Position in dem Substrat weggestoßen werden, in einem tieferen Substratbereich zu liegen kommen, innerhalb oder unterhalb der vergrabenen Getterschicht 32 mit dem Getter-Material 12 angeordnet ist. Dementsprechend entstehen keine Zwischengitteratome in Substratbereichen zwischen dem Dotierstoffimplantationsgebieten 23 und der vergrabenen Getterschicht 32. Lediglich die Dotierstoffatome des zweiten Materials 13, das in die Dotierstoffimplantationsgebiete 23 implantiert wird, können Zwischengitteratome bilden, die an Positionen zwischen den Gitterplätzen des Kristallgitters innerhalb der Dotierstoffimplantationsgebiete 23 angeordnet sind.In the 4C and 5 may be the implantation of the non-doping material and / or the second material 13 be carried out in the substrate so that atoms of the substrate material, which are offset, that is, pushed away from its original position in the substrate, come to lie in a deeper substrate region, within or below the buried getter layer 32 with the getter material 12 is arranged. Accordingly, no interstitial atoms are formed in substrate regions between the dopant implantation regions 23 and the buried getter layer 32 , Only the dopant atoms of the second material 13 that is in the dopant implantation areas 23 may be interstitial atoms formed at positions between the lattice sites of the crystal lattice within the dopant implantation regions 23 are arranged.

Da durch das Implantieren des nicht-dotierenden Materials 12a in 4c (vor dem Implantieren des zweiten Materials 13 in 5) eine große Anzahl von Leerstellen 34 in dem Kristallgitter gebildet werden kann, wird anschließend nur eine geringe Wärmemenge erforderlich sein, um in den Dotierstoffimplantationsgebieten 23 eine Rekombination verbleibender Zwischengitteratome des zweiten Materials 13 mit den Leerstellen 34 zu erreichen.Because by implanting the non-doping material 12a in 4c (before implanting the second material 13 in 5 ) a large number of blanks 34 can then be formed in the crystal lattice, then only a small amount of heat will be required to in the Dotierstoffimplantationsgebieten 23 a recombination of remaining interstitial atoms of the second material when 13 with the blanks 34 to reach.

Weiterhin werden infolge der gewählten Implantationsenergie sämtliche verschobenen Atome des Substratmaterials (die von ihren ursprünglichen Positionen innerhalb des Gebietes der hergestellten Dotierstoffimplantationsgebiete 23 weggestoßen wurden) auf Positionen in einer Substrattiefe befördert, die größer ist als die erste Tiefe d1, in der die vergrabene Getterschicht 32 mit dem Getter-Material 12 angeordnet ist.Furthermore, due to the chosen implantation energy, all displaced atoms of the substrate material (those from their original positions within the area of the dopant implantation regions produced 23 are pushed away) to positions in a substrate depth that is greater than the first depth d1 in which the buried getter layer 32 with the getter material 12 is arranged.

In der vergrabenen Getterschicht 32, die nach der jeweiligen ersten Temperaturbehandlung (das heißt nach der Rekristallisierung) gebildet wurde, ersetzt das implantierte Getter-Material Atome des Substratmaterials 9 auf den Kristallgitterplätzen. Solch eine substituierende Getterschicht 32 verhindert sehr effizient eine Diffusion von End-of-range-Defekten und Zwischengitteratomen und fängt diese in räumlich gebundenen Positionen ein.In the buried getter layer 32 formed after the respective first temperature treatment (that is, after recrystallization) replaces the implanted getter material atoms of the substrate material 9 on the crystal grid places. Such a substitutive getter layer 32 very effectively prevents diffusion of end-of-range defects and interstitial atoms and intercepts them in spatially bound positions.

Da die thermische Behandlung der 4B nicht durchgeführt werden muss, kann das zweite Material 13 ebenso in das nicht-kristallisierte, amorphe Substratmaterial 8 implantiert werden, unmittelbar nach dem Prozessschritt der 4 (oder nach Durchführung der Schritte der 4 und 4C, ohne dass der Schritt der 4B durchgeführt wurde). Insbesondere wenn der Schritt der 5 unmittelbar nach dem Schritt der 4 durchgeführt wird, ist das Substratmaterial 8 noch amorph, wenn das zweite Material 13 in dieses implantiert wird.Since the thermal treatment of 4B can not be performed, the second material can 13 also in the uncrystallized, amorphous substrate material 8th be implanted immediately after the process step 4 (or after performing the steps of 4 and 4C without the step of 4B was carried out). Especially if the step of 5 immediately after the step 4 is performed, is the substrate material 8th still amorphous when the second material 13 is implanted in this.

Alternativ können, um vor dem Implantieren des zweiten Materials für die Dotierstoffimplantationsgebiete Leerstellen in dem rekristallisierten Substratmaterial 9 auszubilden, die Schritte der 4B und 4C nach dem Schritt der 4, vor Durchführung des Schrittes der 5 durchgeführt wer den. Wenn das zweite Material 13 dann in 5 implantiert wird, wird ein vergleichsweise hoher Anteil des zweiten Materials aufgrund der vorhandenen Leerstellen, die in dem Schritt der 4C gebildet wurden, aktiviert sein. Weiterhin wird ein vergleichsweise geringes thermisches Budget bei dem nachfolgenden Schritt der thermischen Behandlung (beispielsweise in 6 oder 8) erforderlich sein, um das gesamte implantierte zweite Material 13 in den Dotierstoffimplantationsgebieten 23 vollständig zu aktivieren.Alternatively, voids in the recrystallized substrate material may be present prior to implanting the second material for the dopant implant regions 9 train the steps of 4B and 4C after the step of 4 , before performing the step of 5 be performed. If the second material 13 then in 5 is implanted, a relatively high proportion of the second material due to the presence of vacancies, in the step of 4C have been formed, be activated. Furthermore, a comparatively low thermal budget in the subsequent thermal treatment step (for example, in US Pat 6 or 8th ) may be required to cover the entire implanted second material 13 in the dopant implantation areas 23 fully activate.

Wie in 6 dargestellt, kann das Substrat einer thermischen Behandlung ausgesetzt werden. Sofern ein vorheriger Schritt einer thermischen Behandlung wie in 4B durchgeführt wurde, dient der Schritt der thermischen Behandlung der 6 zum Rekristallisieren des Substrats und zum Ausbilden der vergrabenen Getterschicht 32 durch Kristallisieren des Substratmaterials, welches das Getter-Material enthält.As in 6 shown, the substrate may be subjected to a thermal treatment. Unless a previous step of thermal treatment as in 4B was carried out, the step of the thermal treatment of 6 to recrystallize the substrate and to form the buried getter layer 32 by crystallizing the substrate material containing the getter material.

Alternativ kann, sofern schon die vorherige thermische Behandlung gemäß 4B durchgeführt wurde (sodass das Substrat bereits rekristallisiert ist), die thermische Behandlung der 6 zur Aktivierung der Dotierstoffe des zweiten Materials 13 in den Dotierstoffimplantationsgebieten 23 dienen. Dann ist eine relativ geringe Wärmemenge erforderlich, um einen großen Anteil der Dotierstoffatome (wie B oder P) zu aktivieren, da wegen der großen Konzentration von Leerstellen 34 in den Dotierstoffimplantationsgebieten 23 und von Atomen des zweiten Materials 13 (B oder P), die an Zwischengitterpositionen zwischen den Gitterplätzen in den Dotierstoffimplantationsgebieten 23 angeordnet sind, eine Rekombination vieler Leerstellen und Zwischengitteratomen miteinander mühelos erreicht wird. Entsprechend der hohen Konzentration von Leerstellen und Dotierstoffatomen des zweiten Materials 13 dicht unter der Substratoberfläche ist lediglich eine niedrigere Temperatur und eine geringere Wärmemenge erforderlich, um die Dotierstoffatome des zweiten Materials 13 innerhalb der Dotierstoffimplantationsgebiete 23 zu aktivieren. Weiterhin werden ein hoher Aktivierungsgrad des zweiten Materials und ein steileres Dotierungsprofil erreicht. Insbesondere können sehr flache, seichte Dotierstoffimplantationsgebiete 23 mit einem geringeren thermischen Budget als herkömmlich und mit steilerem Gradienten der Dotierstoffkonzentration zwischen den Dotierstoffimplantationsgebieten 23 und des Substratmaterials unterhalb der Dotierstoffimplantationsgebiete 23 ausgebildet werden.Alternatively, if already the previous thermal treatment according to 4B was performed (so that the substrate is already recrystallized), the thermal treatment of 6 for activating the dopants of the second material 13 in the dopant implantation areas 23 serve. Then, a relatively small amount of heat is required to activate a large proportion of the dopant atoms (such as B or P) because of the large concentration of vacancies 34 in the dopant implantation areas 23 and of atoms of the second material 13 (B or P) at interstitial positions between the lattice sites in the dopant implantation regions 23 are arranged, a recombination of many vacancies and interstitials is easily achieved with each other. Corresponding to the high concentration of vacancies and dopant atoms of the second material 13 just below the substrate surface, only a lower temperature and a smaller amount of heat is required to form the dopant atoms of the second material 13 within the dopant implantation areas 23 to activate. Furthermore, a high degree of activation of the second material and a steeper doping profile are achieved. In particular, very shallow, shallow dopant implantation areas 23 with a lower thermal budget than conventional and with a steeper gradient of dopant concentration between the dopant implantation regions 23 and the substrate material below the dopant implantation areas 23 be formed.

Weiterhin werden jegliche Zwischengitteratome des Substratmaterials, die von ihrer ursprünglichen Position innerhalb der Dotierstoffimplantationsgebiete 23 verschoben beziehungsweise weggestoßen wurden, Positionen in Substrattiefen besetzen, die größer sind als die erste Substrattiefe d1. Dementsprechend werden sie in festen Positionen innerhalb oder unterhalb der vergrabenen Getterschicht 32 gegettert beziehungsweise eingefangen werden. Dementsprechend wird in dem Substratbereich zwischen der Substrattiefe d1 und der Substratoberfläche 1a die Konzentration bestehender Zwischengitteratome des Substratmaterials, die zu Leckströmen beitragen könnten, verringert.Furthermore, any interstitial atoms of the substrate material that are from their original position within the dopant implantation regions 23 have been displaced or pushed away, occupy positions in substrate depths that are greater than the first substrate depth d1. Accordingly, they become fixed positions within or below the buried getter layer 32 be caught or captured. Accordingly, in the substrate region between the substrate depth d1 and the substrate surface 1a reduce the concentration of existing interstitial atoms of the substrate material which could contribute to leakage currents.

Die (zweite) thermische Behandlung T, die in 6 dargestellt ist, kann bei einer Temperatur unterhalb von 700 Grad Celsius, beispielsweise bei einer Temperatur zwischen 500 Grad Celsius und 700 Grad Celsius durchgeführt werden.The (second) thermal treatment T, which in 6 can be performed at a temperature below 700 degrees Celsius, for example at a temperature between 500 degrees Celsius and 700 degrees Celsius.

Wie oben herausgestellt, können gemäß dieser und weiterer Ausführungsformen mehrere Effekte hinsichtlich Dotierungspro file und der Positionen beliebiger beibehaltener Zwischengitteratome und End-of-range-Defekte gemeinsam erreicht werden. Weiterhin ist festzuhalten, dass ungeachtet des speziellen Beispiels der 5, in dem die durch das zweite Material 13 gebildeten Dotierstoffimplantationsgebiete 23 LDD-Gebiete 24 sind, die Dotierstoffimplantationsgebiete 23 alternativ auch Source/Drain-Implantationsgebiete oder Kontaktimplantationsgebiete oder Pocket-Implantationsgebiete sein können. Ebenso können alternativ diese Ausführungsformen miteinander kombiniert werden. Insbesondere können Source/Drain-Implantations-gebiete zusätzlich zu den LDD-Gebieten 24 in 5 gebildet werden, wie nachstehend in Bezug auf 7 erläutert.As pointed out above, according to this and other embodiments, multiple effects on doping profile and the positions of any retained interstitial and end-of-range defects can be achieved together. It should also be noted that regardless of the specific example of the 5 in which the through the second material 13 formed Dotierstoffimplantationsgebiete 23 LDD regions 24 are the dopant implantation areas 23 Alternatively, source / drain implantation areas or contact implantation areas or pocket implantation areas may be. Likewise, alternatively, these embodiments may be combined. In particular, source / drain implant regions may be in addition to the LDD regions 24 in 5 formed as described below 7 explained.

Wie in 6 (?) werden mit einer geringeren Menge erforderlicher Wärme ultraflache Junctions beziehungsweise Diffusionsgebiete und eine verbesserte Aktivierung der Dotierstoffe erreicht.As in 6 (?) With a smaller amount of required heat ultra-flat junctions or diffusion regions and an improved activation of the dopants are achieved.

Optional kann das Verfahren, wie in 7 dargestellt, fortgesetzt werden, indem weiterhin das zweite Material 13 implantiert wird, um zusätzliche weitere Dotierstoffimplantationsgebiete 23, etwa Source/Drain-Implantationsgebiete 25 und/oder Kontaktimplantationsgebiete 26 auszubilden. Wie in 5 kann für das zweite Material 13 beispielsweise Bor B oder Phosphor P gewählt werden. Vorzugsweise können vor dem Durchführen der Implantation gemäß 7 Spacer 6 auf entgegengesetzten Seitenwänden des mindestens einen strukturierten Gatestapels 5 ausgebildet werden. Anschließend wird die Implantation durchgeführt, wodurch beispielsweise Source/Drain-Implantationsgebiete 25 und/oder Kontaktimplantationsgebiete 26 ausgebildet werden. Wiederum kann zunächst ein Schritt des Erzeugens von Leerstellen durch vorheriges Im- Plantieren eines nicht-dotierenden Materials 12a (wie in dem Schritt der 4B) durchgeführt werden, bevor das zweite Material in 7 implantiert wird (das heißt zwischen den Schritten der 6 und 7). Die gemäß 7 implantierten Atome des zweiten Materials 13 (und/oder das zuvor implantierte nicht-dotierende Material) können wiederum Leerstellen 34 in den jeweiligen Dotierstoffimplantationsgebieten 23, 25, 26 erzeugen. Weiterhin können Atome des Substratmaterials, die von ihrer früheren Position in den Dotierstoffimplantationsgebieten verschoben wurden, Zwischengitteratome in einer größeren Substrattiefe erzeugen. Jedoch kann die Implantation in 7 (und in dem optionalen, vorherigen Schritt des Implantierens des nicht-dotierenden Materials) so durchgeführt werden, dass alle Gitteratome, die durch Verschiebung von Substratmaterialatomen gebildet wurden, innerhalb oder unterhalb der vergrabenen Getterschicht 32, die das Getter-Material 12 enthält, zu liegen kommen. Die Getterschicht schützt wiederum das aktive Gebiet von solchen Zwischengitteratomen. Weiterhin ist wegen der großen Konzentration von Gitterplatzleerstellen 23 und von Zwischengitteratomen des zweiten Materials 13 innerhalb der neu gebildeten Dotierstoffimplantationsgebiete 23; 25, 26 wieder nur eine sehr geringe Menge an Wärme erforderlich, um die Dotierstoffatome des zweiten Materials 13 an den Leerstellen zu platzieren und dadurch das zweite Material 13 zu aktivieren.Optionally, the procedure as in 7 shown, continue by continuing the second material 13 is implanted to additional additional dopant implantation areas 23 , such as source / drain implantation regions 25 and / or contact implantation areas 26 train. As in 5 can for the second material 13 For example, boron B or phosphorus P can be selected. Preferably, prior to performing the implantation according to 7 spacer 6 on opposite side walls of the at least one structured gate stack 5 be formed. Subsequently, the implantation is performed, whereby, for example, source / drain implantation regions 25 and / or contact implantation areas 26 be formed. Again, first, a step of generating vacancies by previously implanting a non-doping material 12a (as in the step of 4B ) be carried out before the second material in 7 is implanted (that is between the steps of 6 and 7 ). The according to 7 implanted atoms of the second material 13 (and / or the previously implanted non-doping material) may again be vacancies 34 in the respective dopant implantation areas 23 . 25 . 26 produce. Furthermore, atoms of the substrate material which have been displaced from their previous position in the dopant implantation regions may generate interstitials at a greater substrate depth. However, implantation in 7 (and in the optional previous step of implanting the non-doping material) may be performed so that all lattice atoms formed by displacement of substrate material atoms are within or below the buried getter layer 32 that the getter material 12 contains, come to rest. The getter layer in turn protects the active region from such interstitial atoms. Furthermore, because of the large concentration of lattice site vacancies 23 and interstitial atoms of the second material 13 within the newly formed dopant implantation areas 23 ; 25 . 26 Again, only a very small amount of heat required to the dopant atoms of the second material 13 to place at the gaps and thereby the second material 13 to activate.

Die weitere (dritte) thermische Behandlung T ist in 8 dargestellt. Die thermische Behandlung T kann bei einer Temperatur unterhalb 700 Grad Celsius, beispielsweise bei einer Temperatur zwischen 500 Grad Celsius und 700 Grad Celsius durchgeführt werden. Nach dieser thermischen Behandlung T ist sämtliches zweites Material, das in den Dotierstoffimplantationsgebieten 25, 26 vorhanden ist, aktiviert (wie schon vor her mit dem zweiten Material 13 in 6 geschehen). Weiterhin werden keine weiteren Zwischengitteratome im oberen Substratbereich zwischen der ersten Substrattiefe d1 der Getterschicht 32 und der Substratoberfläche angelagert. Stattdessen wurden die meisten Zwischengitteratome 13, die von End-of-range-Defekten 33 herrühren, bereits in der Getterschicht 32 gegettert oder in einem Substratbereich, der tiefer als die Getterschicht 32 liegt, eingefangen, bevor die Rekristallisierung durch die erste thermische Behandlung erfolgte.The further (third) thermal treatment T is in 8th shown. The thermal treatment T can be carried out at a temperature below 700 degrees Celsius, for example at a temperature between 500 degrees Celsius and 700 degrees Celsius. After this thermal treatment T, all of the second material that is in the dopant implantation regions 25 . 26 is present, activated (as before with the second material 13 in 6 done). Furthermore, no further interstitial atoms in the upper substrate region between the first substrate depth d1 of the getter layer 32 and the substrate surface attached. Instead, most of the interstitial atoms became 13 that of end-of-range defects 33 come, already in the getter layer 32 get puttied or in a substrate area deeper than the getter layer 32 is trapped before recrystallization by the first thermal treatment.

Dementsprechend können sehr flache bzw. seichte und hoch aktivierte Dotierstoffimplantationsgebiete 23 erreicht werden, ohne dass eine übermäßige Hitzeanwendung erforderlich ist. Beispielsweise wird zum Ausbilden von Kontaktimplantation eine große Menge von Dotierstoffen der Kontaktimplantationsgebiete 26 effizient aktiviert, ohne dass die Notwendigkeit besteht, das Substrat bis über 700 Grad Celsius zu erhitzen. Weiterhin kann, sofern der integrierte Schaltkreis ein Speicherzellenfeld umfasst, ein Final Furnace Anneal (FFA) durch die thermische Behandlung T der 6 und/oder die thermische Behandlung T der 8 ersetzt werden, was jede zusätzliche thermische Behandlung zu einem späteren Stadium des Verfahrens erübrigt. Dementsprechend wird die für Bildung der Source/Drain-Implantationsgebiete 25 (HDD; Highly Doped Drain Regents) keine zusätzliche thermische Behandlung erforderlich sein, die ungewollt einen Teil der aktivierten Dotierstoffatome deaktivieren könnte.Accordingly, very shallow or shallow and highly activated dopant implantation regions can be used 23 can be achieved without requiring excessive heat application. For example, to form contact implantation, a large amount of dopants of the contact implantation areas 26 efficiently activated, without the need to heat the substrate to over 700 degrees Celsius. Furthermore, if the integrated circuit comprises a memory cell array, a Final Furnace Anneal (FFA) may be obtained by the thermal treatment T of 6 and / or the thermal treatment T of 8th be replaced, which makes any additional thermal treatment at a later stage of the process unnecessary. Accordingly, that for formation of the source / drain implantation regions 25 (HDD, Highly Doped Drain Regents) no additional thermal treatment may be required that could inadvertently deactivate a portion of the activated dopant atoms.

Wie aus den hier offenbarten Ausführungsformen ersichtlich wird, wird ein sehr effektives Engineering von Dotierstoffprofilen und Defektverteilungen erreicht. Insbesondere werden End-of-range-Defekte sowie Gitteratome von einem oberen Sub stratbereich, der zwischen der vergrabenen Getterschicht 32 und der Substratoberfläche 1a angeordnet ist, ferngehalten. Weiterhin werden auf einfache Weise hochaktivierte Dotierstoffimplantationsgebiete 23 ausgebildet, die keine Zwischengitteratome oberhalb der Getterschicht 32 erzeugen. Entsprechend dem großen Gehalt an aktivierten Dotierstoffatomen des zweiten Materials 13 werden steilere Flanken eines Dotierstoffprofils des zweiten Materials 13 erreicht. Dementsprechend wird ein großer Anteil von supersaturierten beziehungsweise übersättigten Dotierstoffatomen des zweiten Materials 13 innerhalb der flachen Dotierstoffimplantationsgebiete 23 auf einfache Weise durch die in den Dotierstoffgebieten 23 erzeugten Leerstellen aktiviert. Es gibt keine in den Raumladungszonen um die Dotierstoffimplantationsgebiete 23 herum erzeugten Defekte. Insbesondere werden, sofern ein Transistor an dem strukturierten Gatestapel 5 ausgebildet wird, Leckströme beträchtlich verringert und die Transient Enhancend Diffusion (TED) unterdrückt.As will be apparent from the embodiments disclosed herein, very efficient engineering of dopant profiles and defect distributions is achieved. In particular, end-of-range defects and lattice atoms from an upper sub stratbereich, between the buried Getterschicht 32 and the substrate surface 1a is arranged, kept away. Furthermore, highly activated dopant implantation regions become readily available 23 formed, no interstitial atoms above the getter 32 produce. Corresponding to the large content of activated dopant atoms of the second material 13 become steeper flanks of a Dopant profiles of the second material 13 reached. Accordingly, a large proportion of supersatured or supersaturated dopant atoms of the second material become 13 within the flat dopant implantation areas 23 in a simple manner by the in the dopant regions 23 activated vacancies activated. There are none in the space charge zones around the dopant implantation areas 23 around generated defects. In particular, if a transistor is connected to the structured gate stack 5 is formed, significantly reduces leakage currents and suppresses Transient Enhancing Diffusion (TED).

Der rekristallisierte Substratbereich bleibt frei von End-of-range-Defekten und Zwischengitteratomen und die vergrabene Getterschicht 32 schützt und trennt den Substratbereich oberhalb der vergrabenen Getterschicht von End-of-range-Defekten.The recrystallized substrate region remains free of end-of-range defects and interstitials and the buried getter layer 32 protects and separates the substrate area above the buried getter layer from end-of-range defects.

Selbstverständlich kann die Reihenfolge der Maßnahmen zur Durchführung des Verfahrens verändert werden. Beispielsweise kann die Reihenfolge des Implantierens des zweiten Materials 13, des Implantierens des Getter-Materials 12 und der Durchführung des thermischen Rekristallisierens in beliebiger Weise vertauscht werden. Beispielsweise kann das zweite Material 13 nach der thermischen Behandlung implantiert werden, optional gefolgt durch eine weitere thermische Behandlung.Of course, the order of the measures for carrying out the method can be changed. For example, the order of implanting the second material 13 , implanting the getter material 12 and the implementation of the thermal recrystallization are reversed in any way. For example, the second material 13 after thermal treatment, optionally followed by another thermal treatment.

Weiterhin kann das Getter-Material vor dem Implantieren des ersten Materials, das die Amorphisierung bewirkt, implantiert werden. Die thermische Behandlung und das Implantieren des zweiten Materials können in beliebiger zeitlicher Reihenfolge aufeinander folgen.Farther can the getter material be prior to implanting the first material, which causes the amorphization to be implanted. The thermal treatment and implanting the second material may be performed at any time Sequence follow each other.

Weiterhin können die Ausbildung des Gatestapels und das Implantieren des Getter-Materials zuerst, vor dem Amorphisieren durchgeführt werden. Die thermische Behandlung und das Implantieren des zweiten Materials können in beliebiger Reihenfolge aufeinander folgen.Farther can the formation of the gate stack and the implantation of the getter material first, before amorphizing. The thermal Treatment and implantation of the second material can be done in follow each other in any order.

Diese und andere Beispiele der Ausführungsform hinsichtlich der zeitlichen Reihenfolge der Verfahrensschritte sind in den beigefügten Ansprüchen beansprucht.These and other examples of the embodiment with regard to the time sequence of the method steps in the attached claims claimed.

Die 9A und 9B zeigen eine Ausführungsform des Implantierens des zweiten Materials, welches beispielsweise zumindest eines von einem p-Dotierstoff p und einem n-Dotierstoff n, etwa Bor und Phosphor enthalten kann. An jedem strukturierten Gatestapel auf dem Substrat kann durch das Implantieren des zweiten Materials 13 ein Transistor ausgebildet werden.The 9A and 9B show an embodiment of implanting the second material, which may contain, for example, at least one of a p-type dopant p and an n-type dopant n, such as boron and phosphorus. At each patterned gate stack on the substrate, by implanting the second material 13 a transistor can be formed.

An dem jeweiligen Gatestapel auszubildenden Transistor können Dotierstoffimplantationsgebiete 23 auf beiden entgegengesetzten Seiten des jeweiligen strukturierten Gatestapels 5 vorgesehen sein.Dopant implantation regions can be formed on the transistor to be formed on the respective gate stack 23 on both opposite sides of the respective structured gate stack 5 be provided.

Wie in den 9A und 9B dargestellt, können mindestens zwei strukturierte Gatestapel (oder, im Allgemeinen, eine Vielzahl von ersten Gatestapeln und eine weitere Vielzahl von zweiten Gatestapeln) auf dem Substrat ausgebildet werden, um einen CMOS-Schaltkreis zu erhalten, beispielsweise für einen Logikbereich, wobei das Halbleiterbauteil 1 einen ersten Substratbereich 40 und einen zweiten Substratbereich 50 umfasst, die jeweils mindestens einen jeweiligen Gatestapel tragen. Für jede Art von Dotierstoffimplantationsgebiet 23, das zu implantieren ist (etwa Source/Drain-Implantationsgebiete 25, Kontaktimplantationsgebiete 26, LDD-Gebiete 24 oder Pocket-Implantationsgebiete 24a; siehe 5 bis 8) können zwei jeweilige Implantationsschritte durchgeführt werden, wobei jeder Implantationsschritt Dotierstoffe in einem jeweiligen (ersten oder zweiten) Substratbereich 40 oder 50 implantiert und wobei beide jeweilige Implantationsschritte gemeinsam einen Schritt des Implantierens des zweiten Materials in das Substrat ergeben. Das zweite Material enthält dementsprechend sowohl einen p-Dotierstoff p und einen n-Dotierstoff n, wie beispielsweise Bor und Phosphor, wobei auf jedem der beiden Substratbereiche 40, 50 eine der beiden Dotierstoffarten implantiert wird.As in the 9A and 9B 2, at least two patterned gate stacks (or, generally, a plurality of first gate stacks and a further plurality of second gate stacks) may be formed on the substrate to obtain a CMOS circuit, such as a logic region, wherein the semiconductor device 1 a first substrate area 40 and a second substrate region 50 includes, each carrying at least one respective gate stack. For each type of dopant implantation area 23 to be implanted (such as source / drain implantation areas 25 , Contact implantation areas 26 , LDD areas 24 or pocket implantation areas 24a ; please refer 5 to 8th ), two respective implantation steps may be performed, each implantation step comprising dopants in a respective (first or second) substrate region 40 or 50 implanted and wherein both respective implantation steps together result in a step of implanting the second material into the substrate. Accordingly, the second material contains both a p-type dopant p and an n-type dopant n, such as boron and phosphorus, wherein on each of the two substrate regions 40 . 50 one of the two dopant species is implanted.

Dementsprechend enthält das zweite Material 13 sowohl den implantierten p-Dotierstoff p und den implantierten n-Dotierstoff n. Dadurch kann ein integrierter CMOS-Schaltkreis gebildet werden.Accordingly, the second material contains 13 Both the implanted p-type dopant p and the implanted n-type dopant n. Thereby, an integrated CMOS circuit can be formed.

Beispielsweise kann, wie in 9A dargestellt, in dem ersten Substratbereich 40 eine Maske M auf dem ersten Substratbereich 40 gebildet werden, bevor entweder der p-Dotierstoff oder der n-Dotierstoff in den zweiten Substratflächenbereich 50, der von dem ersten Substratflächenbereich 50 verschieden ist, implantiert wird. In dem Beispiel der 9A wird beispielsweise ein p-Dotierstoff in den zweiten Substratbereich 50 implantiert. Beispielsweise können p-dotierte Source/Drain-Gebiete eines p-MOSFET implantiert oder auf andere Weise eingebracht werden. Anschließend kann die Maske M von dem ersten Substratflächenbereich 40 entfernt werden.For example, as in 9A shown in the first substrate area 40 a mask M on the first substrate area 40 be formed before either the p-type dopant or the n-type dopant in the second substrate surface area 50 that of the first substrate surface area 50 is different, is implanted. In the example of 9A For example, a p-type impurity is introduced into the second substrate region 50 implanted. For example, p-doped source / drain regions of a p-MOSFET may be implanted or otherwise inserted. Subsequently, the mask M may be from the first substrate surface area 40 be removed.

Wie in 9B dargestellt, wird nach dem Entfernen der Maske M von dem ersten Substratbereich 40 eine weitere Maske M' auf dem zweiten Substratbereich 50 ausgebildet und der jeweils andere Dotierstoff (p-Dotierstoff oder n-Dotierstoff) in die ersten Substratbereiche 40 implantiert. In dem Beispiel der 9B wird beispielsweise ein n-Dotierstoff in dem ersten Substratbereich 40 implantiert. Beispielsweise können n-dotierte Source/Drain-Gebiete als n-MOSFET implantiert oder auf andere Weise eingebracht werden. Schließlich kann die weitere Maske M' von dem zweiten Oberflächenbereichen 50 entfernt werden.As in 9B is shown after removing the mask M from the first substrate area 40 another mask M 'on the second substrate area 50 formed and the other dopant (p-type dopant or n-type dopant) in the first substrate areas 40 implanted. In the example of 9B For example, an n-type impurity will be in the first substrate region 40 implanted. example For example, n-doped source / drain regions can be implanted as n-MOSFETs or otherwise incorporated. Finally, the further mask M 'of the second surface areas 50 be removed.

In dieser Weise kann jede Art von Dotierstoffimplantationsgebieten 23 in beiden Substratbereichen 40, 50 ausgebildet werden und kann somit Dotierstoffe beiderlei Dotierstofftyps umfassen, wobei jeder Typ in jeweils einen (den ersten oder den zweiten Substratbereich 40, 50) implantiert wird. Dadurch kann ein CMOS-Schaltkreis hergestellt werden.In this way, any type of dopant implantation regions 23 in both substrate areas 40 . 50 can be formed and thus can comprise dopants of both types of dopant, each type in each one (the first or the second substrate region 40 . 50 ) is implanted. Thereby, a CMOS circuit can be manufactured.

11
Substratsubstratum
1a1a
Substratoberflächesubstrate surface
22
Gateoxidschichtgate oxide layer
33
leitfähige Gateschichtconductive gate layer
44
GateisolationsschichtGate insulation layer
55
strukturierter Gatestapelstructured gate stack
66
Spacerspacer
88th
amorphes Substratmaterialamorphous substrate material
99
kristallines Substratmaterialcrystalline substrate material
1010
integrierter Schaltkreisintegrated circuit
1111
erstes Materialfirst material
1212
Getter-MaterialGetter material
12a12a
nicht-dotierendes Materialnon-doping material
1313
zweites Materialsecond material
2121
amorpher Substratbereichamorphous substrate region
2222
Getter-BereichGetter area
2323
DotierstoffimplantationsgebietDotierstoffimplantationsgebiet
2424
LDD-GebietLDD region
24a24a
Pocket-ImplantationsgebietPocket implantation region
2525
Source/Drain-ImplantationsgebietSource / drain implant region
2626
KontaktimplantationsgebietContact implantation region
2828
SpeicherzellenfeldMemory cell array
2929
logischer Schaltkreislogically circuit
30, 30'30 30 '
Transistortransistor
3232
vergrabene Getterschichtburied getter
3333
End-of-range-DefektEnd-of-range defect
3434
Leerstellevoid
3535
ZwischengitteratomInterstitial
4040
erster Substratflächenbereichfirst Substrate area
5050
zweiter Substratflächenbereichsecond Substrate area
CC
Konzentrationconcentration
C0C0
maximale Konzentrationmaximum concentration
CmCm
minimale Konzentrationminimum concentration
DD
Abstanddistance
dd
Tiefedepth
d0d0
AmorphisierungstiefeAmorphisierungstiefe
d1d1
erste Substrattiefefirst substrate depth
d2d2
zweite Substrattiefesecond substrate depth
d3d3
dritte Substrattiefethird substrate depth
d4d4
vierte Substrattiefefourth substrate depth
d5d5
fünfte Substrattiefefifth substrate depth
d6d6
sechste Substrattiefesixth substrate depth
MM
Maskemask
M'M '
weitere MaskeFurther mask
TT
thermische Behandlungthermal treatment
ww
Breitewidth
xx
laterale Richtunglateral direction
zz
vertikale Richtungvertical direction

Claims (52)

Verfahren zur Herstellung eines integrierten Schaltkreises (10), wobei das Verfahren Folgendes umfasst: – Ausbilden zumindest eines strukturierten Gatestapels (5) auf einem Substrat (1), das eine Substratoberfläche (1a) aufweist, – Ausbilden eines amorphen Substratbereichs (21) in dem Substrat (1) durch Implantieren eines ersten Materials (11) in das Substrat (1), – Implantieren eines Getter-Materials (12) zur Ausbildung eines Getter-Bereichs (22) innerhalb des amorphen Substratbereichs (21) und – Kristallisieren des amorphen Substratbereichs (21) durch eine thermische Behandlung und Ausbilden von Dotierstoffimplantationsgebieten (23), die von der Substratoberfläche (1a) aus in das Substrat (1) hineinreichen, durch Implantieren eines zweiten Materials (13).Method for producing an integrated circuit ( 10 ), the method comprising: - forming at least one structured gate stack ( 5 ) on a substrate ( 1 ), which has a substrate surface ( 1a ), - forming an amorphous substrate region ( 21 ) in the substrate ( 1 ) by implanting a first material ( 11 ) in the substrate ( 1 ), - implanting a getter material ( 12 ) for forming a getter area ( 22 ) within the amorphous substrate region ( 21 ) and crystallizing the amorphous substrate region ( 21 ) by a thermal treatment and formation of dopant implantation regions ( 23 ) coming from the substrate surface ( 1a ) out into the substrate ( 1 ) by implanting a second material ( 13 ). Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der amorphe Substratbereich (21) sich von der Substratoberfläche (1a) aus bis zu einer Amorphisierungstiefe (d0) in dem Substrat erstreckt.Method according to claim 1, characterized in that the amorphous substrate region ( 21 ) from the substrate surface ( 1a ) extends to an amorphization depth (d0) in the substrate. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass vor dem Implantieren des zweiten Materials (13) ein nicht-dotierendes Material (12a) implantiert wird, wodurch Fehlstellen in Substratbereichen, in denen die Dotierstoffimplantationsgebiete (23) auszubilden sind, ausgebildet werden.Method according to claim 1 or 2, characterized in that before the implantation of the second material ( 13 ) a non-doping material ( 12a ), whereby defects in substrate areas, in which the dopant implantation areas ( 23 ) are to be trained. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Getter-Bereich (22) tiefer in dem Substrat (1) angeordnet ist als eine erste Substrattiefe (d1), wobei die erste Substrattiefe (d1) größer ist als das Doppelte einer Breite (w) des strukturierten Gatestapels (5).Method according to one of claims 1 to 3, characterized in that the getter area ( 22 ) deeper in the substrate ( 1 ) is arranged as a first substrate depth (d1), wherein the first substrate depth (d1) is greater than twice a width (w) of the structured gate stack ( 5 ). Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Getter-Bereich (22) zwischen einer ersten Substrattiefe (d1) und einer zweiten Substrattiefe (d2) angeordnet ist, wobei die zweite Substrattiefe (d2) kleiner ist als die Amorphisierungstiefe (d0) des amorphen Substratbereichs (21).Method according to one of claims 1 to 4, characterized in that the getter area ( 22 ) between a first substrate depth (d1) and a second substrate depth (d2), wherein the second substrate depth (d2) is smaller than the amorphization depth (d0) of the amorphous substrate region ( 21 ). Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Substratmaterial in einem Gebiet, das in einer lateral zentrierten Position unterhalb des strukturierten Gatestapels (5) angeordnet ist, zumindest in einer Tiefe, die annähernd der zweiten Substrattiefe (d2) entspricht, jedoch kleiner als diese ist, durch das Implantieren des ersten Materials (11) amorphisiert wird.A method according to claim 5, characterized in that the substrate material in a region, which in a laterally centered position below the structured gate stack ( 5 ) is arranged, at least at a depth approximately equal to, but smaller than, the second substrate depth (d2) by implanting the first material (FIG. 11 ) is amorphized. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das erste Material (1) mindestens eines der Materialien Germanium, Silizium, Argon, Krypton, Xenon oder ein anderes Material, welches keine n-dotierten oder p-dotierten Gebiete in dem Substrat erzeugt, umfasst.Method according to one of claims 1 to 6, characterized in that the first material ( 1 ) at least one of germanium, silicon, argon, krypton, xenon, or another material that does not produce n-doped or p-doped regions in the substrate. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Getter-Bereich (22), der das Getter-Material (12) enthält, eine vergrabene Schicht bildet, die sich in lateraler Richtung ohne Unterbrechung unterhalb des strukturierten Gatestapels (5) erstreckt.Method according to one of claims 1 to 7, characterized in that the getter area ( 22 ), the getter material ( 12 ) forms a buried layer which extends laterally without interruption underneath the structured gate stack (FIG. 5 ). Verfahren nach einem der Ansprüche 8, dadurch gekennzeichnet, dass die vergrabene Schicht seitlich außerhalb des strukturierten Gatestapels (5) eine maximale Konzentration (C0) des Getter-Materials (12) enthält und in einem zentrierten Bereich, der unterhalb des strukturierten Gatestapels (5) vorbeiführt, eine Konzentration (C) des Getter-Materials (12) enthält, die kleiner ist als die maximale Konzentration (C0), aber größer als Null ist.Method according to one of claims 8, characterized in that the buried layer laterally outside of the structured gate stack ( 5 ) a maximum concentration (C0) of getter material ( 12 ) and in a centered area which is below the structured gate stack ( 5 ), a concentration (C) of the getter material ( 12 ) which is less than the maximum concentration (C0) but greater than zero. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass amorphisiertes Substratmaterial (8) durch die thermische Behandlung in kristallines Substratmaterial (9) rekristallisiert wird.Method according to one of claims 1 to 9, characterized in that amorphized substrate material ( 8th ) by the thermal treatment in crystalline substrate material ( 9 ) is recrystallized. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die maximale Konzentration (C0) des Getter-Materials (12) so gewählt wird, dass das Getter-Material (12) vollständig in dem rekristallisierten Substratmaterial (9) löslich ist, wobei die maximale Konzentration (C0) vorzugsweise kleiner ist als drei Gewichtsprozent des Substratmaterials.A method according to claim 10, characterized in that the maximum concentration (C0) of the getter material ( 12 ) is chosen so that the getter material ( 12 ) completely in the recrystallized substrate material ( 9 ), wherein the maximum concentration (C0) is preferably less than three percent by weight of the substrate material. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die maximale Konzentration (C0) des Getter-Materials (12) zwischen 1 × 1017/cm3 und 5 × 1020/cm3, vorzugsweise zwischen einmal 1 × 1019/cm3 und 5 × 1020/cm3 gewählt wird.Method according to one of claims 9 to 11, characterized in that the maximum concentration (C0) of the getter material ( 12 ) between 1 × 10 17 / cm 3 and 5 × 10 20 / cm 3 , preferably between once 1 × 10 19 / cm 3 and 5 × 10 20 / cm 3 is selected. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass als Getter-Material (12) Kohlenstoff implantiert wird.Method according to one of claims 1 to 12, characterized in that as getter material ( 12 ) Carbon is implanted. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass als Getter-Material (12) Sauerstoff oder Fluor implantiert wird.Method according to one of claims 1 to 12, characterized in that as getter material ( 12 ) Oxygen or fluorine is implanted. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass das zweite Material (13) in das amorphisierte Substratmaterial (8) implantiert wird.Method according to claim 14, characterized in that the second material ( 13 ) into the amorphized substrate material ( 8th ) is implanted. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass das zweite Material (13) in das Substratmaterial implantiert wird, nachdem das Substratmaterial durch eine erste thermische Behandlung rekristallisiert wird und/oder nachdem ein nicht-dotierendes Material (12a), das Fehlstellen in dem Substratmaterial erzeugt, implantiert wird.Method according to one of claims 1 to 15, characterized in that the second material ( 13 ) is implanted in the substrate material after the substrate material is recrystallized by a first thermal treatment and / or after a non-doping material ( 12a ), which creates voids in the substrate material, is implanted. Verfahren nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass das Ausbilden der Dotierstoffimplantationsgebiete (23) das Ausbilden von Source/Drain-Implantationsgebieten (25), Kontaktimplantationsgebieten (26), LDD-Gebieten (24) und/oder Pocket-Implantationsgebieten (24a) auf entgegengesetzten Seiten des zumindest einen strukturierten Gatestapels (5) umfasst.Method according to one of claims 1 to 16, characterized in that the formation of the dopant implantation regions ( 23 ) the formation of source / drain implantation regions ( 25 ), Contact implantation areas ( 26 ), LDD areas ( 24 ) and / or pocket implantation areas ( 24a ) on opposite sides of the at least one structured gate stack ( 5 ). Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das zweite Material (13) einen p-Dotierstoff (p) und/oder einen n-Dotierstoff (n) enthält.Method according to one of claims 1 to 9, characterized in that the second material ( 13 ) contains a p-type dopant (p) and / or an n-type dopant (s). Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das zweite Material (13) zum Ausbilden eines integrierten CMOS-Schaltkreis sowohl den p-Dotierstoff (p) als auch den n-Dotierstoff (n) umfasst, wobei das Implantieren des zweiten Materials (13) Folgendes umfasst: – Bereitstellen einer Maske (M) auf ersten Substratflächenbereichen (40) und Implantieren entweder des p-Dotierstoffs oder des n-Dotierstoffs in zweite Substratflächenbereiche (50), die von den ersten Substratflächenbereichen (40) verschieden sind, und Entfernen der Maske (M) von den ersten Substratflächenbereichen (40), und – Bereitstellen einer weiteren Maske (M') auf den zweiten Substratflächenbereich (50) und Implantieren des jeweils anderen Dotierstoffs des p-Dotierstoffs oder des n-Dotierstoffs in die ersten Substratflächenbereiche (40).Method according to claim 18, characterized in that the second material ( 13 ) for forming a CMOS integrated circuit comprises both the p-type dopant (p) and the n-type dopant (s), wherein implanting the second material ( 13 ) Comprises: providing a mask (M) on first substrate surface areas ( 40 ) and implanting either the p-type dopant or the n-type dopant into second substrate surface areas ( 50 ) derived from the first substrate surface areas ( 40 ) and removing the mask (M) from the first substrate surface areas ( 40 ), and - providing a further mask (M ') on the second substrate surface area ( 50 ) and implanting the respective other dopant of the p-type dopant or of the n-type dopant into the first substrate surface areas (FIG. 40 ). Integrierter Schaltkreis (10) mit: – einem Substrat (1), das eine Substratoberfläche (8) besitzt und ein Substratmaterial (9) enthält, – mindestens einem strukturierten Gatestapel (5), – einer vergrabenen Getterschicht (32), die in dem Substrat in einer Tiefe unterhalb der Substratoberfläche (1a) angeordnet ist und unterhalb des strukturierten Gatestapels (5) verläuft, – Dotierstoffimplantationsgebieten (23), die in dem Substrat (1) auf entgegengesetzten Seiten des zumindest einen strukturierten Gatestapels (5) angeordnet sind, wobei die Dotierstoffimplantationsgebiete (23) von der Substratoberfläche (1a) in das Substrat (1) hineinreichen, – wobei die vergrabene Getterschicht (32) ein in dem Substratmaterial angeordnetes Getter-Material (12) enthält und – wobei die Getterschicht (32) sich in lateraler Richtung kontinuierlich unterhalb des strukturierten Gatestapels (5) erstreckt.Integrated circuit ( 10 ) with: a substrate ( 1 ), which has a substrate surface ( 8th ) and a substrate material ( 9 ), - at least one structured gate stack ( 5 ), - a buried getter layer ( 32 ) located in the substrate at a depth below the substrate surface ( 1a ) and below the structured gate stack ( 5 ), - dopant implantation regions ( 23 ) contained in the substrate ( 1 ) on opposite sides of the at least one structured gate stack ( 5 ), wherein the dopant implantation regions ( 23 ) from the substrate surface ( 1a ) in the substrate ( 1 ), whereby the buried getter layer ( 32 ) a getter material arranged in the substrate material ( 12 ) and wherein the getter layer ( 32 ) in lateral rich continuously below the structured gate stack ( 5 ). Integrierter Schaltkreis nach Anspruch 20, dadurch gekennzeichnet, dass die Konzentration (C) des Getter-Materials (12) in der Getterschicht (32) in lateraler Richtung ein lokales Minimum (Cm) in einer zentrierten Position unterhalb des strukturierten Gatestapels (5) aufweist.Integrated circuit according to Claim 20, characterized in that the concentration (C) of the getter material ( 12 ) in the getter layer ( 32 ) in the lateral direction a local minimum (Cm) in a centered position below the structured gate stack (FIG. 5 ) having. Integrierter Schaltkreis nach Anspruch 21, dadurch gekennzeichnet, dass die Konzentration des Getter-Materials (12) an dem lokalen Minimum (Cm) größer als Null ist.Integrated circuit according to Claim 21, characterized in that the concentration of the getter material ( 12 ) at the local minimum (Cm) is greater than zero. Integrierter Schaltkreis nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, dass das Getter-Material (12) Kohlenstoff ist.Integrated circuit according to one of Claims 20 to 22, characterized in that the getter material ( 12 ) Is carbon. Integrierter Schaltkreis nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, dass das Getter-Material (12) Sauerstoff oder Fluor ist.Integrated circuit according to one of Claims 20 to 22, characterized in that the getter material ( 12 ) Is oxygen or fluorine. Integrierter Schaltkreis nach Anspruch 20, dadurch gekennzeichnet, dass die Getterschicht 32 seitlich außerhalb des strukturierten Gatestapels (5) eine maximale Konzentration (C0) des Getter-Materials (12) enthält, die zwischen 1 × 1017/cm3 und 5 × 1020/cm3, vorzugsweise zwischen 1 × 1019/cm3 und 5 × 1020/cm3 beträgt.Integrated circuit according to claim 20, characterized in that the getter layer 32 laterally outside the structured gate stack ( 5 ) a maximum concentration (C0) of getter material ( 12 ), which is between 1 × 10 17 / cm 3 and 5 × 10 20 / cm 3 , preferably between 1 × 10 19 / cm 3 and 5 × 10 20 / cm 3 . Integrierter Schaltkreis nach einem der Ansprüche 20 bis 25, dadurch gekennzeichnet, dass die Getterschicht (32) in einem Abstand (D) von der Substratoberfläche angeordnet ist, der größer ist als das Doppelte der Breite (w) des strukturierten Gatestapels (5), aber kleiner als das sechsfache der Breite (w) des strukturierten Gatestapels (5).Integrated circuit according to one of Claims 20 to 25, characterized in that the getter layer ( 32 ) is arranged at a distance (D) from the substrate surface that is greater than twice the width (w) of the structured gate stack (FIG. 5 ), but smaller than six times the width (w) of the structured gate stack (FIG. 5 ). Integrierter Schaltkreis nach einem der Ansprüche 20 bis 26, dadurch gekennzeichnet, dass das Substrat (1) ein erstes Material (11) zwischen der Substratoberfläche (1a) und der Getterschicht (32) enthält, wobei das Getter-Material (12) der Getterschicht (32) von dem Substratmaterial (9) und von dem ersten Material (11) verschieden ist.Integrated circuit according to one of Claims 20 to 26, characterized in that the substrate ( 1 ) a first material ( 11 ) between the substrate surface ( 1a ) and the getter layer ( 32 ), wherein the getter material ( 12 ) of the getter layer ( 32 ) of the substrate material ( 9 ) and the first material ( 11 ) is different. Integrierter Schaltkreis nach einem der Ansprüche 20 bis 27, dadurch gekennzeichnet, dass das erste Material (11) mindestens eines der Materialien Germanium, Silizium, Argon, Krypton, Xenon oder eines anderen Materials, das in das Substrat implantierbar ist, ohne n-dotierte oder p-dotierte Bereich zu erzeugen, umfasst.Integrated circuit according to one of Claims 20 to 27, characterized in that the first material ( 11 ) comprises at least one of germanium, silicon, argon, krypton, xenon, or another material implantable in the substrate without producing n-doped or p-doped regions. Integrierter Schaltkreis nach einem der Ansprüche 20 bis 28, dadurch gekennzeichnet, dass die Dotierstoffimplantationsgebiete (23) Source/Drain-Implantationsgebiete (25), Kontaktimplantationsgebiete (26), LDD-Gebiete (24) und/oder Pocket-Implantationsgebiete (24a) umfassen.Integrated circuit according to one of Claims 20 to 28, characterized in that the dopant implantation regions ( 23 ) Source / drain implantation regions ( 25 ), Contact implantation areas ( 26 ), LDD areas ( 24 ) and / or pocket implantation areas ( 24a ). Integrierter Schaltkreis nach einem der Ansprüche 20 bis 29, dadurch gekennzeichnet, dass die Dotierstoffimplantationsgebiete (23) von der Substratoberfläche (1a) bis zu einer Tiefe (d3) in das Substrat (1) hineinreichen, die kleiner ist als die Tiefe (D) der vergrabenen Getterschicht (32).Integrated circuit according to one of Claims 20 to 29, characterized in that the dopant implantation regions ( 23 ) from the substrate surface ( 1a ) to a depth (d3) in the substrate ( 1 ), which is smaller than the depth (D) of the buried getter layer ( 32 ). Integrierter Schaltkreis nach einem der Ansprüche 20 bis 30, dadurch gekennzeichnet, dass die Getterschicht (32) das Substratmaterial (9), das zwischen der Substratoberfläche (1a) und der Getterschicht (32) angeordnet ist, von End-of-range-Defekten trennt.Integrated circuit according to one of Claims 20 to 30, characterized in that the getter layer ( 32 ) the substrate material ( 9 ) located between the substrate surface ( 1a ) and the getter layer ( 32 ) is separated from end-of-range defects. Integrierter Schaltkreis nach einem der Ansprüche 20 bis 31, dadurch gekennzeichnet, dass das Substrat (1) zumindest einen an dem mindestens einen strukturierten Gatestapel (5) ausgebildeten Transistor (30; 30') aufweist.Integrated circuit according to one of Claims 20 to 31, characterized in that the substrate ( 1 ) at least one on the at least one structured gate stack ( 5 ) formed transistor ( 30 ; 30 ' ) having. Verfahren zur Herstellung eines integrierten Schaltkreises (10) wobei das Verfahren Folgendes umfasst: – Ausbilden mindestens eines strukturierten Gatestapels (5) auf einem Substrat (1), das eine Substratoberfläche (1a) aufweist – Implantieren eines ersten Materials (11) in das Substrat (1) zum Ausbilden eines amorphen Substratbereichs (21) und Implantieren eines Getter-Materials (12) zum Ausbilden eines Getter-Bereichs (22) innerhalb des amorphen Substratbereichs (22) und – Implantieren eines zweiten Materials (13) zum Ausbilden von Dotierstoffimplantationsgebieten (23), die von der Substratoberfläche (1a) in das Substrat (1) hineinreichen, und Anwenden einer thermischen Behandlung zum Rekristallisieren des Substratmaterials und/oder zum Aktivieren des zweiten Materials (13) in den Dotierstoffimplantationsgebieten (23).Method for producing an integrated circuit ( 10 ), the method comprising: - forming at least one structured gate stack ( 5 ) on a substrate ( 1 ), which has a substrate surface ( 1a ) - implanting a first material ( 11 ) in the substrate ( 1 ) for forming an amorphous substrate region ( 21 ) and implanting a getter material ( 12 ) for forming a getter area ( 22 ) within the amorphous substrate region ( 22 ) and - implanting a second material ( 13 ) for forming dopant implantation regions ( 23 ) coming from the substrate surface ( 1a ) in the substrate ( 1 ) and applying a thermal treatment to recrystallize the substrate material and / or activate the second material ( 13 ) in the dopant implantation regions ( 23 ). Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass das Substrat (1) bis zu einer Amorphisierungstiefe (d0) amorphisiert wird, die größer ist als die Tiefe des Getter-Bereichs (22), und dass das Getter-Material (12) Kohlenstoff, Sauerstoff und/oder Fluor umfasst.Process according to claim 33, characterized in that the substrate ( 1 ) is amorphized to an amorphization depth (d0) that is greater than the depth of the getter region ( 22 ), and that the getter material ( 12 ) Comprises carbon, oxygen and / or fluorine. Verfahren nach Anspruch 33 oder 34, dadurch gekennzeichnet, dass der amorphe Substratbereich (21) durch eine thermische Behandlung vor dem Implantieren des zweiten Materials (13) rekristallisiert wird.A method according to claim 33 or 34, characterized in that the amorphous substrate region ( 21 ) by a thermal treatment before implanting the second material ( 13 ) is recrystallized. Verfahren nach einem der Ansprüche 33 bis 35, dadurch gekennzeichnet, dass nach dem Rekristallisieren des amorphen Substratbereichs, bevor das zweite Material (13) implantiert wird, ein nicht-dotierendes Material (12a) in das Substrat implantiert wird.Method according to one of claims 33 to 35, characterized in that after the recrystallization of the amorphous substrate region before the second material ( 13 ), a non-doping material ( 12a ) is implanted in the substrate. Verfahren zur Herstellung eines integrierten Schaltkreises (10), wobei das Verfahren Folgendes umfasst: – Ausbilden mindestens eines strukturierten Gatestapels (5) auf einem Substrat (1) und Ausbilden eines Getter-Bereichs (22) in dem Substrat (1) durch Implantieren eines Getter-Materials (12), – Ausbilden eines amorphen Substratbereichs (21) in dem Substrat (1) durch Implantieren eines ersten Materials (11) in das Substrat (1), wodurch der Getter-Bereich (22) amorphisiert wird, und – Ausbilden von Dotierstoffimplantationsgebieten (23), die von der Substratoberfläche (1a) in das Substrat (1) hineinreichen, durch Implantieren eines zweiten Materials (13) und Durchführen zumindest einer thermischen Behandlung.Method for producing an integrated circuit ( 10 ), the method comprising: - forming at least one structured gate stack ( 5 ) on a substrate ( 1 ) and forming a getter area ( 22 ) in the substrate ( 1 ) by implanting a getter material ( 12 ), - forming an amorphous substrate region ( 21 ) in the substrate ( 1 ) by implanting a first material ( 11 ) in the substrate ( 1 ), whereby the getter area ( 22 ) is amorphized, and - forming dopant implantation regions ( 23 ) coming from the substrate surface ( 1a ) in the substrate ( 1 ) by implanting a second material ( 13 ) and performing at least one thermal treatment. Verfahren nach Anspruch 37, dadurch gekennzeichnet, dass das zweite Material (13) zwischen einer ersten thermischen Behandlung und einer weiteren, zweiten thermischen Behandlung implantiert wird.Method according to claim 37, characterized in that the second material ( 13 ) is implanted between a first thermal treatment and a further, second thermal treatment. Integrierter Schaltkreis (10) mit: – zumindest einem strukturierten Gatestapel (5), der auf einem Substrat (1) angeordnet ist, – einer vergrabenen Getterschicht (32), die in dem Substrat (1) in einem Abstand (D) unterhalb des strukturierten Gatestapels (5) vorbeiführt, – Dotierstoffimplantationsgebieten (23; 24, 24a, 25, 26), die in dem Substrat (1) auf entgegengesetzten Seiten des strukturierten Gatestapels (5) angeordnet sind, wobei die Dotierstoffimplantationsgebiete (23) benachbart zu einer Substratoberfläche (1a), die den strukturierten Gatestapel (5) trägt, angeordnet sind, und – einer vergrabenen Getterschicht (32), die ein Getter-Material (12) enthält, wobei die Konzentration des Getter- Materials (12) in lateraler Richtung ein lokales Minimum (Cm) aufweist, das in einer lateral zentrierten Position unterhalb des strukturierten Gatestapels (5) angeordnet ist, wobei die Konzentration des Getter-Materials (12) an dem lokalen Minimum (Cm) größer als Null ist.Integrated circuit ( 10 ) with: - at least one structured gate stack ( 5 ) mounted on a substrate ( 1 ), - a buried getter layer ( 32 ) contained in the substrate ( 1 ) at a distance (D) below the structured gate stack ( 5 ), - dopant implantation regions ( 23 ; 24 . 24a . 25 . 26 ) contained in the substrate ( 1 ) on opposite sides of the structured gate stack ( 5 ), wherein the dopant implantation regions ( 23 ) adjacent to a substrate surface ( 1a ) containing the structured gate stack ( 5 ), are arranged, and - a buried getter layer ( 32 ), which is a getter material ( 12 ), wherein the concentration of the getter material ( 12 ) has a local minimum (Cm) in the lateral direction, which is located in a laterally centered position below the structured gate stack (FIG. 5 ), wherein the concentration of the getter material ( 12 ) at the local minimum (Cm) is greater than zero. Integrierter Schaltkreis nach Anspruch 39, dadurch gekennzeichnet, dass das Getter-Material (12) Kohlenstoff, Sauerstoff oder Fluor ist.Integrated circuit according to Claim 39, characterized in that the getter material ( 12 ) Is carbon, oxygen or fluorine. Integrierter Schaltkreis nach Anspruch 39 oder 40, dadurch gekennzeichnet, dass die Getterschicht (32) in einem Abstand (D) von der Substratoberfläche angeordnet ist, der größer ist als das Doppelte der Breite (w) des strukturierten Gatestapels (5), aber kleiner als das sechsfache der Breite (w) des strukturierten Gatestapels (5).Integrated circuit according to Claim 39 or 40, characterized in that the getter layer ( 32 ) is arranged at a distance (D) from the substrate surface that is greater than twice the width (w) of the structured gate stack (FIG. 5 ), but smaller than six times the width (w) of the structured gate stack (FIG. 5 ). Integrierter Schaltkreis nach einem der Ansprüche 39 bis 41, dadurch gekennzeichnet, dass das Substrat (1) ein erstes Material (11), vorzugsweise Germanium, Argon, Krypton oder Xenon, in einer Substrattiefe zwischen der Substratoberfläche (1a) und der Getterschicht (32) enthält.Integrated circuit according to one of Claims 39 to 41, characterized in that the substrate ( 1 ) a first material ( 11 ), preferably germanium, argon, krypton or xenon, in a substrate depth between the substrate surface ( 1a ) and the getter layer ( 32 ) contains. Integrierter Schaltkreis nach einem der Ansprüche 39 bis 42, dadurch gekennzeichnet, dass die Dotierstoffimplantationsgebiete (23) Source/Drain-Implantationsgebiete (25), LDD-Gebiete (24), Pocket- Implantationsgebiete (24a) und/oder Kontaktimplantationsgebiete (26) umfassen.Integrated circuit according to one of Claims 39 to 42, characterized in that the dopant implantation regions ( 23 ) Source / drain implantation regions ( 25 ), LDD areas ( 24 ), Pocket implantation areas ( 24a ) and / or contact implantation areas ( 26 ). Integrierter Schaltkreis nach einem der Ansprüche 39 bis 43, dadurch gekennzeichnet, dass das Substrat (1) mindestens einen an dem strukturierten Gatestapel (5) ausgebildeten Transistor (30) aufweist, wobei der Transistor (30) ein Transistor eines Logikschaltkreises oder eines CMOS-Bauteils ist.Integrated circuit according to one of Claims 39 to 43, characterized in that the substrate ( 1 ) at least one on the structured gate stack ( 5 ) formed transistor ( 30 ), wherein the transistor ( 30 ) is a transistor of a logic circuit or a CMOS device. Integrierter Schaltkreis nach Anspruch 44, dadurch gekennzeichnet, dass der Logikschaltkreis ein Peripheriegebiet einer flüchtigen oder nicht-flüchtigen Speichervorrichtung ist.Integrated circuit according to claim 44, characterized characterized in that the logic circuit is a peripheral region of a volatile or non-volatile Storage device is. Integrierter Schaltkreis (10) mit: – einem Substrat (1), das eine Substratoberfläche (1a) aufweist und ein Substratmaterial (9) enthält, – mindestens einem strukturierten Gatestapel (5), der eine Breite (w) in lateraler Richtung parallel zur Substratoberfläche (1a) besitzt, – einer vergrabenen Getterschicht (32), die in dem Substrat (1) in einem Abstand (D) von der Substratoberfläche (1a) angeordnet ist und unterhalb des strukturierten Gatestapels (5) vorbeiführt, – Dotierstoffimplantationsgebieten (23; 24, 24a, 25, 26), die in Substraten (1) auf entgegengesetzten Seiten des zumindest einem strukturierten Gatestapels (5) angeordnet sind, – wobei der Abstand (D) der vergrabenen Getterschicht (32) von der Substratoberfläche (1a), in Richtung senkrecht zur Substratoberfläche (1a), größer ist als die Breite (w) des strukturierten Gateschichtenstapels (5) in lateraler Richtung.Integrated circuit ( 10 ) with: a substrate ( 1 ), which has a substrate surface ( 1a ) and a substrate material ( 9 ), - at least one structured gate stack ( 5 ) having a width (w) in the lateral direction parallel to the substrate surface ( 1a ), - a buried getter layer ( 32 ) contained in the substrate ( 1 ) at a distance (D) from the substrate surface ( 1a ) and below the structured gate stack ( 5 ), - dopant implantation regions ( 23 ; 24 . 24a . 25 . 26 ) in substrates ( 1 ) on opposite sides of the at least one structured gate stack ( 5 ), the distance (D) of the buried getter layer ( 32 ) from the substrate surface ( 1a ), in the direction perpendicular to the substrate surface ( 1a ), is greater than the width (w) of the structured gate layer stack ( 5 ) in the lateral direction. Integrierter Schaltkreis nach Anspruch 46, dadurch gekennzeichnet, dass der Abstand (D) der vergrabenen Getterschicht (32) von der Substratoberfläche (1a) zwischen dem anderthalbfachen und dem sechsfachen der Breite (w) des strukturierten Gatestapels (5), vorzugsweise zwischen dem doppelten und dem vierfachen der Breite (w) des strukturierten Gatestapels (5) liegt.Integrated circuit according to Claim 46, characterized in that the distance (D) of the buried getter layer ( 32 ) from the substrate surface ( 1a ) between one and a half times and six times the width (w) of the structured gate stack ( 5 ), preferably between twice and four times the width (w) of the structured gate stack ( 5 ) lies. Integrierter Schaltkreis nach Anspruch 46 oder 47, dadurch gekennzeichnet, dass der strukturierte Gatestapel (5) in vertikaler Richtung (z) eine Ausdehnung zwischen dem 0,2-fachen und dem 1,2-fachen des Abstandes (D) der vergrabenen Getterschicht (32) von der Substratoberfläche (1a) besitzt.Integrated circuit according to Claim 46 or 47, characterized in that the structured gate stack ( 5 ) in the vertical direction (z) an extension between 0.2 times and 1.2 times the distance (D) of the buried getter layer ( 32 ) from the substrate surface ( 1a ) owns. Integrierter Schaltkreis nach einem der Ansprüche 46 bis 48, dadurch gekennzeichnet, dass der Betrag der Ausdehnung des strukturierten Gatestapels (5) in vertikaler Richtung (z), im Verhältnis zur Breite (w) des strukturierten Gatestapels (5), ein Abmessungsverhältnis vorgibt, wobei das Abmessungsverhältnis zwischen 1 und 4, vorzugsweise zwischen 1,5 und 2,5 beträgt.Integrated circuit according to one of Claims 46 to 48, characterized in that the amount of expansion of the structured gate stack ( 5 ) in the vertical direction (z), in relation to the width (w) of the structured gate stack ( 5 ), a dimensional ratio dictates, wherein the dimension ratio between 1 and 4, preferably between 1.5 and 2.5. Integrierter Schaltkreis nach einem der Ansprüche 46 bis 49, dadurch gekennzeichnet, dass der strukturierte Gatestapel (5) eine leitfähige Gateschicht (3) und/oder eine Gateisolationsschicht (4) aufweist.Integrated circuit according to one of Claims 46 to 49, characterized in that the structured gate stack ( 5 ) a conductive gate layer ( 3 ) and / or a gate insulation layer ( 4 ) having. Integrierter Schaltkreis nach einem der Ansprüche 46 bis 50, dadurch gekennzeichnet, dass die vergrabene Getterschicht (32) ein in dem Substrat angeordnetes Getter-Material (12) enthält, wobei das Getter-Material (12) tiefer als die Dotierstoffimplantationsgebiete (23) in dem Substrat angeordnet ist.Integrated circuit according to one of Claims 46 to 50, characterized in that the buried getter layer ( 32 ) a getter material arranged in the substrate ( 12 ), wherein the getter material ( 12 ) deeper than the dopant implantation areas ( 23 ) is disposed in the substrate. Integrierter Schaltkreis nach einem der Ansprüche 46 bis 51, dadurch gekennzeichnet, dass die Konzentration des Getter-Materials (12) in lateraler Richtung ein lokales Minimum (Cm) aufweist, das in einer lateral zentrierten Position unterhalb des strukturierten Gatestapels (5) angeordnet ist, wobei die Konzentration des Getter-Materials (12) an dem lokalen Minimum (Cm) größer als Null ist.Integrated circuit according to one of Claims 46 to 51, characterized in that the concentration of the getter material ( 12 ) has a local minimum (Cm) in the lateral direction, which is located in a laterally centered position below the structured gate stack (FIG. 5 ), wherein the concentration of the getter material ( 12 ) at the local minimum (Cm) is greater than zero.
DE102007043100A 2007-09-10 2007-09-10 Integrated circuit e.g. logic circuit, for e.g. volatile memory device, manufacturing method, involves forming dopant implantation regions by implanting material e.g. boron, and by performing thermal treatment Ceased DE102007043100A1 (en)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936505B2 (en) * 2003-05-20 2005-08-30 Intel Corporation Method of forming a shallow junction
US7169675B2 (en) * 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
DE102005054218A1 (en) * 2005-11-14 2007-05-24 Infineon Technologies Ag Production process for a semiconductor element in a substrate implants dopant atoms to give defects and removes some using micro cavities

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936505B2 (en) * 2003-05-20 2005-08-30 Intel Corporation Method of forming a shallow junction
US7169675B2 (en) * 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
DE102005054218A1 (en) * 2005-11-14 2007-05-24 Infineon Technologies Ag Production process for a semiconductor element in a substrate implants dopant atoms to give defects and removes some using micro cavities

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Peng-Shiu Chen [u.a.]: "Removal of end of range de fect in Ge+ pre-amorphized Si by carbon ion implan tation". In: J. Appl. Phys., Bd. 85, Nr. 6, 1999, S. 3114-3119
Peng-Shiu Chen [u.a.]: "Removal of end of range defect in Ge+ pre-amorphized Si by carbon ion implantation". In: J. Appl. Phys., Bd. 85, Nr. 6, 1999, S.3114-3119 *

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